一種多微處理器系統(tǒng)復(fù)位裝置及其監(jiān)護(hù)儀的制作方法
【專利摘要】本實(shí)用新型提供一種多微處理器系統(tǒng)復(fù)位裝置及其監(jiān)護(hù)儀，所述多微處理器系統(tǒng)復(fù)位裝置至少包括相互通信連接的第一微處理器和第二微處理器，所述第一微處理器包括第一主控模塊和第一復(fù)位模塊，所述第一復(fù)位模塊與所述第一主控模塊相連接；所述第二微處理器包括第二主控模塊和第二復(fù)位模塊，所述第二復(fù)位模塊與所述主控模塊相連接；所述第一復(fù)位模塊和第二復(fù)位模塊相連接。本實(shí)用新型所述第一微處理器和第二微處理器中的一個(gè)微處理器以另一個(gè)微處理器的指示信號作為是否正常運(yùn)行的判定依據(jù)，充分利用了現(xiàn)有資源，簡化了電路，節(jié)省了成本。
【專利說明】
一種多微處理器系統(tǒng)復(fù)位裝置及其監(jiān)護(hù)儀
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及醫(yī)用監(jiān)護(hù)領(lǐng)域，尤其涉及一種多微處理器系統(tǒng)復(fù)位裝置，并涉及包括了該多微處理器系統(tǒng)復(fù)位裝置的監(jiān)護(hù)儀。
【背景技術(shù)】
[0002]在監(jiān)護(hù)儀硬件板卡中，根據(jù)系統(tǒng)需求，一個(gè)板卡上可能會有多個(gè)微處理器系統(tǒng)，如包括2個(gè)或2個(gè)以上微處理器系統(tǒng)，為了保證系統(tǒng)可靠運(yùn)行，防止微處理器內(nèi)部程序進(jìn)入死循環(huán)，每個(gè)微處理器都會設(shè)計(jì)相應(yīng)的復(fù)位電路，當(dāng)微處理器內(nèi)部程序出現(xiàn)異常時(shí)，復(fù)位電路對微處理器進(jìn)行復(fù)位，從而保證系統(tǒng)重新運(yùn)行。
[0003]圖2為現(xiàn)有方案硬件框圖，以雙處理器系統(tǒng)為例進(jìn)行說明，現(xiàn)有方案一般會單獨(dú)對每個(gè)微處理器設(shè)計(jì)看門狗電路，各看門狗電路之間互不干擾，當(dāng)微處理器內(nèi)部程序出現(xiàn)異常時(shí)，看門狗電路會對微處理器進(jìn)行復(fù)位，使微處理器重新運(yùn)行。
[0004]看門狗電路的工作原理圖是，微處理器通過1口根據(jù)規(guī)定的時(shí)間向看門狗電路發(fā)送喂狗信號，若微處理器內(nèi)部程序正常，則喂狗信號正常，看門狗電路會在規(guī)定時(shí)間內(nèi)不斷接收到喂狗信號，則看門狗電路不會向微處理器發(fā)送復(fù)位信號。若微處理器內(nèi)部程序異常，則微處理器發(fā)送的喂狗信號異常，若看門狗電路在規(guī)定的時(shí)間內(nèi)未接收到喂狗信號，則看門狗電路會向微處理器發(fā)送復(fù)位信號，使微處理器復(fù)位，復(fù)位完成后，微處理器內(nèi)部程序重新正常運(yùn)行?，F(xiàn)有方案采用了多路獨(dú)立的看門狗電路，電路較復(fù)雜，未充分利用現(xiàn)有系統(tǒng)資源，成本較高。

【發(fā)明內(nèi)容】

[0005]本實(shí)用新型所要解決的技術(shù)問題是需要提供一種簡化了電路，節(jié)省了成本的多微處理器系統(tǒng)復(fù)位裝置，并提供包括了該多微處理器系統(tǒng)復(fù)位裝置的監(jiān)護(hù)儀。
[0006]對此，本實(shí)用新型提供一種多微處理器系統(tǒng)復(fù)位裝置，至少包括相互通信連接的第一微處理器和第二微處理器，所述第一微處理器包括第一主控模塊和第一復(fù)位模塊，所述第一復(fù)位模塊與所述第一主控模塊相連接;所述第二微處理器包括第二主控模塊和第二復(fù)位模塊，所述第二復(fù)位模塊與所述主控模塊相連接;所述第一復(fù)位模塊和第二復(fù)位模塊的一個(gè)復(fù)位模塊至少包括用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，另一個(gè)復(fù)位模塊至少包括用于接收復(fù)位信號的接收復(fù)位模塊。
[0007]更進(jìn)一步地，所述多微處理器系統(tǒng)復(fù)位裝置包括至少兩個(gè)微處理器，相鄰的兩個(gè)微處理器之間級聯(lián)連接。
[0008]更進(jìn)一步地，所述第一微處理器還包括第一定時(shí)器模塊，所述第一定時(shí)器模塊與所述第一主控模塊相連接。
[0009]更進(jìn)一步地，所述第二微處理器還包括第二定時(shí)器模塊，所述第二定時(shí)器模塊與所述第二主控模塊相連接。
[0010]更進(jìn)一步地，所述第一復(fù)位模塊包括分別與所述第一主控模塊相連接的第一接收復(fù)位模塊和第一發(fā)送復(fù)位模塊，所述第二復(fù)位模塊包括分別與所述第二主控模塊相連接的第二接收復(fù)位模塊和第二發(fā)送復(fù)位模塊，所述第一接收復(fù)位模塊與所述第二發(fā)送復(fù)位模塊相連接;所述第一發(fā)送復(fù)位模塊與所述第二接收復(fù)位模塊相連接。
[0011 ]更進(jìn)一步地，所述第一微處理器還包括喂狗模塊，所述第一主控模塊通過喂狗模塊連接至外部的看門狗模塊。
[0012]更進(jìn)一步地，還包括隔離模塊，所述第一微處理器通過隔離模塊連接至所述第二微處理器。
[0013]更進(jìn)一步地，所述第一復(fù)位模塊包括第一發(fā)送復(fù)位模塊，所述隔離模塊包括隔離電路模塊，所述第二復(fù)位模塊包括第二接收復(fù)位模塊，所述第一發(fā)送復(fù)位模塊通過隔離電路模塊連接至所述第二接收復(fù)位模塊。
[0014]更進(jìn)一步地，所述第一微處理器還包括第一通信模塊，所述第二微處理器還包括第二通信模塊，所述隔離模塊還包括隔離通信模塊，所述第一通信模塊通過隔離通信模塊連接至所述第二通信模塊。
[0015]更進(jìn)一步地，所述第一微處理器還包括第一定時(shí)器模塊，所述第一定時(shí)器模塊與所述第一主控模塊相連接;所述第一復(fù)位模塊還包括第一接收復(fù)位模塊，所述看門狗模塊通過所述第一接收復(fù)位模塊連接至所述第一主控模塊。
[0016]本實(shí)用新型還提供一種監(jiān)護(hù)儀，所述監(jiān)護(hù)儀包括了如上所述的多微處理器系統(tǒng)復(fù)位裝置。
[0017]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果在于:所述第一復(fù)位模塊和第二復(fù)位模塊之間實(shí)現(xiàn)復(fù)位信號的傳輸，所述第一通信模塊與第二通信模塊相連接實(shí)現(xiàn)通信數(shù)據(jù)的傳輸，使得第一微處理器和第二微處理器中的一個(gè)微處理器以另一個(gè)微處理器的指示信號作為系統(tǒng)是否正常運(yùn)行的判定依據(jù)，該指示信號可以是第一微處理器和第二微處理器之間的通信信號，也可以是一個(gè)微處理器向另一個(gè)微處理器發(fā)送的某種特定信號等任何可以反映兩個(gè)微處理器之間關(guān)聯(lián)的信號，這種特定信號可以是方波、正弦波或時(shí)鐘信號等，若第一微處理器和第二微處理器中的一個(gè)微處理器未接收到另一個(gè)微處理器的正常指示信號，該微處理器向另一個(gè)微處理器發(fā)出復(fù)位信號，對另一個(gè)微處理器系統(tǒng)進(jìn)行復(fù)位;本實(shí)用新型的技術(shù)方案由于充分利用了現(xiàn)有資源，合理簡化了電路，節(jié)省了成本。
【附圖說明】
[0018]圖1是本實(shí)用新型一種實(shí)施例的多微處理器系統(tǒng)復(fù)位裝置的電路框圖；
[0019]圖2是現(xiàn)有技術(shù)中的多微處理器復(fù)位電路框圖；
[0020]圖3是本實(shí)用新型另一種實(shí)施例的多微處理器系統(tǒng)復(fù)位裝置的電路框圖；
[0021]圖4是本實(shí)用新型再一種實(shí)施例的多微處理器系統(tǒng)復(fù)位裝置的電路框圖。
【具體實(shí)施方式】
[0022]下面結(jié)合附圖，對本實(shí)用新型的較優(yōu)的實(shí)施例作進(jìn)一步的詳細(xì)說明。
[0023]實(shí)施例1:
[0024]如圖1所示，本實(shí)施例提供一種多微處理器系統(tǒng)復(fù)位裝置，至少包括第一微處理器1和第二微處理器20，所述第一微處理器10包括第一主控模塊11、第一復(fù)位模塊和第一通信模塊13，所述第一復(fù)位模塊和第一通信模塊13分別與所述第一主控模塊11相連接;所述第二微處理器20包括第二主控模塊21、第二復(fù)位模塊和第二通信模塊23，所述第二復(fù)位模塊和第二通信模塊23分別與所述主控模塊相連接;所述第一復(fù)位模塊和第二復(fù)位模塊中的一個(gè)復(fù)位模塊至少包括用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，另一個(gè)復(fù)位模塊至少包括用于接收復(fù)位信號的接收復(fù)位模塊，所述第一通信模塊13與第二通信模塊23相連接。
[0025]本實(shí)施例所述第一復(fù)位模塊和第二復(fù)位模塊相連接，所述第一復(fù)位模塊和第二復(fù)位模塊這兩個(gè)復(fù)位模塊中，一個(gè)復(fù)位模塊至少包括用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，另一個(gè)復(fù)位模塊至少包括用于接收復(fù)位信號的接收復(fù)位模塊；即，相鄰兩個(gè)微處理器中的一個(gè)微處理器至少包括用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，另一個(gè)微處理器至少包括用于接收復(fù)位信號的接收復(fù)位模塊。本實(shí)施例所述多微處理器系統(tǒng)復(fù)位裝置包括至少兩個(gè)微處理器，相鄰的兩個(gè)微處理器之間級聯(lián)連接，即，本例不局限于兩個(gè)微處理器，只要相鄰兩個(gè)微處理器之間能夠?qū)崿F(xiàn)復(fù)位信號的傳輸即可。
[0026]比如，所述多微處理器系統(tǒng)復(fù)位裝置包括兩個(gè)微處理器時(shí)，如果第一微處理器10的第一復(fù)位模塊為用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，則第二微處理器20的第二復(fù)位模塊為用于接收復(fù)位信號的接收復(fù)位模塊;反之亦然。又比如，所述多微處理器系統(tǒng)復(fù)位裝置包括三個(gè)依次級聯(lián)的微處理器時(shí)，如果第一微處理器10的第一復(fù)位模塊為用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，則第二微處理器20的第二復(fù)位模塊為用于接收復(fù)位信號的接收復(fù)位模塊，同樣道理，第三微處理器也設(shè)置有與第二微處理器30實(shí)現(xiàn)復(fù)位信號傳輸?shù)哪K，以此類推。
[0027]本實(shí)施例中，所述第一復(fù)位模塊和第二復(fù)位模塊相連接用于實(shí)現(xiàn)復(fù)位信號的傳輸;所述第一微處理器1還包括第一定時(shí)器模塊15，所述第一定時(shí)器模塊15與所述第一主控模塊11相連接;所述第二微處理器20還包括第二定時(shí)器模塊25，所述第二定時(shí)器模塊25與所述第二主控模塊21相連接;所述第一復(fù)位模塊包括分別與所述第一主控模塊11相連接的第一接收復(fù)位模塊16和第一發(fā)送復(fù)位模塊14，所述第二復(fù)位模塊包括分別與所述第二主控模塊21相連接的第二接收復(fù)位模塊26和第二發(fā)送復(fù)位模塊24，所述第一接收復(fù)位模塊16與所述第二發(fā)送復(fù)位模塊24相連接;所述第一發(fā)送復(fù)位模塊14與所述第二接收復(fù)位模塊26相連接。
[0028]所述第一微處理器10通過第一通信模塊13與所述第二微處理器20進(jìn)行通信，若第一微處理10在規(guī)定時(shí)間內(nèi)已接收到第二微處理器20的通信數(shù)據(jù)，則第一微處理10不向第二微處理器20發(fā)復(fù)位信號，第二微處理器20繼續(xù)正常工作;若第一微處理10在規(guī)定時(shí)間內(nèi)未接收到第二微處理器20的通信數(shù)據(jù)，則第一微處理器10向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位。
[0029]本實(shí)施例中，所述第一主控模塊11用于控制第一通信模塊13、第一發(fā)送復(fù)位模塊14、第一定時(shí)器模塊15和第一接收復(fù)位模塊16之間的協(xié)調(diào)工作。第一通信模塊13分別與第一主控模塊11和第二通信模塊23相連接，實(shí)現(xiàn)第一微處理器10和第二微處理器20之間的通信功能。所述第一發(fā)送復(fù)位模塊14分別與所述第一主控模塊11和第二接收復(fù)位模塊26相連接，用于向第二微處理器20發(fā)送復(fù)位信號；當(dāng)?shù)谝晃⑻幚砥?0在規(guī)定時(shí)間內(nèi)已接收到第二微處理器20的通信數(shù)據(jù)，則第一發(fā)送復(fù)位模塊14不向第二微處理器20發(fā)復(fù)位信號，第二微處理器20繼續(xù)正常工作;若第一微處理器10在規(guī)定時(shí)間內(nèi)未接收到第二微處理器20的通信數(shù)據(jù)，則第一發(fā)送復(fù)位模塊14向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位。所述第一定時(shí)器模塊15與所述第一主控模塊11連接，實(shí)現(xiàn)定時(shí)功能，從而確定第一微處理器10是否在規(guī)定時(shí)間內(nèi)接收到第二微處理器20的通信信號。所述第一接收復(fù)位模塊16分別與第一主控模塊11和第二發(fā)送復(fù)位模塊24連接，用于接收第二微處理器20發(fā)送的復(fù)位信號。
[0030]所述第二微處理器20與所述的第一微處理器10連接，通過第二通信模塊23與所述第一微處理器10進(jìn)行通信，若第二微處理器20在規(guī)定時(shí)間內(nèi)已接收到第一微處理器10的通信數(shù)據(jù)，則第二微處理器20不向第一微處理器10發(fā)復(fù)位信號，第一微處理器10繼續(xù)正常工作；若第二微處理器20在規(guī)定時(shí)間內(nèi)未接收到第一微處理器10的通信數(shù)據(jù)，則第二微處理器20向第一微處理器10發(fā)出復(fù)位信號，使第一微處理器10復(fù)位。第二主控模塊21用于控制第二通信模塊23、第二發(fā)送復(fù)位模塊24、第二定時(shí)器模塊25和第二接收復(fù)位模塊26之間的協(xié)調(diào)工作。所述第二通信模塊23分別與第二主控模塊21和第一通信模塊13相連接，實(shí)現(xiàn)第二微處理器20和第一微處理器10之間的通信功能。所述第二發(fā)送復(fù)位模塊24分別與第二主控模塊21和第一接收復(fù)位模塊16連接，用于向第一微處理器10發(fā)送復(fù)位信號，當(dāng)?shù)诙⑻幚砥?0在規(guī)定時(shí)間內(nèi)已接收到第一微處理器10的通信數(shù)據(jù)，則第二發(fā)送復(fù)位模塊24不向第一微處理器10發(fā)復(fù)位信號，第一微處理器10繼續(xù)正常工作;若第二微處理器20在規(guī)定時(shí)間內(nèi)未接收到第一微處理器10的通信數(shù)據(jù)，則第二發(fā)送復(fù)位模塊24向第一微處理器10發(fā)出復(fù)位信號，使第一微處理器10復(fù)位。所述第二定時(shí)器模塊25與第二主控模塊21連接，實(shí)現(xiàn)定時(shí)功能，從而確定第二微處理器20是否在規(guī)定時(shí)間內(nèi)接收到第一微處理器10的通信信號。所述第二接收復(fù)位模塊26分別與第二主控模塊21、第一發(fā)送復(fù)位模塊14連接，用于接收第一微處理器10發(fā)送的復(fù)位信號。
[0031]本實(shí)施例所述第一復(fù)位模塊和第二復(fù)位模塊之間實(shí)現(xiàn)復(fù)位信號的傳輸，所述第一通信模塊13與第二通信模塊23相連接實(shí)現(xiàn)通信數(shù)據(jù)的傳輸，使得第一微處理器10和第二微處理器20中的一個(gè)微處理器以另一個(gè)微處理器的指示信號作為系統(tǒng)是否正常運(yùn)行的判定依據(jù)，該指示信號可以是第一微處理器10和第二微處理器20之間的通信信號，也可以是一個(gè)微處理器向另一個(gè)微處理器發(fā)送的某種特定信號等任何可以反映兩個(gè)微處理器之間關(guān)聯(lián)的信號，這種特定信號可以是方波、正弦波或時(shí)鐘信號等，若第一微處理器10和第二微處理器20中的一個(gè)微處理器未接收到另一個(gè)微處理器的正常指示信號，該微處理器向另一個(gè)微處理器發(fā)出復(fù)位信號，對另一個(gè)微處理器系統(tǒng)進(jìn)行復(fù)位;本實(shí)施例的技術(shù)方案由于充分利用了現(xiàn)有資源，合理簡化了電路，節(jié)省了成本。
[0032]實(shí)施例2:
[0033]如圖3所示，本實(shí)施例提供一種多微處理器系統(tǒng)復(fù)位裝置，至少包括第一微處理器10和第二微處理器20，所述第一微處理器10包括第一主控模塊11、第一復(fù)位模塊、第一通信模塊13和第一定時(shí)器模塊15，所述第一復(fù)位模塊、第一通信模塊13和第一定時(shí)器模塊15分別與所述第一主控模塊11相連接;所述第二微處理器20包括第二主控模塊21、第二復(fù)位模塊和第二通信模塊23，所述第二復(fù)位模塊和第二通信模塊23分別與所述主控模塊相連接；所述第一復(fù)位模塊和第二復(fù)位模塊之間實(shí)現(xiàn)復(fù)位信號的傳輸，所述第一通信模塊13與第二通信模塊23相連接。
[0034]與實(shí)施例1不同的是，如圖3所示，本實(shí)施例所述第一微處理器10還包括喂狗模塊12，所述第一主控模塊11通過喂狗模塊12連接至外部的看門狗模塊;所述多微處理器系統(tǒng)復(fù)位裝置還包括隔離模塊，所述第一微處理器10通過隔離模塊連接至所述第二微處理器20;所述第一復(fù)位模塊包括第一發(fā)送復(fù)位模塊14，所述隔離模塊包括隔離電路模塊41和隔離通信模塊40，所述第二復(fù)位模塊包括第二接收復(fù)位模塊26，所述第一發(fā)送復(fù)位模塊14通過隔離電路模塊41連接至所述第二接收復(fù)位模塊26，所述第一通信模塊13通過隔離通信模塊40連接至所述第二通信模塊23;所述第一復(fù)位模塊還包括第一接收復(fù)位模塊16，所述看門狗模塊通過所述第一接收復(fù)位模塊16連接至所述第一主控模塊11。
[0035]本實(shí)施例中，所述第一微處理器10分別與所述的看門狗模塊30、隔離通信模塊40和隔離電路模塊41連接，所述第一微處理器10包含第一主控模塊11、第一通信模塊13、第一發(fā)送復(fù)位模塊14、第一定時(shí)器模塊15、喂狗模塊12和第一接收復(fù)位模塊16。所述隔離模塊為第一微處理器10和第二微處理器20之間的隔離系統(tǒng)，所述第一通信模塊13通過隔離通信模塊40與所述第二微處理器20進(jìn)行通信，若第一微處理器10在規(guī)定時(shí)間內(nèi)未接收到第二微處理器20的通信數(shù)據(jù)，則第一微處理器10通過隔離電路模塊41向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位。
[0036]所述第一主控模塊11用于控制第一通信模塊13、第一發(fā)送復(fù)位模塊14、第一定時(shí)器模塊15、喂狗模塊12和第一接收復(fù)位模塊16之間的協(xié)調(diào)工作。所述第一通信模塊13分別與第一主控模塊11和隔離通信模塊4連接，實(shí)現(xiàn)第一微處理器10和第二微處理器20之間的通信功能。所述第一發(fā)送復(fù)位模塊14分別與第一主控模塊11、隔離電路模塊41連接，用于向第二微處理器20發(fā)送復(fù)位信號。當(dāng)?shù)谝晃⑻幚砥?0在規(guī)定時(shí)間內(nèi)已接收到第二微處理器20的通信數(shù)據(jù)，則第一發(fā)送復(fù)位模塊14不向第二微處理器20發(fā)復(fù)位信號，第二微處理器20繼續(xù)正常工作。若第一微處理器10在規(guī)定時(shí)間內(nèi)未接收到第二微處理器20的通信數(shù)據(jù)，則第一發(fā)送復(fù)位模塊14向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位。
[0037]所述第一定時(shí)器模塊15與第一主控模塊11連接，實(shí)現(xiàn)定時(shí)功能，從而確定第一微處理器10是否在規(guī)定時(shí)間內(nèi)接收到第二微處理器20的通信信號。所述喂狗模塊12分別與第一主控模塊11和看門狗模塊30連接，向看門狗模塊30發(fā)送喂狗信號，即對看門狗模塊30進(jìn)行喂狗，看門狗電路根據(jù)此信號來確定是否向第一微處理器10發(fā)送復(fù)位信號。所述第一接收復(fù)位模塊16分別與第一主控模塊11和看門狗模塊30連接，用于接收看門狗模塊30發(fā)送的復(fù)位信號。所述看門狗模塊30與所述的第一微處理器10連接，對第一微處理器10進(jìn)行復(fù)位，若看門狗模塊30在規(guī)定時(shí)間內(nèi)已接收到第一微處理器10發(fā)送的喂狗信號，則看門狗模塊30不向第一微處理器10發(fā)送復(fù)位信號，第一微處理器10繼續(xù)正常工作；若看門狗電路11在規(guī)定時(shí)間內(nèi)未接收到第一微處理器10發(fā)出的喂狗信號，則看門狗電路11向第一微處理器10發(fā)出復(fù)位信號，對第一微處理器10進(jìn)行復(fù)位，使第一微處理器10內(nèi)部程序重新運(yùn)行。
[0038]所述第二微處理器20分別與所述的隔離通信模塊40和隔離電路模塊41連接。若第一微處理器10在規(guī)定時(shí)間內(nèi)已接收到第二微處理器20的通信數(shù)據(jù)，則第一微處理器10不向第二微處理器20發(fā)送復(fù)位信號，第二微處理器20繼續(xù)正常工作;若第二微處理器20在規(guī)定時(shí)間內(nèi)未向第一微處理器10發(fā)送通信數(shù)據(jù)，則第一微處理器10通過隔離電路模塊41向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位。
[0039]所述第二主控模塊21分別與所述的第二通信模塊23和第二接收復(fù)位模塊26連接，用于控制第二通信模塊23和第二接收復(fù)位模塊26之間的協(xié)調(diào)工作。所述第二通信模塊23分別與第二主控模塊21和隔離通信模塊40連接，用于實(shí)現(xiàn)第二微處理器20和第一微處理器10之間的通信功能。所述第二接收復(fù)位模塊26分別與第二主控模塊21和隔離電路模塊41連接，用于接收第一微處理器10發(fā)送的復(fù)位信號。所述隔離通信模塊40分別與所述的第一微處理器10和第二微處理器20連接，用于完成第一微處理器10和第二微處理器20之間通信數(shù)據(jù)的相互傳輸。所述隔離電路模塊41分別與所述的第一微處理器10和第二微處理器20連接，用于傳遞第一微處理器10向第二微處理器20發(fā)出的復(fù)位信號。
[0040]實(shí)施例3:
[0041]如圖4所示，本實(shí)施例提供一種多微處理器系統(tǒng)復(fù)位裝置，至少包括第一微處理器1和第二微處理器20，所述第一微處理器10包括第一主控模塊11、第一復(fù)位模塊和第一通信模塊13，所述第一復(fù)位模塊和第一通信模塊13分別與所述第一主控模塊11相連接;所述第二微處理器20包括第二主控模塊21、第二復(fù)位模塊和第二通信模塊23，所述第二復(fù)位模塊和第二通信模塊23分別與所述主控模塊相連接;所述第一復(fù)位模塊和第二復(fù)位模塊之間實(shí)現(xiàn)復(fù)位信號的傳輸，所述第一通信模塊13與第二通信模塊23相連接。
[0042]與實(shí)施例1不同的是，如圖4所示，本實(shí)施例所述第一復(fù)位模塊包括第一接收復(fù)位模塊16和第一發(fā)送復(fù)位模塊14，所述第二復(fù)位模塊包括第二接收復(fù)位模塊26和第二發(fā)送復(fù)位模塊24，所述第一接收復(fù)位模塊16與所述第二發(fā)送復(fù)位模塊24相連接，所述第一發(fā)送復(fù)位模塊14與所述第二接收復(fù)位模塊26相連接;值得一提的是，如圖4所示，所述第一通信模塊13優(yōu)選包括第一信號發(fā)送模塊131和第二信號接收模塊132，所述第二通信模塊23包括第二信號發(fā)送模塊231和第二信號接收模塊232，所述第一信號發(fā)送模塊131與所述第二信號接收模塊232相連接，所述第二信號接收模塊132與所述第二信號發(fā)送模塊231相連接。
[0043]本實(shí)施例中，第一微處理器10與所述的第二微處理器20連接，包含第一主控模塊U、第一信號發(fā)送模塊131、第一信號接收模塊132、第一發(fā)送復(fù)位模塊14、第一接收復(fù)位模塊16。若第一微處理器10已接收到第二微處理器20的正確指示信號，則第一微處理器10不向第二微處理器20發(fā)復(fù)位信號，第二微處理器20繼續(xù)正常工作。若第一微處理器10未接收到第二微處理器20的正確指示信號，則第一微處理器10向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位，從而使第二微處理器20內(nèi)部程序重新運(yùn)行。
[0044]所述第一主控模塊11分別與所述的第一信號發(fā)送模塊131、第一信號接收模塊132、第一發(fā)送復(fù)位模塊14和第一接收復(fù)位模塊16連接，用于控制第一信號發(fā)送模塊131、第一信號接收模塊132、第一發(fā)送復(fù)位模塊14和第一接收復(fù)位模塊16之間的協(xié)調(diào)工作。所述第一信號發(fā)送模塊131分別與第一主控模塊11和第二信號接收模塊232相連接，用于向第二微處理器20發(fā)送指示信號，若該信號正常，則說明第一微處理器10正常工作；若該信號不正常，則說明第一微處理器10未正常工作。所述第一信號接收模塊132分別與第一主控模塊11和第二信號發(fā)送模塊231相連接，用于接收第二微處理器20發(fā)送的指示信號，若該信號正常，則說明第二微處理器20正常工作；若該信號不正常，則說明第二微處理器20未正常工作。
[0045]所述第一發(fā)送復(fù)位模塊14分別與第一主控模塊11和第二接收復(fù)位模塊26連接，用于向第二微處理器20發(fā)送復(fù)位信號，若第一微處理器10已接收到第二微處理器20的正確指示信號，則第一微處理器10不向第二微處理器20發(fā)復(fù)位信號，第二微處理器20繼續(xù)正常工作；若第一微處理器10未接收到第二微處理器20的正確指示信號，則第一微處理器10向第二微處理器20發(fā)出復(fù)位信號，使第二微處理器20復(fù)位。所述第一接收復(fù)位模塊16分別與第一主控模塊11和第二發(fā)送復(fù)位模塊24相連接，用于接收第二微處理器20發(fā)送的復(fù)位信號。
[0046]所述第二微處理器20與所述的第一微處理器10連接，包含第二主控模塊21、第二信號發(fā)送模塊231、第二信號接收模塊232、第二發(fā)送復(fù)位模塊24和第二接收復(fù)位模塊26。若第二微處理器20已接收到第一微處理器10的正確指示信號，則第二微處理器20不向第一微處理器10發(fā)復(fù)位信號，第一微處理器10繼續(xù)正常工作;若第二微處理器20未接收到第一微處理器10的正確指示信號，則第二微處理器20向第一微處理器10發(fā)出復(fù)位信號，使第一微處理器10復(fù)位。
[0047]所述第二主控模塊21分別與所述的第二信號發(fā)送模塊231、第二信號接收模塊232、第二發(fā)送復(fù)位模塊24和第二接收復(fù)位模塊26連接，用于控制第二信號發(fā)送模塊231、第二信號接收模塊232、第二發(fā)送復(fù)位模塊24和第二接收復(fù)位模塊26之間的協(xié)調(diào)工作。所述第二信號發(fā)送模塊231分別與第二主控模塊21和第一信號接收模塊132連接，用于向第一微處理器10發(fā)送指示信號，若該信號正常，則說明第二微處理器20正常工作；若該信號不正常，則說明第二微處理器20未正常工作。所述第二信號接收模塊232分別與第二主控模塊21和第一信號發(fā)送模塊131相連接，用于接收第一微處理器10發(fā)送的指示信號，若該信號正常，則說明第一微處理器10正常工作;若該信號不正常，則說明第一微處理器10未正常工作。
[0048]所述第二發(fā)送復(fù)位模塊24與第二主控模塊21和第一接收復(fù)位模塊16連接，用于向第一微處理器10發(fā)送復(fù)位信號，若第二微處理器20已接收到第一微處理器10的正確指示信號，則第二微處理器20不向第一微處理器10發(fā)復(fù)位信號，第一微處理器10繼續(xù)正常工作;若第二微處理器20未接收到第一微處理器10的正確指示信號，則第二微處理器20向第一微處理器10發(fā)出復(fù)位信號，使第一微處理器10復(fù)位。所述第二接收復(fù)位模塊26分別與第二主控模塊21和第一發(fā)送復(fù)位模塊14連接，用于接收第一微處理器10發(fā)送的復(fù)位信號。
[0049]實(shí)施例4:
[0050]本實(shí)施例還提供一種監(jiān)護(hù)儀，所述監(jiān)護(hù)儀的硬件板卡中包括了如實(shí)施例1至實(shí)施例3任意一項(xiàng)所述的多微處理器系統(tǒng)復(fù)位裝置，能夠?qū)崿F(xiàn)充分利用了現(xiàn)有資源、合理簡化了電路以及節(jié)省了成本的技術(shù)效果。
[0051]以上所述之【具體實(shí)施方式】為本實(shí)用新型的較佳實(shí)施方式，并非以此限定本實(shí)用新型的具體實(shí)施范圍，本實(shí)用新型的范圍包括并不限于本【具體實(shí)施方式】，凡依照本實(shí)用新型之形狀、結(jié)構(gòu)所作的等效變化均在本實(shí)用新型的保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種多微處理器系統(tǒng)復(fù)位裝置，其特征在于，至少包括相互通信連接的第一微處理器和第二微處理器，所述第一微處理器包括第一主控模塊和第一復(fù)位模塊，所述第一復(fù)位模塊與所述第一主控模塊相連接;所述第二微處理器包括第二主控模塊和第二復(fù)位模塊，所述第二復(fù)位模塊與所述主控模塊相連接;所述第一復(fù)位模塊和第二復(fù)位模塊中的一個(gè)復(fù)位模塊至少包括用于發(fā)送復(fù)位信號的發(fā)送復(fù)位模塊，另一個(gè)復(fù)位模塊至少包括用于接收復(fù)位信號的接收復(fù)位模塊。2.根據(jù)權(quán)利要求1所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述多微處理器系統(tǒng)復(fù)位裝置包括至少兩個(gè)微處理器，相鄰的兩個(gè)微處理器之間級聯(lián)連接。3.根據(jù)權(quán)利要求1或2所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述第一復(fù)位模塊包括分別與所述第一主控模塊相連接的第一接收復(fù)位模塊和第一發(fā)送復(fù)位模塊，所述第二復(fù)位模塊包括分別與所述第二主控模塊相連接的第二接收復(fù)位模塊和第二發(fā)送復(fù)位模塊，所述第一接收復(fù)位模塊與所述第二發(fā)送復(fù)位模塊相連接;所述第一發(fā)送復(fù)位模塊與所述第二接收復(fù)位模塊相連接。4.根據(jù)權(quán)利要求3所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述第一微處理器還包括第一定時(shí)器模塊，所述第一定時(shí)器模塊與所述第一主控模塊相連接;所述第二微處理器還包括第二定時(shí)器模塊，所述第二定時(shí)器模塊與所述第二主控模塊相連接。5.根據(jù)權(quán)利要求1或2所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述第一微處理器還包括喂狗模塊，所述第一主控模塊通過喂狗模塊連接至外部的看門狗模塊。6.根據(jù)權(quán)利要求5所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，還包括隔離模塊，所述第一微處理器通過隔離模塊連接至所述第二微處理器。7.根據(jù)權(quán)利要求6所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述第一復(fù)位模塊包括第一發(fā)送復(fù)位模塊，所述隔離模塊包括隔離電路模塊，所述第二復(fù)位模塊包括第二接收復(fù)位模塊，所述第一發(fā)送復(fù)位模塊通過隔離電路模塊連接至所述第二接收復(fù)位模塊。8.根據(jù)權(quán)利要求6所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述第一微處理器還包括第一通信模塊，所述第二微處理器還包括第二通信模塊，所述隔離模塊還包括隔離通信模塊，所述第一通信模塊通過隔離通信模塊連接至所述第二通信模塊。9.根據(jù)權(quán)利要求5所述的多微處理器系統(tǒng)復(fù)位裝置，其特征在于，所述第一微處理器還包括第一定時(shí)器模塊，所述第一定時(shí)器模塊與所述第一主控模塊相連接;所述第一復(fù)位模塊還包括第一接收復(fù)位模塊，所述看門狗模塊通過所述第一接收復(fù)位模塊連接至所述第一主控模塊。10.—種監(jiān)護(hù)儀，其特征在于，所述監(jiān)護(hù)儀包括了如權(quán)利要求1至9任意一項(xiàng)所述的多微處理器系統(tǒng)復(fù)位裝置。
【文檔編號】G06F1/24GK205620932SQ201620228178
【公開日】2016年10月5日
【申請日】2016年3月23日
【發(fā)明人】岳青
【申請人】深圳市理邦精密儀器股份有限公司