專利名稱：稅控收款機的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及收款機，尤其是涉及稅控收款機。
背景技術(shù)：
納稅使每個公民的義務(wù)，因此稅控收款機應(yīng)運而生，對避免漏稅起到了很好的作用。但目前所使用的稅控收款機實時時鐘控制精度較低，這就影響了稅控數(shù)據(jù)的正確生成，且在斷電時易造成數(shù)據(jù)的丟失。
實用新型內(nèi)容本實用新型目的在于提供一種既可保證時鐘精度又可保證斷電時數(shù)據(jù)不丟失的稅控收款機。
為實現(xiàn)上述目的，本實用新型可采取下述技術(shù)方案本實用新型所述的稅控收款機，它包括主控CPU，與所述主控CPU電連接的開關(guān)電源、實時時鐘電路、SRAM電路、EEPROM電路、FLASH電路、CPU卡組控制電路、客顯屏控制電路、LED控制電路、打印頭及其控制電路，和錢箱接口，以及通過RS232接口及其電路相連的條碼槍/電腦，所述實時時鐘電路由時鐘芯片DS1302構(gòu)成；時鐘芯片DS1302的1腳通過串聯(lián)的三個二極管D1、D2、D3與所述SRAM電路電連接；時鐘芯片DS1302的8腳分別與電池BT1、二極管D3的正極電連接；二極管D3的負(fù)極通過電阻R5與所述SRAM電路電連接；時鐘芯片DS1302的5、6、7腳與所述主控CPU進行同步串行通信；在時鐘芯片DS1302的2、3腳之間串接有晶振器，與電容C57、C58組成晶振電路。
本實用新型的優(yōu)點在于既可保證時鐘精度又可保證斷電時數(shù)據(jù)不丟失。當(dāng)市電正常供電時，時鐘芯片DS1302通過VCC5V正常工作。另外一個5V的電源通過三個二極管降壓D4、D5.D6，產(chǎn)生一個3.5V左右的VDDS(數(shù)字電壓)，這個VDDS與稅控收款機的SRAM電路相連接，為SRAM電路的正常工作提供工作電壓。此時時鐘芯片DS1302的8腳為輸出端；如果電池BT1需要充電的話，它將通過涓流充電的方式對電池BT1進行充電。而當(dāng)市電突然斷電或者電網(wǎng)波動比較大時，時鐘芯片DS1302的8腳立刻變?yōu)殡娫摧斎攵?，由電池BT1供電，同時電池BT1經(jīng)過二極管D3與電阻R5為SRAM電路供電從而實現(xiàn)了既可以保證實時時鐘的穩(wěn)定與精確，同時又可以保證在突然斷電的情況下SRAM電路里面的臨時數(shù)據(jù)不會受到影響。保證了SRAM電路的供電，也就是保證了稅控數(shù)據(jù)的正確生成，可靠存儲，安全傳輸，大大提高了稅控收款機的可靠性。


圖1為本實用新型的原理框圖。
圖2為本實用新型所述的實時時鐘電路原理圖。
具體實施方式
如圖所示，本實用新型所述的稅控收款機，它包括主控CPU，與所述主控CPU電連接的開關(guān)電源、實時時鐘電路、SRAM電路、EEPROM電路、FLASH電路、CPU卡組控制電路、客顯屏控制電路、LED控制電路、打印頭及其控制電路，和錢箱接口，以及通過RS232接口及其電路相連的條碼槍/電腦，所述實時時鐘電路由時鐘芯片DS1302構(gòu)成；時鐘芯片DS1302的1腳通過串聯(lián)的三個二極管D1、D2、D3與所述SRAM電路電連接；時鐘芯片DS1302的8腳分別與電池BT1、二極管D3的正極電連接；二極管D3的負(fù)極通過電阻R5與所述SRAM電路電連接；時鐘芯片DS1302的5、6、7腳與所述主控CPU進行同步串行通信；在時鐘芯片DS1302的2、3腳之間串接有晶振器，與電容C57、C58組成晶振電路。
權(quán)利要求1.一種稅控收款機，它包括主控CPU，與所述主控CPU電連接的開關(guān)電源、實時時鐘電路、SRAM電路、EEPROM電路、FLASH電路、CPU卡組控制電路、客顯屏控制電路、LED控制電路、打印頭及其控制電路，和錢箱接口，以及通過RS232接口及其電路相連的條碼槍/電腦，其特征在于所述實時時鐘電路由時鐘芯片(DS1302)構(gòu)成；時鐘芯片(DS1302)的(1)腳通過串聯(lián)的三個二極管(D1、D2、D3)與所述SRAM電路電連接；時鐘芯片(DS1302)的(8)腳分別與電池(BT1)、二極管(D3)的正極電連接；二極管(D3)的負(fù)極通過電阻(R5)與所述SRAM電路電連接；時鐘芯片(DS1302)的(5、6、7)腳與所述主控CPU進行同步串行通信；在時鐘芯片(DS1302)的(2、3)腳之間串接有晶振器，與電容(C57、C58)組成晶振電路。
專利摘要本實用新型公開了一種稅控收款機，它包括主控CPU，與所述主控CPU電連接的開關(guān)電源、實時時鐘電路、SRAM電路、EEPROM電路、FLASH電路、CPU卡組控制電路、客顯屏控制電路、LED控制電路、打印頭及其控制電路，和錢箱接口，以及通過RS232接口及其電路相連的條碼槍/電腦，所述實時時鐘電路由時鐘芯片構(gòu)成；時鐘芯片的(1)腳通過串聯(lián)的三個二極管與所述SRAM電路電連接；時鐘芯片的(8)腳分別與電池、二極管正極電連接；二極管負(fù)極通過電阻所述SRAM電路電連接；時鐘芯片的(5、6、7)腳與所述主控CPU進行同步串行通信；在時鐘芯片的(2、3)腳之間串接有晶振器，與電容組成晶振電路。本實用新型的優(yōu)點在于既可保證時鐘精度又可保證斷電時數(shù)據(jù)不丟失。
文檔編號G07G1/12GK2935288SQ200620030740
公開日2007年8月15日 申請日期2006年7月20日 優(yōu)先權(quán)日2006年7月20日
發(fā)明者羅凱 申請人:中信昊園(鄭州)高科技有限公司