專利名稱：基于多機協(xié)同架構(gòu)的快速記錄儀的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及制造/流程工業(yè)領(lǐng)域中信號采樣處理和存儲的記錄儀技術(shù)范疇， 尤其涉及一種基于多機協(xié)同架構(gòu)的快速記錄儀。
背景技術(shù)：
在制造/流程工業(yè)領(lǐng)域，現(xiàn)場數(shù)據(jù)的采集、處理、記錄和分析是實施企業(yè)綜合自動化、生產(chǎn)高品質(zhì)產(chǎn)品的前提。目前，流程工業(yè)裝備的記錄儀主導(dǎo)硬件平臺仍沿襲MCU(ARM 或51微處理器)單芯片架構(gòu)，其采樣周期指標(biāo)定位“秒級”例如浙江中控公司AR3000、 AR6000系列記錄儀的采樣周期1S，采樣周期最小的記錄儀AR3100、AR4100則為0. 125S ；杭州盤古自動化儀表公司的最高采樣頻率記錄儀VX7000R、VX8000R也只有5SPS。在視頻、雷達、通信、地質(zhì)勘探等領(lǐng)域，記錄儀使用的采樣頻率高達10KSPS至100MSPS，其硬件平臺采用定制的時序邏輯部件+DSP架構(gòu)，通常高采樣頻率的記錄儀對使用環(huán)境有一定的要求，且價格相對昂貴、維修困難。綜觀制造/流程工業(yè)領(lǐng)域的機械轉(zhuǎn)動及震動參數(shù)測量、加工中心的多軸檢測，電力行業(yè)的電壓、電流監(jiān)測，娛樂業(yè)的音頻處理等；用戶的需求是支持10SPS 至10KSPS采樣頻率，具備干擾環(huán)境下進行采樣、存儲的快速記錄儀。迄今為止缺乏面向這一細分市場的記錄儀，應(yīng)用高采樣頻率記錄儀替代快速記錄儀已成無奈的不二選擇，遺撼的是效果往往差強人意。首先，工業(yè)現(xiàn)場很難滿足高采樣頻率記錄儀對環(huán)境的要求；其次， 測試時所用采樣頻率處在高采樣頻率記錄儀的頻率量程下限，測試誤差理論指出采樣頻率下限附近的檢測精度很難保證；最后，鑒于高采樣頻率記錄儀價格昂貴、硬件架構(gòu)又與制造/流程工業(yè)截然不同，存在維修保養(yǎng)困難、較高的總體擁有成本(TCO)；因此，亟待開發(fā) 10SPS至10KSPS采樣頻率的快速記錄儀?？焖儆涗泝x必須立足目標(biāo)用戶的使用習(xí)慣和目標(biāo)用戶的運維能力，即原則上應(yīng)繼承制造/流程工業(yè)現(xiàn)行記錄儀的硬件架構(gòu)；相對制造/流程工業(yè)記錄儀，快速記錄儀的采樣頻率提升了 3個數(shù)量級，因此在原架構(gòu)基礎(chǔ)上需作相應(yīng)的調(diào)整。鑒于多通道記錄儀的元器件參數(shù)存在分散性、參數(shù)分散性帶來的誤差以及不可避免的元器件溫/時漂誤差，事實上記錄儀精度相當(dāng)程度上取決于消除或減少上述誤差的技術(shù)的優(yōu)劣；而克服工業(yè)現(xiàn)場的干擾影響是提高記錄儀精度的另一重要舉措。同步數(shù)據(jù)采集需檢測多個對象在同一時刻的狀態(tài)，例如加工中心的多軸檢測控制要求各軸的檢測量在同一個時間點上，電力行業(yè)亦要求監(jiān)測同一時間點上的多種電量參數(shù)，因此多通道記錄儀設(shè)計時必須關(guān)注同步問題。最后，及時采納微電子行業(yè)的最新技術(shù)成果--充分發(fā)揮片上系統(tǒng)芯片SOC (System on Chip)集成多功能的優(yōu)勢，挖掘微處理器空閑資源，有助于降低記錄儀復(fù)雜度和成本、提升可靠性，因此在快速記錄儀的關(guān)鍵設(shè)計要件中將占有重要的一席。發(fā)明內(nèi)容本實用新型的目的是克服現(xiàn)有技術(shù)的不足，提供一種基于多機協(xié)同架構(gòu)的快速記錄儀?；诙鄼C協(xié)同架構(gòu)的快速記錄儀包括第一信號調(diào)理模塊、第二信號調(diào)理模塊、第三信號調(diào)理模塊、第四信號調(diào)理模塊、第一下位機MCU模塊、第二下位機MCU模塊、雙口 RAM模塊、基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、上位機MCU模塊、SDRAM模塊、光電隔離模塊、USB接口、顯示模塊；第一信號調(diào)理模塊、第二信號調(diào)理模塊與第一下位機MCU模塊相連，第三信號調(diào)理模塊、第四信號調(diào)理模塊與第二下位機MCU模塊相連，第一下位機MCU模塊、第二下位機MCU模塊與雙口 RAM模塊、基準(zhǔn)電壓源模塊、上位機MCU模塊相連，基準(zhǔn)電壓源模塊與模擬開關(guān)模塊、第一信號調(diào)理模塊、第二信號調(diào)理模塊、第三信號調(diào)理模塊、第四信號調(diào)理模塊相連，模擬開關(guān)模塊、雙口 RAM模塊與上位機MCU模塊相連，上位機MCU模塊與SDRAM模塊、光電隔離模塊、顯示模塊相連，光電隔離模塊與USB接口相連；上位機MCU模塊、下位機 MCU模塊、雙口 RAM模塊組成多機協(xié)同架構(gòu)；雙口 RAM模塊將存儲空間分為8個8KX8bits 的子空間，為第一下位機MCU模塊的2個ADC和第二下位機MCU模塊的2個ADC各分配一個采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)，為每個ADC分配的采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)定時切換；上電初始化時，離線構(gòu)建每個ADC的自標(biāo)定多項式；記錄儀的第一路模擬輸入信號經(jīng)第一調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU模塊的第一個ADC、經(jīng)第二調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU模塊的第二個ADC、經(jīng)第三調(diào)理模塊放大、濾波調(diào)理后至第二下位機MCU模塊的第一個ADC、經(jīng)第四調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU 模塊的第二個ADC，第一、二下位機MCU模塊接收來自上位機MCU模塊的第10計數(shù)/定時器輸出的時鐘信號、并進行4個ADC同步采樣和數(shù)字濾波、數(shù)字濾波處理后的采樣數(shù)據(jù)寫入
雙口 RAM中與各ADC--對應(yīng)的采樣數(shù)據(jù)緩存區(qū)，上位機逐一讀取雙口 RAM中4個采樣
數(shù)據(jù)傳輸區(qū)的數(shù)據(jù)、寫入SDRAM模塊、定時切換雙口 RAM的采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)，上位機根據(jù)上電初始化時離線構(gòu)建的自標(biāo)定多項式在線校正采樣數(shù)據(jù)、顯示采樣數(shù)據(jù)、 啟動USB接口上傳采樣數(shù)據(jù)或轉(zhuǎn)存U盤。 所述的基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、第一 / 二 /三/四個信號調(diào)理模塊、第一 / 二下位機MCU模塊和上位機MCU模塊的電路模擬電路電源Vcc與電容Cl的一端、電容 C2的一端、芯片ADR3433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián)后接地， 芯片ADR3433的GND端接地，芯片ADR3433的Vout端與電阻R8的一端、電容C3的一端、電容C4的一端、芯片⑶4051的7 IN/OUT端、第一下位機MCU模塊的VREFO端、第一下位機 MCU模塊的VERFl端、第二下位機MCU模塊的VREFO端、第二下位機MCU模塊的VERFl端相連，電容C3的另一端、電容C4的另一端并聯(lián)后接地，電阻R8的另一端與電阻R9的一端、芯片⑶4051的6 IN/OUT端相連，電阻R9的另一端與電阻RlO的一端、芯片⑶4051的5 IN/ OUT端相連，電阻RlO的另一端與電阻Rll的一端、芯片⑶4051的4 IN/OUT端相連，電阻 Rll的另一端與電阻R12的一端、芯片⑶4051的3 IN/OUT端相連，電阻R12的另一端與電阻Rl3的一端、芯片⑶4051的2 IN/0UT端相連，電阻Rl3的另一端與電阻R14的一端、芯片 ⑶4051的1 IN/0UT端相連，電阻R14的另一端與芯片⑶4051的0 IN/0UT端并聯(lián)后接地， 芯片⑶4051的0UT/IN端與第一信號調(diào)理模塊的IN+端、第二信號調(diào)理模塊的IN+端、第三信號調(diào)理模塊的IN+端、第四信號調(diào)理模塊的IN+端相連，芯片⑶4051的INH端與上位機 MCU模塊的GPI0160端相連，芯片⑶4051的C端與上位機MCU模塊的GPI0161端相連；芯片⑶4051的B端與上位機MCU模塊的GPI0162端相連；芯片⑶4051的A端與上位機MCU 模塊的GPI0163端相連，上位機MCU模塊的GPT_10_PWM_ EVT與第一信號調(diào)理模塊的CLK 端、第二信號調(diào)理模塊的CLK端、第三信號調(diào)理模塊的CLK端、第四信號調(diào)理模塊的CLK端、 第一下位機MCU的CNVSTR0端、第一下位機MCU的CNVSTR1端、第二下位機MCU的CNVSTR0端、第二下位機MCU的CNVSTR1端相連，第一信號調(diào)理模塊的IN-端與第一信號調(diào)理模塊的 GND端并聯(lián)后接地，第一信號調(diào)理模塊的OUT端與第一下位機MCU模塊的AINO端相連，第一信號調(diào)理模塊的V+端與電容C6的一端、電容C7的一端、模擬電路電源Vcc相連，電容C7 的另一端接地，第一信號調(diào)理模塊的Rx端和第一信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C6的另一端、電容C5的一端相連，電容C5的另一端接地，第二信號調(diào)理模塊的IN-端與第二信號調(diào)理模塊的GND端并聯(lián)后接地，第二信號調(diào)理模塊的OUT端與第一下位機MCU模塊的Aim端相連，第二信號調(diào)理模塊的V+端與電容C9的一端、電容ClO的一端、模擬電路電源Vcc相連，電容ClO的另一端接地，第二信號調(diào)理模塊的Rx端和第二信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C9的另一端、電容C8的一端相連，電容 C8的另一端接地，第三信號調(diào)理模塊的IN-端與第三信號調(diào)理模塊的GND端并聯(lián)后接地，第三信號調(diào)理模塊的OUT端與第二下位機MCU模塊的AINO端相連，第三信號調(diào)理模塊的V+ 端與電容C12的一端、電容C13的一端、模擬電路電源Vcc相連，電容C13的另一端接地，第三信號調(diào)理模塊的Rx端和第三信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C12 的另一端、電容Cll的一端相連，電容Cll的另一端接地，第四信號調(diào)理模塊的IN-端與第四信號調(diào)理模塊的GND端并聯(lián)后接地，第四信號調(diào)理模塊的OUT端與第二下位機MCU模塊的Aim端相連，第四信號調(diào)理模塊的V+端與電容C15的一端、電容C16的一端、模擬電路電源Vcc相連，電容C16的另一端接地，第四信號調(diào)理模塊的Rx端和第四信號調(diào)理模塊的 V-端并聯(lián)后與模擬電路電源Vss、電容C15的另一端、電容C14的一端相連，電容C14的另一端接地。本實用新型的目的是克服現(xiàn)有技術(shù)的不足，提供一種基于多機協(xié)同架構(gòu)、通過雙口 RAM緩存實現(xiàn)數(shù)據(jù)傳輸、具有自標(biāo)定功能的多通道同步快速記錄儀。本實用新型與背景技術(shù)相比，具有的有益效果是1)快速記錄儀基于2片8位M⑶下位機+雙口 RAM +32位M⑶上位機的多機協(xié)同架構(gòu)，使采樣、緩存、傳輸、存儲、、校正、顯示、上傳或轉(zhuǎn)存等按序串行操作轉(zhuǎn)化為同時進行的高效并行操作。雙口 RAM邏輯上分成采樣數(shù)據(jù)緩存區(qū)、采樣數(shù)據(jù)傳輸區(qū)，兩區(qū)定時切換角色互換；ms級的采樣操作、μ s級的緩存操作、ns級的雙口 RAM讀寫響應(yīng)，不同數(shù)量級的操作時間排除了上/下位機同時對雙口 RAM同一存儲區(qū)操作的可能，實現(xiàn)了理想的無等待狀態(tài)的快速數(shù)據(jù)傳輸；采樣數(shù)據(jù)打包傳輸至雙口 RAM、雙口 RAM緩存數(shù)據(jù)成塊傳輸至SDRAM，以及DMA技術(shù)的應(yīng)用，進一步提高了快速記錄儀的整機效率。2)快速記錄儀離線構(gòu)建各采樣通道的自標(biāo)定多項式，以及根據(jù)自標(biāo)定多項式在線校正采樣數(shù)據(jù)；不僅減少了通道器件參數(shù)分散性所造成的誤差，而且降低了通道器件的溫漂和時漂誤差，從而提高了記錄儀的精度。3)快速記錄儀的MCU下位機選用SOC (System on Chip)芯片，內(nèi)嵌2個帶DMA控制器的ADC ；觸發(fā)AD的外部信號來自上位機空閑計數(shù)/定時器的輸出；因此，減少了記錄儀整機的芯片數(shù)量和復(fù)雜度，提升了儀表可靠性。4)以高階低通濾波器芯片為核心構(gòu)造記錄儀采樣通道的信號調(diào)理電路，記錄儀的上位機則經(jīng)光電隔離后再與通訊模快相連；記錄儀輸入端的高階有源低通濾波信號調(diào)理電路結(jié)合下位機MCU的數(shù)字濾波、并綜合輸出端的光電隔離，使快速記錄儀具有優(yōu)良的抗干擾性能。
圖1是快速記錄儀的結(jié)構(gòu)圖；圖2是快速記錄儀基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、第一 / 二 /三/四個信號調(diào)理模塊、第一 / 二下位機MCU模塊和上位機MCU模塊的電路圖；圖3是快速記錄儀自標(biāo)定、在線校正原理圖；圖4是快速記錄儀中一路信號的處理流程示意圖；圖5是快速記錄儀中一路信號的數(shù)據(jù)流圖；圖6是快速記錄儀信號調(diào)理電路原理圖。
具體實施方式
如圖1所示，快速記錄儀包括第一信號調(diào)理模塊、第二信號調(diào)理模塊、第三信號調(diào)理模塊、第四信號調(diào)理模塊、第一下位機MCU模塊、第二下位機MCU模塊、雙口 RAM模塊、 基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、上位機MCU模塊、SDRAM模塊、光電隔離模塊、USB接口、顯示模塊；第一信號調(diào)理模塊、第二信號調(diào)理模塊與第一下位機MCU模塊相連，第三信號調(diào)理模塊、第四信號調(diào)理模塊與第二下位機MCU模塊相連，第一下位機MCU模塊、第二下位機MCU 模塊與雙口 MM模塊、基準(zhǔn)電壓源模塊、上位機MCU模塊相連，基準(zhǔn)電壓源模塊與模擬開關(guān)模塊、第一信號調(diào)理模塊、第二信號調(diào)理模塊、第三信號調(diào)理模塊、第四信號調(diào)理模塊相連， 模擬開關(guān)模塊、雙口 RAM模塊與上位機MCU模塊相連，上位機MCU模塊與SDRAM模塊、光電隔離模塊、顯示模塊相連，光電隔離模塊與USB接口相連；上位機MCU模塊、下位機MCU模塊、雙口 RAM模塊組成多機協(xié)同架構(gòu)；雙口 RAM模塊將存儲空間分為8個8KX8bits的子空間，為第一下位機MCU模塊的2個ADC和第二下位機MCU模塊的2個ADC各分配一個采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)，為每個ADC分配的采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)定時切換；上電初始化時，離線構(gòu)建每個ADC的自標(biāo)定多項式；記錄儀的第一路模擬輸入信號經(jīng)第一調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU模塊的第一個ADC、經(jīng)第二調(diào)理模塊放大、 濾波調(diào)理后至第一下位機MCU模塊的第二個ADC、經(jīng)第三調(diào)理模塊放大、濾波調(diào)理后至第二下位機MCU模塊的第一個ADC、經(jīng)第四調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU模塊的第二個ADC，第一、二下位機MCU模塊接收來自上位機MCU模塊的第10計數(shù)/定時器輸出的時鐘信號、并進行4個ADC同步采樣和數(shù)字濾波、數(shù)字濾波處理后的采樣數(shù)據(jù)寫入雙口 RAM
中與各ADC--對應(yīng)的采樣數(shù)據(jù)緩存區(qū)，上位機逐一讀取雙口 RAM中4個采樣數(shù)據(jù)傳輸
區(qū)的數(shù)據(jù)、寫入SDRAM模塊、定時切換雙口 RAM的采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)，上位機根據(jù)上電初始化時離線構(gòu)建的自標(biāo)定多項式在線校正采樣數(shù)據(jù)、顯示采樣數(shù)據(jù)、啟動USB 接口上傳采樣數(shù)據(jù)(USB Slave模式)或轉(zhuǎn)存U盤(USB Host模式)。鑒于USB和顯示屬公知知識范疇，故本實用新型不作進一步的論述。第一 / 二 /三/四信號調(diào)理模塊以截止頻率可調(diào)的10階低通濾波器芯片LTC1569 為核心，第一 / 二下位機MCU模塊都采用單片機C8051F060(片內(nèi)集成了兩個16位精度、轉(zhuǎn)換速率IMsps帶有DMA控制器的ADC，具有4352字節(jié)的片內(nèi)RAM)，雙口 RAM采用IDT7008 芯片(64kX8bits，8個標(biāo)志鎖存器，即IDT7008可分成8塊8kX8bits存儲區(qū))，上位機MCU 模塊采用 ARM Cortex-A8 芯片 AM3703，SDRAM 模塊采用 MT48LC32M16A2P-75 IT 芯片，光電隔離模塊采用6W37芯片，基準(zhǔn)電壓源模塊采用芯片ADR3433，模擬開關(guān)模塊采用芯片 CD4051。 如圖2所示，基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、第一 / 二/三/四個信號調(diào)理模塊、 第一/二下位機MCU模塊和上位機MCU模塊的電路圖模擬電路電源Vcc與電容Cl的一端、 電容C2的一端、芯片ADR3433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián)后接地，芯片ADR3433的GND端接地，芯片ADR3433的Vout端與電阻R8的一端、電容C3的一端、電容C4的一端、芯片⑶4051的7 IN/OUT端、第一下位機MCU模塊的VREFO端、第一下位機MCU模塊的VERFl端、第二下位機MCU模塊的VREFO端、第二下位機MCU模塊的VERFl 端相連，電容C3的另一端、電容C4的另一端并聯(lián)后接地，電阻R8的另一端與電阻R9的一端、芯片⑶4051的6 IN/OUT端相連，電阻R9的另一端與電阻RlO的一端、芯片⑶4051的 5 IN/OUT端相連，電阻RlO的另一端與電阻Rll的一端、芯片⑶4051的4 IN/OUT端相連， 電阻Rll的另一端與電阻R12的一端、芯片⑶4051的3 IN/OUT端相連，電阻R12的另一端與電阻R13的一端、芯片⑶4051的2 IN/0UT端相連，電阻R13的另一端與電阻R14的一端、芯片⑶4051的1 IN/0UT端相連，電阻R14的另一端與芯片⑶4051的0 IN/0UT端并聯(lián)后接地，芯片⑶4051的0UT/IN端與第一信號調(diào)理模塊的IN+端、第二信號調(diào)理模塊的IN+ 端、第三信號調(diào)理模塊的IN+端、第四信號調(diào)理模塊的IN+端相連，芯片⑶4051的INH端與上位機MCU模塊的GPI0160端相連，芯片⑶4051的C端與上位機MCU模塊的GPI0161端相連 ’芯片⑶4051的B端與上位機MCU模塊的GPI0162端相連；芯片⑶4051的A端與上位機MCU模塊的GPI0163端相連，上位機MCU模塊的GPT_10_PWM_ EVT與第一信號調(diào)理模塊的CLK端、第二信號調(diào)理模塊的CLK端、第三信號調(diào)理模塊的CLK端、第四信號調(diào)理模塊的 CLK端、第一下位機MCU的CNVSTR0端、第一下位機MCU的CNVSTR1端、第二下位機MCU的 CNVSTR0端、第二下位機MCU的CNVSTR1端相連，第一信號調(diào)理模塊的IN-端與第一信號調(diào)理模塊的GND端并聯(lián)后接地，第一信號調(diào)理模塊的OUT端與第一下位機MCU模塊的AINO端相連，第一信號調(diào)理模塊的V+端與電容C6的一端、電容C7的一端、模擬電路電源Vcc相連， 電容C7的另一端接地，第一信號調(diào)理模塊的Rx端和第一信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C6的另一端、電容C5的一端相連，電容C5的另一端接地，第二信號調(diào)理模塊的IN-端與第二信號調(diào)理模塊的GND端并聯(lián)后接地，第二信號調(diào)理模塊的OUT端與第一下位機MCU模塊的Aim端相連，第二信號調(diào)理模塊的V+端與電容C9的一端、電容 ClO的一端、模擬電路電源Vcc相連，電容ClO的另一端接地，第二信號調(diào)理模塊的Rx端和第二信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C9的另一端、電容C8的一端相連，電容C8的另一端接地，第三信號調(diào)理模塊的IN-端與第三信號調(diào)理模塊的GND端并聯(lián)后接地，第三信號調(diào)理模塊的OUT端與第二下位機MCU模塊的AINO端相連，第三信號調(diào)理模塊的V+端與電容C12的一端、電容C13的一端、模擬電路電源Vcc相連，電容C13的另一端接地，第三信號調(diào)理模塊的Rx端和第三信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源 Vss、電容C12的另一端、電容Cll的一端相連，電容Cll的另一端接地，第四信號調(diào)理模塊的IN-端與第四信號調(diào)理模塊的GND端并聯(lián)后接地，第四信號調(diào)理模塊的OUT端與第二下位機MCU模塊的Aim端相連，第四信號調(diào)理模塊的V+端與電容C15的一端、電容C16的一端、模擬電路電源Vcc相連，電容C16的另一端接地，第四信號調(diào)理模塊的Rx端和第四信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C15的另一端、電容C14的一端相連，電容C14的另一端接地。如圖3所示，自標(biāo)定方法是由離線構(gòu)建各采樣通道的自標(biāo)定多項式、以及根據(jù)自標(biāo)定多項式在線校正兩部分組成記錄儀上電初始化時，離線構(gòu)建ADC模塊通道失配的自標(biāo)定多項式；以及在線采樣時基于通道失配的自標(biāo)定多項式，進行ADC模塊通道失配的自標(biāo)定；記錄儀的高精度基準(zhǔn)電壓源ADR3433產(chǎn)生的3. 3V基準(zhǔn)電壓作為AD92M的輸入測量上限；電壓源經(jīng)7個精密電阻均勻分壓后獲得8個基準(zhǔn)電壓；八選一模擬開關(guān)CD4051 的8路作為輸入端與8個基準(zhǔn)電壓一一對應(yīng)相連，多路轉(zhuǎn)換開關(guān)則與第一 / 二下位機MCU模塊的ADC相連。每個ADC逐一讀入經(jīng)八選一模擬開關(guān)切換的基準(zhǔn)電壓值，分別構(gòu)建面向特定ADC模塊的通道失配自標(biāo)定多項式；基于通道失配的自標(biāo)定多項式，記錄儀自動校正ADC 模塊通道的增益失調(diào)/零位失配，從而獲得高精度的采樣數(shù)據(jù)。現(xiàn)結(jié)合通道失配的自標(biāo)定原理圖，論述通道失配的自標(biāo)定技術(shù)原理。基準(zhǔn)電壓經(jīng)7個電阻分壓得到8個基準(zhǔn)電壓VI、 V2、V3、V4、V5、V6、V7、V8，記錄儀上電初始化時，啟動通道的失配自標(biāo)定多項式更新；通過八選一模擬開關(guān)⑶4051切換，基準(zhǔn)電壓按Vl到V8的順序依次送至第一信號調(diào)理模塊，經(jīng)第一下位機MCU的AINO端模數(shù)轉(zhuǎn)換后依次得到的轉(zhuǎn)換值Dl到D8。下位機MCU模塊根據(jù)8 個基準(zhǔn)電壓值Vl到V8和8個模數(shù)轉(zhuǎn)換值Dl到D8，作η次多項式擬合
權(quán)利要求1.一種基于多機協(xié)同架構(gòu)的快速記錄儀，其特征在于記錄儀由第一信號調(diào)理模塊、 第二信號調(diào)理模塊、第三信號調(diào)理模塊、第四信號調(diào)理模塊、第一下位機MCU模塊、第二下位機MCU模塊、雙口 RAM模塊、基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、上位機MCU模塊、SDRAM模塊、光電隔離模塊、USB接口、顯示模塊組成；第一信號調(diào)理模塊、第二信號調(diào)理模塊與第一下位機MCU模塊相連，第三信號調(diào)理模塊、第四信號調(diào)理模塊與第二下位機MCU模塊相連， 第一下位機MCU模塊、第二下位機MCU模塊與雙口 RAM模塊、基準(zhǔn)電壓源模塊、上位機MCU模塊相連，基準(zhǔn)電壓源模塊與模擬開關(guān)模塊、第一信號調(diào)理模塊、第二信號調(diào)理模塊、第三信號調(diào)理模塊、第四信號調(diào)理模塊相連，模擬開關(guān)模塊、雙口 RAM模塊與上位機MCU模塊相連， 上位機MCU模塊與SDRAM模塊、光電隔離模塊、顯示模塊相連，光電隔離模塊與USB接口相連；上位機MCU模塊、下位機MCU模塊、雙口 RAM模塊組成多機協(xié)同架構(gòu)；雙口 RAM模塊將存儲空間分為8個8KX 8bits的子空間，為第一下位機MCU模塊的2個ADC和第二下位機MCU 模塊的2個ADC各分配一個采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)，為每個ADC分配的采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)定時切換；上電初始化時，離線構(gòu)建每個ADC的自標(biāo)定多項式； 記錄儀的第一路模擬輸入信號經(jīng)第一調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU模塊的第一個ADC、經(jīng)第二調(diào)理模塊放大、濾波調(diào)理后至第一下位機MCU模塊的第二個ADC、經(jīng)第三調(diào)理模塊放大、濾波調(diào)理后至第二下位機MCU模塊的第一個ADC、經(jīng)第四調(diào)理模塊放大、 濾波調(diào)理后至第一下位機MCU模塊的第二個ADC，第一、二下位機MCU模塊接收來自上位機 MCU模塊的第10計數(shù)/定時器輸出的時鐘信號、并進行4個ADC同步采樣和數(shù)字濾波、數(shù)字濾波處理后的采樣數(shù)據(jù)寫入雙口 RAM中與各ADC——對應(yīng)的采樣數(shù)據(jù)緩存區(qū)，上位機逐一讀取雙口 RAM中4個采樣數(shù)據(jù)傳輸區(qū)的數(shù)據(jù)、寫入SDRAM模塊、定時切換雙口 RAM的采樣數(shù)據(jù)緩存區(qū)和采樣數(shù)據(jù)傳輸區(qū)，上位機根據(jù)上電初始化時離線構(gòu)建的自標(biāo)定多項式在線校正采樣數(shù)據(jù)、顯示采樣數(shù)據(jù)、啟動USB接口上傳采樣數(shù)據(jù)或轉(zhuǎn)存U盤。
2.根據(jù)權(quán)利要求1所述的一種基于多機協(xié)同架構(gòu)的快速記錄儀，其特征在于所述的基準(zhǔn)電壓源模塊、模擬開關(guān)模塊、第一 / 二 /三/四個信號調(diào)理模塊、第一 / 二下位機MCU模塊和上位機MCU模塊的電路為模擬電路電源Vcc與電容Cl的一端、電容C2的一端、芯片 ADR3433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián)后接地，芯片ADR3433的 GND端接地，芯片ADR3433的Vout端與電阻R8的一端、電容C3的一端、電容C4的一端、芯片⑶4051的7 IN/OUT端、第一下位機MCU模塊的VREFO端、第一下位機MCU模塊的VERFl 端、第二下位機MCU模塊的VREFO端、第二下位機MCU模塊的VERFl端相連，電容C3的另一端、電容C4的另一端并聯(lián)后接地，電阻R8的另一端與電阻R9的一端、芯片⑶4051的6 IN/OUT端相連，電阻R9的另一端與電阻RlO的一端、芯片⑶4051的5 IN/OUT端相連，電阻RlO的另一端與電阻Rll的一端、芯片⑶4051的4 IN/OUT端相連，電阻Rll的另一端與電阻R12的一端、芯片⑶4051的3 IN/OUT端相連，電阻R12的另一端與電阻R13的一端、 芯片⑶4051的2 IN/0UT端相連，電阻R13的另一端與電阻R14的一端、芯片⑶4051的1 IN/0UT端相連，電阻R14的另一端與芯片⑶4051的0 IN/0UT端并聯(lián)后接地，芯片⑶4051 的0UT/IN端與第一信號調(diào)理模塊的IN+端、第二信號調(diào)理模塊的IN+端、第三信號調(diào)理模塊的IN+端、第四信號調(diào)理模塊的IN+端相連，芯片⑶4051的INH端與上位機MCU模塊的 GPI0160端相連，芯片CD4051的C端與上位機MCU模塊的GPI0161端相連；芯片CD4051的B 端與上位機MCU模塊的GPI0162端相連；芯片⑶4051的A端與上位機MCU模塊的GPI0163端相連，上位機MCU模塊的GPT_10_PWM_ EVT與第一信號調(diào)理模塊的CLK端、第二信號調(diào)理模塊的CLK端、第三信號調(diào)理模塊的CLK端、第四信號調(diào)理模塊的CLK端、第一下位機MCU的 CNVSTR0端、第一下位機MCU的CNVSTR1端、第二下位機MCU的CNVSTR0端、第二下位機MCU 的CNVSTR1端相連，第一信號調(diào)理模塊的IN-端與第一信號調(diào)理模塊的GND端并聯(lián)后接地， 第一信號調(diào)理模塊的OUT端與第一下位機MCU模塊的AINO端相連，第一信號調(diào)理模塊的 V+端與電容C6的一端、電容C7的一端、模擬電路電源Vcc相連，電容C7的另一端接地，第一信號調(diào)理模塊的Rx端和第一信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C6 的另一端、電容C5的一端相連，電容C5的另一端接地，第二信號調(diào)理模塊的IN-端與第二信號調(diào)理模塊的GND端并聯(lián)后接地，第二信號調(diào)理模塊的OUT端與第一下位機MCU模塊的 Aim端相連，第二信號調(diào)理模塊的V+端與電容C9的一端、電容ClO的一端、模擬電路電源 Vcc相連，電容ClO的另一端接地，第二信號調(diào)理模塊的Rx端和第二信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C9的另一端、電容C8的一端相連，電容C8的另一端接地， 第三信號調(diào)理模塊的IN-端與第三信號調(diào)理模塊的GND端并聯(lián)后接地，第三信號調(diào)理模塊的OUT端與第二下位機MCU模塊的AINO端相連，第三信號調(diào)理模塊的V+端與電容C12的一端、電容C13的一端、模擬電路電源Vcc相連，電容C13的另一端接地，第三信號調(diào)理模塊的Rx端和第三信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C12的另一端、電容 Cll的一端相連，電容Cll的另一端接地，第四信號調(diào)理模塊的IN-端與第四信號調(diào)理模塊的GND端并聯(lián)后接地，第四信號調(diào)理模塊的OUT端與第二下位機MCU模塊的Aim端相連， 第四信號調(diào)理模塊的V+端與電容C15的一端、電容C16的一端、模擬電路電源Vcc相連，電容C16的另一端接地，第四信號調(diào)理模塊的Rx端和第四信號調(diào)理模塊的V-端并聯(lián)后與模擬電路電源Vss、電容C15的另一端、電容C14的一端相連，電容C14的另一端接地。
專利摘要本實用新型公開一種基于多機協(xié)同架構(gòu)的快速記錄儀?？焖儆涗泝x由4個信號調(diào)理模塊、2個下位機MCU模塊、雙口RAM模塊、上位機MCU模塊、SDRAM模塊、基準(zhǔn)電壓源模塊、USB接口和顯示模塊組成，雙下位機MCU模塊+雙口RAM模塊+上位機MCU模塊構(gòu)成記錄儀的多機協(xié)同架構(gòu)，每個下位機MCU片內(nèi)集成2個ADC、雙下位機共4個ADC均由上位機閑置的計數(shù)/定時器提供AD同步采樣的時鐘信號；借助多機協(xié)同架構(gòu)使采樣、緩存、傳輸、存儲、校正、顯示、上傳或轉(zhuǎn)存等按序串行操作轉(zhuǎn)化成同時進行的高效并行操作；根據(jù)離線生成的自標(biāo)定多項式在線校正采樣數(shù)據(jù)、提高了記錄儀的精度；記錄儀輸入端采用模擬、數(shù)字雙重濾波技術(shù)，再結(jié)合輸出端的光電隔離USB通信，使快速記錄儀具有優(yōu)良的抗干擾性能。
文檔編號G07C3/00GK202084088SQ20112000045
公開日2011年12月21日 申請日期2011年1月4日 優(yōu)先權(quán)日2011年1月4日
發(fā)明者丁程, 吳明光, 周平, 徐曉忻, 黃忠 申請人:丁程, 浙江大學(xué)