專利名稱：一種基于fpga的寬電壓范圍信號(hào)分路器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為屬于寬電壓范圍編碼器信號(hào)分離裝置。尤其涉及一種基于FPGA的寬電壓范圍信號(hào)分路器。
背景技術(shù)：
編碼器廣泛應(yīng)用于工業(yè)電機(jī)參數(shù)的采集?，F(xiàn)代工業(yè)往往要求把編碼器采集的信號(hào)送到不止一個(gè)設(shè)備如變頻器，終端監(jiān)視器等。在同一個(gè)電機(jī)上安裝一個(gè)以上編碼器往往不可行，因此對(duì)于編碼器采集的信號(hào)進(jìn)行分離和復(fù)制顯得尤為重要。BALDOR公司的OPT029-501是一種編碼器信號(hào)分離裝置，但是該產(chǎn)品有明顯缺陷首先，該產(chǎn)品沒(méi)有把需要分離的信號(hào)進(jìn)行光電隔離，導(dǎo)致了其應(yīng)用范圍比較窄；其次，該產(chǎn)品的輸入輸出電壓都是5VDC固定值，不能在一定的電壓范圍內(nèi)進(jìn)行調(diào)整，因此不能滿足一些接收設(shè)備對(duì)輸入電壓的要求；最后，該產(chǎn)品不能根據(jù)現(xiàn)場(chǎng)實(shí)際情況對(duì)編碼器采集的信號(hào)進(jìn)行校正和整形。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種具有寬電壓信號(hào)輸入、隔離型寬電壓功率驅(qū)動(dòng)輸出、可進(jìn)行信號(hào)波形校正整形、升級(jí)方便、抗干擾性強(qiáng)的基于FPGA的寬電壓范圍信號(hào)分路器。
為實(shí)現(xiàn)上述目的，本發(fā)明所采用的技術(shù)方案是將分頻器、二值化比較器和算法計(jì)算器用硬件描述語(yǔ)言VHDL編程并被集成到一片F(xiàn)PGA中，F(xiàn)PGA中的分頻器的輸出端與二值化比較器的輸入端連接、二值化比較器的輸出端與算法計(jì)算器的輸入端連接；寬電壓信號(hào)接收及光電隔離模塊的一端與+5～+24VDC的信號(hào)輸入端連接，寬電壓信號(hào)接收及光電隔離模塊的另一端與2個(gè)或2個(gè)以上同樣的FPGA分別連接。
其中一片F(xiàn)PGA，寬電壓信號(hào)接收及光電隔離模塊與FPGA中的二值化比較器的輸入端連接，F(xiàn)PGA中的算法計(jì)算器的輸出端與寬電壓功率輸出驅(qū)動(dòng)模塊的輸入端連接，寬電壓功率輸出驅(qū)動(dòng)模塊的輸出端與終端設(shè)備連接。
所述的寬電壓信號(hào)接收及光電隔離模塊中的A與/A相輸入信號(hào)接收及光電隔離電路的第一路電路是A相輸入信號(hào)經(jīng)電阻R1、電阻R3分壓與比較器U1的腳2連接，電源經(jīng)電阻R2、電阻R4分壓與比較器U1的腳3連接，/A與GND1連接，比較器U1的輸出端與電源之間連接有電阻R5，比較器U1的腳3和腳5之間連接有電容C2，比較器U1的輸出端經(jīng)電阻R6與光電耦合器U2的腳2連接。光電耦合器U2的腳3接地GND1，光電耦合器U2的腳8與5V電源+5V-A連接，光電耦合器U2的腳8通過(guò)電容C3接地GND1，電源+5V-A與光電耦合器U2的腳6之間連接有電阻R7，光電耦合器U2的腳6與信號(hào)輸出端A11連接，信號(hào)輸出端A11與比較器的輸入端SAIN1連接。
寬電壓信號(hào)接收及光電隔離模塊中的A與/A相輸入信號(hào)接收及光電隔離電路的第二路電路是比較器U1的輸出端經(jīng)電阻R8與光電耦合器U3的腳2連接，光電耦合器U3的腳8通過(guò)電容C4接地GND2，電源+5V-B與光電耦合器U3的腳6之間接有電阻R9，光電耦合器U3的腳3接地GND1，光電耦合器U3的腳8接電源+5V-B，光電耦合器U3的腳6與輸出信號(hào)端A21連接，信號(hào)輸出端A21與比較器的輸入端SAIN2連接。
對(duì)于A與/A相輸入信號(hào)接收及光電隔離電路的兩路以上電路同上。
上述為A與/A相輸入信號(hào)接收及光電隔離電路的兩路以上的電路。寬電壓信號(hào)接收及光電隔離模塊中的B與/B、Z與/Z相輸入信號(hào)接收及光電隔離電路與A與/A相輸入信號(hào)接收及光電隔離電路相同。
所述的電阻R1的阻值為24KΩ～36KΩ、電阻R2的阻值為91KΩ～110KΩ、電阻R3的阻值為6.2KΩ～7.2KΩ、電阻R4的阻值為0.91KΩ～1.5KΩ。
所述的分頻器的clk端與二值化比較器輸入端CLKIN連接，寬電壓信號(hào)接收及光電隔離模塊輸出信號(hào)端A11、B11和Z11與二值化比較器的輸入端SAIN1、SBIN1和SZIN1連接，二值化比較器的輸出端SOUT1～SOUT3與算法計(jì)算器的輸入端D1～D3連接；算法計(jì)算器的輸出端DOUT1～DOUT6分別與寬電壓功率輸出驅(qū)動(dòng)模塊的輸入端A11、A12、B11、B12、Z11、Z12連接。
所述的寬電壓功率輸出驅(qū)動(dòng)模塊中的信號(hào)輸入端A11和A12與驅(qū)動(dòng)器U5的腳1和腳6分別連接，驅(qū)動(dòng)器U5的腳2、腳7和腳8與5V電源+5V_A連接，驅(qū)動(dòng)器U5的腳8通過(guò)電容C21接地GND1，驅(qū)動(dòng)器U5的腳5與三極管Q1的基極腳1連接，電源+V1與三極管Q1集電極腳3連接，電阻R10的一端與三極管Q1的集電極腳3連接，電阻R10的另一端與三極管Q1的基極腳1連接，三極管Q1的發(fā)射極腳2與輸出信號(hào)端A1連接，三極管Q1的發(fā)射極腳2通過(guò)電阻R11接地GND1，驅(qū)動(dòng)器U5的腳3與三極管Q2的基極1連接，電源+V1與三極管Q2集電極腳3連接，電阻R12的一端與三極管Q2的集電極腳3連接，電阻R12的另一端與三極管Q2的基極腳1連接，三極管Q2的發(fā)射極腳2與輸出信號(hào)端/A1連接，三極管Q2的發(fā)射極腳2通過(guò)電阻R13接地GND1，電容C5為+5V_A的去耦電容；寬電壓功率輸出驅(qū)動(dòng)模塊中的信號(hào)輸入端B11和B12、信號(hào)輸入端Z11和Z12的電路連接方式與輸入信號(hào)端A11和A12的電路相同；寬電壓功率輸出驅(qū)動(dòng)模塊的電路與寬電壓功率輸出驅(qū)動(dòng)模塊電路連接方式相同；兩路和兩路以上的電路同上。
由于采用上述技術(shù)方案，本發(fā)明具有電壓范圍寬(+4VDC～+26VDC)、隔離效果好、波形品質(zhì)好、升級(jí)方便、抗干擾性強(qiáng)的特點(diǎn)，同時(shí)還具有體積小、開(kāi)發(fā)成本低、開(kāi)發(fā)周期短、適用于各種工業(yè)惡劣環(huán)境的特點(diǎn)。
四

圖1是本發(fā)明的結(jié)構(gòu)示意框圖；圖2是圖1中的寬電壓信號(hào)接收及光電隔離模塊[1]的電路圖；圖3是圖1中的寬電壓功率輸出驅(qū)動(dòng)模塊[5]的電路圖。
五具體實(shí)施例方式
下面結(jié)合附圖，對(duì)本發(fā)明作進(jìn)一步的描述一種基于FPGA的寬電壓范圍信號(hào)分路器，如圖1所示，將分頻器[2]、二值化比較器[3]和算法計(jì)算器[4]用硬件描述語(yǔ)言VHDL編程并被集成到一片F(xiàn)PGA1[7]中，F(xiàn)PGA1[7]中的分頻器[2]的輸出端與二值化比較器[3]的輸入端連接、二值化比較器[3]的輸出端與算法計(jì)算器[4]的輸入端連接；寬電壓信號(hào)接收及光電隔離模塊[1]的一端與+5～+24VDC的信號(hào)輸入端連接，寬電壓信號(hào)接收及光電隔離模塊[1]的另一端與3個(gè)同樣的FPGA[7]分別連接。
其中一片F(xiàn)PGA[7]，寬電壓信號(hào)接收及光電隔離模塊[1]與FPGA[7]中的二值化比較器[3]的輸入端連接，F(xiàn)PGA[7]中的算法計(jì)算器[4]的輸出端與寬電壓功率輸出驅(qū)動(dòng)模塊[5]的輸入端連接，寬電壓功率輸出驅(qū)動(dòng)模塊[5]的輸出端與終端設(shè)備[6]連接。
為具體和清楚起見(jiàn)，圖1中的第二FPGA[11]同F(xiàn)PGA[7]，寬電壓信號(hào)接收及光電隔離模塊[1]與FPGA[11]中的二值化比較器[12]的輸入端連接，二值化比較器[12]的輸出端與算法計(jì)算器[10]輸入端連接，算法計(jì)算器[10]的輸出端與寬電壓功率輸出驅(qū)動(dòng)模塊[9]的輸入端連接，寬電壓功率輸出驅(qū)動(dòng)模塊[9]的輸出端與終端設(shè)備[8]連接。
所述的寬電壓信號(hào)接收及光電隔離模塊[1]中的A與/A相輸入信號(hào)接收及光電隔離電路的第一路電路如圖2中的模塊[14]所示；A相輸入信號(hào)經(jīng)電阻R1、電阻R3分壓與比較器U1的腳2連接，電源經(jīng)電阻R2、電阻R4分壓與比較器U1的腳3連接，/A與GND1連接。比較器U1的輸出端與電源之間連接有電阻R5，比較器U1的腳3和腳5之間連接有電容C2，比較器U1的輸出端經(jīng)電阻R6與光電耦合器U2的腳2連接。光電耦合器U2的腳3接地GND1，光電耦合器U2的腳8與5V電源+5V-A連接，光電耦合器U2的腳8通過(guò)電容C3接地GND1，電源+5V-A與光電耦合器U2的腳6之間連接有電阻R7，光電耦合器U2的腳6與信號(hào)輸出端A11連接，信號(hào)輸出端A11與比較器[3]的輸入端SAIN1連接。
寬電壓信號(hào)接收及光電隔離模塊[1]中的A與/A相輸入信號(hào)接收及光電隔離電路的第二路電路是比較器U1的輸出端經(jīng)電阻R8與光電耦合器U3的腳2連接，光電耦合器U3的腳8通過(guò)電容C4接地GND2，電源+5V-B與光電耦合器U3的腳6之間接有電阻R9，光電耦合器U3的腳3接地GND1，光電耦合器U3的腳8接電源+5V-B，光電耦合器U3的腳6與輸出信號(hào)端A21連接，信號(hào)輸出端A21與比較器[12]的輸入端SAIN2連接。
對(duì)于A與/A相輸入信號(hào)接收及光電隔離電路的兩路以上的電路同第二路。
上述為A與/A相輸入信號(hào)接收及光電隔離電路的兩路以上的電路。寬電壓信號(hào)按收及光電隔離模塊[1]中的B與/B[15]、Z與/Z[16]相輸入信號(hào)接收及光電隔離電路如與A與/A相輸入信號(hào)接收及光電隔離電路相同。
上述的電阻R1的阻值為30KΩ、電阻R2的阻值為100KΩ、電阻R3的阻值為6.8KΩ、電阻R4的阻值為1KΩ。
所述的分頻器[2]的clk端與二值化比較器[3]輸入端CLKIN連接，寬電壓信號(hào)接收及光電隔離模塊[1]輸出信號(hào)端A11、B11和Z11與二值化比較器[3]的輸入端SAIN1、SBIN1和SZIN1連接，二值化比較器[3]的輸出端SOUT1～SOUT3與算法計(jì)算器[4]的輸入端D1～D3連接；算法計(jì)算器[4]的輸出端DOUT1～DOUT6分別與寬電壓功率輸出驅(qū)動(dòng)模塊[5]的輸入端A11、A12、B11、B12、Z11、Z12連接。
如圖3所示，寬電壓功率輸出驅(qū)動(dòng)模塊[5]中的A相信號(hào)輸出電路[17]為信號(hào)輸入端A11和A12與驅(qū)動(dòng)器U5的腳1和腳6分別連接，驅(qū)動(dòng)器U5的腳2、腳7和腳8與5V電源+5V_A連接，驅(qū)動(dòng)器U5的腳8通過(guò)電容C21接地GND1，驅(qū)動(dòng)器U5的腳5與三極管Q1的基極腳1連接，電源+V1與三極管Q1集電極腳3連接，電阻R10的一端與三極管Q1的集電極腳3連接，電阻R10的另一端與三極管Q1的基極腳1連接，三極管Q1的發(fā)射極腳2與輸出信號(hào)端A1連接，三極管Q1的發(fā)射極腳2通過(guò)電阻R11接地GND1，驅(qū)動(dòng)器U5的腳3與三極管Q2的基極1連接，電源+V1與三極管Q2集電極腳3連接，電阻R12的一端與三極管Q2的集電極腳3連接，電阻R12的另一端與三極管Q2的基極腳1連接，三極管Q2的發(fā)射極腳2與輸出信號(hào)端/A1連接，三極管Q2的發(fā)射極腳2通過(guò)電阻R13接地GND1，電容C5為+5V_A的去耦電容。
寬電壓功率輸出驅(qū)動(dòng)模塊[5]中的B相輸出電路[18]與A相輸出電路[17]相同；寬電壓功率輸出驅(qū)動(dòng)模塊[5]中的Z相輸出電路[19]與A相輸出電路[17]相同。寬電壓功率輸出驅(qū)動(dòng)模塊[9]的電路與寬電壓功率輸出驅(qū)動(dòng)模塊[5]的電路相同。
第二路的寬電壓功率輸出驅(qū)動(dòng)模塊[9]中的電路[20]、[21]、[22]的電路與寬電壓功率輸出驅(qū)動(dòng)模塊[5]中的電路與電路[17]相同。
第三路電路同上。
本實(shí)施例具有電壓范圍寬(+4VDC～+26VDC)、隔離效果好、波形品質(zhì)好、升級(jí)方便、抗干擾性強(qiáng)的特點(diǎn)，同時(shí)還具有體積小、開(kāi)發(fā)成本低、開(kāi)發(fā)周期短、適用于各種工業(yè)惡劣環(huán)境的特點(diǎn)。
權(quán)利要求
1.一種基于FPGA的寬電壓范圍信號(hào)分路器，其特征在于將分頻器[2]、二值化比較器[3]和算法計(jì)算器[4]用硬件描述語(yǔ)言VHDL編程并被集成到一片F(xiàn)PGA1[7]中，F(xiàn)PGA1[7]中的分頻器[2]的輸出端與二值化比較器[3]的輸入端連接、二值化比較器[3]的輸出端與算法計(jì)算器[4]的輸入端連接；寬電壓信號(hào)接收及光電隔離模塊[1]的一端與+5～+24VDC的信號(hào)輸入端連接，寬電壓信號(hào)接收及光電隔離模塊[1]的另一端與2個(gè)或2個(gè)以上同樣的FPGA[7]分別連接；其中一片F(xiàn)PGA[7]，寬電壓信號(hào)接收及光電隔離模塊[1]與FPGA[7]中的二值化比較器[3]的輸入端連接，F(xiàn)PGA[7]中的算法計(jì)算器[4]的輸出端與寬電壓功率輸出驅(qū)動(dòng)模塊[5]的輸入端連接，寬電壓功率輸出驅(qū)動(dòng)模塊[5]的輸出端與終端設(shè)備[6]連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA的寬電壓范圍信號(hào)分路器，其特征在于所述的寬電壓信號(hào)接收及光電隔離模塊[1]中的A與/A相輸入信號(hào)接收及光電隔離電路的第一路電路是A相輸入信號(hào)經(jīng)電阻R1、電阻R3分壓與比較器U1的腳2連接，電源經(jīng)電阻R2、電阻R4分壓與比較器U1的腳3連接，/A與GND1連接，比較器U1的輸出端與電源之間連接有電阻R5，比較器U1的腳3和腳5之間連接有電容C2，比較器U1的輸出端經(jīng)電阻R6與光電耦合器U2的腳2連接，光電耦合器U2的腳3接地GND1，光電耦合器U2的腳8與5V電源+5V-A連接，光電耦合器U2的腳8通過(guò)電容C3接地GND1，電源+5V-A與光電耦合器U2的腳6之間連接有電阻R7，光電耦合器U2的腳6與信號(hào)輸出端A11連接，信號(hào)輸出端A11與比較器[3]的輸入端SAIN1連接；寬電壓信號(hào)接收及光電隔離模塊[1]中的A與/A相輸入信號(hào)接收及光電隔離電路的第二路電路是比較器U1的輸出端經(jīng)電阻R8與光電耦合器U3的腳2連接，光電耦合器U3的腳8通過(guò)電容C4接地GND2，電源+5V-B與光電耦合器U3的腳6之間接有電阻R9，光電耦合器U3的腳3接地GND1，光電耦合器U3的腳8接電源+5V-B，光電耦合器UU3的腳6與輸出信號(hào)端A21連接，信號(hào)輸出端A21與比較器[12]的輸入端SAIN2連接；對(duì)于A與/A相輸入信號(hào)接收及光電隔離電路的兩路以上電路同上；上述為A與/A相輸入信號(hào)接收及光電隔離電路的兩路以上的電路，寬電壓信號(hào)接收及光電隔離模塊[1]中的B與/B、Z與/Z相輸入信號(hào)接收及光電隔離電路與A與/A相輸入信號(hào)接收及光電隔離電路相同。
3.根據(jù)權(quán)利要求2所述的基于FPGA的寬電壓范圍信號(hào)分路器，其特征在于所述的電阻R1的阻值為24KΩ～36KΩ、電阻R2的阻值為91KΩ～110KΩ、電阻R3的阻值為6.2KΩ～7.2KΩ、電阻R4的阻值為0.91KΩ～1.5KΩ。
4.根據(jù)權(quán)利要求1所述的基于FPGA的寬電壓范圍信號(hào)分路器，其特征在于所述的分頻器[2]的clk端與二值化比較器[3]輸入端CLKIN連接，寬電壓信號(hào)接收及光電隔離模塊[1]輸出信號(hào)端A11、B11和Z11與二值化比較器[3]的輸入端SAIN1、SBIN1和SZIN1連接，二值化比較器[3]的輸出端SOUT1～SOUT3與算法計(jì)算器[4]的輸入端D1～D3連接；算法計(jì)算器[4]的輸出端DOUT1～DOUT6分別與寬電壓功率輸出驅(qū)動(dòng)模塊[5]的輸入端A11、A12、B11、B12、Z11、Z12連接。
5.根據(jù)權(quán)利要求1所述的基于FPGA的寬電壓范圍信號(hào)分路器，其特征在于所述的寬電壓功率輸出驅(qū)動(dòng)模塊[5]中的信號(hào)輸入端A11和A12與驅(qū)動(dòng)器U5的腳1和腳6分別連接，驅(qū)動(dòng)器U5的腳2、腳7和腳8與5V電源+5V_A連接，驅(qū)動(dòng)器U5的腳8通過(guò)電容C21接地GND1，驅(qū)動(dòng)器U5的腳5與三極管Q1的基極腳1連接，電源+V1與三極管Q1集電極腳3連接，電阻R10的一端與三極管Q1的集電極腳3連接，電阻R10的另一端與三極管Q1的基極腳1連接，三極管Q1的發(fā)射極腳2與輸出信號(hào)端A1連接，三極管Q1的發(fā)射極腳2通過(guò)電阻R11接地GND1，驅(qū)動(dòng)器U5的腳3與三極管Q2的基極1連接，電源+V1與三極管Q2集電極腳3連接，電阻R12的一端與三極管Q2的集電極腳3連接，電阻R12的另一端與三極管Q2的基極腳1連接，三極管Q2的發(fā)射極腳2與輸出信號(hào)端/A1連接，三極管Q2的發(fā)射極腳2通過(guò)電阻R13接地GND1，電容C5為+5V_A的去耦電容；寬電壓功率輸出驅(qū)動(dòng)模塊[5]中的信號(hào)輸入端B11和B12、信號(hào)輸入端Z11和Z12的電路連接方式與輸入信號(hào)端A11和A12的電路相同；寬電壓功率輸出驅(qū)動(dòng)模塊2[9]的電路與寬電壓功率輸出驅(qū)動(dòng)模塊1[5]電路相同；兩路和兩路以上的電路同上。
全文摘要
本發(fā)明為涉及一種基于FPGA的寬電壓范圍信號(hào)分路器。其技術(shù)方案是將分頻器[2]、二值化比較器[3]和算法計(jì)算器[4]用硬件描述語(yǔ)言VHDL編程并被集成到一片F(xiàn)PGA1[7]中，F(xiàn)PGA1[7]中的分頻器[2]的輸出端與二值化比較器[3]的輸入端連接、二值化比較器[3]的輸出端與算法計(jì)算器[4]的輸入端連接。寬電壓信號(hào)接收及光電隔離模塊[1]的一端與+5～+24VDC的信號(hào)輸入端連接，寬電壓信號(hào)接收及光電隔離模塊[1]的另一端與2個(gè)或2個(gè)以上同樣的FPGA[7]分別連接。本發(fā)明具有電壓范圍寬(+4VDC～+26VDC)、隔離效果好、波形品質(zhì)好、升級(jí)方便、抗干擾性強(qiáng)的特點(diǎn)，同時(shí)還具有體積小、開(kāi)發(fā)成本低、開(kāi)發(fā)周期短、適用于各種工業(yè)惡劣環(huán)境的特點(diǎn)。
文檔編號(hào)G08C19/00GK1888826SQ20061001975
公開(kāi)日2007年1月3日 申請(qǐng)日期2006年7月28日 優(yōu)先權(quán)日2006年7月28日
發(fā)明者郝國(guó)法, 郝琳, 黃睿, 宋海文, 羅元, 胡浩臣 申請(qǐng)人:武漢科技大學(xué)