專利名稱：鎖存型讀出放大器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種適用于以低電源電壓工作的靜態(tài)隨機(jī)存取存儲器的鎖存型讀出放大器，特別涉及一種較少受到電路元件的特性變化的影響的鎖存型讀出放大器電路。
通過，電流鏡像型讀出放大器電路被用于包括靜態(tài)隨機(jī)存取存儲器(在下文中稱為SRAM)在內(nèi)的常規(guī)半導(dǎo)體集成電路中。電流鏡像型讀出放大器工作穩(wěn)定，但是其功耗較大，并且該電路在其工作特性上難以采用低電源電壓。因此，近幾年來，隨著便攜式設(shè)備的滲透的增加，對減少功耗的需要也增加，并且特別是需要一種能夠用低電源電壓工作的讀出放大器電路。
為了滿足這種需要，在此提出一種能夠以高速度用低電源電壓進(jìn)行工作的鎖存型讀出放大器電路。

圖1為示出常規(guī)的鎖存型讀出放大器電路的電路圖。
在常規(guī)的鎖存型讀出放大器電路中，鎖存電路包括兩個P-溝道MOS晶體管MP11和MP12，以及兩個N-溝道MOS晶體管MN11和MN12。兩個P-溝道MOS晶體管MP11和MP12以及兩個N-溝道MOS晶體管MN11的MN12被設(shè)計為使得它們的晶體管特性相同，以增加讀出操作的速度。更具體來說，兩個P-溝道MOS晶體管MP11和MP12和柵極長度和柵極寬度以及兩個N-溝道MOS晶體管MN11和MN12的柵極長度和柵極寬度被設(shè)置為彼此相等。構(gòu)成鎖存電路的兩個反相器電路的邏輯閾值被設(shè)置為彼此相等。
另外，在常規(guī)的鎖存型讀出放大器電路中，在此提供一個連接在發(fā)送從存儲單元中讀出的信號D的位線與晶體管MP11和MN11的柵極之間的P-溝道MOS晶體管MP13。在常規(guī)的鎖存型讀出放大器電路中，在此提供一個連接在發(fā)送從存儲單元中讀出的信號DB的位線與晶體管MP12和MN12的柵極之間的P-溝道MOS晶體管MP14。另外，在此提供一個連接于地與晶體管MN11和MN12的源極之間的N-溝道MOS晶體管MN13。按這種方式，在常規(guī)的鎖存型讀出放大器電路中，一個鎖存電路被提供用于一組位線。
在如此構(gòu)成的常規(guī)的鎖存型讀出放大器電路中，晶體管MP13和MP14的導(dǎo)通和截止由讀出放大器啟動信號SAE所切換，從而控制該電路的操作。該電路能夠以高速度用在該對位線(D和DB)之間的極小的電勢差來讀出數(shù)據(jù)。
另一方面，隨著將來器件小型化趨勢和工藝技術(shù)的發(fā)展，電源電壓趨向于降低，要被使用的MOS晶體管的閾值電壓值的絕對值被降低，并且截止電流增加。另外，如果MOS晶體管的特性中變化較大，則在字線的上升后位線對(D和DB)的電勢變化主要取決于連接到未選擇字線的SRAM單元中的晶體管的截止?fàn)顟B(tài)的漏電流特性。也就是說，包括在位線對(D和DB)之間的電勢差中在字線上升之后出現(xiàn)的噪聲比率被增加。因此，需要判斷出現(xiàn)在讀出時刻的位線對(D和DB)之間的電勢差是否出明顯。
現(xiàn)在已經(jīng)提出一種用于包括一對鎖存電路的讀出放大器電路(日本專利申請公開第9-22597號)。在該公告中描述的讀出放大器電路提供有兩個對于不同電源電壓具有不同的讀出速度的鎖存電路，以及用于取從該鎖存電路輸出信號的“或”邏輯值。一條位線的信號被輸入到其中一個鎖存電路的N-溝道MOS晶體管的柵極，并且一條位線的信號被輸入到另一個鎖存電路的P-溝道MOS晶體管的柵極。
在如此構(gòu)成的常規(guī)的讀出放大器電路中，即使當(dāng)電源電壓變化時，也能夠以高速度執(zhí)行讀出操作。
但是，在具有一個鎖存電路的常規(guī)讀出放大器電路和在日本專利公開第9-22597號中描述的讀出放大器電路這兩個電路中，存在這樣的問題，即該電路容易受到元件特性變化的影響。
另外，常規(guī)的讀出放大器電路不具有用于判斷這對有效位線之間的電勢差的正常檢測已經(jīng)完成的裝置，并且該電路不具有用于檢測讀取錯誤的功能。因此，在此存在這樣的問題，即該電路不具有在這對位線之間的電勢差不足時用于發(fā)送一個重新讀出要求的裝置。
本發(fā)明的目的是提供一種鎖存型讀出放大器電路，其較少受到元件特性變化的影響，并且當(dāng)出現(xiàn)一對位線之間電勢不足時，能夠檢測出這種情況。
根據(jù)本發(fā)明的一個方面，一種鎖存型讀出放大器電路包括第一和第二鎖存電路，其在位線之間的電勢差等于或大于一個預(yù)定值時，輸出相同的輸出信號，并且當(dāng)位線之間的電勢差小于該預(yù)定值時，輸出不同的輸出信號；以及一個比較結(jié)果信號產(chǎn)生電路，其比較來自第一和第二鎖存電路的輸出信號，并且輸出表示該比較結(jié)果的一個信號。
在本發(fā)明中，根據(jù)該位線對之間的電勢差的信號被從第一和第二鎖存電路輸出，并且表示其比較結(jié)果的信號被從該比較結(jié)果信號產(chǎn)生電路輸出。因此，可以從該信號判斷該位線對之間的電勢差是否足夠。因此，當(dāng)該電勢差不足時，可以根據(jù)該信號再次在系統(tǒng)的一側(cè)進(jìn)行檢測。另外，由于構(gòu)成第一和第二鎖存電路的元件特性不必要一致，因此該讀出放大器電路較少受到元件特性變化的影響。
圖1為示出常規(guī)的鎖存型讀出放大器電路的電路圖；圖2為示出根據(jù)本發(fā)明第一方面的一個鎖存型讀出放大器電路的結(jié)構(gòu)的電路圖；圖3為示出應(yīng)用根據(jù)本發(fā)明第一實(shí)施例的鎖存型讀出放大器電路的存儲單元陣列的結(jié)構(gòu)的方框圖；圖4為示出根據(jù)本發(fā)明第一實(shí)施例的鎖存型讀出放大器電路的操作的時序圖；圖5為示出根據(jù)本發(fā)明第二實(shí)施例的鎖存型讀出放大器電路的結(jié)構(gòu)的電路圖；圖6為示出根據(jù)本發(fā)明第二實(shí)施例的鎖存型讀出放大器電路的操作的時序圖；圖7為示出根據(jù)本發(fā)明第三實(shí)施例的鎖存型讀出放大器電路的結(jié)構(gòu)的電路圖；以及圖8為示出根據(jù)本發(fā)明第三實(shí)施例的鎖存型讀出放大器電路的操作的時序圖。
下面將參照附圖進(jìn)行描述本發(fā)明實(shí)施例的鎖存型讀出放大器電路。圖2為示出根據(jù)本發(fā)明第一實(shí)施例的鎖存型讀出放大器電路的結(jié)構(gòu)的電路圖。
第一實(shí)施例包括連接到一對位線的兩個鎖存電路3和4，以及用于產(chǎn)生與來自這些電路3和4的輸出信號相關(guān)聯(lián)的讀出完成信號的讀出完成信號產(chǎn)生電路5。在本實(shí)施例中，該讀出完成信號產(chǎn)生電路5對應(yīng)于一個比較結(jié)果信號產(chǎn)生電路。
該鎖存電路3包括兩個P-溝道MOS晶體管MP1和MP2，以及兩個N-溝道MOS晶體管MN1和MN2。晶體管MP1的閾值電壓(Vt)的絕對值被設(shè)為高于晶體管MP2的閾值電壓的絕對值，并且晶體管MN2的Vt被設(shè)為高于晶體管MN1的Vt。在晶體管MN1和MN2中的柵極長度和柵極寬度與晶體管MP1和MP2中的柵極長度和柵極寬度被設(shè)為彼此相等。也就是說，在構(gòu)成該鎖存電路的反相器電路中，位于圖2左側(cè)的包括晶體管MN1和MP1的一個反相器電路的的邏輯閾值被設(shè)為低于在圖2右側(cè)的包括晶體管MN2和MP2的另一個反相器電路。
另外，在此提供一個連接在發(fā)送從一個存儲單元讀出的信號D的位線與晶體管MP1和MN1的漏極之間的P-溝道MOS晶體管MP3。在此提供一個連接在發(fā)送從一個存儲單元讀出的信號DB的位線與晶體管MP2和MN2的漏極之間的P-溝道MOS晶體管MP4。在鎖存電路3和位線之間的連接由晶體管MP3和MP4所控制。另外，在此提供一個連接在“地”與晶體管MN1和MN2之間的N-溝道MOS晶體管MN3。鎖存電路3的導(dǎo)通/截止由該晶體管MN3所控制。
發(fā)送讀出放大器啟動信號SAE的信號線被連接到晶體管MP3、MP4和MN3的柵極。輸出信號OUT被從晶體管MP3和晶體管MP1和MN1之間輸出，并且作為輸出信號OUT的互補(bǔ)信號的輸出信號OUTB被從晶體管MP4和晶體管MP2和MN2之間輸出。
晶體管MN3的源極被連接到“地”1，并且晶體管MP1和MP2的源極被連接到電源2。
通過按這種方式構(gòu)成鎖存電路3，與低輸出信號OUT較高情況相比，可以用位線(D，DB)之間較小的電勢差來獲得的較低的輸出信號OUT。
另一方面，鎖存電路4包括兩個P-溝道MOS晶體管MP5和MP6，以及兩個N-溝道MOS晶體管MN4和MN5。晶體管MP6的閾值電壓(Vt)的絕對值被設(shè)為高于晶體管MP5的Vt，并且晶體管MN4的Vt被設(shè)為高于晶體管MN5的Vt。在晶體管MN4和MN5中的柵極長度和柵極寬度與晶體管MP5和MP6中的柵極長度和柵極寬度被設(shè)為彼此相同。也就是說，在構(gòu)成該鎖存電路的反相器電路中，位于圖2左側(cè)的包括晶體管MN4和MP5的一個反相器電路的的邏輯閾值被設(shè)為高于在圖2右側(cè)的包括晶體管MN5和MP6的另一個反相器電路。
另外，在此提供一個連接在發(fā)送從一個存儲單元讀出的信號D的位線與晶體管MP5和MN4的漏極之間的P-溝道MOS晶體管MP7。在此提供一個連接在發(fā)送從一個存儲單元讀出的信號DB的位線與晶體管MP6和MN5的漏極之間的P-溝道MOS晶體管MP8。在鎖存電路4和位線之間的連接由晶體管MP7和MP8所控制。另外，在此提供一個連接在“地”與晶體管MN4和MN5之間的N-溝道MOS晶體管MN6。鎖存電路4的導(dǎo)通/截止由該晶體管MN6所控制。
發(fā)送讀出放大器啟動信號SAE的信號線被連接到晶體管MP7、MP8和MN6的柵極。輸出信號N01被從晶體管MP7和晶體管MP5和MN4之間輸出，并且作為輸出信號N01的互補(bǔ)信號的輸出信號N02被從晶體管MP8和晶體管MP6和MN5之間輸出。
晶體管MN6和源極被連接到“地”1，并且晶體管MP5和MP6的源極被連接到電源2。
通過按這種方式構(gòu)成鎖存電路4，與高輸出信號N01較低情況相比，可以用位線(D，DB)之間較小的電勢差來獲得的較高的輸出信號N01。
按這種方式，這對位線信號D和DB被輸入到兩個鎖存電路3和4，并且作為互補(bǔ)信號的輸出信號OUT和OUTB和輸出信號N01和N02被從各個鎖存電路3和4輸出。來自鎖存電路3的輸出信號OUT和OUTB也被輸出到外部。
另外，讀出結(jié)束信號產(chǎn)生電路5具有用于取輸出信號OUT與輸出信號N02的“異或”運(yùn)算的異或門EXOR1。讀出結(jié)束信號產(chǎn)生電路5具有用于取輸出信號OUTB與輸出信號N01的“異或”運(yùn)算的異或門EXOR2。另外，在此提供一個用于取異或門EXOR1和EXOR2的輸出信號的“與”運(yùn)算的與門AND1。與門AND1的輸出信號變?yōu)樽x出完成信號S_END。在讀出完成信號產(chǎn)生電路5，在讀出放大器啟動信號SAE變?yōu)楦?，并且啟動讀出操作之后，輸出信號OUT和N02的異或信號被產(chǎn)生，并且輸出信號OUTB和N01的異或信號被產(chǎn)生。在此之后，它們的“與”信號被輸出作為一個讀出完成信號S_END。
因此，在讀出操作被啟動之后，當(dāng)輸出信號OUT與輸出信號N01的合并和輸出信號OUTB與輸出信號N02的合并中獲得相同數(shù)值時，讀出完成信號S_END變?yōu)楦?。然后，表示讀出完成的信號被發(fā)送到一個系統(tǒng)。另一方面，如果在輸出信號OUT與輸出信號N01的合并和輸出信號OUTB與輸出信號N02的合并中獲得不同的數(shù)值，則讀出完成信號S_END保持為低，并且不改變。因此，在這種情況下，表示讀出完成的信號不被發(fā)送到該系統(tǒng)。
接著，下面描述應(yīng)用按照上述方式構(gòu)成的鎖存型讀出放大器的存儲單元陣列。也就是說，將描述用于產(chǎn)生信號D和DB的電路。圖3為示出應(yīng)用根據(jù)本發(fā)明的實(shí)施例的鎖存型讀出放大器電路的存儲單元陣列的結(jié)構(gòu)方框圖。
該存儲單元陣列具有用于一個位的m列和n行所構(gòu)成的存儲單元(m＝2k，k和n自然數(shù))。位于該存儲單元陣列中的M組位線對被連接到預(yù)充電電路和列選擇電路8。信號D和DB被從列選擇電路8中輸出。
信號D0、DB0、D1、DB1、…、D(m-2)、DB(m-2)、D(m-1)和DB(m-1)被發(fā)送到m組位線。一條字線被連接到每一行，并且信號WL0、WL1、…、WL(n-2)和WL(n-1)被發(fā)送到n條字線。例如，位于自左側(cè)的第一行和自頂部第一列上的一個SRAM單元6是單個端口，包括兩個負(fù)載P-溝道MOS晶體管MPC1和MPC2和四個N-溝道MOS晶體管MNC1至MNC4。其它(m×n-1)個存儲單元也具有相的結(jié)構(gòu)。
在按這種方式構(gòu)成的存儲單元陣列中，當(dāng)時鐘信號CLK為低，m組位線對被預(yù)充電電路7預(yù)充電到電源電勢。然后，m組位線對中的一組被列選擇電路8所選擇，其使用k列選擇信號COLS作為選擇信號，并且該選擇信號被從列選擇電路8輸出作為信號D和DB。
SRAM單元的結(jié)構(gòu)不限于單個端口，并且當(dāng)SRAM單元被形成為一個電阻負(fù)載型單元或多端口結(jié)構(gòu)時也可以應(yīng)用本發(fā)明。
接著，將描述把本發(fā)明應(yīng)用到上述存儲單元陣列的第一實(shí)施例的操作。圖4為示出根據(jù)本發(fā)明第一實(shí)施例的鎖存型讀出放大器電路的操作的時序圖。該SRAM電路與時鐘信號CLK同步，并且圖4示出對應(yīng)于時鐘CLK的四個周期的不同操作。
在第一時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“0”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY0之后，讀出放大器啟動信號SAE上升，鎖存電路3和4啟動操作，然后一個低輸出信號OUT被輸出。
當(dāng)該時鐘信號CLK為低時，該位線被預(yù)充電電路7預(yù)充電到一個預(yù)充電電平。然后，當(dāng)字線上升時，信號D和DB被發(fā)送到該位線對，并且在位線對之間產(chǎn)生電勢差。在本實(shí)施例中的位線的預(yù)充電電平足夠高于在讀出完成信號產(chǎn)生電路5中的異或門EXOR1和EXOR2的邏輯閾值。
如上文所述，由于存儲“0”信息的單元被在第一時鐘周期中訪問，則發(fā)送信號D的位線中的電勢比發(fā)送信號DB的位線更早地降低。在發(fā)送信號DB的位線中，電勢僅僅降低一個對應(yīng)于SRAM單元中的漏電流的量。
在此時，位線對之間的電勢差ΔVt1在開始讀出操作時足夠大，并且鎖存電路3和4可以正常地檢測存儲在SRAM單元中的信息。因此，輸出信號OUT和N01變?yōu)榈?，并且輸出信號OUTB和N02變?yōu)楦?。從而，?dāng)該信號被改變時，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END被從低變?yōu)楦?，并且讀出完成信號S_END與讀出放大器啟動信號SAE同步下降。
在第二時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“1”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY0之后，讀出放大器啟動信號SAE上升，鎖存電路3和4開始工作，然后一個高輸出信號OUT被輸出。
如上文所述，在第二時鐘周期中，由于存儲“1”信息的單元被在字線上升之后訪問，則發(fā)送信號DB的位線中的電勢比發(fā)送信號D的位線更早地降低。
在此時，位線對之間的電勢差ΔVt1在開始讀出操作時足夠大，并且鎖存電路3和4可以正常地檢測存儲在SRAM單元中的信息。因此，輸出信號OUT和N01變?yōu)楦?，并且輸出信號OUTB和N02變?yōu)榈汀亩?，?dāng)該信號被改變時，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END被從低變?yōu)楦?，并且讀出完成信號S_END與讀出放大器啟動信號SAE的同步地下降。
在第三時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“0”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY1之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，但是位線對之間的電勢差較小，并且產(chǎn)生讀出錯誤。
由于存儲”0”信息的單元被在第三時鐘周期中訪問，則發(fā)送信號D的位線中的電勢比發(fā)送信號DB的位線更早地降低。
在此時，位線對之間的電勢差ΔVt2小于在開始讀出操作時的位線對之間的電勢差ΔVt1，但是在鎖存電路3中，包括具有接受信號D的位線電勢的柵極的晶體管MN2和MP2的反相器電路的邏輯閾值高于其它反相器電路。因此，可以正常地檢測存儲在SRAM單元中的信息。但是，在其它鎖存電路4中，包括具有接受信號D的位線的電勢的柵極的晶體管MN5和MP6的反相器電路的邏輯閾值低于其它反相器電路。因此，輸出信號N02變?yōu)榈?，并且輸出信號N01變?yōu)楦?。從而，讀出操作開始之后，輸出信號OUT變?yōu)榈?，輸出信號OUTB變?yōu)楦撸敵鲂盘朜01變?yōu)楦?，并且輸出信號N02變?yōu)榈汀Ｒ虼?，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END保持為低，并且不改變。
在第四時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“1”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY1之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4開始工作，但是位線對之間的電勢差較小，并且產(chǎn)生讀出錯誤。
由于存儲”1”信息的單元被在第四時鐘周期中訪問，則發(fā)送信號DB的位線中的電勢比發(fā)送信號D的位線更早地降低。
在此時，位線對之間的電勢差ΔVt2小于在開始讀出操作時的位線對之間的電勢差ΔVt1，但是在鎖存電路4中，包括具有輸入發(fā)送信號DB的位線的電勢的柵極的晶體管MN4和MP5的反相器電路的邏輯閾值高于其它反相器電路。因此，可以正常地檢測存儲在SRAM單元中的信息。但是，在其它鎖存電路3中，包括具有輸入發(fā)送信號DB的位線的電勢的柵極的晶體管MN1和MP1的反相器電路的邏輯閾值低于其它反相器電路。因此，輸出信號OUT變?yōu)榈?，并且輸出信號OUTB變?yōu)楦?。從而，讀出操作開始之后，輸出信號OUT變?yōu)榈停敵鲂盘朞UTB變?yōu)楦撸敵鲂盘朜01變?yōu)楦?，并且輸出信號N02變?yōu)榈?。因此，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END保持為低，并且不改變。
如上述所述，由于兩個具有不對稱晶體管結(jié)構(gòu)鎖存電路被合并在本實(shí)施例中，因此對于元件特性中的變化的操作余量被預(yù)先在包含在該讀出放大器電路中。因此，讀出放大器電路可以穩(wěn)定地用低電源電壓進(jìn)行讀出。
另外，在本實(shí)施例中，由于可以產(chǎn)生表示位線之間的有效電勢差的讀出完成的讀出完成信號S_END，當(dāng)利用于本系統(tǒng)中時，可以構(gòu)成一個更加穩(wěn)定的系統(tǒng)。
接著，將解釋本發(fā)明的第二實(shí)施例。在第二實(shí)施例中，來自兩個鎖存電路3和4的輸出信號的連接關(guān)系不同與第一實(shí)施例的連接關(guān)系，并且要求系統(tǒng)進(jìn)行重新讀出操作的信號可以在讀出錯誤時產(chǎn)生。圖5為示出根據(jù)本發(fā)明第二實(shí)施例的鎖存型讀出放大器電路的結(jié)構(gòu)的電路圖。在圖5中所示的第二實(shí)施例中，類似于圖2中所示的第一實(shí)施例的構(gòu)成元件被相同的參考標(biāo)號所表示，并且其具體描述被省略。
第二實(shí)施例包括兩個鎖存電路3和4，以及用于產(chǎn)生與來自這些電路3和4的輸出信號相關(guān)聯(lián)的重新讀出請求信號的重新讀出請求信號產(chǎn)生電路9。在本實(shí)施例中，重新讀出請求信號產(chǎn)生電路9對應(yīng)于該比較結(jié)果信號產(chǎn)生電路。
重新讀出信號產(chǎn)生電路9具有用于取輸出信號OUT與輸出信號N01之間的異或運(yùn)算的異或門EXOR3，以及用于取輸出信號OUTB與輸出信號N02之間的異或運(yùn)算的異或門EXOR4。另外，在此提供一個用于異或門EXOR1和EXOR2的輸出信號的“或”運(yùn)算的或門OR1。或門OR1的輸出信號變?yōu)樽x出完成信號S_END。在重新讀出請求信號產(chǎn)生電路9中，在讀出放大器啟動信號SAE變?yōu)楦撸⑶覇幼x出操作之后，輸出信號OUT和N01的異或信號被產(chǎn)生，并且輸出信號OUTB和N02的異或信號被產(chǎn)生。然后，它們的“或”信號被輸出作為一個重新讀出請求信號S_REQ。
因此，在讀出操作被啟動之后，如果輸出信號OUT與輸出信號N01的合并和輸出信號OUTB與輸出信號N02的合并中獲得不同數(shù)值，則重新讀出請求信號S_REQ變?yōu)楦?。然后，表示重新讀出請求的信號被發(fā)送到一個系統(tǒng)。另一方面，如果在輸出信號OUT與輸出信號N01的合并和輸出信號OUTB與輸出信號N02的合并中獲得相同的數(shù)值，則重新讀出請求信號S_REQ保持為低，并且不改變。因此，在這種情況下，表示重新讀出請求的信號不被發(fā)送到該系統(tǒng)。
接著，下面描述把本發(fā)明應(yīng)用于圖3所示上述存儲單元陣列的第二實(shí)施例的操作。圖6為示出根據(jù)本發(fā)明第二實(shí)施例的鎖存型讀出放大器電路的操作的時序圖。SRAM電路與時序信號CLK同步，并且圖6中示出對應(yīng)于時序信號CLK的四個周期的不同操作。
在第一時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“0”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY0之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，然后一個低輸出信號OUT被輸出。
當(dāng)該時鐘信號CLK為低時，該位線被預(yù)充電電路7預(yù)充電到一個預(yù)充電電平。然后，當(dāng)字線上升時，信號D和DB被發(fā)送到該位線對，并且電勢差在位線對之間產(chǎn)生。在本實(shí)施例中的位線的預(yù)充電電平足夠高于在重新讀出請求信號產(chǎn)生電路9中的異或門EXOR3和EXOR4的邏輯閾值。
如上文所述，由于存儲“0”信息的單元被在第一時鐘周期中訪問，則發(fā)送信號D的位線中的電勢比發(fā)送信號DB的位線更早地降低。在發(fā)送信號DB的位線中，電勢對應(yīng)于SRAM單元中的漏電流僅僅降低一個的微小量。
在此時，位線對之間的電勢差ΔVt1在開始讀出操作時足夠大，并且鎖存電路3和4可以正常地檢測存儲在SRAM單元中的信息。因此，輸出信號OUT和N01變?yōu)榈停⑶逸敵鲂盘朞UTB和N02變?yōu)楦?。從而，在讀出操作開始之后，輸出信號OUT與輸出信號N01相一致，并且輸出信號OUTB與輸出信號N02相一致。因此，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ保持為低，并且不改變。
在第二時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“1”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY0之后，讀出放大器啟動信號SAE上升，鎖存電路3和4啟動操作，然后一個高輸出信號OUT被輸出。
如上文所述，在第二時鐘周期中，由于存儲“1”信息的單元被在字線上升之后訪問，則發(fā)送信號DB的位線中的電勢比發(fā)送信號D的位線更早地降低。
在此時，位線對之間的電勢差ΔVt1在開始讀出操作時足夠大，并且鎖存電路3和4可以正常地檢測存儲在SRAM單元中的信息。因此，輸出信號OUT和N01變?yōu)楦?，并且輸出信號OUTB和N02變?yōu)榈?。從而，在讀出操作開始之后，輸出信號OUT與輸出信號N01相一致，并且輸出信號OUTB與輸出信號N02相一致。因此，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ保持為低，并且不改變。
在第三時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“0”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY1之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，但是位線對之間的電勢差較小，并且產(chǎn)生讀出錯誤。
由于存儲”0”信息的單元被在第三時鐘周期中訪問，則發(fā)送信號D的位線中的電勢比發(fā)送信號DB的位線更早地降低。
在此時，位線對之間的電勢差ΔVt2小于在開始讀出操作時的位線對之間的電勢差ΔVt1，但是在鎖存電路3中，包括具有輸入發(fā)送信號D的位線的電勢的柵極的晶體管MN2和MP2的反相器電路的邏輯閾值高于其它反相器電路。因此，可以正常地檢測存儲在SRAM單元中的信息。但是，在其它鎖存電路4中，包括具有輸入發(fā)送信號D的位線的電勢的柵極的晶體管MN5和MP6的反相器電路的邏輯閾值低于其它反相器電路。因此，輸出信號N02變?yōu)榈?，并且輸出信號N01變?yōu)楦摺亩?，?dāng)該信號被改變時，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ從低變?yōu)楦?。然后，該重新讀出請求信號S_REQ與讀出放大器電路啟動信號SAE相同步地降低。
在第四時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“1”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY1之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，但是位線對之間的電勢差較小，并且產(chǎn)生讀出錯誤。
由于存儲“1”信息的單元被在第四時鐘周期中訪問，則發(fā)送信號DB的位線中的電勢比發(fā)送信號D的位線更早地降低。
在此時，位線對之間的電勢差ΔVt2小于在開始讀出操作時的位線對之間的電勢差ΔVt1，但是在鎖存電路4中，包括具有輸入發(fā)送信號DB的位線的電勢的柵極的晶體管MN4和MP5的反相器電路的邏輯閾值高于其它反相器電路。因此，可以正常地檢測存儲在SRAM單元中的信息。但是，在其它鎖存電路3中，包括具有輸入發(fā)送信號DB的位線的電勢的柵極的晶體管MN1和MP1的反相器電路的邏輯閾值低于其它反相器電路。因此，輸出信號OUT變?yōu)榈停⑶逸敵鲂盘朞UTB變?yōu)楦?。從而，?dāng)該信號被改變時，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ從低變?yōu)楦?。然后，該重新讀出請求信號S_REQ不能與讀出放大器電路啟動信號SAE相同步。
如上文所述，在第二實(shí)施例中，由于在位線對之間的有效電勢差被產(chǎn)生之前，啟動讀出操作并且檢測讀出錯誤，因此可以把重新讀出請求信號發(fā)送到該系統(tǒng)。因此，當(dāng)這用于該系統(tǒng)中時，可以構(gòu)成更加穩(wěn)定的系統(tǒng)。
接著，將描述本發(fā)明的第三實(shí)施例。在第一和第二實(shí)施例中，該電路被形成，使得兩個鎖存電路3和4的所有輸出信號OUT、OUTB、N01和N02被輸入到異或門的輸入端。位線對的負(fù)載容量彼此相等。但是，在讀出完成信號產(chǎn)生電路5或重新讀出請求信號產(chǎn)生電路9中的異或門EXOR1、EXOR2、EXOR3和EXOR4的容量充分地小于位線的容量，因此不必考慮鎖存電路的互補(bǔ)信號端的負(fù)載的對稱性。因此與第一和第二實(shí)施例相比，每個讀出完成信號產(chǎn)生電路和重新讀出請求信號產(chǎn)生電路的結(jié)構(gòu)可以被簡化。在第三實(shí)施例中，每個讀出完成信號產(chǎn)生電路和重新讀出請求信號產(chǎn)生電路的結(jié)構(gòu)的簡化可以被實(shí)現(xiàn)。圖7為示出根據(jù)本發(fā)明第三實(shí)施例的鎖存型讀出放大器電路的結(jié)構(gòu)的電路圖。在圖7中所示的第三實(shí)施例中，與圖2中所示的第一實(shí)施例相類似的構(gòu)成元件被用相同的參考標(biāo)號表示，并且其具體描述被省略。
第三實(shí)施例包括兩個鎖存電路3和4、用于產(chǎn)生讀出完成信號的讀出完成信號產(chǎn)生電路5a和用于產(chǎn)生重新讀出請求信號的重新讀出請求信號產(chǎn)生電路9a。在本實(shí)施例中，讀出完成信號產(chǎn)生電路5a和重新讀出請求信號產(chǎn)生電路9a對應(yīng)于比較結(jié)果信號產(chǎn)生電路。
讀出完成信號產(chǎn)生電路5a具有用于取輸出信號OUT與輸出信號N02之間的異或的異或門EXOR5，并且異或門EXOR5的輸出信號變?yōu)樽x出完成信號S_END。在讀出完成信號產(chǎn)生電路5a中，在讀出放大器啟動信號SAE變?yōu)楦卟⑶易x出操作被啟動時，輸出信號OUT和N02的異或信號被產(chǎn)生，并且該信號被作為一個讀出完成信號S_END輸出。
重新讀出請求信號產(chǎn)生電路9a具有用于取輸出信號OUT與輸出信號N01之間的異或的異或門EXOR6，并且異或門EXOR6的輸出信號變?yōu)橹匦伦x出請求信號S_REQ。在重新讀出請求信號產(chǎn)生電路9a中，在讀出放大器啟動信號SAE變?yōu)楦卟⑶易x出操作被啟動時，輸出信號OUT和N01的異或信號被產(chǎn)生，并且該信號被作為一個重新讀出請求信號S_REQ輸出。
因此，在讀出操作啟動之后，當(dāng)輸出信號OUT和N02的數(shù)值互不相同時，讀出完成信號S_END變高，并且表示該讀出操作完成的信號被發(fā)送到該系統(tǒng)。另一方面，在讀出操作啟動之后，當(dāng)輸出信號OUT與N02的數(shù)值相同時，讀出完成信號S_END保持為低，并且不改變。因此，在這種情況下，表示讀出操作完成的信號不被發(fā)送到該系統(tǒng)。
另外，在讀出操作啟動之后，當(dāng)輸出信號OUT和N01的數(shù)值互不相同時，重新讀出請求信號S_REQ變高，并且表示重新讀出請求的信號被發(fā)送到該系統(tǒng)。另一方面，在讀出操作啟動之后，當(dāng)輸出信號OUT與N01的數(shù)值相同時，重新讀出請求信號S_REQ保持為低，并且不改變。因此，在這種情況下，表示重新讀出請求完成的信號不被發(fā)送到該系統(tǒng)。
由于輸出信號N01與N02是互補(bǔ)信號，當(dāng)輸出信號OUT和N01相一致時，輸出信號OUT和N02不相一致，并且相輸出信號OUT和N01不相一致時，輸出信號OUT和N02相一致。
接著，將描述把本發(fā)明應(yīng)用到圖3中所示的上述存儲單元陣列的第三實(shí)施例。圖8為示出本發(fā)明的第三實(shí)施例的鎖存型讀出放大器電路的操作的時序圖。SRAM電路與時鐘信號CLK同步，并且圖8示出對應(yīng)于時鐘信號CLK的四個周期的不同操作，在每個時鐘時期中的操作與第一和第二實(shí)施例中所述的相同。
在第一時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“0”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY0之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，然后一個低輸出信號OUT被輸出。
當(dāng)該時鐘信號CLK為低時，該位線被預(yù)充電電路7預(yù)充電到一個預(yù)充電電平。然后，當(dāng)字線上升時，信號D和DB被發(fā)送到該位線對，并且電勢差在位線對之間產(chǎn)生。在本實(shí)施例中的位線的預(yù)充電電平足夠高于在讀出完成信號產(chǎn)生電路5中的異或門EXOR5和在重新讀出請求信號產(chǎn)生電路9中的異或門EXOR6的邏輯閾值。
如上文所述，由于存儲“0”信息的單元被在第一時鐘周期中訪問，則發(fā)送信號D的位線中的電勢比發(fā)送信號DB的位線更早地降低。在發(fā)送信號DB的位線中，電勢僅僅降低一個對應(yīng)于SRAM單元中的漏電流的微小量。
在此時，位線對之間的電勢差ΔVt1在開始讀出操作時足夠大，并且鎖存電路3和4可以正常地檢測存儲在SRAM單元中的信息。因此，輸出信號OUT和N01變?yōu)榈?，并且輸出信號OUTB和N02變?yōu)楦摺亩?，在讀出操作開始之后，輸出信號OUT與輸出信號N01相一致，并且輸出信號OUTB與輸出信號N02相一致。因此，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ保持為低，并且不改變。另一方面，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END被從低變?yōu)楦?，并且該讀出完成信號S_END與讀出放大器啟動信號SAE相同步地下降。
在第二時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“1”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY0之后，讀出放大器啟動信號SAE上升，鎖存電路3和4啟動操作，然后一個高輸出信號OUT被輸出。
如上文所述，在第二時鐘周期中，由于存儲“1”信息的單元被在字線上升之后訪問，則發(fā)送信號DB的位線中的電勢比發(fā)送信號D的位線更早地降低。
在此時，位線對之間的電勢差ΔVt1在開始讀出操作時足夠大，并且鎖存電路3和4可以正常地檢測存儲在SRAM單元中的信息。因此，輸出信號OUT和N01變?yōu)楦?，并且輸出信號OUTB和N02變?yōu)榈?。從而，在讀出操作開始之后，輸出信號OUT與輸出信號N01相一致，并且輸出信號OUTB與輸出信號N02相一致。因此，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ保持為低，并且不改變。另一方面，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END被從低變?yōu)楦撸⑶以撟x出完成信號S_END與讀出放大器啟動信號SAE相同步低下降。
在第三時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“0”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY1之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，但是位線對之間的電勢差較小，并且產(chǎn)生讀出錯誤。
由于存儲”0”信息的單元被在第三時鐘周期中訪問，則發(fā)送信號D的位線中的電勢比發(fā)送信號DB的位線更早地降低。
在此時，位線對之間的電勢差ΔVt2小于在開始讀出操作時的位線對之間的電勢差ΔVt1，但是在鎖存電路3中，包括具有輸入發(fā)送信號D的位線的電勢的柵極的晶體管MN2和MP2的反相器電路的邏輯閾值高于其它反相器電路。因此，可以正常地檢測存儲在SRAM單元中的信息。但是，在其它鎖存電路4中，包括具有輸入發(fā)送信號D的位線的電勢的柵極的晶體管MN5和MP6的反相器電路的邏輯閾值低于其它反相器電路。因此，輸出信號N02變?yōu)榈?，并且輸出信號N01變?yōu)楦?。從而，?dāng)該信號被改變時，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END保持為低，并且不改變。另一方面，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S_REQ被從低變?yōu)楦?，并且該重新讀出請求信號S_REQ與讀出放大器啟動信號SAE相同步地下降。
在第四時鐘周期中，在時鐘信號CLK上升之后，字線WL0～WL(n-1)中的一條字線被選擇并升高，存儲“1”信息的一個單元被訪問。然后，在經(jīng)過一段延遲時間DLY1之后，讀出放大器啟動信號SAE上升，并且鎖存電路3和4啟動操作，但是位線對之間的電勢差較小，并且產(chǎn)生讀出錯誤。
由于存儲”1”信息的單元被在第四時鐘周期中訪問，則發(fā)送信號DB的位線中的電勢比發(fā)送信號D的位線更早地降低。
在此時，位線對之間的電勢差ΔVt2小于在開始讀出操作時的位線對之間的電勢差ΔVt1，但是在鎖存電路4中，包括具有輸入發(fā)送信號DB的位線的電勢的柵極的晶體管MN4和MP5的反相器電路的邏輯閾值高于其它反相器電路。因此，可以正常地檢測存儲在SRAM單元中的信息。但是，在其它鎖存電路3中，包括具有輸入發(fā)送信號DB的位線的電勢的柵極的晶體管MN1和MP1的反相器電路的邏輯閾值低于其它反相器電路。因此，輸出信號OUT變?yōu)榈?，并且輸出信號OUTB變?yōu)楦?。從而，?dāng)該信號被改變時，作為讀出完成信號產(chǎn)生電路5的輸出信號的讀出完成信號S_END保持為低，并且不改變。另一方面，作為重新讀出請求信號產(chǎn)生電路9的輸出信號的重新讀出請求信號S-REQ被從低變?yōu)楦?，并且該重新讀出請求信號S_REQ與讀出放大器啟動信號SAE相同步地降低。
如上文所述，在第三實(shí)施例中，可以產(chǎn)生一個表示讀出位線之間的有效電勢差的停止的信號，并且在產(chǎn)生位線對之間的有效電勢差之前，啟動讀出操作和檢測讀出錯誤。因此，可以把重新讀出請求信號信號發(fā)送到該系統(tǒng)。因此，當(dāng)該信號被用于該系統(tǒng)中時，可以構(gòu)成更加穩(wěn)定的系統(tǒng)。
在本實(shí)施例中，由于每個讀出完成信號產(chǎn)生電路5和重新讀出請求信號產(chǎn)生電路9僅僅分別包括異或門EXOR5和EXOR6，因此該實(shí)施例具有明顯的效果，即用更小的元件實(shí)現(xiàn)與第一和第二實(shí)施例相同的功能。
在第一至第三實(shí)施例的每一個中，由于構(gòu)成鎖存電路的反相器電路的邏輯閾值可以互不相同，因此可以使用具有不同閾值的晶體管。但是，當(dāng)晶體管的柵極寬度和柵極長度或者柵氧化膜的厚度互不相同時，可以實(shí)現(xiàn)相同的功能。另外，它們的結(jié)合也可以實(shí)現(xiàn)相同的功能。
如上文中的具體描述，根據(jù)本發(fā)明，在此提供兩個鎖存電路，其輸出與位線對之間的電勢差相關(guān)聯(lián)的相同輸出信號或不同輸出信號。因此，可以預(yù)先包含對于元件特性的變化的操作余量。因此，可以用低的電源電壓執(zhí)行穩(wěn)定的檢測操作。提供用于比較兩個鎖存電路的輸出信號的比較結(jié)果信號產(chǎn)生電路。因此，當(dāng)位線對之間的電勢差不足時，可以檢測到該情況。因此，當(dāng)該信號被用于本系統(tǒng)中時，可以構(gòu)成更加穩(wěn)定的系統(tǒng)。
權(quán)利要求
1.一種鎖存型讀出放大器電路，其中包括第一和第二鎖存電路，其在一位線對之間的電勢差等于或大于一個預(yù)定值時，輸出相同的輸出信號，并且當(dāng)所述位線對之間的電勢差小于該預(yù)定值時，輸出不同的輸出信號；以及一個比較結(jié)果信號產(chǎn)生電路，其比較來自第一和第二鎖存電路的所述輸出信號，并且輸出表示該比較結(jié)果的一個信號。
2.根據(jù)權(quán)利要求1所述的鎖存型讀出放大器電路，其特征在于所述位線對包括第一和第二位線；所述第一鎖存電路包括第一反相器電路，其具有漏極連接到所述第一位線的兩個晶體管，以及第二反相器電路，其具有漏極連接到所述第二位線的兩個晶體管，并且其具有比所述第一反相器電路更高的閾值，以及所述第二鎖存電路包括第三反相器電路，其具有漏極連接到所述第一位線的兩個晶體管，以及第四反相器電路，其具有漏極連接到所述第二位線的兩個晶體管，并且其具有比所述第三反相器電路更低的閾值，
3.根據(jù)權(quán)利要求2所述的鎖存型讀出放大器電路，其特征在于，所述比較結(jié)果信號產(chǎn)生電路包括第一門電路，其取所述第一反相器電路的輸出信號與所述第四反相器電路的輸出信號之間的異或運(yùn)算；第二門電路，其取所述第二反相器電路的輸出信號與所述第三反相器電路的輸出信號之間的異或運(yùn)算；以及第三門電路，其取所述第一門電路的輸出信號與所述第二門電路的輸出信號之間的“與”運(yùn)算。
4.根據(jù)權(quán)利要求2所述的鎖存型讀出放大器電路，其特征在于，所述比較結(jié)果信號產(chǎn)生電路包括第一門電路，其取所述第一反相器電路的輸出信號與所述第三反相器電路的輸出信號之間的異或運(yùn)算；第二門電路，其取所述第二反相器電路的輸出信號與所述第四反相器電路的輸出信號之間的異或運(yùn)算；以及第三門電路，其取所述第一門電路的輸出信號與所述第二門電路的輸出信號之間的“或”運(yùn)算。
5.根據(jù)權(quán)利要求2所述的鎖存型讀出放大器電路，其特征在于，所述比較結(jié)果信號產(chǎn)生電路包括第一門電路，其取所述第一反相器電路的輸出信號與所述第四反相器電路的輸出信號之間的異或運(yùn)算；第二門電路，其取所述第一反相器電路的輸出信號與所述第三反相器電路的輸出信號之間的異或運(yùn)算。
6.根據(jù)權(quán)利要求2所述的鎖存型讀出放大器電路，其特征在于在構(gòu)成所述第一反相器電路的所述兩個晶體管與構(gòu)成所述第二反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的，以及在構(gòu)成所述第三反相器電路的所述兩個晶體管與構(gòu)成所述第四反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的。
7.根據(jù)權(quán)利要求3所述的鎖存型讀出放大器電路，其特征在于在構(gòu)成所述第一反相器電路的所述兩個晶體管與構(gòu)成所述第二反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的，以及在構(gòu)成所述第三反相器電路的所述兩個晶體管與構(gòu)成所述第四反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的。
8.根據(jù)權(quán)利要求4所述的鎖存型讀出放大器電路，其特征在于在構(gòu)成所述第一反相器電路的所述兩個晶體管與構(gòu)成所述第二反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的，以及在構(gòu)成所述第三反相器電路的所述兩個晶體管與構(gòu)成所述第四反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的。
9.根據(jù)權(quán)利要求5所述的鎖存型讀出放大器電路，其特征在于在構(gòu)成所述第一反相器電路的所述兩個晶體管與構(gòu)成所述第二反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的，以及在構(gòu)成所述第三反相器電路的所述兩個晶體管與構(gòu)成所述第四反相器電路的所述兩個晶體管之間在閾值電壓、柵極寬度、柵極長度和柵氧化膜厚度這些參數(shù)中至少有一個是不同的。
全文摘要
一種鎖存型讀出放大器電路包括:第一和第二鎖存電路,其在位線之間的電勢差等于或大于一個預(yù)定值時,輸出相同的輸出信號,并且當(dāng)位線對之間的電勢差小于該預(yù)定值時,輸出不同的輸出信號。該鎖存型讀出放大器電路還包括一個比較結(jié)果信號產(chǎn)生電路,其比較來自第一和第二鎖存電路的輸出信號,并且輸出表示該比較結(jié)果的一個信號。
文檔編號G11C7/06GK1266265SQ0010078
公開日2000年9月13日 申請日期2000年2月12日 優(yōu)先權(quán)日1999年2月12日
發(fā)明者熊谷浩一, 巖城宏明 申請人:日本電氣株式會社