專利名稱:帶有多維一級位線的高性能嵌入式半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及高性能半導(dǎo)體存儲器裝置,尤其是涉及帶有沿不同設(shè)計方向連接的一級位線的嵌入式存儲器裝置。
背景技術(shù):
通常DRAM(動態(tài)隨機(jī)存取存儲器)被認(rèn)為是一種高密度、低成本,但是性能較低的存儲器裝置。目前市場上的DRAM與其它類型的半導(dǎo)體存儲器裝置(例如,靜態(tài)隨機(jī)存儲器(SRAM))比較起來總是顯得性能較低。DRAM的密度正在迅速改善,每一代器件的集成度都比上一代成倍地增加。依靠超細(xì)微工藝技術(shù)和改善存儲器單元結(jié)構(gòu),雖然可以使DRAM達(dá)到較高的集成度,但是,DRAM在性能方面的改善速度卻相當(dāng)慢,從而使存儲器裝置與邏輯裝置之間在性能方面產(chǎn)生了差距。目前人們提出了很多新方法來減小這一性能差距,同步DRAM(SDRAM)、擴(kuò)充數(shù)據(jù)輸出(EDO)DRAM、多列DRAM(MDRAM)以及RAMBUS系統(tǒng)等便是用來改善DRAM性能的最常見的幾種方法。由Mashiko等人提出的美國專利U.S.4833653 和由Takemae等人提出的美國專利U.S.No.4758993公開了一種有選擇地被激活子陣列的方法,用來提高DRAM的性能。另一種提高DRAM性能的方法則是,將一個SRAM超高速緩沖存儲器置入DRAM內(nèi)部(稱為“混合式存儲器”)。由Fortino等人提出的美國專利U.S.No.5421000、由Fujishima等人提出的美國專利U.S.No.5226147和由Hayano等人提出的美國專利U.S.5305280都公開了混合式存儲器的具體實施例。上述方法的主要問題是它們?yōu)樘岣逥RAM的性能付出了相當(dāng)高的代價,而存儲器性能的改善程度卻仍不足以彌補(bǔ)這一差距。另一個問題是,所有上述技術(shù)都需要與目前計算機(jī)系統(tǒng)不兼容的特殊系統(tǒng)設(shè)計,因此很難將其用在目前的計算機(jī)系統(tǒng)上。
DRAM的另一個缺點(diǎn)是,其存儲器必須更新數(shù)據(jù),也就是說,用戶需要經(jīng)常讀取存儲器單元的內(nèi)容,并將新數(shù)據(jù)寫入存儲器單元,因為這一數(shù)據(jù)需求,所以支持DRAM的系統(tǒng)要比支持SRAM的系統(tǒng)復(fù)雜得多。存儲器數(shù)據(jù)更新還會浪費(fèi)電能。Tillinghast等人提出的美國專利U.S.5276843公開了一種減少存儲器數(shù)據(jù)更新頻率的方法,Hayano等人提出的美國專利U.S.5305280以及Patel等人提出的美國專利U.S.5365487公開了一種具有自動進(jìn)行存儲器數(shù)據(jù)更新能力的DRAM。這些發(fā)明雖然在一定程度上減少了存儲器數(shù)據(jù)更新所消耗的電能,但是比起本發(fā)明所能節(jié)省的電能來就差得遠(yuǎn)了。而且這些專利仍舊無法解決存儲器數(shù)據(jù)更新與正常操作之間的資源沖突問題。
最近,IDT(Integrated Device Technology)公司宣稱它們通過把DRAM分割成多個子陣列的方法,已經(jīng)使DRAM的性能達(dá)到接近SRAM的程度了。這種新器件與現(xiàn)有的存儲器不兼容,它需要特殊系統(tǒng)支持以處理存儲器的讀取操作與存儲器數(shù)據(jù)更新操作之間的沖突。它占的面積要比DRAM大30%,而性能卻比同樣尺寸的SRAM還要差。
DRAM設(shè)計的另一個重要問題是,其外圍電路的間隔排列過密。雖然近年來存儲器單元的尺寸在迅速減小,但外圍電路卻并無實質(zhì)的改善或改變。例如讀出放大器、譯碼器以及預(yù)充電電路等外圍電路的尺寸取決于存儲器單元的間隔的大小,當(dāng)存儲器單元隨著新一代技術(shù)日漸縮小時,就更加難以在存儲器單元之間的小小間隔中“擠進(jìn)”一些外圍電路了。將存儲器陣列分割為多個小的子陣列以改善性能時,這個問題會更加突出。每個子陣列都需要自己的外圍電路,這些外圍電路所占的面積就會顯著增加。因此在可預(yù)見的將來,DRAM的集成度很可能要由外圍電路來決定了。Yamauchi等人提出的美國專利U.S.4920517公開了一種利用將讀出放大器放置在存儲器兩端,使存儲器的分布間隔增加一倍的新方法。該方法需要多使用一些讀出放大器。雖然可供利用的存儲器分布間隔比傳常規(guī)DRAM的存儲器的分布間隔要寬一些,但是使用Yamauchi技術(shù)后,存儲器分布間隔仍然是非常小的。
所有上述發(fā)明與研發(fā)提供了部分解決存儲器設(shè)計問題的方案,但是同時也帶來了新的問題。因此人們強(qiáng)烈要求搞出有一種可以改善存儲器性能但不會明顯影響其它特性(例如不增大占用面積和用戶友好型的系統(tǒng)支持等)的解決方案。
利用普通技術(shù)制造動態(tài)隨機(jī)存取存儲器(DRAM)的人們遇到的另一個難題是,通常他們總是把DRAM當(dāng)成是一種高密度、低成本和低性能的存儲器裝置來看待,這一看法的局限性使他們覺得無法方便地將其集成為一種嵌入式存儲器。這是因為出現(xiàn)超細(xì)微制造技術(shù)和存儲器單元結(jié)構(gòu)得以改善之后,才有可能實現(xiàn)DRAM的高集成度。目前典型的DRAM制造技術(shù)為四層聚硅、雙層金屬(4P2M)制造技術(shù)。這種存儲器制造技術(shù)比較強(qiáng)調(diào)在制造存儲器單元上超細(xì)微的結(jié)構(gòu),而認(rèn)為邏輯電路上的性能不怎么重要。一種用于制造高速邏輯器件的優(yōu)化技術(shù)的優(yōu)先考慮的重點(diǎn)與此完全不同,它強(qiáng)調(diào)晶體管的性能以及多層金屬片的特性。目前典型的邏輯器件制造技術(shù)的一個實例是三層金屬片、單聚硅(1P3M)技術(shù)。
顧名思義,所謂嵌入式存儲器就是一種將若干高性能邏輯電路集成在同一芯片上的為放置于相同芯片上的高密度存儲器器件。制造高密度嵌入式存儲器的難題是怎樣將兩種互相矛盾的制造技術(shù)結(jié)合起來。目前的嵌入技術(shù)需要四層聚硅和三層金屬。這種技術(shù)需要超過20個遮蔽工序。利用目前如此復(fù)雜的工藝技術(shù),想要達(dá)到理想的成品率和一定的可靠性非常困難的。而且,由于邏輯電路與存儲器器件對工藝的要求相互矛盾,使得目前的嵌入式制造技術(shù)難以生產(chǎn)出高性能的存儲器器件來。目前的嵌入式制造技術(shù)沒有一個被證明是成功的。集成電路(IC)工業(yè)極需成功地開發(fā)出嵌入式存儲器裝置。
本專利申請案的申請人已經(jīng)利用一種新技術(shù)改變了IC存儲器的結(jié)構(gòu),使得存儲器器件不再與邏輯電路相互沖突,從而成功制造出嵌入式存儲器裝置。這種結(jié)構(gòu)改變的實例在等待審查的美國專利U.S.08/653,620申請案中已經(jīng)有所披露。以前的專利申請案解決了存儲器內(nèi)分布間隔太密,無法安排讀出放大器位置的問題,并且通過隱藏式數(shù)據(jù)更新的方法解決了存儲器自我數(shù)據(jù)更新的需求。該專利申請案還進(jìn)一步披露了其它問題的解決方案。單晶體管譯碼器電路循著譯碼器方面解決了分布間隔過密的問題。典型的邏輯電路制造技術(shù)或現(xiàn)有邏輯電路制造技術(shù)的小修改可用來制造存儲器單元。利用這些新的發(fā)明,就可制造出高性能、高密度的嵌入式存儲器裝置。
發(fā)明內(nèi)容
因此,本發(fā)明的主要目的在于在不增大存儲器尺寸的情況下,提高半導(dǎo)體存儲器裝置的性能。本發(fā)明的另一個目的在于通過提高器件性能和簡化系統(tǒng)支持,使DRAM的用戶友好性更強(qiáng)。本發(fā)明的另一個目的在于提供一種改進(jìn)型的半導(dǎo)體存儲器裝置,其外圍電路具有適應(yīng)未來存儲器單元高度集成化的要求。本發(fā)明的另一個的目的是降低高性能半導(dǎo)體存儲器的功耗。
本發(fā)明的另一個重要目的在于,在不使用復(fù)雜的技術(shù)的前提下,在同一芯片上制造出帶有高性能邏輯電路的高密度存儲器裝置來。本發(fā)明的另一個主要目的在于使嵌入式DRAM具有和高速邏輯電路相同的性能。本發(fā)明的另一個主要目的在于提高嵌入式存儲器的產(chǎn)量及其可靠性。
按照本發(fā)明提供的技術(shù)制造的半導(dǎo)體存儲器裝置即可達(dá)到上述目的與其它一些目的。該存儲器裝置包含一種沿著多個分布方向連接位線的新穎結(jié)構(gòu)、一種新的譯碼器電路設(shè)計以及一種新的時序控制電路,其優(yōu)點(diǎn)是不用等待存儲器數(shù)據(jù)更新完畢就可以結(jié)束一個讀取循環(huán)。
依照下文所述的本發(fā)明,可獲得下列以及其它一些有益效果(1)其多維位線結(jié)構(gòu)可大大降低讀出放大器所承受的位線寄生負(fù)載,因此,可極大地提高存儲器性能。我們的試驗結(jié)果示出,本發(fā)明的存儲器的操作速度比同容量的SRAM快得多。
(2)多維位線結(jié)構(gòu)還允許我們用一個讀出放大器來支持多對位線。因此,對于讀出放大器以及其它外圍電路而言就不存在分布間隔太密的問題了。解決了分布間隔太密的問題之后,我們就可以不必付出增大分布面積帶來的高昂代價提高存儲器的性能了。
(3)新穎的譯碼器設(shè)計大大減小了存儲器譯碼器的尺寸,從而使得設(shè)計師無需因譯碼器所占面積多而付出高昂的代價,就可以將存儲器陣列分割成若干子陣列。
(4)新穎的輸入/輸出(IO)電路設(shè)計允許我們將存儲器數(shù)據(jù)更新過程延遲到存儲器下一次操作時進(jìn)行。該技術(shù)允許我們將存儲器的正常操作中的數(shù)據(jù)更新循環(huán)“隱藏”起來。使得存儲器裝置對用戶的友好程度與現(xiàn)有的SRAM裝置一樣好。事實上,本發(fā)明的存儲器可以做得與現(xiàn)有SRAM裝置完全兼容。
(5)這種新型DRAM消耗遠(yuǎn)低于已有DRA所消耗的電能,即可達(dá)到上述性能改善。
(6)解決了存儲器沿譯碼器方向分布間隔太密的問題。因此,我們可以將一個存儲器陣列分割成若干個較小的模塊,且不犧牲其有效面積。該結(jié)構(gòu)變化允許我們用容量較小的電容器來充當(dāng)每個DRAM存儲器單元,這就大大地簡化了制造工藝。
(7)在目前的邏輯IC制造技術(shù)中只需簡單地增加幾道工序,就可以制造出高密度DRAM存儲器單元。所得到的產(chǎn)品支持在同一芯片上的存儲器裝置以及邏輯電路的高性能操作。
(8)制造工藝的簡化大大改善了產(chǎn)品可靠性并且降低了生產(chǎn)成本。
雖然本發(fā)明的一些新的技術(shù)特征是在本發(fā)明的幾個從屬權(quán)利要求中限定的,但是通過結(jié)合附圖閱讀本發(fā)明的目的、特征以及下文的詳細(xì)描述,本發(fā)明的結(jié)構(gòu)和內(nèi)容均不難理解。
圖1為存儲器裝置原先制造工藝的示意方框圖;圖2為多組半導(dǎo)體存儲器裝置的簡單示意方框圖;圖3a為帶有二維位線的存儲器裝置的示意方框圖;圖3b為帶有三維位線的存儲器裝置的示意方框圖;圖4a為已有存儲器組的元件分布圖及其功耗圖;圖4b為本發(fā)明第一實施例的存儲器裝置的元件分布圖及其功耗圖;圖5為本發(fā)明所使用的讀出放大器的示意圖;圖6為本發(fā)明輸入/出(IO)電路的示意圖;圖7a示出的是在讀取周期中臨界信號的波形圖;
圖7b示出的是在數(shù)據(jù)更新過程中臨界信號的波形圖;圖7c示出的是在寫入周期中臨界信號的波形圖;圖8為本發(fā)明用來支持快速讀取數(shù)據(jù)的IO電路的示意圖;圖9示出的是本發(fā)明存儲器裝置的臨界信號之間的時序關(guān)系圖;圖10示出的是已有CMOS譯碼器的一個實例;圖11(a)為本發(fā)明增強(qiáng)型單晶體管式譯碼器的示意圖;圖11(b)是圖11(a)所示譯碼器的控制信號以及輸出信號的示意圖;圖12(a)為本發(fā)明耗盡型單晶體管式譯碼器的示意圖;圖12(b)及圖12(c)是圖12(a)所示譯碼器的控制信號以及輸出信號的示意圖;圖13為利用有源晶體管充當(dāng)存儲存元件的存儲器單元的示意圖;圖14(a-g)為表示在標(biāo)準(zhǔn)的邏輯電路制造工藝中增加一個遮蔽工序來制造DRAM存儲器單元的工藝步驟的截面圖;圖15(a-c)為表示在標(biāo)準(zhǔn)的邏輯電路制造工藝中增加一個遮蔽工序來制造DRAM存儲器單元的工藝步驟的俯視圖;圖16(a-d)為表示在標(biāo)準(zhǔn)的邏輯電路制造工藝中增加一個遮蔽工序來制造DRAM存儲器單元的自對準(zhǔn)溝道型電容器另一個工藝步驟的截面圖;圖17示出的是由圖17(a)-(d)所示的工序制造的存儲器單元的俯視圖;圖18(a)示出的是對電極電壓的極性無限制的電容器的截面圖;圖18(b)示出的是利用晶體管來分隔附近的溝道型電容器的存儲器單元的截面圖;圖19示出的是本發(fā)明實際存儲器單元的俯視圖;圖20(a)示出的是在大型DRAM存儲器單元的存儲器數(shù)據(jù)更新時間的典型分配圖;以及圖20(b)為配備有錯誤修正碼(ECC)保護(hù)電路的DRAM的示意圖。
具體實施例方式
在敘述本發(fā)明之前,首先介紹一下現(xiàn)有的半導(dǎo)體存儲器裝置,這樣有助于對本發(fā)明的理解。
圖1以電子電路和拓樸圖兩種方式示出了已有DRAM的存儲器單元陣列的結(jié)構(gòu)。存儲器單元陣列100包含有若干對互相平行的位線BL1、BL1#、BL2、BL2#、BL3、BL3#、...、BLn、BLn#(n為整數(shù)),和若干個互相平行并且與位線垂直交叉的字線WL1、WL2...WLm(m為整數(shù))。在這些交叉點(diǎn)上,分別配置有存儲器單元MC1、MC2、...、MCn。在圖1所示的存儲器單元陣列100中用一個個圓圈來表示存儲器單元。每個存儲器單元包含一個場效應(yīng)開關(guān)晶體管110和存儲器單元電容器112。位線BL與晶體管110的漏極相連接。晶體管110的門電極與字線WL相連接。讀出放大器SA1、SA2、...SAn位于于存儲器單元陣列的一端,且每對位線與一個讀出放大器相連接。例如,位線BL1和BL1#連接至讀出放大器SA1,位線BL2和BL2#連接至讀出放大器SA2、....位線BLn和BLn#連接至讀出放大器SAn。這些讀出放大器的輸出都連接到數(shù)據(jù)輸出開關(guān)120上。該輸出開關(guān)120含有一個由譯碼器124控制的多路轉(zhuǎn)換器122。該輸出開關(guān)120能夠從多個讀出放大器中的一個選擇輸出并且將輸出數(shù)據(jù)放置于數(shù)據(jù)總線D和D#上。
例如,從存儲器單元MC1讀取信息時,將執(zhí)行下列操作。首先,字線譯碼器126選擇字線WL2,并且存儲器單元MC1內(nèi)的晶體管110被導(dǎo)通。從而使存儲器單元MC1的電容器112中內(nèi)的信號電荷被讀到位線BL1#上,以便在位線對BL1和BL1#之間產(chǎn)生微小的電位差。讀出放大器SA1會將該電位差放大。輸出開關(guān)120選擇SA1的輸出,并在通過多路轉(zhuǎn)換器122將數(shù)據(jù)傳送到數(shù)據(jù)總線D、D#上。上述讀取操作結(jié)束之后,儲存在存儲器單元電容器112內(nèi)的電荷便被中和。因此,必須將SA1讀出的原始數(shù)據(jù)寫回到存儲器單元MC1內(nèi)。這一過程被稱為存儲器的數(shù)據(jù)更新。目前所使用的讀出放大器在其判斷出存儲器單元的狀態(tài)后總要對該存儲器單元進(jìn)行數(shù)據(jù)更新。切記在選定的WL2時,沿著字線MC2、MC3、...MCn的其它各存儲器單元均被導(dǎo)通。因此,即使我們只需要將數(shù)據(jù)儲存在MC1,也必須將其它各讀出放大器SA2、SA3、...SAn都開啟以讀取和更新儲存在其它各與WL2相連接的存儲器單元內(nèi)的數(shù)據(jù)。
這種結(jié)構(gòu)的DRAM具有下列缺點(diǎn)(1)為了從沿著一個字線的一些存儲器單元讀取數(shù)據(jù),我們必須讀取與更新沿該字線上的所有存儲器單元內(nèi)的數(shù)據(jù)。大部分能量都消耗在數(shù)據(jù)更新上而不是讀取數(shù)據(jù)上了。因為大量裝置需要被激活,這種能量的浪費(fèi)又會減慢存儲器的操作速度。
(2)當(dāng)存儲器陣列的規(guī)模增加時,位線的寄生電容(Cb)也會隨之增大。存儲器單元的容量Cm與位線寄生電容Cb間的比值決定了位線對電位差的幅度。若(Cm/Cb)比值太小,存儲器的讀取操作便不可靠。因此,(Cm/Cb)比值通常是決定存儲器陣列規(guī)模的一個限制因素。因此已經(jīng)開發(fā)出來的諸如溝道工藝技術(shù)、四層多元工藝技術(shù)等特殊制造工藝技術(shù),用來提高存儲器單元的容量Cm,然而,提高Cm/Cb比值仍是存儲器設(shè)計中的主要問題。
(3)為了支持存儲器的數(shù)據(jù)更新,每對位線都需要有一個讀出放大器。隨著存儲器單元集成度的提高,供讀出放大器的使用的分布間隔就會越來越少。因此,在很小的分布間隔內(nèi)就難以制造出性能穩(wěn)定、操作良好的讀出放大器來。在集成電路設(shè)計中,這一問題通常被稱為“分布間隔太密”。由于很難將多個有源器件擠入一個狹窄的空間,分布間隔太密總是導(dǎo)致硅片面積的過度浪費(fèi)。類似的問題也會發(fā)生在譯碼器和預(yù)充電電路的制造中。
為了減少上述問題的影響,已有的大型存儲器總是被分割成若干個子陣列,如圖2內(nèi)所示的存儲器組200。每一個存儲器子陣列組200都有自己的譯碼器210和輸出開關(guān)212。每個存儲器組內(nèi)的每對位線都需要有一個讀出放大器214。輸出開關(guān)212會選擇每個存儲器組的輸出,并且將數(shù)據(jù)送至數(shù)據(jù)總線220上,以便使高級別的放大器與譯碼器能夠?qū)?shù)據(jù)送至輸出插腳上。
這種多組制造技術(shù)部分地解決了上述問題。因為每各存儲器組都能夠獨(dú)立操作,所以我們可以通過將未被使用的存儲器組保持在低電壓狀態(tài)的方法來降低功耗。由于有源區(qū)域的減小,存儲器的遠(yuǎn)行速度也得到了提高。通過限制每個存儲器組的規(guī)模就可以將(Cm/Cb)比值保持在適當(dāng)范圍內(nèi)。多組式存儲器允許我們接通一套子讀出放大器以節(jié)省能源,但是,由于仍需要對所有已被激活存儲器單元的數(shù)據(jù)進(jìn)行更新,所以每對位線仍需要有一個讀出放大器。這種多組制造技術(shù)提供了部分解決方案,但同時也產(chǎn)生了新的問題。由于每個存儲器組都需要有全套的外圍電路,這就使得外圍電路所占用的面積就大大增加。尺寸較小的存儲器組浪費(fèi)在外圍電路上的面積比例較大。權(quán)衡提高(Cm/Cb)的比值帶來的益處與外圍電路分布間隔過密帶來的害處是多組式存儲器設(shè)計中需要解決的主要問題。Yamauchi等人通過將讀出放大器安排在存儲器陣列兩側(cè)的方法,使讀出放大器的分布間隔增加了一倍,但是分布間隔仍顯太小。人們還提出許多其它解決方法,但是所有這些解決方法全都只是部分地解決問題,同時還會產(chǎn)生一些新的問題。
本發(fā)明恰好能夠解決上述問題。圖3a以電子電路和拓樸圖兩種方式示出了本發(fā)明實施例的存儲器結(jié)構(gòu)。本發(fā)明的基本器件模塊存儲器單元300,每個存儲器單元都包含若干個譯碼器302、放大器AMP1、AMP2、...、AMPi和多個存儲器模塊310。這些存儲器模塊成對排列;存儲器模塊1#與存儲器模塊1對稱、存儲器模塊2#與存儲器模塊2對稱、...存儲器模塊i#與存儲器模塊i對稱。每個存儲器模塊都包含有若干字線開關(guān)312、位線開關(guān)314和一個小型存儲器陣列316。字線開關(guān)312和位線開關(guān)314的狀態(tài)由模塊選擇信號來控制。例如,模塊選擇信號BLKSEL1控制著存儲器模塊1和存儲器模塊1#內(nèi)的字線開關(guān)和位線開關(guān)的狀態(tài)。存儲器陣列包含的存儲器單元與圖1所示的存儲器儲器單元相似。在圖3a中是用圓圈來表示這些存儲器單元的。每個存儲器單元都與存儲器模塊內(nèi)的一個短字線和一個短位線相連接。例如,在存儲器模塊1內(nèi),存儲器單元MC12的門電極與模塊字線WL12和模塊位線BL12相連接。每個模塊字線都通過字線開關(guān)312與一個單位字線相連接。例如,WL12通過一個由模塊選擇信號BLKSEL1控制的字線開關(guān)312與UWL1相連接;WL22通過一個由模塊選擇信號BLKSEL2控制的字線開關(guān)與UWL2相連接;....WLij通過一個由模塊選擇BLKSELi(i和j是整數(shù))控制的字線開關(guān)與UWLj相連接。在本例中,存儲器單位有兩層位線-即單位層位線UBL1、UBL1#、UBL2、UBL2#...UBLn、UBLn#和模塊層位線BL11、BL11#、BL12、BL12#、...等。模塊層位線是由第一層金屬(金屬1)構(gòu)成的,其排列方向與字線相互垂直。單位層位線是由第二層金屬(金屬2)構(gòu)成的,其排列方向與字線相互平行。各模塊層位線都通過模塊內(nèi)的一個位線開關(guān)314與一個單位位線相連接。例如,BL12通過一個由模塊選擇信號BLKSEL1控制的字線開關(guān)與UBL2相連接;BL22通過一個由模塊選擇信號BLKSEL2控制的字線開關(guān)與UBL2相連接....BLii通過一個由模塊選擇信號BLKSELi控制的字線開關(guān)與UBLj相連接。每對單位位線都與一個放大器相連接。例如,UBL1和UBL1#與AMP1相連接 UBL2和UBL2#與AMP2相連接....UBLi和UBLi#與AMPi相連接。這些單位層位線和模塊層位線構(gòu)成了一個二維位線網(wǎng)絡(luò),從而使我們利用一個放大器就可以支持多個模塊內(nèi)的位線對。
這種二維位線連接方式的優(yōu)點(diǎn)是只需耗費(fèi)少許電能即可讀取存儲器的內(nèi)容,例如,從模塊1的WL12上的存儲器單元讀取信息時,將執(zhí)行下列操作。首先,模塊選擇信號BLKSEL1被激活,此時其它各模塊選擇信號仍未激活狀態(tài)。在存儲器模塊1和存儲器模塊1#內(nèi)的所有字線開關(guān)312和位線開關(guān)314處于導(dǎo)通狀態(tài),其它各存儲器模塊中的字線開關(guān)則仍保持未激活。單位譯碼器302將單位字線UWL2被激活,而其它字線則保持未被激活狀態(tài)。因此,只有WL12被激活,而其它各模塊字線仍保持未被激活狀態(tài)。存儲器單元MC12內(nèi)的晶體管110處于導(dǎo)通狀態(tài)。因此,存儲器單元MC12電容器內(nèi)的信號電荷通過模塊位線開關(guān)314被模塊位線BL12和單位位線UBL2讀出。與此同時,BL12#通過存儲器模塊1#內(nèi)的模塊位線開關(guān)與UBL2#相連接。但是,由于WL12#仍保持未被激活狀態(tài),所以并無信號電荷讀出到UBL2#上。由于存儲器模塊對中的位線的位置呈鏡像對稱狀態(tài),所以其寄生電容也相等。存儲器單元MC12內(nèi)的信號電荷在UBL2和UBL2#之間產(chǎn)生一個微小的電位差。該電位差信號被讀出放大器AMP2探測并放大;然后被傳送至高級數(shù)據(jù)總線(圖中未示出),并且被用于對存儲器單元MC12進(jìn)行數(shù)據(jù)更新。同樣,存儲器單元MC11的內(nèi)容被讀出放大器AMP1讀出并更新;存儲器單元MCi1的內(nèi)容被讀出放大器AMPi讀出并更新。
從模塊1#內(nèi)WL12#上的存儲器單元讀取數(shù)據(jù)時,除了單位譯碼器302要被激活UWL2#而不是被激活UWL2以外,其它操作與從模塊1內(nèi)WL12上的存儲器單元讀取數(shù)據(jù)時完全一樣。若想從模塊i內(nèi)WLij上的各存儲器單元讀取數(shù)據(jù),單位譯碼器302應(yīng)被激活UWLj,而且模塊選擇信 BLKSELi應(yīng)同時被激活。存儲器單元MCi1的內(nèi)容被讀出放大器AMP1讀出并被數(shù)據(jù)更新;讀取存儲器單元MCi2的內(nèi)容被讀出放大器AMP2讀取并被數(shù)據(jù)更新;...;存儲器單元MCii的內(nèi)容被讀出放大器AMPi讀出并被數(shù)據(jù)更新。
每一個被激活存儲器單元都需要被激活一個讀出放大器,這是肯定的,否則儲存在存儲器單元內(nèi)的數(shù)據(jù)就會丟失。本發(fā)明與已有技術(shù)的不同之處在于,被激活的讀出放大器不再需要被安排在連接被激活的存儲器單元的位線的近旁,而且被激活存儲器單元的數(shù)目比現(xiàn)有的DRAM中被激活的存儲器的數(shù)目少得多。多維位線結(jié)構(gòu)允許我們將被激活的讀出放大器安排在遠(yuǎn)離被激活存儲器單元的位置,而且不會給位線帶來額外寄生負(fù)載。讀出放大器和外圍電路的分布間隔與存儲器單元的尺寸無關(guān)。因此,有可能設(shè)計出高性能的外圍電路,并且不會明顯增大占用面積。
可以看出,本發(fā)明所述的多維位線結(jié)構(gòu)是“先”于第一層讀出放大器探測被激活的存儲器單元內(nèi)儲存的電荷的。而現(xiàn)有的多列組DRAM的多維數(shù)據(jù)總線則是“后”于第一層讀出放大器探測到被激活存儲器單元內(nèi)儲存的電荷的?,F(xiàn)有的多組存儲器中,每一對位線需要一個第一層讀出放大器,因此無法解決分布間隔過密的問題。
雖然文中用文字和附圖的形式給出了本發(fā)明的若干具體實施例,但是應(yīng)當(dāng)認(rèn)識到在實際生產(chǎn)工藝中還會有所更改和修正。例如,上述具體實施例假設(shè)位線對中的兩個位線分別位于位置相對的兩個存儲器模塊上。很明顯,對于精通該工藝技術(shù)的人來說,本發(fā)明也可支持圖1所示的典型的位線對結(jié)構(gòu),即位線對中的兩個位線彼此相鄰。還有一點(diǎn)是很顯然的,上述二維位線結(jié)構(gòu)可以很容易地擴(kuò)展成三維或多維位線結(jié)構(gòu)。為了簡化起見,圖3a示出了一種二維位線結(jié)構(gòu),不過位線結(jié)構(gòu)的層數(shù)并不受限于上例。位線結(jié)構(gòu)的最佳層數(shù)是由制造工藝以及設(shè)計規(guī)格決定的。
還有一點(diǎn)是很顯然的,省掉了位線開關(guān);單位位線不需要位線開關(guān)就可直接連接到模塊位線上。位線開關(guān)雖然有助于減少每個讀出放大器感應(yīng)的位線寄生電容,但由于字線開關(guān)已經(jīng)將各存儲器模塊內(nèi)的存儲器單元與其它存儲器模塊內(nèi)的存儲器單元隔離開了,因此在功能上無需再配置位線開關(guān)了。雖然當(dāng)在上例中每對存儲器模塊內(nèi)配置了一個讀出放大器,但在本發(fā)明中并無此限制。我們可在每個存儲器模塊內(nèi)配置一個以上的讀出放大器,或者在許多存儲器模塊組成的區(qū)域內(nèi)只配置一個讀出放大器。由于多維位線的結(jié)構(gòu)特點(diǎn),本發(fā)明可完全去除存儲器陣列和外圍電路之間的分布排列的限制。
圖3b示出了本發(fā)明的具有3層位線連接的存儲器陣列。為了簡化起見,圖中只示出了兩對位線。第一層位線由第一層金屬(M1)制成的,第二層位線由第二層金屬(M2)制成的,第三層則由第三層金屬(M3)制成的。每個存儲器模塊350包含多個并排排列的M1位線對(BBLi,BBLi#)、(BBLj,BBLj#)。該存儲器陣列包含多個存儲器列360。M1位線通過M2位線CBLi、CBLi#、CBLj、CBLj#沿著同一個存儲器字列360連接至其它存儲器模塊內(nèi)相對應(yīng)的M1位線上。每個存儲器列內(nèi)的位線通過位線開關(guān)362使用金屬3位線M3Li、M3Li#、M3Lj、M3Lj#連接至其它存儲器列內(nèi)的位線。一個存儲器列360內(nèi)的每條位線,只需要一個位線開關(guān)362和一個M3位線。存儲器陣列一端配置了一組讀出放大器SA1、...、Sai、...Saj。每一對上述三維位線網(wǎng)絡(luò)都與一個讀出放大器相連接。例如,(BBLi、CBLi、M3Li)、(BBLi#、CBLi#、M3Li#)等與Sai相連接,(BBLi、CBLi、M3Li),(BBLi#、CBLi#、M3Li#)與Saj相連接。由于每個存儲器模塊350均帶有自己的字線開關(guān)(圖3b中未示出),所以任何時間網(wǎng)絡(luò)內(nèi)都不會有超過一個存儲器模塊被激活。因此,使用少量讀出放大器就可以支持大量存儲器單元,而且不違反每個被激活的存儲器單元必須有一個被激活的讀出放大器來探測其儲存電荷的要求。
雖然圖3b中的位線結(jié)構(gòu)是我們實際產(chǎn)品所使用的位線結(jié)構(gòu),但是為了簡化起見,我們還是用圖3a所示的簡化二維位線結(jié)構(gòu)當(dāng)作下文的實例來討論。
已有技術(shù)與本發(fā)明之間關(guān)于器件分布面積和功耗的差異在圖4(a,b)中以簡化方框圖的形式示出。圖4a示出的是常規(guī)DRAM存儲器陣列400中的一個存儲器組(含有N對位線、M各字線和8個輸出端(N和M為整數(shù)))的簡化符號圖。在圖4a中,讀出放大器用長矩形402來表示。因為一個讀出放大器支持一個位線對,讀出放大器的分布間隔就是位線對的分布間隔,以便使它們必須位于一個長窄矩形區(qū)域內(nèi)。讀出放大器的輸出可由輸出譯碼器404和多路轉(zhuǎn)換器406選擇成8個輸出端。輸出譯碼器404的分布間隔也非常窄。字線譯碼器410內(nèi)每個器件的分布間隔就是一個存儲器單元Cx的間隔。存儲器操作時,橫跨整個存儲器組一個字線412被激活。被激活的存儲器晶體管的數(shù)量為N。所有N個讀出放大器都被激活,該存儲器組內(nèi)的所有N個位線對都隨讀出放大器的操作而充電或放電。整個存儲器組中的被激活區(qū)域在圖4a中表示為陰影區(qū)域。
圖4b為本發(fā)明DRAM存儲器陣列中一列存儲器的簡化符號圖。為了比較起來簡單一些,我們假設(shè)圖4b中的存儲器陣列包含與圖4a存儲器陣列相同數(shù)量的存儲器單元和相同數(shù)量的數(shù)據(jù)輸出端。該存儲器組被分成4個單位450,每個單位包含8對存儲器模塊452。每對存儲器模塊都有一個放大器454。每個單位含有一個單位字線譯碼器456。圖3a示出了存儲器單位的詳細(xì)結(jié)構(gòu)。單位選擇譯碼器460可沿著字線方向產(chǎn)生若干個單位選擇信號XBLKSEL。模塊選擇譯碼器462可產(chǎn)生若干個列級模塊選擇信號YBLKSEL。當(dāng)橫跨模塊的XBLKSEL和YBLKSEL均被激活時,存儲器模塊452便被激活。放大器454區(qū)域內(nèi)的與門(AND)電路便會產(chǎn)生一個本地模塊選擇信號。每個放大器的輸出端都安排在列級位線KBL、KBL#上,以便使輸入/輸出(IO)設(shè)備470位于存儲器邊緣。為了簡化起見,圖4b中只示出了一對列級位線。下文中將進(jìn)一步討論其它外圍電路的細(xì)節(jié)。圖4b中示出的讀出放大器454的分布間隔要比圖4a所示的寬8倍。外圍電路不再需要緊密的間隔分布,以便我們可以將其設(shè)計得速度又快、占用面積又小。存儲器進(jìn)行操作時,在被選定的單位450內(nèi)只有一個存儲器模塊452和8個讀出放大器454被激活。圖4b中的陰影區(qū)域示出的就是被激活區(qū)域。該被激活區(qū)域顯然比圖4a所示的常規(guī)存儲器組的被激活區(qū)域小得多。因此,本發(fā)明的存儲器的功耗要比已有技術(shù)的存儲器的功耗小得多。
圖4a所示的現(xiàn)有存儲器的位線寄生電容Cbp的計算公式為Cbp=(M/2)*Cd+M*Cm1 (1)式中Cd是一個位線接點(diǎn)的分布電容,Cm1是每個單位存儲器單元位線中金屬1的電容,M是沿一個位線上存儲器單元的數(shù)量。假設(shè)兩個存儲器單元共用一個接點(diǎn),接點(diǎn)的總數(shù)便為M/2。
圖4a所示的現(xiàn)有存儲器的位線寄生電容Cbp的計算公式為Cb=(M/16)*Cd+(M/8)*Cm1+(8*Cd+N*Cm2) (2)式中Cm2是沿著單位位線方向上每個存儲器間隔的金屬2位線的電容。頭兩項(M/16)*Cd+(M/8)*Cm1是本地位線的電容,該位線的長度為圖4a中位線長度的1/8。最后兩項(8*Cd+N*Cm2)是單位位線的寄生電容,該單位位線含有8個位線開關(guān)接點(diǎn)和N個金屬2位線接點(diǎn)。接點(diǎn)電容Cd比金屬位線的電容大很多。金屬2位線電容Cm2通常比金屬1位線的電容Cm1小很多。因此,公式(1,2)中表示的本發(fā)明一個讀出放大器所產(chǎn)生的位線寄生電容Cb明顯小于Cbp。位線電容小意味著存儲器操作速度快、功耗低、可靠性強(qiáng)。制造出存儲器單元不需要使用復(fù)雜技術(shù)。為了減少總占用面積,還可以通過增大每個存儲器模塊的尺寸使每個讀出放大器連接更多存儲器單元。
圖4a和圖4b所示的兩個存儲器陣列的存儲器單元所占用的總面積是完全相同的。因此,兩個存儲器陣列占用面積的不同完全由外圍電路的分布造成的。圖4b中所示的存儲器的輸出譯碼器和讀出放大器的可用分布間隔是圖4a所示的存儲器的可用分布間隔的8倍。精通該工藝技術(shù)的的人很容易看出,本發(fā)明的存儲器由于其在平行于字線的方向的分布間隔較寬,所以其沿垂直于字線方向上的尺寸比現(xiàn)有存儲器的尺寸要小。本發(fā)明仍需要一個相同分布間隔的譯碼器460。此外,本發(fā)明的每個存儲器模塊452都需要有一組字線開關(guān)462。由于負(fù)載的降低我們可以采用較低階的譯碼器,從而使額外由字線開關(guān)462占用的面積不會明顯增大。
本發(fā)明使用的讀出放大器與已有技術(shù)的典型的讀出放大器基本一樣。圖5示出了圖3a所示的放大器的示意圖。當(dāng)讀出放大器啟動信號SAEN被激活時,晶體管MP11、MP12、MN11和MN12便構(gòu)成一個小小的信號感知電路,該電路可探測出單位位線對UBL和UBL#上的微小電位差。當(dāng)列級字線KWL被激活時,傳送閘晶體管MN14就會傳送單位位線UBL與列級位線KBL間之信號。當(dāng)列級字線KWL被激活時,傳送門電極晶體管MN13就會在單位位線UBL#和列級位線KBL#之間傳送信號。讀出放大器未被激活時,MN17被用來補(bǔ)償U(kuò)BL和UBL#上的電壓。上述讀出放大器的工作原理在存儲器設(shè)計界是盡人皆知的,這里就不再進(jìn)一步詳細(xì)介紹了。
圖6為圖4b所示的輸入輸出(IO)設(shè)備470的方框圖。列級位線對KBL和KBL#通過列級位線開關(guān)651與列級讀出放大器650相連接。該讀出放大器650與圖5所示的讀出放大器完全一樣;其啟動信號為KSAEN。當(dāng)啟動信號MREAD被激活時,KBL開關(guān)651便被導(dǎo)通,并且能夠在MREAD未被激活時,使位線與讀出放大器相隔離。存儲器設(shè)計界都知道,該位線開關(guān)651的作用是提高讀出放大器的操作速度。讀出放大器的輸出端SOUT與錯誤修正碼(ECC)電路652相連接。該ECC電路是業(yè)界所熟知的,所以我們不做進(jìn)一步討論。ECC電路的輸出端EOUT連接至輸出驅(qū)動器665的輸入端。當(dāng)輸出驅(qū)動器665被信號READOUT啟動時,它便將數(shù)據(jù)驅(qū)動至外接緩沖器上。執(zhí)行寫入操作時,我們將緩沖器內(nèi)地數(shù)據(jù)存入儲存寄存器662內(nèi)。儲存寄存器的輸出端UDATA存儲器與一個存儲器寫入驅(qū)動器664相連接。存儲器寫入驅(qū)動器664受UPDATE信號控制,在存儲器執(zhí)行數(shù)據(jù)更新操作時驅(qū)動KBL和KBL#上的數(shù)據(jù)。
圖7(a-c)示出的是前文所述的存儲器的臨界信號的波形圖。
圖7a示出了存儲器在進(jìn)行從存儲器單元讀取數(shù)據(jù)的操作(稱為“讀取周期”)時臨界信號的時序圖。首先,在時間T1,模塊選擇信號BLKSEL被激活。當(dāng)XBLKSEL和YBLKSEL均處于被激活狀態(tài)時,信號BLKSEL便被激活。不管何時只要BLKSEL被激活,所選定的存儲器模塊的預(yù)充電電路便會被關(guān)斷,而且所選定的存儲器單位的所有讀出放大器的預(yù)充電電路也都會關(guān)斷。由于有關(guān)BLKSEL信號的信息是多余的,所以圖中沒有示出預(yù)充電信號和列級模塊選擇信號XBLKSEL、YBLKSEL的波形。信號BLKSEL被激活之后,在時間T2模塊字線WL被激活。一旦模塊字線WL被激活,便會在模塊位線對BL、BL#以及單位位線對UBL、UBL#上開始產(chǎn)生微小電位差。在這些單位位線對上產(chǎn)生足夠大的電位差之后,SAVCC變?yōu)閂CC,SAVSS變?yōu)閂SS,從而使所選定的存儲器單位的讀出放大器被激活。一旦單位讀出放大器在時間T3被激活,就開始增大位線電位。然后,在時間T4列級字線KWL被激活;KWL一旦被激活,就會在時間T4與T5之間將UBL和UBL#上的電位差傳送給列位線對KBL和KBL#。由于列位線與單位位線之間的電荷共享效應(yīng),UBL和UBL#的電壓會首先降至PCGV;單位讀出放大器最終會克服電荷共享效應(yīng),并且放大其電位差。在時間T5,列字線KWL處于關(guān)斷狀態(tài),并且將KSAVCC升至VCC,KSAVSS升至VSS,使列級讀出放大器750被激活。列級讀出放大器750會將KBL和KBL#上的電位差放大為全功率供電電壓。與此同時,單位級讀出放大器也會將UBL和UBL#升至全功率供電電壓。因為我們依賴單位級讀出放大器來對所選定的存儲器單元進(jìn)行數(shù)據(jù)更新,所以在時間T6關(guān)斷字線之前,我們需要提供一個時間裕度以確保這些存儲器單元內(nèi)的信號電荷得以充分回復(fù)。字線被關(guān)斷之后,讀出放大器會在時間T7被關(guān)斷,然后在時間T8模塊選擇信號BLKSEL被關(guān)。一旦信號BLKSEL被關(guān)斷,存儲器便被設(shè)定成預(yù)充電狀態(tài),這時所有位線電壓都回復(fù)到PCGV。因為各級位線的負(fù)載都很小,所以本發(fā)明的存儲器的預(yù)充電時間比現(xiàn)有存儲器短得多。在時間T9,所有信號均已完全回復(fù)到預(yù)充電狀態(tài)了,并且存儲器已經(jīng)準(zhǔn)備好進(jìn)行下一次操作。
圖7b示出的是用來對存儲器單元進(jìn)行數(shù)據(jù)更新的存儲器操作(稱為“數(shù)據(jù)更新周期”)的臨界信號的時序圖。除了不需要將數(shù)據(jù)帶入列級以外,數(shù)據(jù)更新周期與讀取周期非常相似。整個數(shù)據(jù)更新周期中,所有列級信號KWL、KSAVCC、KSAVSS、KBL和KBL#仍保持未被激活狀態(tài)。在時間T11,模塊選擇信號BLKSEL處于激活狀態(tài),然后在時間T12,字線WL被激活。在模塊等級與單位等級位線BL、BL#、UBL和UBL#上開始產(chǎn)生電位差。在時間T13,讀出放大器被激活。該讀出放大器快速放大并驅(qū)動位線達(dá)到全功率供電電壓。當(dāng)選定的存儲器單元內(nèi)的電荷完全回復(fù)時,就可在時間T14關(guān)斷字線WL,然后在T15關(guān)斷模塊選擇信號BLKSEL。在時間T16,所有信號都回復(fù)到預(yù)充電狀態(tài),并且存儲器已經(jīng)準(zhǔn)備好進(jìn)行下一次操作。將圖7b與圖7a比較,很容易看出,由于不再需要被激活KBL與KBL#,所以數(shù)據(jù)更新周期所需的時間比讀取周期的時間短。
圖7c示出的是在存儲器執(zhí)行將新數(shù)據(jù)寫入存儲器單元的操作時(稱為“寫入周期”)臨界信號的時序圖。在時間T21,模塊選擇信號BLKSEL和列級字線KWL被激活。與此同時,新的數(shù)據(jù)被寫入列級位線KBL和KBL#。然后,又被傳送到較低級的位線UBL、UBL#、BL和BL#。存儲器寫入驅(qū)動器764具有較強(qiáng)的驅(qū)動能力,以便可以快速將位線驅(qū)動至所需要的值。在時間T22上,會被激活單位級讀出放大器以協(xié)助寫入操作。一旦存儲器單元內(nèi)的電荷完全數(shù)據(jù)更新,在時間T23上就會關(guān)斷字線WL和KWL。然后在T24,模塊選擇信號BLKSEL被關(guān)斷。在時間T25,存儲器已經(jīng)完全回復(fù)成預(yù)充電狀態(tài),準(zhǔn)備好進(jìn)行下一次記憶操作了。將圖7c與圖7a比較,由于存儲器寫入驅(qū)動器764的強(qiáng)有力驅(qū)動能力,所以執(zhí)行寫入周期所需的時間要比執(zhí)行讀取周期所需得時間短的多。
如圖7a所示,讀取操作要比寫入或數(shù)據(jù)更新操作慢的原因是,因為直到單位級讀出放大器完全回復(fù)選定的存儲器單元內(nèi)信號電荷,讀取操作才能完成。從外部用戶的角度來看,因為從列級電路將數(shù)據(jù)傳送到外接緩沖器的過程是同時執(zhí)行的,所以數(shù)據(jù)更新存儲器所需的額外時間并不會影響存儲器讀取操作的總性能。因此,外部用戶是基本感覺不出數(shù)據(jù)更新時間的。唯一可讓外部用戶感覺到此額外數(shù)據(jù)更新時間的效果,是當(dāng)預(yù)定的數(shù)據(jù)更新周期正好與讀取周期的請求發(fā)生在同一時間的情況。存儲器不能同時執(zhí)行不同地址上的數(shù)據(jù)更新周期與讀取周期,所以其中的一個請求必須等待。因此外部控制邏輯就必須處理這種資源沖突的情況。對于具有ECC支持的存儲器而言,數(shù)據(jù)寫入操作總是以存儲器讀取操作開始的,所以上述問題也同樣存在于存儲器寫入操作。為了與SRAM完全兼容,我們必須讓外部用戶完全察覺不出內(nèi)部存儲器數(shù)據(jù)更新周期。只要改變圖8所示的IO電路,并且改變圖9所示的時序圖控制就可以達(dá)到這一點(diǎn)。
圖8內(nèi)的IO電路除了有兩個額外的多路轉(zhuǎn)換器845、860以外,幾乎與圖6內(nèi)的IO電路一模一樣。ECC電路的輸出端EOUT連接至旁路多路轉(zhuǎn)換器854的輸入端。在讀取周期時,若讀取存儲器位置與儲存寄存器662內(nèi)儲存的數(shù)據(jù)的位置相符,旁路多路轉(zhuǎn)換器854選擇儲存緩存器662的輸出端。否則,旁路多路轉(zhuǎn)換器854選擇ECC電路的輸出端,并將存儲器輸出信號傳送給輸出驅(qū)動器665。在執(zhí)行一個寫入操作時,儲存多路轉(zhuǎn)換器860選擇外接緩沖器的輸入,而在執(zhí)行讀取操作時,則選擇存儲器讀出的數(shù)據(jù)。該結(jié)構(gòu)允許我們在正常存儲器操作的同時“隱藏”起數(shù)據(jù)更新周期,這也會提高正常讀取操作的速度。使用圖8所示的電路后,先前存儲器操作的最新數(shù)據(jù)就會儲存在儲存緩存器662內(nèi)。若要執(zhí)行新的存儲器操作時,我們在從存儲器陣列讀取數(shù)據(jù)之前一定會檢查數(shù)據(jù)是否儲存在儲存緩存器內(nèi)。若所要的數(shù)據(jù)已經(jīng)儲存在儲存緩存器內(nèi),就不用執(zhí)行存儲器操作,只要直接從儲存緩存器內(nèi)讀取數(shù)據(jù)就行了。當(dāng)從存儲器陣列中讀出新的數(shù)據(jù)組時,存儲器操作結(jié)束將目前位于儲存緩沖區(qū)內(nèi)的數(shù)據(jù)寫回到存儲器陣列之前一定會執(zhí)行數(shù)據(jù)更新周期。因為我們總是要將每個存儲器讀取結(jié)果寫入儲存緩存器,所以就不需要立即數(shù)據(jù)更新選定的的存儲器單元。有了這種配置,我們就可在單位級讀出放大器將已被激活存儲器單元數(shù)據(jù)更新之前終止讀取操作。因此,單位級電路可在存儲器將讀取數(shù)據(jù)傳送至外接緩沖器的同時進(jìn)行數(shù)據(jù)更新周期。此結(jié)構(gòu)消除了數(shù)據(jù)更新周期與正常存儲器操作之間的沖突,其操作原理將利用圖9內(nèi)的波形圖做進(jìn)一步說明。
圖9示出了當(dāng)存儲器操作與數(shù)據(jù)更新操作時間重疊(到不同的地址或相同的存儲器模塊)以及當(dāng)同時需要從儲存緩沖區(qū)更新數(shù)據(jù)時的糟糕情況。在這種糟糕情況下,為了避免加深系統(tǒng)支持的復(fù)雜性,數(shù)據(jù)更新周期以及存儲器更新周期都必須“隱藏”在存儲器讀取操作內(nèi)。換句話說,我們必須在不使外部用戶可察覺的時間下,同時執(zhí)行這兩個操作周期。
在圖9所示的時間Tr1,為了執(zhí)行讀取操作,模塊選擇信號BLKSEL被激活。在時間Tr2,字線WL被激活,然后,在時間Tr3,單位讀出放大器被激活。在時間Tr4,單位字線KWL被激活,然后,在時間Tr5,單位讀出放大器被激活。直到時間Tr5,存儲器操作與波形與圖8a所示的讀取周期完全一致。在時間Tr5,兩者操作開始有所不同,我們可以在Tr5同時將模塊選信號BLKSEL、字線WL、KWL以及單位級讀出放大器關(guān)斷,無需等待存儲器數(shù)據(jù)被充分放大。儲器模塊在時間存Tf1快速回復(fù)為預(yù)充電狀態(tài),準(zhǔn)備好進(jìn)行下一次操作。在此期間,單位級讀出放大器并沒有足夠的時間將較低級位線BL、BL#、UBL和UBL#內(nèi)的信號完全放大。那些已被激活的存儲器單元將不再儲存原始數(shù)據(jù),這將是最完美的狀態(tài),因為通過下列操作,可將正確數(shù)據(jù)存入儲存緩存器622內(nèi)。在時間Tf1,列級讀出放大器會感應(yīng)出數(shù)據(jù),正確的數(shù)據(jù)將存入儲存緩存器622內(nèi)并且在下一個存儲器操作時更新到這些選定的的存儲器內(nèi)。因此,即使存儲器單元內(nèi)的儲存電荷在此時被中和,數(shù)據(jù)也不會丟失。與此同時,當(dāng)我們等待列級電路將新讀取的數(shù)據(jù)傳送至外部電路時,單位級以及模塊級存儲器電路就可用來進(jìn)行數(shù)據(jù)更新操作。這種隱藏式的數(shù)據(jù)更新周期可發(fā)生于任何存儲器地址上。當(dāng)數(shù)據(jù)更新周期發(fā)生在我們剛讀取的同一模塊時就會發(fā)生不良時序情況,圖9示出了不良情況的時序圖。在時間Tf1,BLKSEL被激活以進(jìn)行數(shù)據(jù)更新周期。從時間Tf1至?xí)r間Tf5,將執(zhí)行波形與圖8b內(nèi)波形一樣的數(shù)據(jù)更新周期。在時間Tw1,存儲器單位已經(jīng)準(zhǔn)備好進(jìn)行新的操作,并且列級讀取操作也已經(jīng)完成。在此時,IO單位720正在執(zhí)行ECC修正,并且將數(shù)據(jù)傳送至緩沖器。與此同時,列級數(shù)據(jù)資源都處于可用狀態(tài),所以我們可利用此機(jī)會執(zhí)行寫入周期,將儲存緩存器762內(nèi)的舊數(shù)據(jù)更新回存儲器陣列內(nèi)。圖9內(nèi)從時間Tw1到Tw5的波形與圖7c內(nèi)的波形完全一樣,在存儲器操作結(jié)束時,會將從存儲器中讀取的最新數(shù)據(jù)存入儲存緩存器662,將以前的數(shù)據(jù)被更新后存入存儲器陣列,這樣就履行了數(shù)據(jù)更新請求,并且完成了外部存儲器操作請求。
我們?nèi)孕枰o(jì)錄儲存在每個已被激活存儲器單元內(nèi)的數(shù)據(jù),這是肯定的,否則數(shù)據(jù)將會丟失。上述存儲器存取過程與典型的DRAM存儲器存取間過程的差別在于,數(shù)據(jù)暫時儲存在儲存緩存器內(nèi),以使我們無需立即數(shù)據(jù)更新已被激活的存儲器單元。此結(jié)構(gòu)利用可被使用的帶寬將數(shù)據(jù)更新操作延遲到下一個存儲器操作過程,以便隱藏數(shù)據(jù)更新周期,改善系統(tǒng)性能。
上述結(jié)構(gòu)與混合式存儲器不同,因為(1)本發(fā)明簡化了DRAM讀取周期的時序控制,而混合式存儲器的SRAM沒有簡化DRAM的操作;(2)本發(fā)明的系統(tǒng)控制以及器件性能與存儲器操作均相同,與是否命中儲存緩存器內(nèi)的數(shù)據(jù)無關(guān),而當(dāng)存儲器操作失去高速緩存存儲器陣列控制時,高速緩存存儲器的性能和控制會有顯著的差別;(3)當(dāng)SRAM用較大的暫存存儲器而有較高的快取命中率時,混合式存儲器會有較佳的性能,而本發(fā)明的性能的好壞與命中率無關(guān);(4)儲存緩存器并不會顯著的增加空間的使用,而混合式存儲器的芯片上SRAM則會占用特定的分布面積。因此,上文中所述的存儲器的結(jié)構(gòu)與操作原理與混合式存儲器完全不同。
從文可知,依照本發(fā)明可獲得下列優(yōu)點(diǎn)(1)完全解決了分布間隔過密的問題,因為許多位線對都共享相同的讀出放大器,每個外圍電路可用的分布間隔是存儲器間隔的許多倍。因此,就可做出對于電對稱以及高分布效率具有高度敏感性的讀出放大器與外圍電路。
(2)讀出放大器所承擔(dān)的位線負(fù)載大大地減小,從而可顯著提高性能。
(3)可將大量的存儲器單元附加到每個讀出放大器,以減少器件的總占用面積。
(4)譯碼器的創(chuàng)新設(shè)計顯著降低了譯碼器的尺寸,但不會影響其驅(qū)動能力,每個字線上的負(fù)載也會顯著降低。這種譯碼器設(shè)計還降低了占用面積并且提高了器件的性能。
(5)存儲器存取過程的改變可以使我們將數(shù)據(jù)更新操作延遲到下一次存儲器操作,因此外部用戶就無法察覺內(nèi)部數(shù)據(jù)更新操作。
(6)每個存儲器操作中,需要被激活的裝置只是那些必須被激活的裝置。這有點(diǎn)浪費(fèi)電源。但本發(fā)明比已有技術(shù)的存儲器要省電得多。
本發(fā)明的存儲器裝置已經(jīng)正式投產(chǎn),使用0.6微米技術(shù)可制造出內(nèi)含一百萬個存儲器單元的存儲器陣列,我們可實現(xiàn)4 ns的存取時間,這比現(xiàn)有同樣儲存容量的存儲器裝置快10倍。
圖10示出了一個已有技術(shù)譯碼器的典型實例,每一個譯碼器分支包含一個控制譯碼器O3-0輸出的AND門電極1101。兩組相互排斥的輸入選擇信號(G0,G0NN)和(G1,G1NN)連接至這些AND的輸入端,如圖10內(nèi)所示。這樣一來,在任何時間都不會被激活一個以上的譯碼器輸出端O3-0。
圖11(a)為單晶體管譯碼器的示意圖,該譯碼器的每個譯碼器分支只使用一個n溝道型晶體管M3至M0。每個晶體管M3至M0的源極都連接至存儲器組的一個字線WL3至WL0。一組相互排斥的漏極選擇信號DSEL1、DSEL0都連接至這些晶體管M3至M0的漏極,而一組相互排斥的門電極選擇信號GSEL1和GSEL0則連接至這些晶體管M3至M0的門電極,如圖11(a)內(nèi)所示。在此配置中,只有在DSEL1和GSEL1被激活時WL3才會被激活、只有在DSEL1和GSEL0被激活時WL2才會被激活、只有在DSEL0和GSEL1被激活時WL1才會被激活以及只有在DSEL0和GSEL0被激活時WL0才會被激活。
因此,圖11(a)內(nèi)的電路滿足存儲器字線譯碼器所需的功能。典型的CMOS AND門電極包含3個p溝道晶體管以及3個n溝道晶體管。圖12(a)內(nèi)的譯碼器對于每個譯碼器的輸出只使用一個晶體管,顯而易見,圖11(a)內(nèi)的譯碼器要遠(yuǎn)小于圖10內(nèi)的譯碼器。不過圖11(a)內(nèi)的單晶體譯碼器需要下列實例所示的特殊時序控制。
圖11(b)示出的是,用于被激活字線WL0之一的輸入信號的時序圖。在時間T0之前并無譯碼活動,所有門電極選擇信號GSEL1、GSEL0都必須處于電源供電電壓Vcc狀態(tài),并且所有漏極選擇信號DSEL1、DSEL0都必須處于接地電壓Vss狀態(tài),否則就會有字線意外被噪聲信號或漏電信號激活。若要激活一個字線WL0,我們必須在時間T0關(guān)斷所有門電極選擇信號GSEL1、GSEL0,然后在T1激活一個門電極選擇信號GSEL0以及一個漏極選擇信號DSEL0。為了關(guān)斷譯碼器,在所有門電極選擇信號GSEL1和GSEL0再次于T3被激活之前必須在T2首先關(guān)斷DSEL0。上述控制過程是必須的,以防意外激活未選定的的字線。我們只要激活一個字線,因為牽涉到所有輸入,所以上述時序控制順序相當(dāng)復(fù)雜。上述譯碼器是4個輸出譯碼器的簡化實例,一個真正的存儲器譯碼器必須控制數(shù)千條字線。這種復(fù)雜控制過程耗用的電源對于一個真實的存儲器譯碼器來說是相當(dāng)可觀的。圖11(a)內(nèi)譯碼器的另一個問題也在圖11(b)內(nèi)示出了。由于n溝道晶體管M0的體效應(yīng),已被激活字線WL0的電壓會比電源供電電壓Vcc還低上Vbd,如圖11(b)所示。此電壓降是DRAM譯碼器的一個大問題,因為這樣會減少儲存在DRAM存儲器單元內(nèi)的信號電荷。
圖12(a)為本發(fā)明譯碼器的示意圖。圖11(a)和圖12(a)所示的譯碼器的唯一差異是,圖12(a)所示的譯碼器用耗盡型晶體管D3至D0取代了增強(qiáng)型晶體管M3至M0。這些耗盡型晶體管D3至D0的臨界電壓控制在大約低于電源供電電壓Vss-0.2伏特(或大約是典型的增強(qiáng)型晶體管臨界電壓的1/3)范圍內(nèi)。
圖12(b)示出的是輸入信號的時序圖,該信號的作用是選擇圖12(a)所示的內(nèi)耗盡型單晶體的一個字線WL0。在時間T0之前,所有門電極選擇信號GSEL1、GSEL0以及所有漏極選擇信號DSEL1、DSEL0都處于接地電壓Vss的狀態(tài)。與圖11(a)內(nèi)的增強(qiáng)型單晶體譯碼器不同的是,當(dāng)譯碼器處于等待狀態(tài)時,會將所有控制信號GSEL1、GSEL0設(shè)定成Vss。因為耗盡型晶體管D3至D0在其門電極電壓為Vss時會部分被激活,所以噪聲信號或小的漏電信號并不會激活字線WL3-WL0。若要激活一個字線WL0,我們不再需要關(guān)斷所有門電極選擇信號,只需如圖12(b)所示,激活一個門電極選擇信號GSEL0以及一個漏極選擇信號DSEL0即可。若要關(guān)斷譯碼器,我們只要如圖12(b)所示關(guān)斷GSEL0和DSEL0即可。此控制過程比起圖11(b)所示的控制過程要簡單的多。并且因為已被激活晶體管M0的臨界電壓低于零,所以在選定的的字線上也不會有譯因體效應(yīng)導(dǎo)致的壓降。圖12(a)內(nèi)的耗盡型單晶體管譯碼器在面積方面與圖11(a)內(nèi)的增強(qiáng)型單晶體管譯碼器一樣小,但是其耗電量較小。唯一的問題是當(dāng)關(guān)斷門電極選擇信號和激活漏極選擇信號時,會有一些字線部分地被激活,如圖12(b)所示的WL1。當(dāng)存儲器單元內(nèi)的電壓Vpt低于選擇門電極的臨界電壓時,此字線部分被激活就不是功能方面的問題,但是有可能由于次臨界漏電電流而導(dǎo)致電位電荷保留的問題。此問題的一個解決方案就是在時間T0將一負(fù)電壓導(dǎo)入所有已被關(guān)斷的門電極選擇信號上,如圖12(c)所示。這個加在漏極選擇信號上的少量負(fù)電壓確保耗盡型門電極晶體管D1維持在不導(dǎo)電狀態(tài),這樣字線WL1就不會部分被激活。
通過單晶體管譯碼器的具體實施例的圖示和文字介紹,業(yè)內(nèi)人士便可了解到還可以進(jìn)行其它修正與改變,例如可用p溝道晶體管或耗盡型p溝道晶體管取代上面實例的n溝道晶體管。
從前述可了解到,本發(fā)明的單晶體管譯碼器所占用的面積遠(yuǎn)小于已有技術(shù)的CMOS譯碼器所占用的面積。因此可以將大型存儲器陣列分成各模塊含有自己譯碼器區(qū)的若干小模塊,而且不會顯著增加總面積。當(dāng)存儲器陣列區(qū)分成若干小模塊時,我們就不再需要已有技術(shù)的DRAM單元所需要的大容量的電容器了。因此,就可以使用標(biāo)準(zhǔn)邏輯技術(shù)來制造DRAM存儲器單元了。
圖13示出了一個用邏輯技術(shù)制造的DRAM存儲器單元的實例。該存儲器單元1400包含一個選擇晶體管1402以及一個儲存晶體管1404。儲存晶體管1404的門電極被偏置為滿電源供電電壓Vcc,以便使其相當(dāng)于一個電容器。儲存晶體管1404的漏極連接至選擇晶體管1402的源極,選擇晶體管1402的門電極連接至字線WL,并且選擇晶體管的漏極連接至位線BL。使用此存儲器單元1400和本發(fā)明以及在先專利申請案內(nèi)揭示的存儲器結(jié)構(gòu),就可成功地生產(chǎn)出商業(yè)存儲器產(chǎn)品。邏輯存儲器單元1400的主要優(yōu)點(diǎn)是,可使用標(biāo)準(zhǔn)邏輯技術(shù)制造此存儲器。所獲得的存儲器產(chǎn)品可達(dá)到空前未有的高性能。因為制造一個存儲器單元時使用兩個晶體管取代一個晶體管和一個電容器,所以邏輯存儲器單元1400的面積要大于已有技術(shù)的DRAM單元的面積。因此,就可能使用與邏輯技術(shù)類似的制造技術(shù)來制造單晶體管存儲器單元。
因此,依照圖3a至4b以及圖12(a)至13,將揭示出一種半導(dǎo)體存儲器裝置300,其可用多個單元數(shù)據(jù)更新讀出放大器(SA)來進(jìn)行操作。存儲器裝置300包含多個沿著第一位線方向,以平行方式沿著第一方向(例如水平方向)排列的第一方向第一級位線(例如位i模塊n的位線BLni)的存儲器單元陣列。該存儲器單元陣列進(jìn)一步包含多個與第一方向第一級位線相交叉的字線WL。該存儲器單元陣列進(jìn)一步包含多個存儲器單元,這些存儲器單元各自都耦合于沿著第一位線方向的第一方向第一級位線(例如位i模塊n的位線BLni)之一與存放數(shù)據(jù)的字線之一之間。該存儲器裝置進(jìn)一步包含多個沿著多個不同方向(例如沿著垂直方向,其中至少有一個方向與第一方向不同)的不同方向第一級位線,如UBLi、BBLi、CBLi等多模塊或單位位線i(請參閱圖3b),其中i=1,2,3,…I,其中每個第一方向第一級位線都通過不同方向第一級位線或直接連接至單元數(shù)據(jù)更新讀出放大器(SA)之一。在一個具體最佳實施例由,用來排列不同方向第一級位線(例如UBLi、BBLi、CBLi等的多模塊位線i(請參閱圖3b)) (其中i=1,2,3,…I)的不同方向之一,如豎直方向垂直于第一方向(例如用于排列第一方向第一級位線的水平方向)。在圖4b所示的最佳實施例中,存儲器裝置300還包含連接于第一級位線之間并且排列于不同方向的位線開關(guān)。半導(dǎo)體存儲器裝置還包含一個用來產(chǎn)生激活信號來激活字線WL之一的譯碼器302,該譯碼器302還包含多個漏極選擇線(例如DSEL0以及DSEL1等),每個都具有可接收多個相互排斥的漏極選擇信號之一。該譯碼器302還包含多個門電極選擇線(例如GSEL0、GSEL1等),每個都具有可接收多個相互排斥的門電極選擇信號之一。該譯碼器302還包含多個晶體管,例如D0、D1或M0、M1等,每個晶體管都包含一對連接至多個漏極輸入線(例如DSEL0、DSEL1等等)之一的漏極,以便接收因此形成的相互排斥的漏極選擇信號之一。每個晶體管還包含一對連接至多個門電極輸入線(例如GSEL0、GSEL1等)之一的門電極,用來接收因此形成的相互排斥的門電極選擇信號之一。每個晶體管還包含一個源極,該源極連接至一輸出信號線,用來提供激活信號給字線WL之一,該字線取決于相互排斥的漏極選擇信號DSEL0、DSEL1等,以及取決于相互排斥的門電極選擇信號GSEL0、GSEL1等。在最佳實施例中,每個晶體管都是增強(qiáng)型晶體管,而在其它最佳實施例中,每個晶體管都是耗盡型晶體管。
更進(jìn)一步,依照圖3a至4b以及圖12(a)至13,也揭示出一種設(shè)定半導(dǎo)體存儲器裝置的方法,可以用多個單元數(shù)據(jù)更新讀出放大器(SA)來進(jìn)行操作。該方法包含如下操作步驟(a)沿著第一方向以平行的方式配置多個第一方向第一級位線;(b)配置多個與第一方向第一級位線交叉的字線;(c)耦合每個第一方向第一級位線與其中用于存放數(shù)據(jù)的字線之一間的存儲器單元;(d)沿著多個不同方向(其中至少有一個方向與第一方向不同)配置多個不同方向第一級位線;(e)將每個第一方向第一級位線通過不同方向第一級位線或直接連接至一個單元數(shù)據(jù)更新讀出放大器;(f)將每個字線WL連接到譯碼器302,用來接收因此形成的被激活信號來激活字線WL之一;(g)以多個晶體管形成譯碼器,其中每個晶體管包含一漏極、一門電極以及一源極;(h)將漏極選擇線連接至每個晶體管的漏極,并且將門電極選擇線連接至每個晶體管的門電極;(i)用每個漏極選擇線來接收多個相互排斥的漏極選擇信號之一,以及應(yīng)用每個門電極選擇線來接收多個相互排斥的門電極選擇信號之一;以及(j)用多個晶體管中的各個晶體管的源極產(chǎn)生輸出信號,該源極取決于相互排斥的漏極選擇信號以及相互排斥的門電極選擇信號,以提供被激活信號給每一條字線。
依照圖13,本發(fā)明進(jìn)一步揭示了一種耦合至字線與位線的動態(tài)隨機(jī)存取存儲器(DRAM)單元。該DRAM存儲器單元包含一個選擇晶體管1402,該晶體管包含一個連接至位線BL的漏極以及一個連接至字線WL的門電極。該存儲器單元還包含一個儲存晶體管1404,該晶體管包含一個連接至選擇晶體管1402源極的漏極以及一個連接至電源供電電壓Vcc的門電極,這里該儲存晶體管1404被當(dāng)成儲一個存二進(jìn)制數(shù)位的電容器來使用。總而言之,本發(fā)明進(jìn)一步揭示出一種耦合至字線與位線的存儲器單元。該存儲器單元包含一個儲存晶體管,該晶體管通過用來選擇性激活存儲器單元的選擇裝置連接至字線與位線。并且儲存晶體管還包含一個門電極,該門電極被偏置為電源供電電壓,被當(dāng)成一個電容器來儲存二進(jìn)制數(shù)位。
圖14(a-f)和圖15(a-c)示出的是使用類似于標(biāo)準(zhǔn)邏輯制造技術(shù)來制造高密度存儲器的步驟。第一個步驟是確定激活區(qū)域1502并且生成絕緣場氧化物1504來隔離這些激活區(qū)域,如圖14(a)內(nèi)截面圖以及圖15(a)內(nèi)俯視圖所示。此步驟與任何標(biāo)準(zhǔn)IC制造技術(shù)一樣。下一個步驟是利用屏蔽罩1506來確定圖14(b)所示的溝道電容器的位置。采用選擇性等離子蝕刻工藝,在場氧化物1504與溝道屏蔽罩1506確定的開口上蝕刻出溝道1510來,如圖14(a)內(nèi)截面圖以及圖15(a)內(nèi)俯視圖所示。因為溝道1510的三個邊緣都由場氧化物確定,所以這是一個自我對準(zhǔn)的過程,溝道屏蔽罩1506只需確定一個溝道邊緣即可。在上述操作步驟之后,所有下列操作步驟就都是典型的標(biāo)準(zhǔn)邏輯技術(shù)的制造工藝步驟了。首先,在激活區(qū)域1502表面上形成薄絕緣層1511,包括圖14(d)所示的溝道1510的表面。下一個步驟是沉積聚硅1512以填滿溝道1510并且覆蓋整個硅片,如圖14(e)所示。然后,進(jìn)行聚硅蝕刻處理,用聚屏蔽罩1520來確定晶體管門電極1522以及溝道電容器的電極1524的位置,如圖14(f)內(nèi)所示。圖15(c)示出了存儲器單元結(jié)構(gòu)的俯視圖,而圖15(g)則示出了其截面圖。溝道電容器1510填滿聚硅,所有溝道電容器1510都有一個電極1602通過聚硅連接到電源供電電壓Vcc,溝道電容器的其它電極則連接至選擇晶體管1604的源極。聚硅字線1606確定選擇晶體管的門電極,并且選擇晶體管的漏極會通過擴(kuò)散接點(diǎn)1608連接至金屬位線。
由上文可知,依照本發(fā)明可獲得下列優(yōu)點(diǎn)(1)除了遮蔽步驟以及一個等離子蝕刻步驟以外,所有用于制造DRAM單元的步驟都是現(xiàn)有的標(biāo)準(zhǔn)邏輯工藝步驟。與現(xiàn)有的嵌入式存儲器制造技術(shù)比起來,本發(fā)明對其制造技術(shù)之簡化程度超過30%。
(2)確定溝道電容器的尺寸的方法為自我對準(zhǔn)法,場氧化物確定了溝道電容器的三個邊緣,只有一個由屏蔽罩確定。這種自我對準(zhǔn)法允許我們將存儲器單元面積減至最小程度。
現(xiàn)在已經(jīng)研究出另一種利用邏輯技術(shù)來制造自我對準(zhǔn)溝道電容器的工藝技術(shù)。第一個步驟是按照圖16(a)截面圖所示的的標(biāo)準(zhǔn)邏輯技術(shù)來制造CMOS晶體管。現(xiàn)在,已經(jīng)完全可以制造出MOS晶體管。聚硅門電極1702由氧化物覆蓋保護(hù)著,然后,沉積溝道屏蔽罩1706。此溝道屏蔽罩1706用來保護(hù)我們不需要挖掘溝道電容器的區(qū)域,因為此區(qū)域的四個邊緣都已經(jīng)確定好了,所以在此并不需要確定溝道電容器的尺寸。這里將以與先前工藝步驟相同的方式用場氧化物1710確定三個邊緣,其第四個邊緣則由晶體管門電極上的氧化物1704確定,這樣就完成了自我對準(zhǔn)程序。因此,下列選擇性等離子蝕刻步驟可利用溝道電容器的最佳面積,如圖16(b)內(nèi)所示。在整個表面由第二層聚硅1714覆蓋之前,在溝道1712的表面上形成薄絕緣層,如圖16(c)內(nèi)所示。由圖16(a)所使用相同屏蔽罩確定的光阻1716確定了第二層聚硅1716的尺寸(圖16(a)內(nèi)所使用光阻的極性與圖16(c)內(nèi)使用的相反)。然后,蝕刻第二層聚硅以形成這些溝道電容器1722的電極1720。圖17示出了由上述步驟制造的DRAM俯視圖。第一層聚硅確定出字線1802,第二層聚硅則用來填滿溝道電容器1722,并且將所有溝道電容器的一個電極1720連接至Vcc。
上述工藝步驟比圖14(a-g)所示的更為復(fù)雜,溝道電容器的四邊開口的特點(diǎn),使其具有完全自我對準(zhǔn)的優(yōu)點(diǎn)。因此,硅片區(qū)域的利用可完全得到優(yōu)化。通過用圖示和文字描述的本發(fā)明的具體實施例,業(yè)內(nèi)人士都知道可以有其它修正與改變。例如,可在其它工藝步驟而不是在門電極氧化物的形成步驟中形成溝道電容器內(nèi)的絕緣層。工藝步驟的確切順序也可改變,以便簡化工藝。
圖(14)所示的存儲器單元的溝道電容器(1510)之頂端電極(1602)必須連接至一電壓,該電壓至少應(yīng)高于底部電極電壓的臨界電壓(Vt),以便讓絕緣層(1511)底部的區(qū)域?qū)?。類似地,圖(16)所示的存儲器單元的溝道電容器之頂端電極(1702)必須連接至一電壓,該電壓至少應(yīng)高于底部電極電壓的臨界電壓Vt。典型情況下,這些頂端電極(1602,1702)都連接至電源供電電壓Vcc。若在溝道電容器(1802)附近沉積擴(kuò)散層(1805)就可解除此限制,如圖18(a)內(nèi)截面圖所示。該擴(kuò)散層(1805)、字線晶體管(1606)的漏極以及頂端電極(1602)都摻雜相同的摻雜劑。因此,溝道電容器(1801)的底部電極總是處于導(dǎo)通狀態(tài),這樣就去除了對電極電壓的限制。圖18(b)內(nèi)的截面圖示出了裝置結(jié)構(gòu)的另一種變化,在此結(jié)構(gòu)中,晶體管(1811)取代場氧化物來隔離兩相鄰的溝道電容器(1821,1823)。此隔離晶體管(1811)的門電極(1813)連接至接地電壓Vss,以分離相鄰的溝道電容器(1821,1823)。因此晶體管(1811,1815)確定溝道電容器(1821,1823)而非場氧化物區(qū)域的兩邊緣,這有助于減小存儲器單元的尺寸。
在上述實例中,為了簡化起見,將存儲器單元的形狀繪制成90度角。實際上,存儲器單元通常會如同圖19所示的俯視存儲器單元結(jié)構(gòu)一樣繪制成多角度形狀。溝道電容器(1901)將放置在與接點(diǎn)(1903)成45度角的地方,字線(1907)與擴(kuò)散區(qū)域(1905)也放置成45度角。因為溝道電容器(1901)的面積由場氧化物與晶體管邊緣確定,因此其形狀并不一定是圖19內(nèi)所示出了實例的矩形形狀。
本發(fā)明的存儲器單元的字線晶體管(1402)具有與外圍電路和邏輯電路相同的特性,并且是在同一時間內(nèi)制造的。已有技術(shù)的DRAM的字線晶體管通常不同于邏輯晶體管。為了容納字線增壓電路導(dǎo)入的較高的字線電壓,已有技術(shù)的字線晶體管的門電極氧化物的厚度(Tox)要比邏輯晶體管的厚度大。為了減少漏電電流,已有技術(shù)的字線晶體管的臨界電壓(Vt)比較高。表1列出典型的0.35um DRAM技術(shù)的晶體管特性,在本實例內(nèi)除了為增加字線晶體管的Vt而加入遮蔽步驟以外,字線晶體管與邏輯晶體管的制造步驟完全相同。字線晶體管具有較高的Vt(表1內(nèi)的實例是1.1伏特),這樣可縮短最小溝道的長度(Lmin),在本實例中是0.35um,而沒有漏電的問題。邏輯晶體管具有較低的Vt(本實例是0.7伏特),但它的Lmin比較大。另一方面,典型的DRAM制造工藝生產(chǎn)的邏輯晶體管等效于0.5um工藝生產(chǎn)的邏輯晶體管,而不是等效于0.35um工藝生產(chǎn)的邏輯晶體管。換言之,DRAM工藝生產(chǎn)的邏輯晶體管的性能低于典型的邏輯技術(shù)生產(chǎn)的邏輯晶體管。一種在同一芯片上制造高性能邏輯晶體管和低漏電DRAM晶體管的方法是,使用復(fù)雜的工藝步驟來制造不同種類的晶體管。表2示出了制造這種復(fù)雜嵌入式存儲器的工藝的一個實例中的晶體管特性。該工藝含有高Vt及厚氧化物的字線、備厚氧化物及長溝道的高電壓晶體管和低Vt及薄氧化物的邏輯晶體管。這種工藝技術(shù)非常復(fù)雜,制造成本非常高。表1已有技術(shù)的DRAM的字線晶體管與邏輯晶體管的晶體管特性。
表2.已有技術(shù)的嵌入式DRAM的字線晶體管與邏輯晶體管的之晶體管特性。
因此,在本發(fā)明中揭不出一種在基材上支持的DRAM(動態(tài)隨機(jī)存取存儲器)單元陣列。DRAM單元陣列包含多個存儲器單元,每個單元都有一個選擇晶體管,其中每個選擇晶體管帶有一個選擇晶體管門電極。DRAM單元陣列還包含一個含有邏輯晶體管的外圍邏輯電路,其中每個邏輯晶體管帶有一個邏輯晶體管門電極。大體上選擇晶體管門電極與邏輯電路門電極具有相同的厚度,以及每個具有選擇晶體管臨界電壓的存儲器單元的選擇晶體管與每個具有邏輯晶體管臨界電壓的外圍邏輯電路的邏輯晶體管也具有相同厚度,其中選擇晶體管臨界電壓大體上與邏輯晶體管臨界電壓相同。在最佳實施例中,每個存儲器單元還含有溝道晶體管。在另一個最佳實施例中,DRAM單元陣列還包含由沉積在基材上的場氧化物層邊緣所確定及隔離的激活區(qū)域,其中每個溝道電容器都沉積在激活區(qū)域中并且用場氧化物層邊緣進(jìn)行自我對準(zhǔn)。在另一個最佳實施例中,DRAM單元陣列還包含由沉積在基材上的場氧化物層邊緣所確定的激活區(qū)域。每個溝道電容器都沉積在激活區(qū)域中,并且用場氧化物層邊緣以及選擇晶體管門電極的邊緣進(jìn)行自我對準(zhǔn)。在另一個最佳實施例中,DRAM單元陣列還包含連接至存儲器單元的錯誤碼檢查(ECC)與修正裝置,用來檢查和修正臨界錯誤探測修正時間內(nèi)的所有存儲器的讀取錯誤。
綜上所述,本發(fā)明揭示了一種制造具有選擇晶體管與外圍邏輯電路的DRAM(動態(tài)隨機(jī)存取存儲器)單元陣列的方法,其中的電路具有基材上支持的邏輯晶體管。該方法包含步驟(a)采用同時形成選擇晶體管的選擇晶體管門電極和各個外圍邏輯電路的邏輯電路門電極的門電極制作步驟,其中選擇晶體管門電極和邏輯電路門電極大體上具有相同的厚度;(b)采用在形成選擇晶體管與邏輯晶體管大體相同的嵌入步驟,其中選擇晶體管與邏輯晶體管具有大體相同的臨界電壓。在最佳實施例中,該方法還包含一個步驟(c)使用一個電容性晶體管溝道屏蔽罩的步驟就是在一個用場氧化物隔離開的區(qū)域內(nèi)使用一個電容性晶體管溝道屏蔽罩的步驟。電容性晶體管溝道屏蔽罩與場氧化物一起在由場氧化物確定邊緣的激活區(qū)域內(nèi)進(jìn)行自對準(zhǔn)式的刻蝕溝道。在另一個最佳實施例中,用電容性晶體管溝道屏蔽罩與場氧化物的步驟就是在用場氧化物將激活區(qū)域隔離成封閉區(qū)域內(nèi)用電容晶體管溝道屏蔽罩的步驟。這里用電容性晶體管溝道屏蔽罩來確定溝道電容器的一個邊緣,而溝道電容器的其它邊緣仍舊使用場氧化物自我對準(zhǔn),其中剩余邊緣的蝕刻邊緣仍是由場氧化物在激活區(qū)域內(nèi)確定出來的。在另一個最佳實施例中,用電容想晶體管溝道屏蔽罩與場氧化物的步驟就是在用場氧化物以及激活區(qū)域內(nèi)的門電極將激活區(qū)域隔離成封閉區(qū)域內(nèi)用電容晶體管溝道屏蔽罩的步驟。在另一個最佳實施例中,該方法還包含步驟(d)在蝕刻溝道電容器并且緊接著用復(fù)晶硅層覆蓋激活區(qū)域來填滿電容器之后,去除電容晶體管溝道屏蔽罩;以及(e)再次在上述步驟相反極性的地方使用電容晶體管溝道屏蔽罩,以蝕刻復(fù)晶層來確定一個溝道電容器用的接點(diǎn)開口。
依照上面的附圖和文字說明,本發(fā)明還揭示了一種在基材上制造DRAM(動態(tài)隨機(jī)存取存儲器)單元陣列的方法。該方法包含步驟(a)在具有由絕緣保護(hù)層覆蓋的聚硅門電極之基材上形成邏輯晶體管,其中絕緣保護(hù)層沉積于場氧化物層旁邊,其中確定出開口區(qū)域;以及(b)通過蝕刻開口區(qū)域(該區(qū)域具有由絕緣保護(hù)層與場氧化物層確定出來的溝道邊緣)來形成存儲器單元的溝道電容器。在另一個最佳實施例中,在具有聚硅門電極的基材上形成邏輯晶體管之步驟包含形成字線(WL)選擇晶體管的步驟,其中每個晶體管都帶有用WL選擇門電極氧化物層墊底的WL晶體管門電極,該氧化物層的厚度大體上與墊在邏輯晶體管聚硅門電極下的門電極氧化物層相等。在另一個最佳實施例中,該方法還包含一個步驟(c)將錯誤碼檢查(ECC)與修正裝置連接至存儲器單元,用于檢查與修正臨界錯誤探測與修正時間內(nèi)的所有存儲器讀取錯誤。在另一個最佳實施例中,該方法還包含一個步驟(d)在具有與邏輯晶體管漏極相同導(dǎo)電種類的溝道周圍形成擴(kuò)散層。在另一個最佳實施例中,該方法還包含步驟(e),在具有由絕緣保護(hù)層覆蓋的聚硅門電極之基材上形成邏輯晶體管;(f)將多個邏輯晶體管的門電極連接到接地電壓,以便確定出多個用來隔離兩個相鄰邏輯晶體管的絕緣晶體管,其中絕緣晶體管與相鄰邏輯晶體管的絕緣保護(hù)層確定出兩者之間的開口區(qū)域;以及(g)通過蝕刻開口區(qū)域(該區(qū)域具有由絕緣晶體管與相鄰邏輯晶體管的絕緣保護(hù)層確定出來的溝道邊緣)來形成存儲器單元的溝道電容器。
本發(fā)明的嵌入式技術(shù)使用高性能晶體管來支持邏輯電路以及存儲器電路,該電路性能相當(dāng)高,并且制造程序簡單。不過,由字線晶體管導(dǎo)致的漏電電流要高于已有技術(shù)的字線晶體管的漏電電流。因為薄型的門電極無法承受高電壓操作,所以我們無法使用字線增壓方式來增加儲存電荷。因此必須提供創(chuàng)新的設(shè)計來改善漏電電流與儲存電荷損失之容忍度,美國專利U.S.5,748,547號揭示了一種可以改善DRAM陣列噪聲信號比而不會增加裝置面積的方法。使用該方法后,存儲器裝置就可在不使用增壓的字線電壓下操作。該專利還揭示了一種耗電量較低并且不會讓外部用戶察覺的自我數(shù)據(jù)更新的方法,使用這種自我數(shù)據(jù)更新方法可增加內(nèi)部數(shù)據(jù)更新頻率,這樣我們就可容納較高的存儲器漏電電流,而不用改變到現(xiàn)有的存儲器規(guī)格。另一項重要的方法是使用錯誤修正碼(ECC)防護(hù),以改善對于不理想存儲器特性的容忍度。
圖20(a)示出了在大型DRAM存儲器儲器單元所需的典型數(shù)據(jù)更新時間的分配情況。就已有技術(shù)的存儲器裝置而言,在存儲器裝置內(nèi)數(shù)百萬個存儲器單元之間,最壞數(shù)位的數(shù)據(jù)更新時間Tmin決定了整個存儲器裝置的數(shù)據(jù)更新時間。最壞數(shù)位的數(shù)據(jù)更新時間(Tmin)通常含有比平均數(shù)據(jù)更新時間(Tav)還短的輪流時間,這是因為最壞數(shù)位總是由存儲器單元內(nèi)的缺陷結(jié)構(gòu)所引起。圖20(b)示出了帶有ECC保護(hù)電路的存儲器裝置的簡化方塊圖。在存儲器寫入操作期間,輸入的數(shù)據(jù)將由ECC奇偶樹(2005)處理以計算ECC奇偶數(shù)據(jù)。輸入數(shù)據(jù)將存入正常數(shù)據(jù)存儲器陣列(2001),而ECC奇偶數(shù)據(jù)則存入奇偶數(shù)據(jù)陣列(2003)。在讀取操作期間,會從存儲器陣列(2001,2003)讀取儲存的數(shù)據(jù)以及ECC奇偶數(shù)據(jù),并且送至ECC奇偶樹(2005)。在有數(shù)據(jù)毀損的情況下,ECC修正邏輯(2007)會找出問題并且修正錯誤,以便使輸入的數(shù)據(jù)是正確的。ECC的修正機(jī)制對于業(yè)界人士來說,是非常熟知的,但是因為它需要更大的面積,所以并未使用在低成本的DRAM上。本發(fā)明使用ECC防護(hù)將其當(dāng)成改善存儲器單元漏電電流容忍度的方法,當(dāng)存儲器裝置配備有ECC電路,就能修正大多數(shù)的單元錯誤。結(jié)果,存儲器裝置的數(shù)據(jù)更新時間就不再取決于存儲器內(nèi)的最壞數(shù)位,取而代之的是,該裝置會一直運(yùn)作到產(chǎn)生超過ECC機(jī)制所能修正的錯誤量為止。因此數(shù)據(jù)更新時間(Tecc)大于圖20(a)所示的Tmin。
根據(jù)上述新的設(shè)計方法,已經(jīng)成功制造出在DRAM存儲器單元內(nèi)使用高性能邏輯晶體管的實際存儲器裝置。
雖然本發(fā)明以現(xiàn)有的另一個最佳實施例來做說明,但是可以了解到不能將這里揭示的當(dāng)成是一種限制,在閱讀上文后,業(yè)界人士就知道可以有許多改變與修正。因此,可將本申請案的權(quán)利要求解釋成涵蓋在本發(fā)明原始精神與領(lǐng)域下的所有改變與修正。
權(quán)利要求
1.一種將2M個單數(shù)位存儲器單元組織為2N個模塊的方法,其中M是N乘I乘J的乘積,而N、I和J是正整數(shù),該方法包含步驟(a)將該2M個單數(shù)位存儲器單元分成N對,每對包含兩個對稱模塊,其中每個模塊包含{J(j)xI}個單數(shù)位存儲器單元,并且其中j=1、2、3、…、N,并且正整數(shù)I代表一個儲存數(shù)據(jù)的位長;(b)將每個模塊內(nèi)的單數(shù)位存儲器單元安排到J(j)xI二維陣列中,并且將每個I單存儲器單元連接到第一位線方向內(nèi)的第一級位線,以及每個J(j)單存儲器位上第一階字線,其中每個第一階字線與第一級位線會在該單數(shù)位存儲器單元之一上交叉;(c)將每個模塊內(nèi)的每個第一級位線連接至對應(yīng)的多模塊第一級位線,即多模塊位線i其中i=1、2、3、…I,其中多模塊第一級位線被安排在與第一位線方向不同的第二位線方向上,并且每個都連接到對應(yīng)的第一階讀出放大器i,其中i=1、2、3、…I;以及(d)用一個模塊選擇信號來激活一個該模塊內(nèi)(即模塊n,其中n為1到N的正整數(shù))的一個J(j)第一階字線,并且運(yùn)用I個讀出放大器來探測來自每個該模塊n以及該模塊n的相對應(yīng)的對稱模塊的第一階I位線的存儲器單元信號,以及讀取由此形成的數(shù)據(jù),從而使N模塊共享該I個讀出放大器。
2.一種包含組織為2N個模塊的2M個單數(shù)位存儲器單元的存儲器陣列單位,其中M是N乘I乘J的乘積,而N、I和J是正整數(shù),該存儲器陣列單位用N個第一級讀出放大器操作,該單位包含N對雙對稱模塊,其中每個模塊包含{J(j)xI}個單數(shù)位存儲器單元,并且其中j=1、2、3、…、N,并且正整數(shù)I代表一個儲存數(shù)據(jù)的位長;每個模塊包含一個J(j)xI二維陣列,并且其中每個I單存儲器單元沿著第一位線方向連接到第一級位線,以及用第一級字線連接的每個J(j)單存儲器位,其中每個第一級字線與該第一級位線會在該單數(shù)位存儲器單元之一上交叉;每個模塊內(nèi)的每個第一級位線連接至對應(yīng)的多模塊第一級位線,即多模塊位線i,其中i=1、2、3、…I,多模塊第一級位線配置再與該第一位線方向不同的第二位線方向上,并且每個都連接到對應(yīng)的第一級讀出放大器i,其中i=1、2、3、…I;以及一個用來激活一個模塊內(nèi)(即模塊n,其中n為從1到N的正整數(shù))的一個J(j)第一級字線的模塊選擇信號裝置,并且其中I讀出放大器會激活以探測來自每個模塊n以及模塊n的相對應(yīng)對稱模塊的第一級I位線的存儲器單元信號,以及讀取由此形成的數(shù)據(jù),通過該N模塊會共享I讀出放大器。
3.一種提供與多個第一級讀出放大器一起操作的半導(dǎo)體存儲器裝置,包含一個存儲器單元陣列,具有平行于第一方向的多個第一方向第一級位線;該存儲器單元陣列還包含多個與該第一方向第一級位線交叉的字線;該存儲器單元陣列還包含多個存儲器單元,其中每個存儲器單元耦合于一個第一方向第一級位線與一個用于儲存數(shù)據(jù)的字線之間;以及多個平行于不同于第一方向的方向[至少一個該不同方向]的多個不同方向第一級位線,其中每個不同方向第一級位線連接在多個第一方向第一級位線與一個該第一階讀出放大器之間。
4.如權(quán)利要求3所述的半導(dǎo)體存儲器裝置,還包含一個用來激活多個存儲器單元的存儲器單元選擇裝置,用于通過第一方向第一級位線將信號傳送至該第一階讀出放大器,并且不同方向第一級位線可探測儲存在這些存儲器單元內(nèi)的數(shù)據(jù)。
5.如權(quán)利要求3所述的半導(dǎo)體存儲器裝置,其中所述的用來安排所述的不同方向第一級位線的一個所述的不同方向與所述的用來安排所述的第一方向第一級位線的第一方向垂直。
6.如權(quán)利要求3所述的半導(dǎo)體存儲器裝置,其中所述的用來安排不同方向第一級位線的不同方向為用來安排多個第二方向第一級位線的第二方向,并且所述的第二方向不同于用來安排第一方向第一級位線的第一方向。
7.如權(quán)利要求3所述的半導(dǎo)體存儲器裝置,還包含連接在所述的第一方向第一級位線與不同方向第一級位線之間,用來切換并且激活該位線的位線開關(guān)。
8.一種用來使半導(dǎo)體存儲器裝置與多個第一級讀出放大器協(xié)同操作的方法,包含以平行于第一方向的方式安排多個第一方向第一級位線;安排多個與第一方向第一級位線交叉的字線;將一個存儲器單元耦合在每個第一方向第一級位線與一個用于儲存數(shù)據(jù)的字線之間;安排多個不同方向的第一級位線,每個都以平行于多個不同方向的方式配置,其中至少一個不同方向不同于該第一方向;以及在多個第一方向第一級位線與一個第一階讀出放大器之間連接每個不同方向第一級位線。
9.如權(quán)利要求8所述的配置半導(dǎo)體存儲器裝置的方法,還包含用一個用于激活多個存儲器單元的存儲器選擇裝置,通過第一方向第一級位線將信號傳送至該第一階讀出放大器,并且不同方向第一級位線可探測儲存在這些存儲器單元內(nèi)的數(shù)據(jù)。
10.如權(quán)利要求8所述的配置半導(dǎo)體存儲器裝置的方法,其中設(shè)定一個用來安排不同方向第一級位線的不同方向,使其與用來安排第一方向第一級位線的第一方向相互垂直。
11.如權(quán)利要求8所述的配置半導(dǎo)體存儲器裝置的方法,其中將用來于安排不同方向第一級位線的不同方向設(shè)定為用來安排多個第二方向第一級位線的第二方向,并且該第二方向與用安排第一方向第一級位線的第一方向不同。
12.如權(quán)利要求3所述的設(shè)定該半導(dǎo)體存儲器裝置的方法,還包含相互連接在第一方向第一級位線與不同方向第一階位之間用來有選擇地轉(zhuǎn)換和激活該位線的位線開關(guān)。
13.一種提供與多個存儲器單元協(xié)同操作的半導(dǎo)體存儲器裝置,其中每個單元都耦合于位線與字線之間來構(gòu)成一個存儲器陣列,該存儲器裝置包含一個存儲器陣列輸入/輸出控制器,包含一個暫時儲存裝置,該裝置用來暫時存放輸入/輸出控制器所處理的最新存儲器輸出的數(shù)據(jù)內(nèi)容;該輸入/輸出控制器還包含一個更新裝置,該裝置利用在其中存放一個更新的數(shù)據(jù)來管理該暫時儲存裝置的更新,通過利用儲存在該暫時儲存裝置內(nèi)已更新的數(shù)據(jù)內(nèi)容,消除緊接在存儲器存取操作之后進(jìn)行更新該存儲器單元的數(shù)據(jù)的需求。
14.如權(quán)利要求13所述的半導(dǎo)體存儲器裝置,其中所述的暫時儲存裝置還包含一個存儲器,該存儲器用來暫時儲存所述儲存器中的數(shù)據(jù)內(nèi)容所附帶的存儲器地址;所述的輸入/輸出控制器還包含一個地址比較裝置,用來將存儲器存取地址與所述的儲存器在該暫時儲存裝置內(nèi)所附帶的存儲器位置相比較;以及所述的輸入/輸出控制器還包含一個輸出控制裝置,在所述的存儲器存取地址與儲存器于所述的暫時數(shù)據(jù)儲存裝置內(nèi)附帶動存儲器地址相符時提供一個來自該暫時儲存裝置的輸出信號,從而可以用較低的耗電量實現(xiàn)較快的存儲器存取。
15.如權(quán)利要求14所述的半導(dǎo)體存儲器裝置,其中當(dāng)存儲器存取地址與所附帶的存儲器地址不同時,該更新裝置進(jìn)一步利用存放的已更新數(shù)據(jù)內(nèi)容以及此處已更新的所附的存儲器地址來更新該暫時儲存裝置,藉此將已更新數(shù)據(jù)內(nèi)容存放在該暫時儲存裝置內(nèi)。
16.如權(quán)利要求13所述的半導(dǎo)體存儲器裝置,其中所述的輸入/輸出控制器還包含一個數(shù)據(jù)更新裝置,用來在該存儲器存取位置與所附帶的存儲器地址比較起來不相符時,在該存儲器存取操作期間依照所附帶的存儲器地址,將存放于該暫時儲存裝置內(nèi)的數(shù)據(jù)內(nèi)容寫回該存儲器單元。
17.一種用來與多個第一階讀出放大器協(xié)同操作的半導(dǎo)體存儲器裝置,包含一個存儲器單元陣列,具有平行于第一方向的多個第一方向第一級位線;所述的存儲器單元陣列還包含多個與第一方向第一級位線交叉的字線;所述的存儲器單元陣列還包含多個存儲器單元,其中每個存儲器單元均耦合于一個第一方向第一級位線與一個用來儲存數(shù)據(jù)的字線之間;平行于多個不同于第一方向的方向的多個不同方向的第一級位線,其中每個不同方向第一級位線連接在多個第一方向第一級位線與一個該第一級讀出放大器之間;一個存儲器陣列輸入/輸出控制器,包含一個暫時儲存裝置,該裝置用來暫時存放輸入/輸出控制器所處理的最新存儲器輸出的數(shù)據(jù)內(nèi)容與所附帶的存儲器地址;所述的輸入/輸出控制器還包含一個地址比較裝置,用來將存儲器存取地址與該儲存在該暫時儲存裝置內(nèi)所附帶的存儲器位置相比較;以及所述的輸入/輸出控制器還包含一個更新裝置,當(dāng)該存儲器存取地址與所附帶的存儲器地址不同時,該更新裝置會利用存放的已更新數(shù)據(jù)內(nèi)容以及此處已更新的隨附存儲器地址來更新該暫時儲存裝置,通過利用儲存在該暫時儲存裝置內(nèi)已更新的數(shù)據(jù)內(nèi)容,消除緊接在存儲器存取之后的更換該存儲器單元的需求。
18.如權(quán)利要求17所述的半導(dǎo)體存儲器裝置,其中所述的輸入/輸出控制器還包含一個數(shù)據(jù)更新裝置,用來在該存儲器存取位置與所附帶的存儲器地址比較起來不相符時,在該存儲器存取操作期間依照所附的存儲器地址,將存放于該暫時儲存裝置內(nèi)的數(shù)據(jù)內(nèi)容寫回該存儲器單元。
19.一種制造具有選擇晶體管與外圍邏輯電路的DRAM(動態(tài)隨機(jī)存取存儲器)單元陣列的方法,其中的電路帶有基材上支撐的邏輯晶體管,該方法包含采用一個門電極形成工藝同時形成一個選擇晶體管的選擇晶體管門電極,并為每個外圍邏輯電路形成一個邏輯電路門電極,其中選擇晶體管門電極和邏輯電路門電極大體上具有相同的厚度;以及采用在形成選擇晶體管與邏輯晶體管時基本相同的嵌入工藝,其中選擇晶體管與邏輯晶體管具有大體上相同的臨界電壓。
20.如權(quán)利要求19所述的制造所述的DRAM單元陣列及其該外圍邏輯電路的方法,還包含采用一個電容性晶體管溝道屏蔽罩,為所述的存儲器單元陣列蝕刻多個溝道電容器。
21.如權(quán)利要求20所述的制造所述的DRAM單元陣列及其外圍邏輯電路的方法,其中所述的采用電容性晶體管溝道屏蔽罩的步驟就是在用場氧化物隔離出來的激活區(qū)域內(nèi)采用電容性晶體管溝道屏蔽罩的步驟,其中所述的電容性晶體管溝道屏蔽罩與場氧化物一起使得在由場氧化物確定出蝕刻邊緣的激活區(qū)域內(nèi)用自我對準(zhǔn)方式蝕刻該溝道。
22.如權(quán)利要求20所述的制造所述的DRAM單元陣列及其外圍邏輯電路的方法,其中所述的采用電容性晶體管溝道屏蔽罩與場氧化物協(xié)同作用的步驟就是在用該場氧化物將激活區(qū)域隔離成的封閉區(qū)域內(nèi)采用電容性晶體管溝道屏蔽罩的步驟,其中利用該電容晶體管溝道屏蔽罩來確定該溝道電容器的一個邊緣,而溝道電容器的其它邊緣仍利用場氧化物自我對準(zhǔn),其余邊緣的蝕刻仍舊是由場氧化物在激活區(qū)域內(nèi)確定出來的。
23.如權(quán)利要求20所述的制造所述的DRAM單元陣列及其外圍邏輯電路的方法,其中所述的采用電容性晶體管溝道屏蔽罩與場氧化物協(xié)同作用的步驟就是在用該場氧化物和激活區(qū)域內(nèi)的門電極將激活區(qū)域隔離成的封閉區(qū)域內(nèi)采用電容性晶體管溝道屏蔽罩的步驟,其中利用該電容性晶體管溝道屏蔽罩來確定該溝道電容器的一個邊緣,而該溝道電容器的其它邊緣仍舊用場氧化物和門電極自我對準(zhǔn),其余邊緣的蝕刻仍然是由場氧化物和門電極在激活區(qū)域內(nèi)確定出來的。
24.如權(quán)利要求20所述的制造所述的DRAM單元陣列及其外圍邏輯電路的方法,還包含在蝕刻完所述的溝道電容器并且接著用復(fù)晶硅層覆蓋激活區(qū)域來填滿該電容器溝道之后,去掉所述的電容性晶體管溝道屏蔽罩;以及再次在與該權(quán)利要求第2項之步驟相反極性的地方采用所述的電容性晶體管溝道屏蔽罩,以蝕刻出復(fù)晶層來確定一個溝道電容器用的接點(diǎn)開口。
25.一種在基材上制造DRAM(動態(tài)隨機(jī)存取存儲器)單元陣列的方法,包含在所述的具有由絕緣保護(hù)層覆蓋的聚硅門電極的基材上形成邏輯晶體管,其中所述的絕緣保護(hù)層位于場氧化物層旁邊,在此之間確定出開口區(qū)域;以及通過蝕刻所述的開口區(qū)域(該區(qū)域具有由該絕緣保護(hù)層與該場氧化物層確定出來的該溝道邊緣)來形成所述的存儲器單元的溝道電容器。
26.如權(quán)利要求25所述的制造所述的DRAM單元陣列的方法,其中所述的在具有聚硅門電極的該基材上形成邏輯晶體管的步驟包含一個形成字線(WL)選擇晶體管的步驟,其中每個晶體管都具有一個用WL選擇門電極氧化物層墊底的WL晶體管門電極,該氧化物層的厚度大體上與墊在該邏輯晶體管的該聚硅門電極下的門電極氧化物層相等。
27.如權(quán)利要求26所述的制造所述的DRAM單元陣列的方法,還包含將錯誤碼檢查(ECC)與修正裝置連接至該存儲器單元,用來檢查與修正臨界錯誤探測與修正時間內(nèi)的所有存儲器的讀取錯誤。
28.如權(quán)利要求25所述的制造所述的DRAM單元陣列的方法,還包含在具有與邏輯晶體管漏極相同導(dǎo)電類型的溝道周圍形成一個擴(kuò)散層。
29.一種在基材上制造DRAM單元陣列的方法,包含在該具有由絕緣保護(hù)層覆蓋的聚硅門電極之基材上形成邏輯晶體管;將多個該邏輯晶體管的門電極連接到接地電壓,從而確定出多個用來隔離兩相鄰邏輯晶體管的絕緣晶體管,其中該絕緣晶體管與該相鄰邏輯晶體管的該絕緣保護(hù)層確定出兩者之間的開口區(qū)域;以及通過蝕刻該開口區(qū)域(該區(qū)域具有由絕緣晶體管與相鄰邏輯晶體管的絕緣保護(hù)層確定出來的溝道邊緣)的方法來形成存儲器單元的溝道電容器。
30.一種在基材上支持的DRAM(動態(tài)隨機(jī)存取存儲器)單元陣列,包含多個存儲器單元,每個單元都有一個選擇晶體管,其中每個該選擇晶體管具有一個選擇晶體管門電極;一個具有邏輯晶體管的外圍邏輯電路,其中每個該邏輯晶體管具有一個邏輯晶體管門電極;所述的選擇晶體管門電極與邏輯電路門電極具有基本相同的厚度;以及每個具有選擇晶體管臨界電壓的存儲器單元的該選擇晶體管與每個具有邏輯晶體管臨界電壓的外圍邏輯電路的邏輯晶體管也具有基本相同的厚度,其中選擇晶體管臨界電壓基本上與邏輯晶體管臨界電壓相等。
31.如權(quán)利要求30所述的DRAM單元陣列,其中每個存儲器單元還含有一個溝道晶體管。
32.如權(quán)利要求31所述的DRAM單元陣列,還包含一個由位于基材上的場氧化物層邊緣所確定與隔離的激活區(qū)域,其中每個溝道電容器都位于在激活區(qū)域中并且用場氧化物層的邊緣進(jìn)行自我對準(zhǔn)。
33.如權(quán)利要求31所述的DRAM單元陣列,還包含一個由位于基材上的場氧化物層邊緣所確定和隔離的激活區(qū)域,其中每個溝道電容器都位于激活區(qū)域中并且用場氧化物層的邊緣和選擇晶體管門電極的邊緣來進(jìn)行自我對準(zhǔn)。
34.如權(quán)利要求30所述的存儲器單元陣列,還包含將錯誤碼檢查(ECC)與修正裝置連接至存儲器單元,用來檢查與修正臨界錯誤探測與修正時間內(nèi)的所有存儲器的讀取錯誤。
35.一種可用來與多個單元數(shù)據(jù)更新讀出放大器(SA)協(xié)同操作的半導(dǎo)體存儲器裝置,包含一個存儲器單元陣列,具有以平行于第一方向的方式的多個第一方向第一級位線;所述的存儲器單元陣列還包含多個與第一方向第一級位線相交叉的字線;所述的存儲器單元陣列還包含多個存儲器單元,每個存儲器單元均耦合于一個第一方向第一級位線與一個用來儲存數(shù)據(jù)的字線之間;以沿著多個不同于第一方向的方向的多個不同方向第一級位線,其中每個第一方向第一級位線直接或通過不同方向第一級位連接到一個單元數(shù)據(jù)更新讀出放大器(SA);一個用來產(chǎn)生激活信號來激活字線的譯碼器,其中該譯碼器還進(jìn)一步包含多個漏極選擇線,用來于接收多個相互排斥的漏極選擇信號之一;所述的譯碼器還包含多個門電極選擇線,其作用是接收多個相互排斥的門電極選擇信號;所述的譯碼器還包含多個晶體管,其中每個晶體管都包含一個對應(yīng)地連接至多個漏極輸入線之一的漏極,用來接收形成的相互排斥的漏極選擇信號;所述的每個晶體管都還包含一個對應(yīng)連接至多個門電極輸入線之一的門電極,用來接收形成的該相互排斥的門電極選擇信號;以及所述的每一個晶體管都還包含一個源極,該源極連接至一個輸出信號線,用來提供激活信號給字線,該字線的通斷取決于相互排斥漏極選擇信號和相互排斥的門電極選擇信號的狀態(tài)。
36.如權(quán)利要求35所述的半導(dǎo)體存儲器裝置,其中所述的每個存儲器單元包含一個儲存晶體管,該晶體管通過用來選擇性激活存儲器單元的轉(zhuǎn)換裝置連接至字線與第一階第一方向位線上,所述的儲存晶體管還包含一個門電極,被偏置到電源供電電壓,被當(dāng)成儲存二進(jìn)制數(shù)位用的電容器使用。
37.一種提供激活信號的譯碼器,包含M個漏極選擇線,其作用是接收M個相互排斥漏極選擇信號之一,其中M是正整數(shù);N個門電極選擇線,其作用是接收N相互排斥門電極選擇信號之一,其中N是正整數(shù);L個晶體管,其中L是大小等于M與N乘積的正整數(shù),并且每個晶體管都包含一個對應(yīng)連接至該M個漏極選擇輸入線之一的漏極,用來接收在此形成的M個相互排斥漏極選擇信號之一;所述的每個晶體管都還包含一個對應(yīng)連接至該N個門電極輸入線之一的門電極,用來接收因此形成的N個相互排斥的門電極選擇信號之一;以及所述的每一個晶體管都還包含一個源極,該源極連接至一個輸出信號線,用來提供激活信號給字線之一,該字線的通斷取決于相互排斥M漏極選擇信號以及相互排斥的N門電極選擇信號的狀態(tài)。
38.如權(quán)利要求37所述的譯碼器,其中所述的晶體管為增強(qiáng)型晶體管。
39.如權(quán)利要求37所述的譯碼器,其中所述的晶體管為耗盡型晶體管。
40.如權(quán)利要求39所述的譯碼器,其中所述的控制選擇裝置連接至次臨界防漏電裝置,用來提供次臨界負(fù)電壓,以避免輸出裝置部分地被激活,因而造成次臨界漏電電流傳送出去。
41.一種耦合至字線與位線的動態(tài)隨機(jī)存取存儲器(DRAM),所述的DRAM存儲器單元包含一個選擇晶體管,該晶體管包含連接至位線的漏極和連接至字線的門電極;以及一個儲存晶體管,該晶體管包含一個連接至選擇晶體管源極的漏極和連接至電源供電電壓Vcc的門電極,該儲存晶體管被當(dāng)成儲存二進(jìn)制數(shù)位用的電容器。
42.一種耦合至字線與位線的存儲器單元,所述的存儲器單元包含一個儲存晶體管,該晶體管通過用來選擇性激活存儲器單元的選擇裝置連接至字線與位線,所述的儲存晶體管還包含一個門電極,并且被偏置到電源供電電壓,被當(dāng)成儲存二進(jìn)制數(shù)位的電容器使用。
43.如權(quán)利要求42所述的存儲器,還包含一個連接至位線和字線的選擇晶體管;以及所述的儲存晶體管包含一個連接至選擇晶體管的用來接收在此形成的激活信號的選擇晶體管。
44.一種在基材上制造存儲器單元的方法,包含采用一個用來蝕刻溝道電容器的電容性晶體管屏蔽罩;以及執(zhí)行一系列用來在所述的基材上制造邏輯電路的工藝步驟。
45.如權(quán)利要求44所述的制造存儲器單元之方法,其中所述的采用電容晶體管溝道屏蔽罩的步驟就是在用場氧化物隔離出來的激活區(qū)域內(nèi)采用電容晶體管溝道屏蔽罩的步驟,其中電容性晶體管溝道屏蔽罩與場氧化物協(xié)同造作,以便在由場氧化物確定出蝕刻邊緣的激活區(qū)域內(nèi)用自我對準(zhǔn)方式蝕刻該溝道。
46.如權(quán)利要求45所述的制造存儲器單元的方法,其中所述的采用電容晶體管溝道屏蔽罩與該場氧化物協(xié)同操作的步驟就是在用場氧化物將激活區(qū)域隔離成封閉區(qū)域內(nèi)采用電容性晶體管溝道屏蔽罩的步驟,其中利用電容性晶體管溝道屏蔽罩來確定溝道電容器的一個邊緣,而溝道電容器的其它邊緣仍舊用場氧化物自我對準(zhǔn),其余邊緣的蝕刻仍是由場氧化物在激活區(qū)域內(nèi)確定出來的。
47.如權(quán)利要求45所述的制造存儲器單元的方法,其中所述的采用電容晶體管溝道屏蔽罩與該場氧化物協(xié)同操作合作的步驟就是在用該場氧化物和激活區(qū)域內(nèi)的門電極將激活區(qū)域隔離成的封閉區(qū)域內(nèi)采用電容晶體管溝道屏蔽罩的步驟,其中利用電容性晶體管溝道屏蔽罩來確定溝道電容器的一個邊緣,而該溝道電容器的其它邊緣仍舊使用該場氧化物和該門電極自我對準(zhǔn),其余邊緣的蝕刻仍是由場氧化物在激活區(qū)域內(nèi)確定出來的。
48.如權(quán)利要求第47所述的制造存儲器單元的方法,還包含在蝕刻該溝道電容器并且接著用復(fù)晶硅層覆蓋所述的激活區(qū)域來填滿電容器溝道之后,去掉所述的電容性晶體管溝道屏蔽罩;以及再次在與該權(quán)利要求11所述的步驟相反極性的地方采用電容性晶體管溝道屏蔽罩,以蝕刻該復(fù)晶層來確定一個溝道電容器用的接點(diǎn)開口。
49.一種配置半導(dǎo)體存儲器裝置使其與多個單元數(shù)據(jù)更新讀出放大器(SA)協(xié)同操作的方法,包含以平行于第一方向的方式安排多個第一方向第一級位線;安排多個與所述的第一方向第一級位線相互交叉的字線;將一個存儲器單元耦合在每個第一方向第一級位線與一個用來儲存數(shù)據(jù)的字線之間;沿著多個不同方向安排多個不同方向第一級位線,其中至少一個不同方向不同于第一方向;將每個第一方向第一級位線直接或通過不同方向第一級位線連接至一個單元數(shù)據(jù)更新讀出放大器(SA);將每個字線連接到一個譯碼器,用來接收在此形成的被激活信號以激活一個字線;用多個晶體管來形成所述的譯碼器,每個晶體管都包含一個漏極、一個門電極和一個源極;將漏極選擇信號線連接至每個晶體管的漏極,并將其門電極選擇線連接至每個晶體管的門電極;采用每個漏極選擇線來接收多個相互排斥的漏極選擇信號之一,并采用每個門電極選擇線來接收多個相互排斥的門電極選擇信號之一;以及在每個晶體管的源極產(chǎn)生一個輸出信號,該源極取決于相互排斥的漏極選擇信號和相互排斥的門電極選擇信號的狀態(tài),并將被激活信號提供給每個字線。
全文摘要
本發(fā)明公開的一種動態(tài)隨機(jī)存取存儲器采用多維位線結(jié)構(gòu)解決了長期存在的存儲器器件分布間隔過密問題。譯碼器設(shè)計方面的改進(jìn)進(jìn)一步減小了這種存儲器裝置的總面積。本發(fā)明還公開了一種新的存儲器存取方法,這種方法能夠使外部用戶完全察覺不到存儲器內(nèi)部進(jìn)行的數(shù)據(jù)更新操作。通過使用這種存儲器結(jié)構(gòu),可在不降低存儲器密度的前提下制造出性能較高的DRAM。而且存儲器對系統(tǒng)支持的要求也被大大簡化。
文檔編號G11C11/00GK1468436SQ00819827
公開日2004年1月14日 申請日期2000年8月22日 優(yōu)先權(quán)日2000年8月22日
發(fā)明者蕭正杰 申請人:蕭正杰