專利名稱：時鐘發(fā)生電路以及包含這種時鐘發(fā)生電路的再生音頻信號的集成電路的制作方法
技術(shù)領域：
本發(fā)明涉及一種時鐘發(fā)生電路。
本發(fā)明還涉及包含這種時鐘發(fā)生電路的用于再生音頻信號的集成電路。
在許多電子電路中，特別是那些利用數(shù)字電子裝置和計算機的電路中，需要產(chǎn)生具有多個不同頻率的時鐘信號。這類問題在光記錄系統(tǒng)中尤為突出，在將輸入信號轉(zhuǎn)換成寫信號的過程中，不同步驟之間必須相互同步。所述過程一般包含如下步驟用糾錯碼、如交織Reed-Solomon碼對輸入信號進行編碼；對信號進行信道編碼，以便得到通道碼，例如EFM調(diào)制；產(chǎn)生寫信號，以達到將所述信道編碼的信號盡可能精確地寫在記錄載體上。為此，采用寫策略發(fā)生器，它一般需要頻率大大高于用作信道編碼器的時鐘的頻率的時鐘信號。例如在未預公開的專利申請PHN 17747中描述了這種寫策略發(fā)生器。通常，采用外部鎖相環(huán)為寫策略發(fā)生器生成時鐘頻率。已經(jīng)發(fā)現(xiàn)，有必要為所述PLL生成具有與參考時鐘相同的頻率和相位的時鐘信號，但其占空度為50％，與參考時鐘的占空度無關。
本發(fā)明的一個目的是提供一種時鐘發(fā)生電路，它產(chǎn)生的輸出時鐘的頻率和相位與參考時鐘相同，但占空度為50％，與參考時鐘的占空度無關。因此，本發(fā)明的時鐘發(fā)生電路包括用于接收輸入時鐘信號的輸入端；用于產(chǎn)生第一中間時鐘信號的分頻器；用于組合輸入時鐘信號和中間時鐘信號的第一邏輯單元；時鐘雙穩(wěn)態(tài)單元，它具有與第一邏輯單元的輸出端相連的時鐘輸入端以及數(shù)據(jù)輸入端和數(shù)據(jù)輸出端；
第二邏輯單元，它具有用于接收同步信號的選擇輸入端，該同步信號控制在反饋模式與復位模式之間進行選擇，在反饋模式中，第二邏輯單元將數(shù)據(jù)輸入端邏輯反相地耦合到數(shù)據(jù)輸出端，在復位模式中，第二邏輯單元將數(shù)據(jù)輸入端耦合到具有用于接收參考時鐘信號的輸入端的同步模塊；耦合到數(shù)據(jù)輸出端的用于提供輸出時鐘信號的輸出端。
在所述反饋模式中，時鐘雙穩(wěn)態(tài)單元的輸入端在邏輯反相的意義上耦合到它的數(shù)據(jù)輸出端。因此，所述時鐘雙穩(wěn)態(tài)單元、如觸發(fā)器產(chǎn)生的輸出信號的頻率是中間時鐘信號的頻率的一半，但占空度為50％。但是，在復位模式中，時鐘雙穩(wěn)態(tài)單元通過第二邏輯單元接收復位值，使時鐘發(fā)生電路可以將輸出時鐘信號與參考時鐘信號同步。
EP 551 969 A2描述了一種時鐘發(fā)生電路，其中，主時鐘被同步狀態(tài)機除以奇數(shù)的整數(shù)值。隨后，通過組合同步狀態(tài)機的輸出信號和主時鐘信號，產(chǎn)生占空度為50％的輸出時鐘。沒有公開用于使輸出時鐘的上升沿與具有與輸出時鐘相同的頻率的輸入時鐘的上升沿同步的裝置。
EP 440 357 A2描述了一種時鐘發(fā)生電路，該電路從輸入時鐘信號產(chǎn)生多個具有與輸入時鐘信號不同相位關系的時鐘信號。選擇這多個時鐘信號中與輸入時鐘信號的相位最相近的一個。盡管輸出時鐘信號具有基本上與輸入時鐘信號相同的頻率和相位，但是，其中并未實現(xiàn)的是，輸出時鐘具有與輸入時鐘的占空度無關的50％的占空度。
US 5 999 026描述了一種再同步裝置，它使二進制信號與具有相對較高頻率的時鐘重新同步。該裝置包含再同步模塊，其中，輸出端通過第一和第二觸發(fā)器耦合到接收二進制信號的輸入端，在這兩個觸發(fā)器中，第一個被定時在時鐘的下降沿，而另一個被定時在時鐘的上升沿。第一觸發(fā)器可通過復用器被旁路。這種裝置未實現(xiàn)產(chǎn)生的輸出時鐘信號具有與參考時鐘信號相同的頻率和相位，但是具有與所述參考時鐘信號的占空度無關的50％的占空度。
在一個實施例中，時鐘發(fā)生電路的特征在于，所述同步模塊包括第三邏輯單元；第一額外時鐘雙穩(wěn)態(tài)單元，它的數(shù)據(jù)輸入端耦合到第三邏輯單元的輸出端；第二額外時鐘雙穩(wěn)態(tài)單元，它的數(shù)據(jù)輸入端耦合到第一額外時鐘雙穩(wěn)態(tài)單元的數(shù)據(jù)輸出端；以及第三額外時鐘雙穩(wěn)態(tài)單元，它的數(shù)據(jù)輸入端耦合到第二額外時鐘雙穩(wěn)態(tài)單元的數(shù)據(jù)輸出端，所述第三邏輯單元具有用來接收代表同步過程開始的信號的第一輸入端；耦合到第一額外時鐘雙穩(wěn)態(tài)單元的數(shù)據(jù)輸出端的第二輸入端；以及耦合到第二額外時鐘雙穩(wěn)態(tài)單元、用來停止同步過程的第三輸入端，所述用于接收參考時鐘信號的輸入端被耦合到第二額外時鐘雙穩(wěn)態(tài)單元的時鐘輸入端。
本發(fā)明的時鐘發(fā)生電路的實施例的特征在于，第一邏輯單元包括額外的負觸發(fā)雙穩(wěn)態(tài)單元和邏輯門，其中，輸入時鐘信號用作額外的負觸發(fā)雙穩(wěn)態(tài)單元的時鐘信號，而邏輯門通過額外的負觸發(fā)雙穩(wěn)態(tài)單元接收中間時鐘信號作為第一輸入信號，接收輸入時鐘信號作為第二輸入信號。負觸發(fā)雙穩(wěn)態(tài)單元和邏輯門的組合確保了產(chǎn)生的輸出信號與中間時鐘信號的少量延遲無關。因此，中間時鐘信號不需要均衡。
參考附圖描述本發(fā)明的這些及其它方面。圖中

圖1表示把信息寫到信息載體和/或從信息載體讀出信息的裝置的框圖；圖2表示包含在圖1的裝置中的時鐘發(fā)生器；圖3更詳細地表示圖2的時鐘發(fā)生器的第一部分；圖4更詳細地表示圖2的時鐘發(fā)生器的第二部分，而第一部分僅作一般表示；圖5更詳細地表示第二部分的第一模塊；圖6表示所述模塊的另一實施例；
圖7更詳細地表示第二部分的第二模塊；圖8更詳細地表示第二部分的第三模塊；圖9表示第三模塊的一部分的第一實施例；圖10表示第三模塊的一部分的第二實施例；圖11表示在時鐘發(fā)生器中出現(xiàn)的一些信號。
圖1表示把信息寫到信息載體1和/或從信息載體1讀出信息的裝置的框圖。該裝置包含讀/寫頭2，用于再生在信息載體1上的軌跡中以物理可檢測圖案表示的讀信號Sread，和/或用于以信息載體上軌跡中的物理可檢測圖案的形式存儲寫信號Swrite。在所示實施例中，信息載體是盤狀的，信息以光學可檢測圖案的方式儲存在記錄載體上。例如，光圖案被存儲在諸如GeSbTe或AgInSbTe的相變媒體中。根據(jù)本發(fā)明的裝置還包含傳動裝置，用來實現(xiàn)信息載體1和讀/寫頭2之間的相對移動。傳動裝置包括用來轉(zhuǎn)動信息載體的主軸電動機3和用來在徑向上移動讀出頭的徑向傳動裝置4。例如，徑向傳動裝置可以包括滑桿或擺臂，用來徑向移動讀出頭。另外，讀出頭2可能包含精細定位裝置，比如用來移動構(gòu)成讀/寫頭的一部分的光學系統(tǒng)中的透鏡或反射鏡的致動器。所述讀/寫頭2包含光學檢測器，它生成檢測信號Sdet。信號處理器5從這些信號中產(chǎn)生擺動信號Swobble和伺服信號Sservo。所述擺動信號Swobble經(jīng)由模/數(shù)(A/D)轉(zhuǎn)換器6提供給擺動處理器7。所述伺服信號Sservo提供給伺服單元8，該單元包含控制激光功率的第一伺服模塊8.1、控制讀/寫頭掃描的徑向位置的第二伺服單元8.2以及用于軸向控制、即維持讀/寫頭2掃描信息載體1的掃描點9對準焦點的第三伺服模塊8.3。為了控制讀/寫頭4掃描的徑向位置，第二伺服模塊8.2向徑向傳動裝置提供伺服控制信號SCrad。第二伺服模塊8.2可根據(jù)從檢測信號Sdet導出的伺服信號Sservo估算徑向位置。但是，徑向位置也可以另外或額外地根據(jù)通過測量電動機位置獲得的測量信號來估算，所述電動機控制讀/寫頭2的徑向位置。這種測量信號例如用霍爾元件來獲取。第三伺服模塊通過軸向控制信號SCax控制軸向位置。根據(jù)本發(fā)明的裝置可以具有讀模式、寫模式或兩者。在讀模式中，信號處理器5經(jīng)由A/D轉(zhuǎn)換器11向位檢測器和解調(diào)器12提供讀信號Sread。解調(diào)后的信號被提供給糾錯單元13，最終把糾錯后的信號Sout提供給輸出總線15、即串行總線或IEC958總線。所述位檢測器和解調(diào)器12也給電動機控制器14提供控制信號，以便控制從信息載體1中讀出信息的速度。在裝置的寫模式中，從總線15接收輸入信號Sin。接著輸入信號Sin被例如CIRC-編碼器16用糾錯碼進行編碼并且被信道編碼器10進行信道編碼，并提供給寫策略發(fā)生器18，從而生成寫信號Swrite。寫策略發(fā)生器18受控于第一伺服模塊8.1產(chǎn)生的伺服控制信號Plaser。所示裝置也包含CDtext解碼器/編碼器19以及編碼控制器20，借助于此，可以把CDtext包含在寫入信息載體1中的信號的子碼中。擺動處理器7向信道編碼器10提供時鐘信號，使得在信息載體1上寫入信息的速度對應于信息載體1的線速度。圖1中所示的裝置還包含微處理器21，它使伺服單元8可以執(zhí)行高級控制。例如，微處理器21可以控制用于徑向和軸向控制的啟動過程以及用于控制激光功率的校準過程。圖1所示的裝置包含時鐘發(fā)生器30，它從模擬單元25接收輸入信號CLin。所述時鐘發(fā)生器向信道編碼器10提供第一時鐘信號CLout1。該時鐘信號CLout1不需要必定具有50％的占空度。時鐘發(fā)生器30也向外部PLL提供時鐘信號CLout2，該PLL為寫策略發(fā)生器18生成時鐘頻率CLwr。如圖1所示，鎖相環(huán)26包括用于接收輸入時鐘信號CLout2的反相緩沖器26.1、相位檢測器26.2、低通濾波器26.3、可控振蕩器26.4以及起分頻器作用的遞減計數(shù)單元26.5。一方面，遞減計數(shù)單元26.5被控制信號Rcoun復位，該信號由信道編碼器10生成，并且與信號CLout1的正向沿對齊。另一方面，PLL 26的反相緩沖器26.1要求PLL被鎖定在時鐘信號CLout2的反向沿。這就需要時鐘頻率CLout2具有50％的占空度。
如圖2所示，時鐘發(fā)生器30從模擬單元25接收輸入信號CLin，該模擬單元包含第一和第二時鐘輸入端25a、25b，用于接收來自晶體振蕩器(未示出)的源時鐘信號CRIN；以及選擇輸入端25c，用于接收選擇信號CLse1。第一時鐘輸入端25a經(jīng)由倍頻器26耦合到復用器27的第一數(shù)據(jù)輸入端27a。第二時鐘輸入端25b直接耦合到所述復用器27的第二數(shù)據(jù)輸入端27b。選擇輸入端25c耦合到該復用器27的選擇輸入端27c。復用器27的輸出信號CLin形成了時鐘發(fā)生器30的輸入時鐘信號。時鐘發(fā)生器30包括第一31到第六模塊36。模塊31-36包含可編程的分頻器和復用器，用來選擇合適的時鐘信號頻率。第一模塊31提供時鐘信號CLout1和CLout2。其它模塊32-36提供時鐘信號CLn，…，CLn+4。
圖3表示第一模塊31的一部分，該部分從在輸入端35收到的輸入時鐘信號CLin產(chǎn)生時鐘信號CLout1。該時鐘信號CLout1的頻率比輸入時鐘CLin的頻率低了整數(shù)分割因數(shù)D的倍數(shù)。為此，可編程分頻器36耦合到輸入端35，產(chǎn)生中間時鐘信號CLd?？删幊谭诸l器36的分割因數(shù)可以通過向控制寄存器37中寫入而更改。輸入時鐘信號CLin由緩沖器38緩存，并且用作反相定時的鎖存器39的時鐘信號，經(jīng)過該鎖存器，可編程分頻器36被耦合到第一邏輯門40。在此特例中，這個邏輯門40是“或”門，它具有測試模式信號‘測試’作為另外的輸入。“或”門40的輸出信號被提供給“與”門41。所述“或”門的輸出信號在“與”門41中與CLin信號進行“與”運算。用這種方式獲得的輸出信號CLout1的頻率比輸入時鐘CLin的頻率低了整數(shù)分割因子的倍數(shù)，并且占空度實質(zhì)上小于50％。
圖4表示第一模塊31的另外一部分，它生成時鐘信號CLout2。該時鐘信號CLout2的頻率比輸入時鐘CLin的頻率低了與對時鐘信號CLout1所用的相同的整數(shù)分割因子D的倍數(shù)。第一模塊的這另外一部分包括另一個可編程分頻器46，它從輸入端45接收輸入時鐘CLin，提供頻率為CLout1頻率的兩倍的中間時鐘信號CLa。輸入時鐘信號CLin和中間時鐘信號CLa在第一邏輯單元47中相結(jié)合。所述第一邏輯單元47的輸出端耦合到時鐘雙穩(wěn)態(tài)單元、即觸發(fā)器48的時鐘輸入端CL。后者還具有數(shù)據(jù)輸入端D和數(shù)據(jù)輸出端Q。該時鐘發(fā)生電路還包括第二邏輯單元49，它具有用于接收同步信號SorR的選擇輸入端49a，該同步信號控制在反饋模式和復位模式之間進行選擇。在反饋模式中，第二邏輯單元49將數(shù)據(jù)輸入端D邏輯反相地耦合到數(shù)據(jù)輸出端Q。在復位模式中，第二邏輯單元49給數(shù)據(jù)輸入端D提供復位值。觸發(fā)器48的數(shù)據(jù)輸出端Q被耦合到輸出端50，用來提供輸出時鐘信號CLout2。對于本領域的技術(shù)人員，應當清楚，第一邏輯單元47和第二邏輯單元49可以用多種方法實現(xiàn)。同步信號SorR由同步模塊51產(chǎn)生。后者參考圖8來詳細描述。
圖5表示第一邏輯單元47的一個實施例。為了防止時鐘偏斜，第一邏輯單元47模仿圖3中示意的部件來實現(xiàn)。從圖5中可以看出，它包含負觸發(fā)鎖存器52，該鎖存器具有接收中間時鐘信號CLa的數(shù)據(jù)輸入端D、以及耦合到第一邏輯門53(這里是“或”門)的輸出端Q，該邏輯門用來組合鎖存器52的輸出信號和測試模式信號。第一邏輯門53的輸出端耦合到第二邏輯門54。第二邏輯門、本例中為“與”門54將“或”門的輸出信號與CLin信號相結(jié)合。第二邏輯門54的輸出信號具有明確界定的相位，防止了尖脈沖的產(chǎn)生。
圖6表示第二邏輯單元49的一種實施例。在所示實施例中，第二邏輯單元49具有復用器55，該復用器的第一數(shù)據(jù)輸入端經(jīng)反相器56耦合到數(shù)據(jù)輸入端49b，最終被耦合到觸發(fā)器48的輸出端。所述復用器55的另一個數(shù)據(jù)輸入端接收恒定的邏輯值“0”。該復用器55的選擇輸入端耦合到選擇輸入端49a，用來接收信號SorR。
圖7表示第二邏輯單元49的另一種實施例。在這種情況下，第二邏輯單元用“或非”門57來實現(xiàn)，它的第一輸入端耦合到輸入端49a，用來接收信號SorR，第二輸入端耦合到輸入端49b，用來接收觸發(fā)器48的輸出信號，輸出端耦合到輸出端49c，用來向所述觸發(fā)器提供輸出值。
圖8更詳盡地表示同步模塊51。在此表示的同步模塊51包括第三邏輯單元71；第一額外觸發(fā)器72，它的數(shù)據(jù)輸入端72a耦合到第三邏輯單元71的輸出端71e；第二額外觸發(fā)器73，它的數(shù)據(jù)輸入端73a耦合到第一額外觸發(fā)器72的數(shù)據(jù)輸出端72c；以及第三額外觸發(fā)器74，它的數(shù)據(jù)輸入端74a耦合到第二額外觸發(fā)器73的數(shù)據(jù)輸出端73c。第三邏輯單元71具有第一輸入端71a，用來接收代表同步過程開始的信號START。第三邏輯單元71還具有第二輸入端71b，它耦合到第一額外觸發(fā)器72的輸出端72c；以及第三輸入端71c，它耦合到第二額外觸發(fā)器73的輸出端73c，用來停止同步過程。第三邏輯單元71還具有復位輸入端71d，用來在收到信號RESET時將同步模塊51置于預定義狀態(tài)。第一額外觸發(fā)器72由信號CLin通過“與”門75來定時。用這種方式，時鐘信號CLin被延遲的量與圖5中所示的第一邏輯單元3中情況相同。第二額外觸發(fā)器73由時鐘信號CL2定時。通過比較圖3和圖8可以看出，這個時鐘信號產(chǎn)生的方式跟CLout1一樣。即，經(jīng)由第一緩沖器82、分頻器80、負觸發(fā)的鎖存器78和“與”門76，從信號CLin得出時鐘信號CL2。分頻器80產(chǎn)生的時鐘信號CLd1的頻率是圖4中分頻器2產(chǎn)生的中間時鐘信號CLa的頻率的一半。第三額外觸發(fā)器74被時鐘信號CL3定時。該時鐘信號是從信號CLin、經(jīng)由第一緩沖器82、分頻器81、負觸發(fā)的鎖存器79和“與”門77而得出。分頻器81產(chǎn)生的時鐘信號CLd2的頻率與圖4中分頻器2產(chǎn)生的中間時鐘信號CLa的頻率相同。
圖9表示第三邏輯單元71的第一實施例。在所述實施例中，第三邏輯單元71包括第一和第二復用器710、711以及“或”門712。第一復用器710具有形成第三邏輯單元71的第一輸入端71a的選擇輸入端。隨在所述輸入端71a接收的信號而定，復用器710選擇或者71b處的輸入信號或者恒定邏輯值“1”作為它的輸入。第一復用器710的輸出端耦合到第二復用器711的第一輸入端。該復用器的第二輸入端接收恒定邏輯值‘0’。它的選擇輸入端受控于“或”門712的輸出信號。所述“或”門的輸入是71c和71d。所以，當在輸入端71d上出現(xiàn)復位信號時，或者第二額外觸發(fā)器73的輸出端具有高邏輯值時，復用器711選擇在其第二輸入端上提供的值‘0’。
圖10表示第三邏輯單元71的另一實施例。它包括“或”門713、“或非”門714以及“與”門715。在RESET信號的有效狀態(tài)期間，或者第二額外觸發(fā)器73的高輸出狀態(tài)期間，“或非”門714的輸出、以及作為結(jié)果的“與”門715的輸出為‘0’。否則，如果或者在輸入端71a的START信號的值是‘1’，或者第一觸發(fā)器72的輸出信號是‘1’，所述“與”門的輸出值都是‘1’。
圖11表示清楚描述同步信號生成的時間表。
圖11a表示時鐘信號CLin。
圖11b畫出了信號CLd1，它的頻率是CLin的頻率的1/8。信號CLd1在CL0負跳變時被鎖存器78鎖存，它是CLin的緩沖后的形式。隨后，本信號和CLin信號經(jīng)“與”運算后形成信號CL2。
圖11c表示信號CLd2，它的頻率是信號CLd1的兩倍。因此，CLd2的頻率是CLin的頻率的1/4，形成信號CL3。
圖11d表示信號CL1，這是“與”門75的輸出，相對于CLin略有延遲。
圖11e表示“與”門76的輸出信號CL2。
圖11f表示被耦合到接收信號CLd2的鎖存器79的“與”門77的輸出信號CL3。
圖11g表示第一觸發(fā)器72的輸出信號Q1。在所示實施例中，如果信號START有效，就生成該輸出信號的值“1”。例如，若通過寫入寄存器來改變可編程分頻器的分割因子，就會發(fā)生這種情況。這會導致第一復用器710的輸出、進而第二復用器711的輸出都變成值‘1’。在信號CL1的第一個正跳變后，第一觸發(fā)器72的輸出Q1也變成值‘1’。
在圖11h中，虛線h1表示在時鐘CL2的正跳變處，Q1的值被鎖定到第二觸發(fā)器73中，使得輸出Q2也呈現(xiàn)值1。這導致第二復用器711的第二數(shù)據(jù)輸入端被選中，使得第一觸發(fā)器72的數(shù)據(jù)輸入端72a接收“0”。該值在CL1的下一個跳變處(見虛曲線g1)鎖定到第一觸發(fā)器72中。這時，第一觸發(fā)器72的輸出重新變成“0”。該值在CL2的下一個跳變處鎖入第二觸發(fā)器73，如圖中虛曲線h2所示，所以輸出Q2重新呈現(xiàn)值“0”。第三觸發(fā)器74在時鐘CL3正跳變時鎖入值Q2(見虛線i1、i2、i3)。
圖11i表示第三觸發(fā)器74的輸出值Q3。在信號Q3的值為“1”的時間間隔內(nèi)，復用器51的復位模式被選中。復用器51將觸發(fā)器4的數(shù)據(jù)輸入端D耦合到復位值源，該源提供恒定的輸出值“0”。
圖11j表示時鐘信號CLout2最初與圖11k中所示的時鐘CLout1不同步。然而，由于觸發(fā)器48的數(shù)據(jù)輸入端D被耦合到復位值源，時鐘信號CLout2的值維持在值0，直到信號CL3在第三觸發(fā)器74的輸出信號Q3變成0之后的第一個正跳變。該跳變發(fā)生在時鐘CL2的兩個正跳變之間的時鐘CL3的正跳變處。這導致CLout2信號的第一正跳變與CL2的第一正跳變一致。因而，占空度為50％的時鐘信號CLout2不僅與信號CLout1頻率相同，而且同相。
權(quán)利要求
1.時鐘發(fā)生電路(30)，它包括用于接收輸入時鐘信號(CLin)的輸入端(35，45)，用于從所述輸入時鐘信號產(chǎn)生第一中間時鐘信號(CLa)的分頻器(46)，用于組合所述輸入時鐘信號(CLin)和所述中間時鐘信號(CLa)的第一邏輯單元(47)，具有耦合到所述第一邏輯單元(47)的輸出端的時鐘輸入端以及數(shù)據(jù)輸入端和數(shù)據(jù)輸出端的時鐘雙穩(wěn)態(tài)單元(48)，第二邏輯單元(49)，它具有用于接收來自同步模塊(51)的同步信號(SorR)的選擇輸入端，該同步模塊具有用于接收參考時鐘信號(CL1)的輸入端(7a)，所述同步信號控制在反饋模式和復位模式之間進行選擇，在所述反饋模式中，所述第二邏輯單元(49)將所述數(shù)據(jù)輸入端邏輯反相地耦合到所述數(shù)據(jù)輸出端，而在所述復位模式中，所述第二邏輯單元(49)向所述數(shù)據(jù)輸入端提供復位值。耦合到所述數(shù)據(jù)輸出端、用于提供輸出時鐘信號(CLout)的輸出端(6)。
2.如權(quán)利要求1所述的時鐘發(fā)生電路，其特征在于，所述同步模塊(7)包括第三邏輯單元(71)；第一額外時鐘雙穩(wěn)態(tài)單元(72)，它的數(shù)據(jù)輸入端耦合到所述第三邏輯單元(71)的輸出端；第二額外時鐘雙穩(wěn)態(tài)單元(73)，它的數(shù)據(jù)輸入端耦合到所述第一額外時鐘雙穩(wěn)態(tài)單元(72)的數(shù)據(jù)輸出端；以及第三額外時鐘雙穩(wěn)態(tài)單元(74)，它的數(shù)據(jù)輸入端耦合到所述第二額外時鐘雙穩(wěn)態(tài)單元(73)的數(shù)據(jù)輸出端，所述第三邏輯單元(71)具有用于接收代表同步過程開始的信號(START)的第一輸入端(71a)、耦合到所述第一額外時鐘雙穩(wěn)態(tài)單元(72)的數(shù)據(jù)輸出端的第二輸入端(71b)、耦合到所述第二額外時鐘雙穩(wěn)態(tài)單元(73)的用于停止同步過程的第三輸入端(71c)，所述用于接收參考時鐘信號(CLref)的輸入端(7a)被耦合到所述第二額外時鐘雙穩(wěn)態(tài)單元(73)的時鐘輸入端(73b)。
3.如權(quán)利要求2所述的時鐘發(fā)生電路，其特征在于，用于接收參考時鐘信號(CLref)的所述輸入端(7a)經(jīng)由分頻器(80)、負觸發(fā)雙穩(wěn)態(tài)單元(78)和邏輯門(76)耦合到所述第二額外時鐘雙穩(wěn)態(tài)單元(73)的時鐘輸入端(73b)，其中，所述分頻器的輸入端耦合到用于接收參考時鐘信號(CLref)的所述輸入端(7a)，所述分頻器(80)的輸出端耦合到負觸發(fā)雙穩(wěn)態(tài)單元(78)的數(shù)據(jù)輸入端，負觸發(fā)雙穩(wěn)態(tài)單元(78)的時鐘輸入端接收參考時鐘信號。
4.如權(quán)利要求3所述的時鐘發(fā)生電路，其特征在于，所述第一邏輯單元(47)包括額外的負觸發(fā)雙穩(wěn)態(tài)單元(52)和邏輯門(54)，其中所述輸入時鐘信號(CLin)用作所述額外的負觸發(fā)雙穩(wěn)態(tài)單元(52)的時鐘信號，所述邏輯門(54)經(jīng)由所述額外的負觸發(fā)雙穩(wěn)態(tài)單元(52)接收中間時鐘信號(CLa)作為第一輸入信號，接收輸入時鐘信號(CLin)作為第二輸入信號。
5.用于從信息載體(1)讀取信息/向信息載體寫入信息的裝置，它包括讀/寫頭(2)，用于再生被表示成所述信息載體(1)上的軌跡中的物理可檢測圖案的讀信號(Sread)和/或用于以所述信息載體(1)上的軌跡中的物理可檢測圖案的形式存儲寫信號(Swrite)；傳動裝置(3)，用于使所述信息載體(1)和所述讀/寫頭(2)之間相對移動；第一電路模塊(8.2)，用于控制所述傳動裝置；第二電路模塊(12、13、16、10)，用于通過信道解碼和/或糾錯解碼從讀信號(Sread)產(chǎn)生輸出信息信號(Sout)，和/或用于通過對輸入信息信號(Sin)進行糾錯編碼和/或信道編碼而產(chǎn)生寫信號(Swrite)；以及如權(quán)利要求1到4中任一項所述的時鐘發(fā)生電路(30)，用于向一個或多個所述電路模塊提供至少第一和第二時鐘信號(Sout1，Sout2)，所述第一時鐘信號(Sout1)的占空度實質(zhì)上不等于50％；而所述第二時鐘信號(Sout2)的占空度實質(zhì)上等于50％，并且其頻率和相位實質(zhì)上等于所述第一時鐘信號(Sout1)的頻率和相位。
6.如權(quán)利要求5所述的裝置，其特征在于，所述輸入信息信號(Sin)和輸出信息信號(Sout)代表音頻流。
全文摘要
時鐘發(fā)生電路和用于從信息載體讀取信息/向信息載體寫入信息的裝置。根據(jù)本發(fā)明的時鐘發(fā)生電路(30)包括用于從輸入時鐘信號產(chǎn)生第一中間時鐘信號(CLa)的分頻器(46)。第一邏輯單元(47)組合輸入時鐘信號(CLin)和中間時鐘信號(CLa)。電路(30)還包括時鐘雙穩(wěn)態(tài)單元(48)，它具有耦合到第一邏輯單元(47)的輸出端的時鐘輸入端、數(shù)據(jù)輸入端和數(shù)據(jù)輸出端；第二邏輯單元(49)，它具有從同步模塊(51)接收同步信號(SorR)的選擇輸入端，同步模塊(51)具有接收參考時鐘信號(CL1)的輸入端(7a)。所述同步信號控制在反饋模式和復位模式之間選擇。在反饋模式中，第二邏輯單元(49)將數(shù)據(jù)輸入端邏輯反相地耦合到數(shù)據(jù)輸出端，而在復位模式中，第二邏輯單元(49)向數(shù)據(jù)輸入端提供復位值。數(shù)據(jù)輸出端提供輸出時鐘信號(CLout)。根據(jù)本發(fā)明的時鐘發(fā)生電路特別適合于從信息載體(1)讀取信息/向信息載體寫入信息的裝置。
文檔編號G11B20/14GK1418404SQ01806747
公開日2003年5月14日 申請日期2001年11月15日 優(yōu)先權(quán)日2000年11月23日
發(fā)明者S·H·德庫珀 申請人:皇家菲利浦電子有限公司