專利名稱：同步行和列存取操作的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及用于同步半導(dǎo)體存儲(chǔ)裝置中的行和列的存取操作，特別地涉及用于同步高速動(dòng)態(tài)隨機(jī)存儲(chǔ)器中的行和列存取操作。
這些存儲(chǔ)裝置性能的一個(gè)更重要的方面在于總的可使用的數(shù)據(jù)帶寬。影響數(shù)據(jù)帶寬的主要類型的時(shí)間延遲被稱為存取時(shí)間。存取時(shí)間的定義是新的地址信息在到達(dá)地址總線時(shí)與在輸入/輸出總線上存儲(chǔ)數(shù)據(jù)的可用時(shí)之間的延遲。
為了從DRAM存儲(chǔ)陣列中讀數(shù)據(jù)或向DRAM存儲(chǔ)陣列寫數(shù)據(jù)，使用了多種連續(xù)的操作。首先，均衡并預(yù)充電位線對(duì)。然后，確定所選的字線，以便從位線上讀出定址存儲(chǔ)單元的充電狀態(tài)。然后，激活位線讀出放大器，以將位線對(duì)之間的電壓差放大到全邏輯電平。其次，允許列存取通常是n溝道通過晶體管的晶體管或者將位線狀態(tài)耦合到DRAM讀數(shù)據(jù)放大器和輸出端，或者用DRAM寫數(shù)據(jù)輸入端的新值重寫位線狀態(tài)。
在幾乎所有的DRAM結(jié)構(gòu)中，存儲(chǔ)陣列尋址的二維特性是直接地存取外部存儲(chǔ)控制器。在異步DRAM結(jié)構(gòu)中，分離的控制信號(hào)用于控制行(x地址)和列(y地址)存取操作。在同步DRAM結(jié)構(gòu)中，也可以使用如上所述的分離的行和列控制信號(hào)。另外，對(duì)于同步DRAM結(jié)構(gòu)來說，可以使用用于行和列控制信號(hào)的單個(gè)命令路徑。
在這些情況中，通常在由行激活命令初始化的DRAM操作的自同步時(shí)序的最后階段執(zhí)行對(duì)位線讀出放大器的激活。由y地址解碼邏輯控制列存取晶體管，并由與各個(gè)讀和寫命令相關(guān)的控制信號(hào)起動(dòng)列存取晶體管。
然而，對(duì)于異步和同步DRAM這兩種結(jié)構(gòu)來說，最小化位線讀出和列存取晶體管起動(dòng)之間的定時(shí)余量(timing margin)的能力受到用于列存取和行存取操作的分離控制路徑之間的定時(shí)變化的限制。即使在同步設(shè)計(jì)中，x地址和y地址解碼邏輯路徑也存在在很大區(qū)別。在位線讀出完成與列存取晶體管激活開始之間的定時(shí)的可變性(variability)包括在x和y地址解碼路徑之間的可變性、激活位線讀出放大器的自同步鏈的可變性和控制信號(hào)中的傳送差(flight difference)的時(shí)間的總和。即，控制信號(hào)從位于分離區(qū)中的行和列控制邏輯到達(dá)給定的存儲(chǔ)陣列，而因此可能具有不同的激活定時(shí)。
為了降低DRAM存取時(shí)間，并增加可以執(zhí)行的讀和寫操作的速率，試著降低操作DRAM所必需的、各個(gè)如上所述的序列操作需要的時(shí)間是相當(dāng)重要的。此外，在前一個(gè)操作之后盡可能快速地開始各個(gè)連續(xù)的DRAM存取操作也是同樣重要的。
具體地，在位線復(fù)位和列激活裝置的起動(dòng)之間的延遲對(duì)于糾正DRAM操作和獲得低存取等待時(shí)間來說是很關(guān)鍵的。如果起動(dòng)列存取晶體管太早，則可能會(huì)破壞在位線上讀出的存儲(chǔ)單元。直接通過列存取晶體管耦合的位線上的噪音可能引發(fā)這種破壞，或者間接通過列存取晶體管驅(qū)動(dòng)的位線和鄰近未被選擇的位線之間的電容性耦合會(huì)引發(fā)這種破壞。由于破壞性地讀數(shù)據(jù)，如果破壞了數(shù)據(jù)，就不能夠恢復(fù)數(shù)據(jù)。另一方面，如果起動(dòng)列存取晶體管太遲，則在存儲(chǔ)器存取等待時(shí)間中增加了不必要的延遲。另外，不能有效地起動(dòng)為了隨后存取操作而準(zhǔn)備的位線的均衡和預(yù)充電，以便進(jìn)行操作直到列存取晶體管截止時(shí)停止操作。
因此，需要一種可以起動(dòng)連續(xù)的DRAM存取功能的存儲(chǔ)裝置，而幾乎不存在或沒有不必要的延遲，也不會(huì)破壞存儲(chǔ)單元數(shù)據(jù)。因此，本發(fā)明的目的是實(shí)現(xiàn)消除上述提到的缺點(diǎn)或減少上述提到的缺點(diǎn)的至少一部分。
本發(fā)明也提供一種用于同步半導(dǎo)體存儲(chǔ)器中的行和列存取操作的方法，所述存儲(chǔ)器具有位線對(duì)、字線、存儲(chǔ)單元、讀出放大器和用于給讀出放大器供電的讀出放大器電源陣列。該方法包括步驟產(chǎn)生用于激活至少一條字線的字線定時(shí)脈沖；延遲字線定時(shí)脈沖第一預(yù)定時(shí)間；并邏輯地組合字線定時(shí)脈沖和第一延遲字線定時(shí)脈沖，以提供讀出放大器起動(dòng)信號(hào)。所述讀出起動(dòng)信號(hào)起動(dòng)讀出放大器電源電路。該方法還包括步驟延遲字線定時(shí)脈沖第二預(yù)定時(shí)間；并邏輯地組合字線定時(shí)脈沖和第二延遲字線定時(shí)脈沖，以提供列選擇起動(dòng)信號(hào)。所述列選擇起動(dòng)信號(hào)起動(dòng)多個(gè)列存取裝置，其中在起動(dòng)讀出放大器電源電路之后，選中的多個(gè)列存取裝置被激活預(yù)定的時(shí)間周期。


圖1是異步DRAM結(jié)構(gòu)的示意圖(在先技術(shù))；圖2是具有共用命令與地址路徑的同步DRAM結(jié)構(gòu)的示意圖(在先技術(shù))；圖3是根據(jù)本發(fā)明實(shí)施例的DRAM結(jié)構(gòu)的示意圖；圖4是用于圖3所示的DRAM結(jié)構(gòu)的定時(shí)圖表；圖5是圖3所示的示意圖表的可選實(shí)施例；和圖6也是圖3所示的示意圖表的可選實(shí)施例。
響應(yīng)激活信號(hào)，行控制邏輯裝置106根據(jù)地址信號(hào)112的解碼確定(assert)字線114。在互補(bǔ)位線對(duì)116上讀存儲(chǔ)單元113的充電狀態(tài)。然后，列控制邏輯裝置110根據(jù)地址信號(hào)112的解碼確定列選擇信號(hào)117。列選擇信號(hào)起動(dòng)列存取晶體管119。字線114和位線116的相交點(diǎn)是由地址信號(hào)112指定的地址。讀出放大器118a和其后的輸出緩沖器118b通過數(shù)據(jù)總線從存儲(chǔ)陣列中讀出該地址，或通過輸入緩沖器118c和其后的寫驅(qū)動(dòng)器118d將該地址寫入存儲(chǔ)陣列。
參考圖2，一概由數(shù)字200表示具有行和列存取操作使用的單個(gè)命令路徑的同步DRAM結(jié)構(gòu)的已有技術(shù)的實(shí)現(xiàn)方式。外部存儲(chǔ)控制器102向同步前置電路204發(fā)送地址信號(hào)112和命令信號(hào)202。同步前置電路204向行控制邏輯裝置106和列控制邏輯裝置110提供地址信號(hào)112。另外，同步前置電路204向行控制邏輯裝置106提供行控制信號(hào)104，和向列控制邏輯裝置110提供列控制信號(hào)108。
行控制邏輯裝置106和列控制邏輯裝置110以和圖1所述的類似方式選中字線114和列選擇信號(hào)117。除了輸入/輸出路徑206還包括分別用于提供數(shù)據(jù)的同步傳輸?shù)妮斎牒洼敵鰯?shù)據(jù)鎖存器208和208之外，輸入/輸出路徑206的功能與圖1所述的輸入/輸出路徑118類似。同步前置電路204和鎖存器208由同一個(gè)時(shí)鐘210鎖存。
圖1和圖2所述的實(shí)現(xiàn)方式都要經(jīng)受位線讀出和列存取晶體管激活之間存在的定時(shí)不確定性和可變性。降低位線讀出和列存取晶體管激活之間的定時(shí)不確定性和可變性的一個(gè)方法包括在所選存儲(chǔ)陣列的周邊區(qū)域內(nèi)使這兩個(gè)操作同步。通過使用基于位線讀出放大器激活產(chǎn)生的控制信號(hào)來組合列存取晶體管的激活，以便在很大程度上可以降低位線讀出和列存取之間的不必要的延遲。這樣降低了存儲(chǔ)器存取的等待時(shí)間，并可以更快的速率執(zhí)行存儲(chǔ)操作。
參考圖3，一概由數(shù)字300描述根據(jù)本發(fā)明實(shí)施例的DRAM結(jié)構(gòu)。字線定時(shí)脈沖信號(hào)WTP被耦合到第一延遲單元D1上。第一延遲單元D1的輸出被耦合到“與”門電路A1上。字線定時(shí)脈沖WTP是“與”門電路A1的第二輸入。“與”門電路A1的輸出是讀出放大器起動(dòng)信號(hào)SAEN，所述信號(hào)SAEN被輸入到位線讀出放大器電源電路302。位線讀出放大器電源電路302向讀出放大器304供電，以放大通過位線對(duì)306的電壓。通過可選擇地耦合p溝道電源信號(hào)SAP和n溝道電源信號(hào)SAN在激活的讀出周期期間將電源分別提供給正電源電壓VDD和接地電源電壓VSS，并在預(yù)充電周期內(nèi)將電源提供給位線預(yù)充電電壓VBLP。
第一延遲單元D1的輸出還被耦合到第二延遲單元D2的輸入端。第二延遲單元D2的輸出端被耦合到第二“與”門電路A2的輸入端。字線定時(shí)脈沖WTP是“與”門電路A2的第二輸入。“與”門電路A2的輸出是列選擇起動(dòng)信號(hào)CSE。CSE信號(hào)與包括預(yù)編碼列地址信號(hào)的整列選擇信號(hào)GCSLJ通過“與”門電路312(為了簡(jiǎn)述，僅示出了兩個(gè)“與”門電路)組合在一起，所述“與”門電路產(chǎn)生局部列選擇信號(hào)LCSLJ。局部列選擇信號(hào)LCSLJ依次允許存取合適的列。字線定時(shí)脈沖WTP也通過多個(gè)“與”門電路314與相關(guān)的字線308耦合在一起，以便由預(yù)編碼的x地址選擇合適的字線。
參考圖4，示出用于上述電路的定時(shí)圖。下面將參考圖3和4描述電路的操作，以及描述讀操作，因?yàn)橐坏┟枋隽俗x操作，寫操作對(duì)于本領(lǐng)域的普通技術(shù)人員來說也是顯而易見的。響應(yīng)字線定時(shí)脈沖WTP的上升沿，選擇的字線上升，導(dǎo)通用于選擇的字線上的存儲(chǔ)單元的存取晶體管。存儲(chǔ)在所選單元中的數(shù)據(jù)被轉(zhuǎn)存到位線上，并產(chǎn)生所述單元與位線電容之間的共用電荷。在接收字線定時(shí)脈沖WTP的延遲T1(由延遲單元D1產(chǎn)生)之后，由讀出放大器起動(dòng)信號(hào)SAEN的確定來起動(dòng)位線讀出放大器304。確定讀出放大器起動(dòng)信號(hào)SAEN會(huì)使得讀出放大器電源電路302驅(qū)動(dòng)在讀出放大器電源電壓干線SAP和SAN上的電壓分別從位線預(yù)充電電壓VBLP達(dá)到正電源電壓VDD和接地電源電壓VSS。一旦起動(dòng)了讀出放大器，在位線上的數(shù)據(jù)被放大為全擺動(dòng)(swing)電平。
在確定讀出放大器起動(dòng)信號(hào)的延遲T2(由延遲單元D2產(chǎn)生)之后，選中列選擇起動(dòng)信號(hào)CSE。列選擇起動(dòng)信號(hào)CSE用于限定一組由用于局部列選擇的y地址解碼邏輯產(chǎn)生的整列選擇信號(hào)GCSLJ。由列選擇起動(dòng)信號(hào)CSE和整列選擇信號(hào)GCSLJ之間相“與”產(chǎn)生各個(gè)DRAM陣列的局部列選擇信號(hào)LCSLJ。因此，當(dāng)選中列選擇起動(dòng)信號(hào)CSE和選中整列選擇信號(hào)GCSLJ時(shí)，起動(dòng)了對(duì)應(yīng)的局部列選擇信號(hào)LCSLJ。局部列選擇信號(hào)LCSLJ依次起動(dòng)將局部位線與數(shù)據(jù)總線耦合在一起的列存取晶體管310。因此，參考圖4，在延遲T1和T2之后產(chǎn)生局部列選擇信號(hào)LCSL1。局部列選擇信號(hào)LCSL1起動(dòng)第一列存取晶體管310a。在由字線定時(shí)脈沖WTP的下一個(gè)上升沿開始的第二讀周期內(nèi)，在延遲T1和T2之后，起動(dòng)第二局部列選擇信號(hào)LCSL2。第二局部列選擇信號(hào)LCSL2起動(dòng)第二列存取晶體管310b。在本發(fā)明中，LCSL2與LCSL1的含義不同僅是為了描述的目的，實(shí)際上不是這種情況。
在字線定時(shí)脈沖WTP的上升沿的延遲T1和T2之后，激活局部列選擇起動(dòng)信號(hào)LCSLJ，并由列選擇起動(dòng)信號(hào)CSE的下降沿使局部列選擇起動(dòng)信號(hào)LCSLJ無(wú)效。在字線定時(shí)脈沖WTP的上升沿的延遲T1之后由位線讀出放大器電源電路302向讀出放大器供電，并由SAEN信號(hào)的下降沿使讀出放大器不工作?！芭c”門電路A1和A2確保在響應(yīng)字線定時(shí)脈沖WTP的下降沿時(shí)立刻使讀出放大器允許信號(hào)SAEN和列選擇起動(dòng)信號(hào)CSE無(wú)效。只要激活字線定時(shí)脈沖WTP就起動(dòng)字線308。
因此，在激活與各個(gè)DRAM陣列相關(guān)的位線讀出放大器之后，使在預(yù)定時(shí)間周期內(nèi)各個(gè)DRAM陣列中的列存取晶體管的起動(dòng)同步。需要注意的是可以有選擇地編程讀出放大器之間的預(yù)定延遲，以便獲得最優(yōu)化的讀和寫性能。
參考圖5，一概由數(shù)字500描述圖3所示的可選實(shí)施例。正如前面的實(shí)施例所述，由定時(shí)控制信號(hào)WTP和延遲型的定時(shí)控制信號(hào)WTP之間的“與”來起動(dòng)位線讀出放大器電源電路302。然而，在本實(shí)施例中，列選擇起動(dòng)信號(hào)CSE是定時(shí)控制信號(hào)WTP和比較器502之間的“與”的結(jié)果。
比較器502將p溝道或n溝道電源信號(hào)SAP和SAN其中之一的電平分別與預(yù)定閾值電壓VSW相比較。在圖5，比較器將p溝道電源信號(hào)SAP與閾值電壓VSW相比較，所述閾值電壓VSW相被設(shè)置為具有VBLP和VDD之間的值。當(dāng)SAP升高到超過閾值電壓VSW時(shí)，比較器選中相應(yīng)輸出，由此通過門電路A2起動(dòng)列選擇起動(dòng)信號(hào)CSE。列選擇起動(dòng)信號(hào)CSE被用于起動(dòng)如前面實(shí)施例所述的列選擇信號(hào)(未示出)。
在另一個(gè)實(shí)施例中，與接收p溝道電源信號(hào)SAP相反，比較器接收n溝道電源信號(hào)SAN，閾值電壓VSW被設(shè)置為VBLP和VSS之間的值。因此，當(dāng)n溝道電源信號(hào)SAN電壓低于預(yù)定閾值VSW時(shí)，比較器將輸出起動(dòng)的列選擇起動(dòng)信號(hào)CSE。列選擇起動(dòng)信號(hào)CSE被用于起動(dòng)如第一實(shí)施例所述的列選擇信號(hào)。
可選地，對(duì)于上述任意實(shí)施例來說，還可以增加延遲單元504，以在起動(dòng)列選擇起動(dòng)信號(hào)CSE之前提供延遲。
圖6中示出了另一個(gè)實(shí)施例，并一概由數(shù)字600來表示。正如前面的實(shí)施例所述，由字線定時(shí)脈沖WTP和延遲型的字線定時(shí)脈沖WTP之間的“與”來合成讀出放大器允許信號(hào)SAEN。然而，在本實(shí)施例中，由字線定時(shí)脈沖WTP和延遲型的字線定時(shí)脈沖WTP之間的“與”合成列選擇起動(dòng)信號(hào)。第二延遲單元D3延遲字線定時(shí)脈沖WTP為T1和T2的組合的時(shí)間延遲。因此，不像第一實(shí)施例，字線定時(shí)脈沖直接出現(xiàn)在第二延遲單元D3的輸入端。
可以通過在字線定時(shí)脈沖WTP和“與”門電路A1的輸入端之間插入延遲單元來調(diào)整在字線定時(shí)脈沖WTP的“非”和位線讀出放大電源電路302的起動(dòng)之間的時(shí)間。類似地，可以通過在字線定時(shí)脈沖WTP和“與”門電路A2的輸入端之間插入延遲單元來調(diào)整在字線定時(shí)脈沖WTP的“非”和列選擇起動(dòng)信號(hào)CSE的“非”之間的時(shí)間。
由于通過所有的上述實(shí)施例獲得對(duì)位線讀出和列存取之間的同步的更精確的控制，當(dāng)僅完成部分的位線讀出時(shí)，可以開始列存取，以便加速讀和寫操作。雖然參考特定實(shí)施例已經(jīng)描述了本發(fā)明，但是會(huì)有各種對(duì)于本領(lǐng)域的普通技術(shù)人員來說是顯而易見的修改，而這些修改不會(huì)偏離本發(fā)明所附的權(quán)利要求的精神和范圍。此外，本發(fā)明適用于組成陣列的任何類型的電子存儲(chǔ)器，以及適用與使用獨(dú)立的、連續(xù)的x和y地址段尋址的任何類型的電子存儲(chǔ)器。其中包括SRAM和各種EPROM、EEPROM和FRAM之類的非易失性存儲(chǔ)器。
權(quán)利要求
1.一種用于同步半導(dǎo)體存儲(chǔ)器中的行和列存取操作的電路，所述半導(dǎo)體存儲(chǔ)器具有位線對(duì)、字線、存儲(chǔ)單元、讀出放大器和用于給所述讀出放大器供電的讀出放大器電源電路的陣列，所述電路包括(a)第一延遲電路，用于延遲字線定時(shí)脈沖第一預(yù)定周期；(b)第一邏輯電路，用于邏輯地組合所述字線定時(shí)脈沖和所述延遲字線定時(shí)脈沖，以產(chǎn)生用于起動(dòng)讀出放大器電源電路的讀出放大器允許信號(hào)；(c)第二延遲電路，用于延遲所述字線定時(shí)脈沖第二預(yù)定周期；(d)第二邏輯電路，用于邏輯地組合所述字線定時(shí)脈沖和所述第二延遲字線定時(shí)脈沖，以產(chǎn)生用于起動(dòng)所選的多個(gè)列存取裝置的列選擇起動(dòng)信號(hào)，其中選擇所述第二預(yù)定時(shí)間周期，以便在起動(dòng)讀出放大器電源電路之后，激活多個(gè)列存取裝置。
2.如權(quán)利要求1所述的電路，其特征在于所述第一延遲電路是第一延遲單元。
3.如權(quán)利要求2所述的電路，其特征在于所述第二延遲電路是第二延遲單元。
4.如權(quán)利要求3所述的電路，其特征在于所述第二延遲單元通過所述第一延遲單元與所述字線定時(shí)脈沖耦合。
5.如權(quán)利要求4所述的電路，其特征在于所述電路還包括多個(gè)邏輯電路，用于邏輯地組合所述列選擇起動(dòng)信號(hào)和多個(gè)列地址信號(hào)，以起動(dòng)所述選擇的多個(gè)列存取裝置。
6.如權(quán)利要求3所述的電路，其特征在于所述第二預(yù)定時(shí)間要比所述第一預(yù)定時(shí)間長(zhǎng)。
7.如權(quán)利要求6所述的電路，其特征在于所述電路還包括第三延遲單元，用于在所述字線定時(shí)脈沖輸入到所述第一邏輯電路之前，延遲所述字線定時(shí)脈沖。
8.如權(quán)利要求6所述的電路，其特征在于所述電路還包括第三延遲單元，用于在所述字線定時(shí)脈沖輸入到所述第二邏輯電路之前，延遲所述字線定時(shí)脈沖。
9.如權(quán)利要求2所述的電路，其特征在于所述第二延遲電路是比較器，所述比較器具有與所述讀出放大器電源電路的電源信號(hào)耦合的第一輸入端，以及與預(yù)定閾值電壓耦合的第二輸入端，所述比較器具有根據(jù)在所述第一和第二輸入端之間進(jìn)行的比較而選中的輸出端。
10.如權(quán)利要求9所述的電路，其特征在于所述第一輸入端與所述讀出放大器電源電路的p溝道電源信號(hào)耦合，以及如果所述p溝道電源信號(hào)大于所述閾值，選中所述比較器的所述輸出端。
11.如權(quán)利要求10所述的電路，其特征在于第三延遲電路耦合在所述比較器的所述輸出端和所述第二邏輯電路之間。
12.如權(quán)利要求9所述的電路，其特征在于所述第一輸入端與所述讀出放大器電源電路的n溝道電源信號(hào)耦合，以及如果所述n溝道電源信號(hào)小于所述閾值時(shí)，選中所述比較器的所述輸出端。
13.如權(quán)利要求12所述的電路，其特征在于第三延遲電路耦合在所述比較器的所述輸出端和所述第二邏輯電路之間。
14.一種用于同步半導(dǎo)體存儲(chǔ)器中的行和列存取操作的方法，所述半導(dǎo)體存儲(chǔ)器具有位線對(duì)、字線、存儲(chǔ)單元、讀出放大器和用于給所述讀出放大器供電的讀出放大器電源電路的陣列，所述方法包括下列步驟(a)產(chǎn)生用于激活至少一條所述字線的字線定時(shí)脈沖；(b)延遲所述字線定時(shí)脈沖第一預(yù)定時(shí)間；(c)邏輯地組合所述字線定時(shí)脈沖和所述第一延遲字線定時(shí)脈沖，以提供讀出放大器起動(dòng)信號(hào)，所述讀出起動(dòng)信號(hào)起動(dòng)所述讀出放大器電源電路；(d)延遲所述字線定時(shí)脈沖第二預(yù)定時(shí)間；(e)邏輯地組合所述字線定時(shí)脈沖和所述第二延遲字線定時(shí)脈沖，以提供列選擇起動(dòng)信號(hào)，所述列選擇起動(dòng)信號(hào)起動(dòng)所述多個(gè)列存取裝置，其中在起動(dòng)所述讀出放大器電源電路之后，所述選中的多個(gè)列存取裝置被激活預(yù)定的時(shí)間周期。
15.如權(quán)利要求14所述的方法，其特征在于所述列選擇起動(dòng)信號(hào)與多個(gè)列地址信號(hào)邏輯地組合在一起，以起動(dòng)所述選中的多個(gè)列存取裝置。
16.如權(quán)利要求14所述的方法，其特征在于所述第二預(yù)定時(shí)間比所述第一預(yù)定時(shí)間長(zhǎng)。
17.如權(quán)利要求14所述的方法，其特征在于在所述字線定時(shí)脈沖與所述第一延遲字線定時(shí)脈沖邏輯組合之前，延遲所述字線定時(shí)脈沖。
18.如權(quán)利要求14所述的方法，其特征在于在所述字線定時(shí)脈沖與所述第二延遲字線定時(shí)脈沖邏輯組合之前，延遲所述字線定時(shí)脈沖。
19.如權(quán)利要求14所述的方法，其特征在于通過將所述字線定時(shí)脈沖與第一延遲電路耦合在一起，延遲所述字線定時(shí)脈沖第一預(yù)定時(shí)間。
20.如權(quán)利要求19所述的方法，其特征在于通過將所述字線定時(shí)脈沖與第二延遲電路耦合在一起，延遲所述字線定時(shí)脈沖第二預(yù)定時(shí)間。
21.如權(quán)利要求20所述的方法，其特征在于通過將所述字線定時(shí)脈沖與所述第一和第二延遲電路耦合在一起，延遲所述字線定時(shí)脈沖第二預(yù)定時(shí)間。
22.如權(quán)利要求21所述的方法，其特征在于所述第二延遲電路是比較器，它具有與所述讀出放大器電源電路的電源信號(hào)耦合的第一輸入端，以及與預(yù)定閾值電壓耦合的第二輸入端，所述比較器具有按照在所述第一和第二輸入端之間進(jìn)行比較而選中的輸出端。
23.如權(quán)利要求22所述的方法，其特征在于所述比較器的所述第一輸入端與所述讀出放大器電源電路的p溝道電源信號(hào)耦合，以及如果所述p溝道電源信號(hào)大于所述閾值，選中所述比較器的輸出端。
24.如權(quán)利要求23所述的方法，其特征在于第三延遲電路耦合在所述比較器的所述輸出端和所述第二邏輯電路之間。
25.如權(quán)利要求22所述的方法，其特征在于所述比較器的所述第一輸入端與所述讀出放大器電源電路的n溝道電源信號(hào)耦合，以及如果所述n溝道電源信號(hào)小于所述閾值時(shí)，選中所述比較器的所述輸出端。
26.如權(quán)利要求25所述的方法，其特征在于第三延遲電路耦合在所述比較器的所述輸出端與所述第二邏輯電路之間。
全文摘要
一種用于同步半導(dǎo)體存儲(chǔ)器中的行和列存取操作的電路，所述存儲(chǔ)器具有位線對(duì)、字線、存儲(chǔ)單元、讀出放大器和用于給讀出放大器供電的讀出放大器電源電路陣列。該電路包括第一延遲電路，以用于在第一預(yù)定周期延遲字線定時(shí)脈沖；第一邏輯電路，用于邏輯組合字線定時(shí)脈沖和字線定時(shí)脈沖，以產(chǎn)生用于起動(dòng)讀出放大器電源電路的讀出放大器起動(dòng)信號(hào)，第二延遲電路，用于在第二預(yù)定周期延遲字線定時(shí)脈沖，以及第二邏輯電路，用于邏輯組合字線定時(shí)脈沖和第二延遲字線定時(shí)脈沖，以產(chǎn)生列選擇起動(dòng)信號(hào)，用于在選擇第二預(yù)定時(shí)間周期時(shí)，起動(dòng)所選的多個(gè)列存取裝置，所以在起動(dòng)讀出放大器電源電路之后，所述被選的多個(gè)列存取裝置被激活。
文檔編號(hào)G11C8/18GK1447974SQ01814347
公開日2003年10月8日 申請(qǐng)日期2001年7月6日 優(yōu)先權(quán)日2000年7月7日
發(fā)明者保羅·德蒙 申請(qǐng)人:睦塞德技術(shù)公司