專利名稱：非易失性存儲器中可靠的數(shù)據(jù)拷貝操作的新穎方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的領(lǐng)域為半導(dǎo)體非易失性存儲器架構(gòu)及其操作方法，已經(jīng)應(yīng)用于閃速可電擦除可編程只讀存儲器(EEPROM)。
背景技術(shù)：
閃速EEPROM器件的一種普通應(yīng)用，是作為電子設(shè)備的海量數(shù)據(jù)存儲子系統(tǒng)。通常實現(xiàn)此類子系統(tǒng)或者是作為能夠插入多個主機(jī)系統(tǒng)的可拆卸存儲卡，或者是作為主機(jī)系統(tǒng)之內(nèi)嵌入的不可拆卸存儲器。在這兩種設(shè)備中，子系統(tǒng)都包括一個或多個閃存器件，并且往往包括一個子系統(tǒng)控制器。
閃速EEPROM器件包括一個或多個晶體管單元陣列，每個單元都能夠非易失地存儲一位或多位數(shù)據(jù)。因此閃存不需要電源來保持其中編程的數(shù)據(jù)。不過，某個單元一旦被編程，就必須先擦除，才能再次用新的數(shù)據(jù)值編程。這些單元陣列劃分成組，以便使讀、編程和擦除功能的效率更高。用于海量存儲的典型閃存架構(gòu)，在可擦除塊中安排了較大的單元組。每個塊都進(jìn)一步劃分為一個或多個可尋址的區(qū)段，這些區(qū)段是讀和編程功能的基本單位。
子系統(tǒng)控制器執(zhí)行許多功能，包括將子系統(tǒng)的邏輯塊地址(LBA)轉(zhuǎn)換為物理芯片、塊、區(qū)段地址。該控制器也利用通過接口總線發(fā)出到閃存器件的一系列命令，來管理低級閃存電路操作。該控制器執(zhí)行的另一項功能，是對于以多種方式(如通過使用糾錯碼，或者說ECC)存放在該子系統(tǒng)中的數(shù)據(jù)，維持其完整性。
對于擦除塊包含多個區(qū)段的系統(tǒng)，在此類系統(tǒng)的操作中，偶而也會需要把一個區(qū)段的數(shù)據(jù)拷貝到另一個擦除過的區(qū)段。例如，某塊的部分區(qū)段中的數(shù)據(jù)被主機(jī)新寫入子系統(tǒng)的數(shù)據(jù)取代，但是卻要保持原始區(qū)段的新數(shù)據(jù)與該塊之內(nèi)其它不受影響區(qū)段之?dāng)?shù)據(jù)的物理鄰近性質(zhì)時，就會發(fā)生這種情況。

圖1中的實例顯示了如何能夠做到這一點(diǎn)。從原始塊讀出不受影響區(qū)段之?dāng)?shù)據(jù)，隨后寫入另一塊中擦除后的區(qū)段中。來自主機(jī)的新數(shù)據(jù)也同樣寫如這個新塊中擦除后的區(qū)段中。這些操作完成之后，擦除帶有被取代數(shù)據(jù)的原始塊。
在上述的操作期間，當(dāng)使用常規(guī)閃存時，需要從正在讀取的存儲器傳遞數(shù)據(jù)，并且隨后把它傳遞到正在編程的存儲器。這些數(shù)據(jù)傳遞操作產(chǎn)生了一種等待時間，它等于區(qū)段的大小除以閃存接口總線寬度，再乘以總線周期時間。這些操作十有八九是在相同的物理存儲器器件上進(jìn)行。
為了進(jìn)一步說明這些數(shù)據(jù)傳遞等待時間對整體操作的沖擊，這里對圖1進(jìn)行更詳細(xì)的介紹。為說明起見，假設(shè)由16個區(qū)段組成一塊，每個區(qū)段分配的遞增地址為區(qū)段0至區(qū)段15，如圖1所示。對于這個實例，在數(shù)據(jù)塊的區(qū)段7至區(qū)段9需要重新寫入新數(shù)據(jù)，寫操作序列如下1.分配某個未使用的、擦除后的塊(擦除塊1)，用于區(qū)段寫入操作；2.選擇原始塊的地址，讀取原始塊的區(qū)段0，把數(shù)據(jù)從閃速EEPROM傳遞到控制器；3.選擇新分配塊的地址，把數(shù)據(jù)傳遞回閃速EEPROM并寫入新分配塊的區(qū)段0；4.對于區(qū)段1至區(qū)段6重復(fù)步驟2和步驟3；5.選擇新分配塊的地址，把第7頁的新主機(jī)數(shù)據(jù)傳遞到閃速EEPROM并編程到新分配塊的若干區(qū)段；6.對于區(qū)段8和區(qū)段9重復(fù)步驟5；7.選擇原始塊的地址，讀取原始塊的區(qū)段10，把數(shù)據(jù)從閃速EEPROM傳遞到控制器；8.選擇新分配塊的地址，把數(shù)據(jù)傳遞回閃速EEPROM并編程到新分配塊的區(qū)段10；9.對于區(qū)段11至區(qū)段15重復(fù)步驟7和步驟8；以及10.為了今后的寫操作，擦除原始(現(xiàn)在被取代)的塊。
圖2顯示了典型的現(xiàn)有技術(shù)的閃速EEPROM設(shè)備的內(nèi)部架構(gòu)4000。關(guān)鍵的功能部件包括I/O總線411和控制信號412(與某個外部控制器連接)、存儲器控制電路450(利用命令、地址和狀態(tài)寄存器，控制內(nèi)部的存儲器操作)、一個或多個閃速EEPROM單元陣列400(每個陣列都帶有其自己的行解碼器(XDEC)401和列解碼器(YDEC)402)、一組讀出放大器和編程控制電路(SA/PROG)454，以及一個數(shù)據(jù)寄存器404。
如果需要，就會提供多個陣列400，包括相關(guān)的X解碼器、Y解碼器、編程/校驗電路、數(shù)據(jù)寄存器等等，例如1999年3月30日發(fā)布的、轉(zhuǎn)讓給SanDisk公司(本申請書的受讓人)的5,890,192號美國專利中的介紹，在這里引用它作為參考。
外部接口I/O總線411和控制信號412可以配置為以下信號CS-芯片選擇。用于激活閃存接口。
RS-讀取選通。用于指明AD總線正在用于數(shù)據(jù)讀取操作。
WS-寫入選通。用于指明AD總線正在用于數(shù)據(jù)寫入操作。
AS-地址選通。用于指明AD總線正在用于傳遞地址信息。
AD[70]-地址/數(shù)據(jù)總線。用于在控制器與閃存的命令、地址和數(shù)據(jù)寄存器之間傳遞數(shù)據(jù)。
給出這個接口僅僅是作為一個實例，因為也能夠使用其它信號配置來提供同樣的功能。雖然這張圖僅僅顯示了一個閃存陣列400及其相關(guān)的組件，應(yīng)當(dāng)理解，在單一的閃存芯片上能夠存在多個陣列，它們共享公共的接口和存儲器控制電路，但是具有分別的XDEC、YDEC、SA/PROG和DATA REG電路，以便能夠進(jìn)行并行的讀寫操作。
來自EEPROM系統(tǒng)4000之?dāng)?shù)據(jù)寄存器404的數(shù)據(jù)，通過與該數(shù)據(jù)寄存器連接的I/O總線AD[70]411，傳送到某個外部控制器。數(shù)據(jù)寄存器404也連接到讀出放大器/編程電路454。與每個讀出放大器/編程電路單元連接的數(shù)據(jù)寄存器的數(shù)目，可能取決于每個閃速EEPROM單元中存放的位數(shù)。每個閃速EEPROM單元可能包括多位，比如2位或4位，如果采用了多態(tài)存儲器單元的話。
行解碼器401對陣列400的行地址進(jìn)行解碼，以便選擇要存取的物理區(qū)段。行解碼器401通過內(nèi)部行地址線419，從存儲器控制邏輯電路450接收行地址。列解碼器402通過內(nèi)部列地址線429，從存儲器控制邏輯電路450接收列地址。
對于每個區(qū)段，為寫入?yún)^(qū)段的主機(jī)數(shù)據(jù)附加一種錯誤探測和糾正代碼(ECC)，它可以用于確定所存放數(shù)據(jù)的有效性，這是一種常見的做法。某些此類系統(tǒng)會把傳送的時機(jī)作為檢驗正在讀取的數(shù)據(jù)有效性的機(jī)會，以這種方式來保證數(shù)據(jù)正確地寫入新的位置。由于這些存儲設(shè)備的整體保真度，在這種驗證期間出現(xiàn)失敗的可能性非常小。
圖3顯示了一種典型的閃存卡架構(gòu)，它具有單一的控制器301(它執(zhí)行主機(jī)和存儲器的控制功能)和一個閃存陣列(它包括一個或多個閃存器件)。系統(tǒng)控制器和閃存由總線302連接，使得控制器301能夠加載命令、地址和傳遞數(shù)據(jù)，出入閃存陣列。
圖4顯示了從源地址(SRC[N])至目的地地址(DST[N])之頁拷貝操作的定時圖。READ信號表示一次從源區(qū)段的讀取正在發(fā)生。XFER信號表示閃存數(shù)據(jù)寄存器和控制器之間的某個數(shù)據(jù)傳遞。R/WB信號表示傳遞的方向(高為從閃存讀到控制器，低為從控制器寫到閃存)。PROG信號表示一次向目的地頁的編程操作正在發(fā)生。
典型的定時值TRD＝25us TX＝26.4us TPRG＝300us TERA＝500-3000us(未顯示)所以拷貝單一區(qū)段的總時間(如圖4所示)TCOPY＝TRD+2*TX+TPRG＝377us使數(shù)據(jù)傳遞時間為整個頁拷貝操作的14％。
在非易失性存儲器的設(shè)計中，總的趨勢是增加能夠同時編程和讀之單元的數(shù)目，以便改善這些器件的讀寫性能。這樣做還能夠結(jié)合增加單個芯片上存儲器單元陣列的數(shù)目、增加單個位面之內(nèi)頁的尺寸、并行地編程多個芯片或者這三種技術(shù)的某種組合。采用這些措施中的任何一種，其結(jié)果都是為了使讀寫單元更多而讀寫時間改變不多或者根本不改變，數(shù)據(jù)傳遞長度必須增大。因此，在如此增加并行程度的系統(tǒng)中，數(shù)據(jù)拷貝的開支也要提高這么多。舉例來說，在一個并行程度增加為四倍的系統(tǒng)中，與以上實例中所用的相同定時值表現(xiàn)出的沖擊為TCOPY＝TRD+8*TX+TPRG＝536.2us使數(shù)據(jù)傳遞時間為整個四頁拷貝操作的39％。
6,040,997號美國專利介紹了專利權(quán)所有人與其他人已知的一種技術(shù)，其中的閃存系統(tǒng)包括一個內(nèi)部緩沖區(qū)，使得從閃村之內(nèi)的第一位置讀取的數(shù)據(jù)重寫到閃存中的第二位置，無需將該數(shù)據(jù)傳遞出閃存之外。這就改善了數(shù)據(jù)傳遞時間。不過，這種已知的技術(shù)不提供錯誤檢驗和糾正，而是簡單地假設(shè)，從第一個閃存位置讀取的數(shù)據(jù)是準(zhǔn)確的。
以能夠驗證被拷貝數(shù)據(jù)完整性的方式，在拷貝操作去除數(shù)據(jù)傳遞的等待時間，從而提高效率，這才是需要的方法。

發(fā)明內(nèi)容
一種非易失性存儲器系統(tǒng)設(shè)計為帶有一種電路，從一個物理尋址的位置中的存儲器單元讀取(感應(yīng)到)數(shù)據(jù)之后，使用該電路把該數(shù)據(jù)編程到不同的物理尋址的位置。這樣做就去除了數(shù)據(jù)傳遞出存儲器電路，隨后又傳遞回存儲器電路時，兩次數(shù)據(jù)傳遞耗費(fèi)的等待時間，從而改善了存儲器存儲系統(tǒng)的整體性能。在編程操作期間，數(shù)據(jù)還傳遞到某個控制電路，使數(shù)據(jù)的有效性得以驗證。這樣做通過在編程操作的同時驗證數(shù)據(jù)，從而在不降低系統(tǒng)可靠性的前提下，進(jìn)一步提高了系統(tǒng)的整體性能。
附圖簡要說明圖1顯示了在現(xiàn)有技術(shù)的EEPROM中，把新數(shù)據(jù)寫到某個邏輯地址所涉及的步驟；圖2是一個框圖，顯示了典型的現(xiàn)有技術(shù)的EEPROM；圖3顯示了現(xiàn)有技術(shù)的典型的基于閃存的存儲子系統(tǒng)架構(gòu)；圖4顯示了現(xiàn)有技術(shù)之頁拷貝操作的定時圖。
圖5顯示了半導(dǎo)體非易失性存儲器的示意圖，依據(jù)本發(fā)明的一個在本發(fā)明中，用于存放讀出數(shù)據(jù)和用于提供編程數(shù)據(jù)的電路，設(shè)計為對這兩種操作的存儲器單元，物理上都是相同的。因此，一旦數(shù)據(jù)被讀出并存放在讀出數(shù)據(jù)寄存器中，就能夠用于控制編程操作而無需進(jìn)一步的數(shù)據(jù)傳遞。
尋址機(jī)制設(shè)計為，在某條特定的尋址的字線上進(jìn)行讀操作之后，地址可以改變?yōu)閷τ谕魂嚵兄心硹l不同的字線進(jìn)行尋址，以便將來自讀出數(shù)據(jù)寄存器的數(shù)據(jù)編程后一條字線。因此，這個電路包含著從一條字線到另一條進(jìn)行高效拷貝操作所需的所有部件，無需將數(shù)據(jù)送出存儲器設(shè)備之外。
對于在數(shù)據(jù)塊16個區(qū)段的區(qū)段7至區(qū)段9中需要重寫新數(shù)據(jù)的實例，寫序列如下1.分配未使用的塊(擦除塊1)，用于區(qū)段寫入操作；2.選擇原始塊的地址，將原始塊的第0頁讀入數(shù)據(jù)寄存器；3.選擇新分配塊的地址，在新分配的塊中開始寫入操作。同時將數(shù)據(jù)從數(shù)據(jù)寄存器傳遞到控制器電路，以便檢驗數(shù)據(jù)的有效性；4.檢驗存儲器狀態(tài)寄存器和數(shù)據(jù)有效性狀態(tài)。如果有錯誤，就調(diào)用錯誤恢復(fù)機(jī)制；5.對于第1頁至第6頁重復(fù)步驟2至步驟4；6.選擇新分配塊的地址，從控制器把第7頁的新數(shù)據(jù)傳遞到閃速EEPROM并在新分配的塊中開始編程操作；7.檢驗存儲器狀態(tài)寄存器。如果有錯誤，就調(diào)用錯誤恢復(fù)機(jī)制；8.對于第8頁和第9頁重復(fù)步驟6和步驟7；9.選擇原始塊的地址，把原始塊的第10頁讀入數(shù)據(jù)寄存器；10.選擇新分配塊的地址，在新分配的塊中開始第10頁的編程操作。同時將數(shù)據(jù)從數(shù)據(jù)寄存器傳遞到控制器電路，以便檢驗數(shù)據(jù)的有效性；11.檢驗存儲器狀態(tài)寄存器和數(shù)據(jù)有效性狀態(tài)；以及12.對于第11頁至第15頁重復(fù)步驟9至步驟11。如果有錯誤，就調(diào)用錯誤恢復(fù)機(jī)制。
圖6說明了拷貝操作期間發(fā)生之事件的序列，依據(jù)本發(fā)明的一個實施例。這些箭頭表示讀取(1)、從主寄存器向從寄存器傳遞(2)、寫入(3)和數(shù)據(jù)傳遞(3)期間，數(shù)據(jù)流的方向。數(shù)據(jù)傳遞和編程操作都具有一個(3)，表示它們是并行操作。
因為這種存儲器設(shè)計為一個或多個分開的存儲器單元陣列，所以能夠并行地執(zhí)行與分開的存儲器陣列同樣多的拷貝操作。這就進(jìn)一步提高了操作的效率。
偶爾會發(fā)生一個或多個單元中的數(shù)據(jù)，一旦讀出后并不反映過去編程到這些單元的原始數(shù)據(jù)的情況。在這些情況下，就需要使用某個外部電路驗證裝置，來驗證這些數(shù)據(jù)的有效性。在一個實施例中，使用了數(shù)據(jù)冗余，例如ECC，它與原始數(shù)據(jù)同時編程到單元組中，從這些單元中讀出時，它能夠驗證該數(shù)據(jù)的有效性。在探測到錯誤的情況下，該冗余信息也可以用于改正錯誤的數(shù)據(jù)。圖5所示的實施例容許數(shù)據(jù)一旦讀出后傳遞到存儲器電路外部的某個電路，以便進(jìn)行驗證。實現(xiàn)這一點(diǎn)所采用的方式，容許在不修改原始讀出數(shù)據(jù)寄存器內(nèi)容的情況下，進(jìn)行這種傳遞操作。那么這就容許傳遞和驗證操作與編程操作同時進(jìn)行。
由于有許多分開的存儲器單元陣列，而且由于執(zhí)行編程操作的時間顯著地長于執(zhí)行傳遞和驗證的時間，多個編程操作能夠與多個傳遞和驗證操作同時進(jìn)行。以這種方式，在不降低性能的前提下，能夠確?？截惒僮髌陂g正在寫入之?dāng)?shù)據(jù)的有效性。并且通過確保數(shù)據(jù)的有效性，提高了系統(tǒng)的可靠性。
本說明書中提及的所有公布和專利申請書，都在這里以相同的范圍引用作為參考，正如專門地和單獨(dú)地指定每個單獨(dú)的公布或?qū)＠暾垥米鳛閰⒖家粯印?br> 現(xiàn)在完整地介紹了本發(fā)明，對于本領(lǐng)域的技術(shù)人員，顯而易見對它能夠進(jìn)行許多改變和修改，而不脫離附帶的權(quán)利要求書的實質(zhì)和范圍。
權(quán)利要求
1.一個非易失性存儲器系統(tǒng)，包括一個非易失性存儲器單元的陣列；一個第一寄存器；一個第二寄存器；以及一個控制器電路，用于從所述陣列讀取數(shù)據(jù)、把讀取的數(shù)據(jù)存入所述第一和第二寄存器，以及在檢驗所述第二寄存器中數(shù)據(jù)有效性時，用來自所述第一寄存器的數(shù)據(jù)同時對所述陣列的一個或多個位置編程。
2.根據(jù)權(quán)利要求1的系統(tǒng)，其特征在于，所述編程發(fā)生時，所述控制器使所述第二寄存器中存放的數(shù)據(jù)被從所述存儲器系統(tǒng)讀出。
3.根據(jù)權(quán)利要求1的系統(tǒng)，其特征在于，所述存儲器單元包括閃存單元。
4.根據(jù)權(quán)利要求1的系統(tǒng)，進(jìn)一步包括一個ECC電路，用于檢驗所述第二寄存器中所述數(shù)據(jù)的有效性。
5.根據(jù)權(quán)利要求1的系統(tǒng)，其特征在于，所述第二寄存器包括多個獨(dú)立的單元，所述編程發(fā)生時能夠被尋址和讀取。
全文摘要
一種改進(jìn)的基于閃速EEPROM存儲器的存儲子系統(tǒng)，包括一個或多個閃存陣列，每一個都帶有兩個數(shù)據(jù)寄存器和一個控制器電路。當(dāng)數(shù)據(jù)從閃存讀入一個數(shù)據(jù)寄存器時，該數(shù)據(jù)拷貝到第二寄存器，所以在確保同一陣列的編程操作期間，該數(shù)據(jù)可以傳遞到控制器，以便檢驗該數(shù)據(jù)的有效性。這就產(chǎn)生了一種改進(jìn)性能的系統(tǒng)，它在拷貝操作期間不造成數(shù)據(jù)傳遞等待，但是卻能夠保證這種操作中涉及之?dāng)?shù)據(jù)的有效性。
文檔編號G11C16/02GK1447976SQ01814497
公開日2003年10月8日 申請日期2001年8月16日 優(yōu)先權(quán)日2000年8月21日
發(fā)明者凱文·M·康雷, 丹尼爾·C·古特曼, 卡洛斯·J·宮扎列茲 申請人:三因迪斯克公司