專利名稱：在刷新操作過程中讀取數(shù)據(jù)并能糾錯的半導體存儲器件的制作方法
技術領域：
本發(fā)明一般涉及半導體存儲器件，特別涉及在該器件內(nèi)部自動執(zhí)行刷新操作而不需要外部刷新命令的半導體存儲器件，并且在嘗試進行糾錯的刷新操作過程中讀取數(shù)據(jù)。
背景技術：
在DRAM(動態(tài)隨機存取存儲器)中，從對應于所選擇字線的存儲單元讀取數(shù)據(jù)，并且由讀出放大器所放大，隨后把來自所選擇列的讀出放大器的數(shù)據(jù)提供到該器件外部。DRAM一般具有多個數(shù)據(jù)輸入/輸出端DQ，其同時輸出多個數(shù)據(jù)位。為了減小與訪問操作相關的電功耗并且通過減少線路的數(shù)目而減小芯片尺寸，多個DQ端與單個列線相關聯(lián)，而不是把單個DQ端與單個列線相關聯(lián)。即，多個讀出放大器連接到單個列線，并且這些讀出放大器的數(shù)據(jù)被并行地輸入/輸出該多個DQ端。
為了加速半導體存儲器件的工作速度，通常，需要是在半導體存儲器內(nèi)部的核心電路操作變得更快。但是由于線路延遲的限制，難以加速核心電路的操作。當數(shù)目的數(shù)據(jù)位被根據(jù)單次存取而串行地輸入/輸出，不但規(guī)定并行地從存儲核心讀取相應于多個DQ端的數(shù)據(jù)，而且還并行地從存儲核心中讀取串行輸出的數(shù)據(jù)，然后使該數(shù)據(jù)進行并串轉(zhuǎn)換，以使它們繼續(xù)地沿著時間分布。通過這種規(guī)定，可以提高到該設備外部的數(shù)據(jù)傳輸速率，而不改變核心電路的工作速度。具體來說，每條列線與多條DQ端相關聯(lián)，并且在單次訪問之后，多條列線被同時激活，其數(shù)目與要沿著時間軸分布的數(shù)據(jù)位的數(shù)目相等，從而通過并行訪問讀取該系列數(shù)據(jù)。


圖1A和1B為示出當每條列線與多個DQ端相關聯(lián)時激活一條列線的情況下以及當每條列線與多個DQ端相關聯(lián)時激活多條列線的情況下的數(shù)據(jù)讀取操作的示意圖。
在圖1A中，每條列線被分配給DQ0和DQ1，并且有選擇地激活單條列線，以把數(shù)據(jù)同時輸出到DQ0焊盤和DQ1焊盤。在第一周期中，列線C1被激活，以沿著時間軸輸出第一數(shù)據(jù)。在第二周期中，列線C2被激活，以沿著時間軸輸出第二數(shù)據(jù)。
在圖1B中，每條列線被分配給DQ0和DQ1，并且多條列線被同時激活，以把各個數(shù)據(jù)同時輸出到DQ0焊盤和DQ1焊盤，并且沿著時間軸順序輸出多個數(shù)據(jù)。在第一和第二周期中，列線C1和C2被激活，以在第一周期中輸出列線C1的數(shù)據(jù)，并且在第二周期輸出列線C2的數(shù)據(jù)。
在DRAM中，需要定期地刷新存儲在存儲單元中的數(shù)據(jù)。在對給定存儲模塊執(zhí)行刷新操作的周期中，一般不可能進行對存儲模塊的讀/寫操作。但是，存在一些方案可以與刷新操作同時執(zhí)行數(shù)據(jù)存取操作，從而提高半導體存儲器件的效率。
其中一種方案使用奇偶校驗位，并且該方案在轉(zhuǎn)讓給本申請的受讓人的發(fā)明(日本專利申請No.2000-368423)中公開。對于多個DQ數(shù)據(jù)位計算奇偶校驗位，并且這些DQ數(shù)據(jù)位與奇偶校驗位一同存儲在存儲器中。在此，多個DQ數(shù)據(jù)位被存儲在各個存儲模塊中，并且該奇偶校驗位被存儲在一個用于奇偶校驗位存儲的存儲模塊中。在數(shù)據(jù)讀取操作時，多個DQ數(shù)據(jù)位被從各個存儲模塊中讀取，并且從該用于奇偶校驗位存儲的存儲模塊中讀取奇偶校驗位。根據(jù)所取得的DQ數(shù)據(jù)位和奇偶校驗位執(zhí)行奇偶校驗。如果在刷新操作過程中檢測到奇偶錯誤，則從當前被刷新的存儲模塊中取得的數(shù)據(jù)位被糾正，然后輸出該DQ數(shù)據(jù)位。
現(xiàn)在還沒有人根據(jù)把奇偶校驗位用于圖1B中的配置，從而對刷新操作應用該糾錯功能。
相應地，需要一種半導體存儲器件，其具有在每條地址線與多個數(shù)據(jù)位相關聯(lián)并且多條數(shù)據(jù)線被同時激活的配置中用于刷新操作的糾錯功能。

發(fā)明內(nèi)容
本發(fā)明的一般目的是提供一種基本上解決由于現(xiàn)有技術的限制和缺點所造成的一個或多個問題。
本發(fā)明的特點和優(yōu)點將在下文的描述中給出，并且從該描述和附圖中變得顯而易見，或者可以通過根據(jù)在該描述中提供的思想對本發(fā)明的實踐而獲得。本發(fā)明的目的以及其它特點和優(yōu)點可以通過在說明書中具體指出的半導體存儲器件而實現(xiàn)和獲得，該說明書采用完整、清楚、簡明和確切的術語進行描述，以使得本領域內(nèi)的普通技術人員能夠?qū)崿F(xiàn)本發(fā)明。
為了實現(xiàn)這些和其它優(yōu)點并且根據(jù)在此體現(xiàn)和概況描述的本發(fā)明的目的，根據(jù)本發(fā)明的一種半導體存儲器件包括多個存儲模塊，其中每個相互獨立地刷新；m(m＞1)個數(shù)據(jù)端子，其中每個連續(xù)接收或輸出n(n＞1)個數(shù)據(jù)塊；轉(zhuǎn)換電路，其把每個數(shù)據(jù)端子的數(shù)據(jù)在并行和串行數(shù)據(jù)之間轉(zhuǎn)換；m×n個數(shù)據(jù)總線，在該總線上相對于m個數(shù)據(jù)端的每個端子平行延伸；m個地址選擇線，其連接到分別對應于m個數(shù)據(jù)端子的存儲模塊的m個模塊，并且被同時激活，任何一個所述地址選擇線的激活把數(shù)據(jù)總線連接到m個模塊中的相應一個，結(jié)果n個數(shù)據(jù)塊被從m個模塊的相應一個輸入/輸出；以及奇偶校驗數(shù)據(jù)比較電路，其對從對應于m個數(shù)據(jù)端子的m個模塊讀取的m個數(shù)據(jù)塊以及從用于奇偶校驗的存儲模塊讀取的奇偶校驗位執(zhí)行奇偶校驗，該奇偶校驗是對于n個數(shù)據(jù)塊中的每一個而分別執(zhí)行的。
上文所述的半導體存儲器件具有一種結(jié)構(gòu)，其中每條地址選擇線負責多個數(shù)據(jù)塊，并且多條地址選擇線被同時激活。在這種結(jié)構(gòu)中，本發(fā)明對從m個模塊讀取的m個數(shù)據(jù)塊以及從用于奇偶校驗的存儲模塊讀取的奇偶校驗位分別對n個數(shù)據(jù)塊中的每一個執(zhí)行奇偶校驗，從而提供用于刷新操作的糾錯功能。
根據(jù)本發(fā)明一個方面，上文所述的半導體存儲器件進一步包括屏蔽電路，其在數(shù)據(jù)寫入時對于所有m個數(shù)據(jù)端子屏蔽n個數(shù)據(jù)塊中的特定的一個數(shù)據(jù)塊。在這種結(jié)構(gòu)中，其中每個地址選擇線負責n個數(shù)據(jù)塊，并且m條地址選擇線分別對應于m個數(shù)據(jù)端子，即使不存在n個數(shù)據(jù)塊中的一個也可以對m個數(shù)據(jù)塊執(zhí)行奇偶校驗。
根據(jù)本發(fā)明，一種半導體存儲器件包括多個存儲模塊，其中每個相互獨立地刷新；m(m＞1)個數(shù)據(jù)端子，其中每個連續(xù)接收或輸出n(n＞1)個數(shù)據(jù)塊；轉(zhuǎn)換電路，其把每個數(shù)據(jù)端子的數(shù)據(jù)在并行和串行數(shù)據(jù)之間轉(zhuǎn)換；m×n個數(shù)據(jù)總線，在該總線上相對于m個數(shù)據(jù)端的每個端子平行延伸；n個地址選擇線，其連接到分別對應于n個數(shù)據(jù)端子的存儲模塊的n個模塊，并且被同時激活，任何一個所述地址選擇線的激活把數(shù)據(jù)總線連接到n個模塊中的相應一個，結(jié)果對應于m個數(shù)據(jù)端子的m個數(shù)據(jù)塊被從n個模塊的相應一個輸入/輸出；奇偶校驗數(shù)據(jù)比較電路，其對從對應于n個模塊讀取的n個數(shù)據(jù)塊以及從用于奇偶校驗的存儲模塊讀取的奇偶校驗位執(zhí)行奇偶校驗，該奇偶校驗是對于m個數(shù)據(jù)塊中的每一個而分別執(zhí)行的，以及屏蔽電路，其在數(shù)據(jù)寫入時對于所有n個數(shù)據(jù)塊屏蔽m個數(shù)據(jù)塊中的特定的一個。
在這種結(jié)構(gòu)中，其中每個地址選擇線負責m個數(shù)據(jù)塊，并且n個地址選擇線分別對應于n個數(shù)據(jù)塊，即使不存在m個數(shù)據(jù)塊中的一個數(shù)據(jù)塊，也可以對于n個數(shù)據(jù)塊正確地執(zhí)行奇偶校驗。
從下文結(jié)合附圖的詳細描述中，本發(fā)明的其它目的和特點將變的更加清楚。
附圖簡述圖1A和1B為示出當每條列線與多個DQ端相關聯(lián)時激活一條列線的情況下以及當每條列線與多個DQ端相關聯(lián)時激活多條列線的情況下的數(shù)據(jù)讀取操作的示意圖。
圖2為示出根據(jù)本發(fā)明的半導體存儲器件的結(jié)構(gòu)的一個例子的方框圖；
圖3為示出圖2的存儲單元陣列的一個例子的電路圖；圖4為示出對于圖3的結(jié)構(gòu)的數(shù)據(jù)寫入操作的時序圖；圖5為示出屏蔽與圖4的操作相關的第一數(shù)據(jù)的操作的時序圖；圖6為示出在數(shù)據(jù)端子特定的屏蔽操作的情況下該存儲單元陣列的結(jié)構(gòu)的一個例子的電路圖；圖7A和7B為示出一個數(shù)位特定的屏蔽操作以及存儲單元陣列的相應電路結(jié)構(gòu)的示意圖；圖8A和8B為示出一個數(shù)據(jù)端子特定的屏蔽操作以及存儲單元陣列的相應電路結(jié)構(gòu)的示意圖；圖9為示出根據(jù)本發(fā)明與存儲核心和數(shù)據(jù)端子相關的結(jié)構(gòu)的一個例子的電路圖；圖10為示出奇偶校驗位產(chǎn)生電路的結(jié)構(gòu)的一個例子的電路圖；圖11為示出選擇器電路的結(jié)構(gòu)的一個例子的電路圖；圖12為用于說明在一個半導體存儲器件的測試操作時的數(shù)據(jù)壓縮的示意圖；以及圖13A和13B為示出進行數(shù)據(jù)壓縮的方式的時序圖。
具體實施例方式
在下文中，將參照附圖描述的本發(fā)明的實施例。
圖2為示出根據(jù)本發(fā)明的半導體存儲器件的結(jié)構(gòu)的一個例子的方框圖；圖2的半導體存儲器件包括命令輸入電路11、地址輸入電路12、行解碼器13、列解碼器14、數(shù)據(jù)輸入/輸出電路15、刷新信號產(chǎn)生電路2、內(nèi)部地址產(chǎn)生電路3、奇偶校驗位產(chǎn)生電路6、奇偶校驗數(shù)據(jù)比較電路7、存儲單元陣列8、列驅(qū)動器16、包括寫入放大器和讀出放大器的數(shù)據(jù)總線放大器單元17、以及主字驅(qū)動器及讀出放大器驅(qū)動電路18。
刷新信號產(chǎn)生電路2包括一個刷新振蕩器21和分頻器22。命令輸入電路11把控制信號提供到地址輸入電路12用于根據(jù)從外部CPU等等接收的數(shù)據(jù)讀取命令和數(shù)據(jù)寫入命令獲得數(shù)據(jù)。行解碼器13和列解碼器14解碼所獲得的地址，并且把解碼的地址提供到主字驅(qū)動器及讀出放大器驅(qū)動電路18和列驅(qū)動器16。每個電路/單元被根據(jù)由命令輸入電路11從該器件外部接收的命令而控制。也就是說，命令輸入電路11解碼一個命令，以產(chǎn)生控制信號，然后提供到各個電路/單元，以控制每個電路/單元的操作。
在根據(jù)本發(fā)明的半導體存儲器件中，刷新信號產(chǎn)生電路2產(chǎn)生半導體存儲器件內(nèi)部的刷新信號，并且響應該刷新信號對于內(nèi)部地址產(chǎn)生電路3所產(chǎn)生的地址執(zhí)行刷新操作。
在數(shù)據(jù)寫入時，奇偶校驗位產(chǎn)生電路6產(chǎn)生一個奇偶校驗位，然后存儲在存儲單元陣列8中。即使當刷新操作與例行的數(shù)據(jù)讀取操作或數(shù)據(jù)寫入操作相重疊，也將執(zhí)行該刷新操作。由于從當前被刷新的模塊中讀取的數(shù)據(jù)是無效的，因此把該數(shù)據(jù)與奇偶校驗位相比較，以執(zhí)行奇偶校驗。在奇偶錯誤的情況下，通過逆轉(zhuǎn)從被刷新的模塊讀取的數(shù)據(jù)而糾正錯誤。與該奇偶校驗位的比較和錯誤糾正是由奇偶校驗數(shù)據(jù)比較電路7所執(zhí)行的。
圖3為示出根據(jù)本發(fā)明的存儲單元陣列8的一個例子的電路圖。
圖3的電路對應于存儲單元陣列8的提供兩個DQ端子DQ0和DQ1的一部分。圖3的電路包括多個單元柵極晶體管30、多個存儲單元31、多個讀出放大器32-0至32-5、多個“與”電路33-0至33-5、多條字線WL0至WL2、多條位線BL0至BL5、以及多條列線CL0至CL2和數(shù)據(jù)總線DB。讀出放大器32-0和32-1連接到對應于數(shù)據(jù)端子DQ0的各個位線BL0和BL1。響應對應于數(shù)據(jù)端子DQ0的列線CL0的激活而選擇這些讀出放大器32-0和32-1，從而連接到數(shù)據(jù)總線DB。該讀出放大器32-0和32-1的數(shù)據(jù)分別對應于沿著時間軸的數(shù)據(jù)端子DQ0的第一數(shù)據(jù)Bit1和第二數(shù)據(jù)Bit2。
同理，連接到各個位線BL2和BL3的讀出放大器32-2和32-3對應于數(shù)據(jù)端子DQ1。響應對應于數(shù)據(jù)端子DQ1的列線CL1的激活，選擇這些讀出放大器32-2和32-3，從而連接到數(shù)據(jù)總線DB。該讀出放大器32-2和32-3的數(shù)據(jù)分別對應于沿著時間軸的數(shù)據(jù)端子DQ1的第一數(shù)據(jù)Bit1和第二數(shù)據(jù)Bit2。
另外，連接到各個位線BL4和BL5的讀出放大器32-4和32-5分別對應于用于數(shù)據(jù)端子DQ0和DQ1的各個奇偶校驗位。響應對應于奇偶校驗位的列線CL2的激活，選擇這些讀出放大器32-4和32-5，從而連接到數(shù)據(jù)總線DB。該讀出放大器32-4和32-5的數(shù)據(jù)分別對應于沿著時間軸的用于第一數(shù)據(jù)Bit1和奇偶校驗位和用于第二數(shù)據(jù)Bit2的奇偶校驗位。在此，通過異或運算計算該奇偶校驗位，從而在圖3中表示為“XOR”。
字線WL0至WL2被分別提供用于數(shù)據(jù)端子DQ0、數(shù)據(jù)端子DQ1、以及奇偶校驗位。因此可以對數(shù)據(jù)端子DQ0、數(shù)據(jù)端子DQ1和奇偶校驗位中的每一個獨立執(zhí)行刷新操作。如果需要在對數(shù)據(jù)端子DQ0執(zhí)行刷新操作時讀取數(shù)據(jù)，則讀取數(shù)據(jù)端子DQ0的數(shù)據(jù)、數(shù)據(jù)端子DQ1的數(shù)據(jù)以及奇偶校驗位，并且執(zhí)行奇偶校驗，隨后根據(jù)需要糾正數(shù)據(jù)端子DQ0的數(shù)據(jù)。對于分別沿著時間軸的第一數(shù)據(jù)Bit1和第二數(shù)據(jù)Bit2執(zhí)行奇偶校驗和糾錯。
分別提供“與”電路33-0至33-5，用于執(zhí)行列線信號和屏蔽信號之間的“與”運算，以選擇一個讀出放大器。該屏蔽信號(MASK-Bit1和MASK-Bit2)用于在數(shù)據(jù)寫入的時候屏蔽數(shù)據(jù)時防止數(shù)據(jù)寫入存儲單元中。
圖4為示出對于圖3的結(jié)構(gòu)的數(shù)據(jù)寫入的操作的時序圖。
如圖4中所示，第一數(shù)據(jù)Bit1和第二數(shù)據(jù)Bit2被提供到數(shù)據(jù)端子DQ0，并且第一數(shù)據(jù)Bit1和第二數(shù)據(jù)Bit2被提供到數(shù)據(jù)端子DQ1。這些數(shù)據(jù)受到串-并轉(zhuǎn)換，并且被作為并行數(shù)據(jù)存儲在讀出放大器32-0至32-5中，如圖4中的“寫入數(shù)據(jù)”所示。讀出放大器32-0至32-5的數(shù)據(jù)被通過位線BL0至BL5存儲在存儲單元31中，如圖4中的“存儲單元”所示。
圖5為示出與圖4的操作相關的屏蔽第一數(shù)據(jù)的操作的時序圖。
如圖5中所示，當在數(shù)據(jù)寫入時屏蔽第一數(shù)據(jù)Bit1，則所屏蔽的數(shù)據(jù)Bit1不被存儲在讀出放大器中，并且僅僅不被屏蔽的數(shù)據(jù)Bit2被存儲在讀出放大器中，被示為“寫入數(shù)據(jù)”。然后，讀出放大器的數(shù)據(jù)被通過位線BL0至BL5同時存儲在存儲單元31中，如圖5中的“存儲單元”所示。
再次參見圖3，如上文所述，提供“與”電路33-0至33-5，用于執(zhí)行列線信號和屏蔽信號之間的“與”運算，從而選擇一個讀出放大器。把屏蔽信號MASK-Bit1變?yōu)榈碗娖綄е隆芭c”電路33-0、33-2和33-4的輸出變?yōu)榈碗娖?，從而即使當選擇各個列線時，讀取放大器32-0、32-2和32-4不被連接到數(shù)據(jù)總線DB。結(jié)果，被提供到數(shù)據(jù)總線DB的相應的第一數(shù)據(jù)Bit1和奇偶校驗位不提供到各個讀出放大器32-0、32-2和32-4。按照這種方式，把屏蔽信號MASK-Bit1變?yōu)榈碗娖剑瑢⑵帘蔚谝粩?shù)據(jù)Bit1。同理，把屏蔽信號MASK-Bit2變?yōu)榈碗娖?，將屏蔽第二?shù)據(jù)Bit2。
在圖3的結(jié)構(gòu)中，連接到相同列線的讀出放大器分別對應于數(shù)據(jù)Bit1和數(shù)據(jù)Bit2，其沿著時間軸分布，并且每條列線對應于不同的數(shù)據(jù)端子DQ。從而，這種結(jié)構(gòu)不同于圖1B的結(jié)構(gòu)在與每條列線負責多個DQ端子，并且對應于沿著時間軸分別的不同數(shù)據(jù)塊。這是因為需要圖3的結(jié)構(gòu)來實現(xiàn)數(shù)位特定的屏蔽操作，即，實現(xiàn)屏蔽沿著時間軸分布的特定一個數(shù)據(jù)Bit1和Bit2。如果連接到列線的讀出放大器與數(shù)據(jù)端子DQ0和DQ1相關聯(lián)，并且每條列線對應于不同的數(shù)位，則當執(zhí)行數(shù)位特定的屏蔽操作時，不能獲得對刷新操作的數(shù)據(jù)糾正。
為了討論，考慮這樣一種情況，其中提供列線CL0、CL1和CL2以分別對應于第一位Bit1、第二位Bit2和奇偶校驗位。在這種情況中，如果基于數(shù)位地屏蔽第一位Bit1，則對于所有DQ端子不存在對應于列線CL0的第一位Bit1。由于執(zhí)行列線CL0、CL1和CL2的數(shù)據(jù)之間的奇偶校驗，則數(shù)位特定的屏蔽操作將導致不存在用于奇偶校驗的一個數(shù)位。因此，在這種結(jié)構(gòu)中，不能夠進行奇偶校驗(即，不能夠產(chǎn)生奇偶校驗位)。
由于上述原因，本發(fā)明使得每個列線負責沿著時間軸分布的多個數(shù)據(jù)位，并且當執(zhí)行數(shù)位特定的屏蔽操作時使多個列線對應于各個數(shù)據(jù)端子DQ。相應地，即使當基于數(shù)位的屏蔽第一數(shù)位Bit1時，可以對于第二數(shù)位Bit2進行奇偶校驗。
從上文的描述可以理解，如果基于數(shù)據(jù)端子執(zhí)行屏蔽操作而不是基于數(shù)位執(zhí)行屏蔽操作，則多條列線需要對應于沿著時間軸分布的各個數(shù)據(jù)位，而不是對應與圖3中所示的各個數(shù)據(jù)端子DQ。
圖6為示出在數(shù)據(jù)端子特定的屏蔽操作情況中根據(jù)本發(fā)明存儲單元陣列8的結(jié)構(gòu)的一個例子的電路圖。
圖6的電路包括多個單元柵極晶體管30、多個存儲單元31、多個讀出放大器42-0至42-5、多個“與”電路43-0至43-5、多條字線WL0至WL2、多條位線BL0或BL5、多條列線CL0至CL2、以及數(shù)據(jù)總線DB。
讀出放大器42-0和42-1對應于第一數(shù)據(jù)位Bit1，并且響應列線CL0的激活而被選擇，從而連接到數(shù)據(jù)總線DB。該讀出放大器42-0和42-1的數(shù)據(jù)分別對應于數(shù)據(jù)端子DQ0和數(shù)據(jù)端子DQ1。同理，讀出放大器42-2和42-3對應于第二數(shù)據(jù)位Bit2，并且響應列線CL1的激活，而被選擇，從而連接到數(shù)據(jù)總線DB。該讀出放大器42-2和42-3的數(shù)據(jù)分別對應于數(shù)據(jù)端子DQ0和數(shù)據(jù)端子DQ1。另外，讀出放大器42-4和42-5分別對應于用于數(shù)據(jù)端子DQ0的數(shù)據(jù)的奇偶校驗位和數(shù)據(jù)端子DQ1的數(shù)據(jù)的奇偶校驗位。
字線WL0至WL2被分別提供用于數(shù)據(jù)位Bit1、數(shù)據(jù)位Bit2和奇偶校驗位。因此可以對數(shù)據(jù)位Bit1、數(shù)據(jù)位Bit2和奇偶校驗位中的每一個獨立執(zhí)行刷新操作。如果需要在對數(shù)據(jù)位Bit1執(zhí)行刷新操作時讀取數(shù)據(jù)，則讀取數(shù)據(jù)位Bit1的數(shù)據(jù)、數(shù)據(jù)位Bit2的數(shù)據(jù)以及奇偶校驗位，并且執(zhí)行奇偶校驗，隨后根據(jù)需要糾正數(shù)據(jù)位Bit1的數(shù)據(jù)。分別對于數(shù)據(jù)端子DQ0和數(shù)據(jù)端子DQ1執(zhí)行奇偶校驗和糾錯。
分別提供“與”電路43-0至43-5，用于執(zhí)行列線信號和屏蔽信號之間的“與”運算，以選擇一個讀出放大器。圖6的電路按照這樣一種方式來構(gòu)成，以基于數(shù)據(jù)端子屏蔽數(shù)據(jù)。因此，每條列線不對應于不同的數(shù)據(jù)端子，但是對應于沿著時間軸分布的不同數(shù)據(jù)位。相應地，即使當基于數(shù)據(jù)端子屏蔽數(shù)據(jù)端子DQ0的數(shù)據(jù)時，也可以對數(shù)據(jù)端子DQ1進行奇偶校驗。
按照這種方式，在數(shù)位特定的屏蔽操作情況和數(shù)據(jù)端子特定的屏蔽操作情況之間，本發(fā)明改變?nèi)鐖D3或圖6中所示的存儲單元陣列的電路結(jié)構(gòu)，從而可以在刷新操作過程中正確地進行奇偶校驗。
圖7A和7B為示出數(shù)位特定的屏蔽操作和存儲單元陣列的相應電路結(jié)構(gòu)的示意圖。在本例中，提供四個數(shù)據(jù)端子DQ，并且四個數(shù)據(jù)位沿著時間軸分布。如圖7A中所示，基于數(shù)位地執(zhí)行屏蔽操作。在該屏蔽操作的情況中，需要使存儲單元陣列具有圖7B的電路結(jié)構(gòu)。即提供多條數(shù)據(jù)地址選擇線(例如，列線)以對應各個數(shù)據(jù)位，并且每個地址選擇線并聯(lián)到沿著時間軸分布的多個數(shù)據(jù)位。另外，執(zhí)行多個數(shù)據(jù)端子之間的奇偶校驗。這樣即使數(shù)據(jù)位Bit1被基于數(shù)位地屏蔽從而不存在，也可以對于數(shù)據(jù)位Bit2至Bit4的每一個進行奇偶校驗。
圖8A和8B為示出數(shù)據(jù)端子特定的屏蔽操作以及存儲單元陣列的相應電路結(jié)構(gòu)的示意圖。在本例中，提供4個數(shù)據(jù)端子DQ，并且4個數(shù)據(jù)位沿著時間軸分布。如圖8A中所示，基于數(shù)據(jù)端子執(zhí)行屏蔽操作。在該屏蔽操作的情況中，該存儲單元陣列不需要具有圖8B的電路結(jié)構(gòu)。即，提供多條地址選擇線(例如，列線)以對應于沿著時間軸分布的各個數(shù)據(jù)位，并且每個地址選擇線被并聯(lián)到多個數(shù)據(jù)端子。另外，執(zhí)行沿著時間軸分布的多個數(shù)據(jù)位之間的奇偶校驗。這樣即使數(shù)據(jù)端子DQ0被基于數(shù)據(jù)端子而屏蔽從而不存在，也可以對每個數(shù)據(jù)端子DQ1至DQ3進行奇偶校驗。
圖9為示出根據(jù)本發(fā)明與存儲核心的數(shù)據(jù)端子相關的結(jié)構(gòu)的一個例子的電路圖。圖9的結(jié)構(gòu)對應于圖3的情況，其中基于數(shù)位地執(zhí)行屏蔽操作。該結(jié)構(gòu)基本上與基于數(shù)據(jù)端子執(zhí)行的屏蔽操作的圖6中的情況相同，只是數(shù)位和數(shù)據(jù)端子之間的關系被交換。
圖9的電路包括多個存儲模塊51，對應于各個存儲模塊51的讀出放大器52、對應對各個存儲模塊51的字解碼器53、對應于數(shù)據(jù)端子DQ0的列解碼器54-0、對應于數(shù)據(jù)端子DQ1的列解碼器54-1、對應于奇偶校驗位的列解碼器54-2、奇偶校驗位產(chǎn)生電路(XORA)55、XOR電路56、選擇器電路(SEL)57、并-串轉(zhuǎn)換電路58、以及對應于DQ0和DQ1的數(shù)據(jù)端子59。與圖2的結(jié)構(gòu)相比較，多個存儲模塊51對應于存儲單元陣列8，字解碼器53對應于主字驅(qū)動器及讀出放大器驅(qū)動電路18，列解碼器54-0至54-2對應于列解碼器，以及奇偶校驗位產(chǎn)生電路55對應于奇偶校驗位產(chǎn)生電路6。另外，XOR電路56和選擇器電路57等價于奇偶校驗數(shù)據(jù)比較電路7。最后，并-串轉(zhuǎn)換電路58對應于數(shù)據(jù)輸入/輸出電路15。
到數(shù)據(jù)端子59的數(shù)據(jù)輸入被并-串轉(zhuǎn)換電路58從串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并且提供到選擇器電路57。提供到選擇器電路57的數(shù)據(jù)被通過數(shù)據(jù)總線提供到奇偶校驗位產(chǎn)生電路55和讀出放大器52。奇偶校驗位產(chǎn)生電路55基于數(shù)位地執(zhí)行異或運算，并且產(chǎn)生奇偶校驗位。例如執(zhí)行數(shù)據(jù)端子DQ0的第一數(shù)據(jù)位Bit1和數(shù)據(jù)端子DQ1的第一數(shù)據(jù)位Bit1之間的異或運算，從而產(chǎn)生用于數(shù)據(jù)位Bit1的奇偶校驗位。
數(shù)據(jù)端子DQ0的數(shù)據(jù)被提供到連接列解碼器54-0的讀出放大器52。數(shù)據(jù)端子DQ1的數(shù)據(jù)被提供到連接列解碼器54-1的讀出放大器52。另外，由奇偶校驗位產(chǎn)生電路55產(chǎn)生的奇偶校驗位被提供到連接列解碼器54-2的讀出放大器。與此相結(jié)合，所選擇的屏蔽信號(MASKBit0至MASKBit3)可以指定一個屏蔽的數(shù)位，從而禁止特定的數(shù)據(jù)存儲在讀出放大器52中。
字解碼器53有選擇地激活對應特定行地址的字線WL。相應地，讀出放大器52的數(shù)據(jù)被存儲在存儲模塊51的存儲單元中。
在數(shù)據(jù)讀取操作時，字解碼器53有選擇地激活對應于特定讀取行地址的字線WL。相應地，存儲單元的數(shù)據(jù)被提取到讀出放大器52。在此之后，列解碼器54-0至54-2有選擇地激活對應于特定的讀取列地址的列線。結(jié)果，讀出放大器52的數(shù)據(jù)被讀到數(shù)據(jù)總線。當完成這些操作時，從被刷新的存儲模塊提取的并且存儲在讀出放大器52中的數(shù)據(jù)收到刷新操作，從而所提取的數(shù)據(jù)被該刷新操作所影響。
按照這種方式讀取的數(shù)據(jù)被提供到異或電路56，并且還提供到選擇器電路57。異或電路56基于數(shù)位地執(zhí)行異或運算，從而執(zhí)行奇偶校驗。例如，執(zhí)行對數(shù)據(jù)端子DQ0提取的第一數(shù)位Bit1、對數(shù)據(jù)端子DQ1提取的第一數(shù)位Bit1、以及第一數(shù)位Bit1的奇偶校驗位之間的異或運算，從而檢查數(shù)位Bit1的奇偶性。“1”的奇偶校驗結(jié)果表示有錯誤，“0”的奇偶校驗結(jié)果表示沒有錯誤。
根據(jù)奇偶校驗的結(jié)果，選擇器電路57嘗試按照需要基于數(shù)位地進行數(shù)據(jù)糾正。例如，如果對應于數(shù)據(jù)端子DQ0的存儲塊被刷新，并且如果第一數(shù)據(jù)位Bit1表示錯誤，則該錯誤被通過反轉(zhuǎn)對應于數(shù)據(jù)端子DQ0的第一數(shù)據(jù)位Bit1而糾正。
按照這種方式所提取的數(shù)據(jù)或者提取并糾正的數(shù)據(jù)被并-串轉(zhuǎn)換電路58從并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，隨后從數(shù)據(jù)端子59輸出。
圖10為示出奇偶校驗位產(chǎn)生電路55的結(jié)構(gòu)的一個例子。
奇偶校驗位產(chǎn)生電路55包括“異或”電路71、反相器72和由并聯(lián)的PMOS晶體管和NMOS晶體管所構(gòu)成的傳輸門73。在寫入操作時，信號WR為高電平，從而數(shù)據(jù)端子DQ0的數(shù)據(jù)位Bitx(x＝1、2、3或4)以及數(shù)據(jù)端子DQ1的數(shù)據(jù)位Bitx之間的異或數(shù)值被作為奇偶校驗位產(chǎn)生電路55的輸出而發(fā)送。在讀取操作時，信號WR為低電平，從而傳輸門73關閉，因此暫停從奇偶校驗位產(chǎn)生電路55輸出數(shù)據(jù)，以避免與從存儲單元讀取的奇偶校驗位相沖突。
圖11為示出選擇器電路57的結(jié)構(gòu)的一個例子的電路圖。
選擇器電路57包括“與非”電路81、反相器82至84以及每個由并聯(lián)的PMOS晶體管和NMOS晶體管所構(gòu)成的傳輸門85至88。在寫入操作時，信號WR為高電平，從而傳輸門87被打開，并且傳輸門88被關閉。結(jié)果，從并-串轉(zhuǎn)換電路58提供的寫入數(shù)據(jù)被提供到數(shù)據(jù)總線。
在讀取操作時，該信號WR為低電平，從而傳輸門87被關閉，并且傳輸門88被打開。該信號REFDy表示為數(shù)據(jù)端子Dqy(y＝0或1)提取的數(shù)據(jù)是否被從刷新的存儲模塊中讀出。如果該信號REFDy為高電平，這表示相關的數(shù)據(jù)被從正在刷新的存儲模塊中讀出。信號XOR是相應XOR電路56的輸出，并且當它為高電平的時候表示奇偶校驗錯誤。如果信號REFDy和信號XOR都為高電平，則“與非”電路81的輸出變?yōu)榈碗娖?，從而關閉傳輸門85。這種情況中，因此為數(shù)據(jù)端子DQy讀取的數(shù)據(jù)Bitx(x＝1、2、3或4)在被提供到并-串轉(zhuǎn)換電路58之前被反相。也就是說，如果從被刷新的存儲模塊讀取的數(shù)據(jù)表現(xiàn)出奇偶錯誤，則通過數(shù)位反轉(zhuǎn)進行糾錯。
圖12為用于說明在半導體存儲器件的測試操作時的數(shù)據(jù)壓縮。
半導體存儲器件的測試操作具有測試模式，其激活多個地址選擇線，并且為了減少測試時間而壓縮數(shù)據(jù)。在本發(fā)明中，當沿著時間軸分布的多個數(shù)據(jù)塊被分配給每個地址選擇線(例如，每個列線CL0和CL1)(即，圖3的結(jié)構(gòu))，這些數(shù)據(jù)塊可以被“與”電路91和92所壓縮，從而在時間上壓縮該數(shù)據(jù)。
在相關技術構(gòu)成中，多個數(shù)據(jù)端子被連接到每個地址選擇線(例如，每個列線CL0和CL1)，從而數(shù)據(jù)壓縮將導致用于測試的數(shù)據(jù)端子的數(shù)目減少。但是，在這種情況中，數(shù)據(jù)沒有在時間上被壓縮。與相關技術結(jié)構(gòu)相比，根據(jù)本發(fā)明的圖3的結(jié)構(gòu)因此可以減小測試時間。圖13A和13B示出進行壓縮的方式。如圖13A中所示，相關技術結(jié)構(gòu)可以通過在測試操作過程中壓縮數(shù)據(jù)而減少數(shù)據(jù)緩沖區(qū)(data pad)的數(shù)目。另一方面，如圖13B中所示，根據(jù)本發(fā)明的圖3的結(jié)構(gòu)通過在測試操作過程中進行數(shù)據(jù)壓縮減少用于測試操作所需的操作周期數(shù)，而縮短測試時間。
另外，本發(fā)明不限于這些實施例，而是可以作出各種變型和改進而不脫離本發(fā)明的范圍。
本申請基于2001年7月9日在日本專利局遞交的2001-208069號的日本優(yōu)先申請，其中的全部內(nèi)容被包含于此，以供參考。
權(quán)利要求
1.一種半導體存儲器件包括多個存儲模塊，其中每個相互獨立地刷新；m(m＞1)個數(shù)據(jù)端子，其中每個連續(xù)接收或輸出n(n＞1)個數(shù)據(jù)塊；轉(zhuǎn)換電路，其把每個數(shù)據(jù)端子的數(shù)據(jù)在并行和串行數(shù)據(jù)之間轉(zhuǎn)換；m×n個數(shù)據(jù)總線，在該總線上相對于所述m個數(shù)據(jù)端的每個端子平行延伸；m個地址選擇線，其連接到分別對應于m個數(shù)據(jù)端子的所述存儲模塊的m個模塊，并且被同時激活，任何一個所述地址選擇線的激活把所述數(shù)據(jù)總線連接到m個模塊中的相應一個，結(jié)果n個數(shù)據(jù)塊被從m個模塊的相應一個輸入/輸出；以及奇偶校驗數(shù)據(jù)比較電路，其對從對應于m個數(shù)據(jù)端子的m個模塊讀取的m個數(shù)據(jù)塊以及從用于奇偶校驗的存儲模塊讀取的奇偶校驗位執(zhí)行奇偶校驗，所述奇偶校驗是對于n個數(shù)據(jù)塊中的每一個而分別執(zhí)行的。
2.根據(jù)權(quán)利要求1所述的半導體存儲器件，其中進一步包括屏蔽電路，其在數(shù)據(jù)寫入時對于所有所述的m個數(shù)據(jù)端子屏蔽n個數(shù)據(jù)塊中的特定一個數(shù)據(jù)塊。
3.根據(jù)權(quán)利要求1所述的半導體存儲器件，其中如果檢測到一個奇偶錯誤，則該奇偶校驗數(shù)據(jù)比較電路進行反轉(zhuǎn)從而糾正從存儲模塊中讀取的數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的半導體存儲器件，其中進一步包括奇偶校驗位產(chǎn)生電路，其在數(shù)據(jù)寫入時，對于n個數(shù)據(jù)塊中的每一個從對應所述m個數(shù)據(jù)端子的m個數(shù)據(jù)塊產(chǎn)生奇偶校驗位。
5.根據(jù)權(quán)利要求1所述的半導體存儲器件，其中進一步包括一個電路，其壓縮在測試操作時從m個模塊中的每一個讀取的n個數(shù)據(jù)塊。
6.一種半導體存儲器件，包括多個存儲模塊，其中每個相互獨立地刷新；m(m＞1)個數(shù)據(jù)端子，其中每個連續(xù)接收或輸出n(n＞1)個數(shù)據(jù)塊；轉(zhuǎn)換電路，其把每個數(shù)據(jù)端子的數(shù)據(jù)在并行和串行數(shù)據(jù)之間轉(zhuǎn)換；m×n個數(shù)據(jù)總線，在該總線上相對于所述m個數(shù)據(jù)端的每個端子平行延伸；n個地址選擇線，其連接到分別對應于n個數(shù)據(jù)端子的存儲模塊的n個模塊，并且被同時激活，任何一個所述地址選擇線的激活把數(shù)據(jù)總線連接到n個模塊中的相應一個，結(jié)果對應于m個數(shù)據(jù)端子的m個數(shù)據(jù)塊被從n個模塊的相應一個輸入/輸出；奇偶校驗數(shù)據(jù)比較電路，其對從對應于n個模塊讀取的n個數(shù)據(jù)塊以及從用于奇偶校驗的存儲模塊讀取的奇偶校驗位執(zhí)行奇偶校驗，所述奇偶校驗是對于m個數(shù)據(jù)塊中的每一個而分別執(zhí)行的；以及屏蔽電路，其在數(shù)據(jù)寫入時對于所有n個數(shù)據(jù)塊屏蔽m個數(shù)據(jù)塊中的特定的一個。
7.根據(jù)權(quán)利要求6所述的半導體存儲器件，其中如果檢測到一個奇偶錯誤，則該奇偶校驗數(shù)據(jù)比較電路進行反轉(zhuǎn)從而糾正從存儲模塊中讀取的數(shù)據(jù)。
8.根據(jù)權(quán)利要求6所述的半導體存儲器件，其中進一步包括奇偶校驗位產(chǎn)生電路，其在數(shù)據(jù)寫入時，對于m個數(shù)據(jù)塊中的每一個從對應該n個數(shù)據(jù)塊產(chǎn)生奇偶校驗位。
全文摘要
一種半導體存儲器件包括多個存儲模塊，每個相互獨立地刷新；m(m＞1)個數(shù)據(jù)端子，每個接收或輸出n(n＞1)個數(shù)據(jù)塊；轉(zhuǎn)換電路，其把每個數(shù)據(jù)端子的數(shù)據(jù)在并行和串行數(shù)據(jù)之間轉(zhuǎn)換；m×n個數(shù)據(jù)總線，在該總線上相對于m個數(shù)據(jù)端的每個端子平行；m個地址選擇線，其連接到分別對應m個數(shù)據(jù)端子的存儲模塊的m個模塊，并同時激活，任何一個地址選擇線的激活把數(shù)據(jù)總線連接到m個模塊中的相應一個，結(jié)果n個數(shù)據(jù)塊被從m個模塊的相應一個輸入/輸出；以及奇偶校驗數(shù)據(jù)比較電路，其對從對應于m個數(shù)據(jù)端子的m個模塊讀取的m個數(shù)據(jù)塊以及從用于奇偶校驗的存儲模塊讀取的奇偶校驗位執(zhí)行奇偶校驗，該奇偶校驗是對于n個數(shù)據(jù)塊中的每一個而分別執(zhí)行的。
文檔編號G11C11/406GK1396599SQ0210801
公開日2003年2月12日 申請日期2002年3月25日 優(yōu)先權(quán)日2001年7月9日
發(fā)明者奧田正樹, 內(nèi)田敏也 申請人:富士通株式會社