專利名稱：半導體存儲器件的字線驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
一般地說本發(fā)明涉及半導體存儲器件，更具體地說涉及用于半導體存儲器件的字線驅(qū)動器電路。
背景技術(shù)：
附圖1所示為在典型的DRAM存儲器件中的存儲單元。通過兩種主要類型的漏電流降低這種存儲單元的刷新時間由在晶體管M1的結(jié)邊界處的缺陷所引起的結(jié)漏電流I1；和由流經(jīng)晶體管M1的子閾值(sub-threshold)電流引起的溝道漏電流I2。通過降低溝道注入劑量能夠降低結(jié)漏電流I1，但是這使I2增加。類似地，通過增加M1的閾值電壓Vth可以降低子閾值電流I2，但這使I1增加。
已經(jīng)設(shè)計了負偏壓字線方案來同時降低結(jié)漏電流和溝道漏電流。采用負字線方案的存儲器件給非選擇的存儲單元的字線施加負電壓Vbb(通常為-0.4至-0.5伏特)。然而這種負偏壓字線方案的實施出現(xiàn)了多個問題。首先，要求較大的負電壓源來處理在放電操作過程中在字線從Vpp或Vdd放電到Vbb時所產(chǎn)生的較高的放電電流。這些放電電流還易于在Vbb中引起電壓波動。運行字線控制電路所需的電流還對負電壓源提出附加要求。因此，負電壓源在存儲器件中往往占用較大的空間。其次，由于每個字線都要求一個負字線驅(qū)動器，因此常規(guī)的負字線方案所需的復雜的實施方式一般具有芯片面積損失。此外，在字線驅(qū)動器的間距內(nèi)很難實施負電壓轉(zhuǎn)換器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的負字線驅(qū)動方案在預充電操作的過程中將字線放電電流從負電壓源中轉(zhuǎn)移出來。
本發(fā)明的一方面是一種使字線放電的方法，該方法包括將字線耦合到第一電源；以及將電流從該字線中轉(zhuǎn)移到第二電源。
本發(fā)明的另一方面是一種半導體存儲器件，該半導體存儲器件包括字線；耦合到該字線并適合于在預充電操作的過程中將該字線耦合到第一電源的字線驅(qū)動器電路；其中字線驅(qū)動器電路適合于在預充電操作的過程中將放電電流轉(zhuǎn)移到第二電源。
本發(fā)明的再一方面是一種半導體存儲器件，該半導體存儲器件包括字線；在預充電操作的過程中將該字線耦合到第一電源的裝置；以及在預充電操作的過程中將電流從該字線轉(zhuǎn)移到第二電源的裝置。
本發(fā)明的這些方面和其它方面都已公開并要求保護。


附圖1所示為在DRAM存儲器件中的已有技術(shù)的存儲單元。
附圖2所示為利用主(main)字線驅(qū)動方案的已有技術(shù)的DRAM器件的核心結(jié)構(gòu)。
附圖3所示為已有技術(shù)的字線驅(qū)動器的示意圖。
附圖4所示為根據(jù)本發(fā)明的存儲器件的第一實施例。
附圖5所示為根據(jù)本發(fā)明的存儲器件的第二實施例。
附圖6所示為根據(jù)本發(fā)明的存儲器件的第三實施例。
附圖7所示為利用子字線驅(qū)動方案的已有技術(shù)的DRAM器件的核心結(jié)構(gòu)。
附圖8所示為已有技術(shù)的NMOS子字線驅(qū)動器的示意圖。
附圖9所示為附圖8的NMOS類型的子字線驅(qū)動器的一個操作周期的時序圖。
附圖10所示為已有技術(shù)的CMOS子字線驅(qū)動器的示意圖。
附圖11所示為附圖10的CMOS類型的子字線驅(qū)動器的一個操作周期的時序圖。
附圖12所示為已有技術(shù)的PXID發(fā)生器的示意圖。
附圖13所示為已有技術(shù)的WEI發(fā)生器的示意圖。
附圖14所示為NMOS子字線驅(qū)動器電路、PXID發(fā)生器和WEI驅(qū)動器的已有技術(shù)的結(jié)構(gòu)。
附圖15所示為CMOS子字線驅(qū)動器電路、PXID發(fā)生器和WEI驅(qū)動器的已有技術(shù)的結(jié)構(gòu)。
附圖16所示為根據(jù)本發(fā)明的存儲器件的第四實施例。
附圖17所示為根據(jù)本發(fā)明的存儲器件的第五實施例。
附圖18所示為根據(jù)本發(fā)明的存儲器件的第六實施例。
附圖19所示為根據(jù)本發(fā)明的存儲器件的第七實施例。
具體實施例方式
主字線驅(qū)動器方案附圖2所示為利用主字線驅(qū)動方案的已有技術(shù)的DRAM器件的核心結(jié)構(gòu).在附圖2中所示的核心結(jié)構(gòu)包括存儲單元陣列12、讀出放大器塊14和主行解碼器16。在每個存儲單元12的內(nèi)部是單個的存儲單元MC，每個存儲單元MC具有位于位線BL/BLB和主字線WL的交叉處的單元晶體管和單元電容。非選擇的存儲單元的字線WL保持在電源地電壓Vss。當訪問(access)存儲單元MC(例如在讀操作的過程中)時，通常將相應的字線驅(qū)動到升高(boost)的電壓Vpp，這種電壓導通了該訪問晶體管并允許在讀出放大器塊14中的讀出放大器通過位線BL/BLB讀出單元電容的狀態(tài)。
因為每個主字線WL都耦合到多個存儲單元，所以它們造成了很大的電容負載。因此，主行解碼器18包含字線驅(qū)動器比如在附圖3中所示的字線驅(qū)動器。在此，字線驅(qū)動器是一種由疊加的PMOS晶體管M1和NMOS晶體管M2形成的簡單推挽級。M2的源極連接到在常規(guī)的存儲器件中的Vss。在預充電操作的過程中(在完成訪問存儲單元之后)，由于字線WL放電，大量的電流通過M2流到Vss。在應用負字線方案的存儲器件中，M2的源極連接到負電源Vbb以使字線保持在Vbb以降低在訪問晶體管中的泄漏。然而，這使得在預充電操作的過程中較大的放電電流流入到Vbb中，由此在Vbb中造成電壓波動以及其它的問題。
實施例1附圖4所示為根據(jù)本發(fā)明的存儲器件的第一實施例。在附圖4中所示的驅(qū)動電路被構(gòu)造成在預充電操作之后它將字線WL保持在Vbb，但將大多數(shù)字線放電電流轉(zhuǎn)移到Vss，由此降低了對負電源的需求。附圖4的驅(qū)動電路包括電源保持電路(或“保持電路”)20和具有經(jīng)改變的驅(qū)動器部分22的驅(qū)動級18。保持電路20包括NMOS晶體管M4和連接到Vbb的襯底，該晶體管M4具有連接在WL和Vbb之間的溝道和連接到反相器(inverter)INV1的輸出的柵極。反相器INV1以Vbb為基準，并且具有連接到字線的輸入。在經(jīng)改變的驅(qū)動器部分22中，連接NMOS晶體管M3的二極管與M2串聯(lián)連接。M2和M3的襯底都連接到Vbb。保持電路20優(yōu)選位于與其余的主行解碼器相對的單元陣列的側(cè)面以結(jié)省在解碼器區(qū)域中的空間。
現(xiàn)在參考附圖4描述根據(jù)本發(fā)明的預充電操作。在訪問操作結(jié)束時，因為晶體管M1導通所以字線WL保持在Vpp。反相器INV1的輸出較低，晶體管M2和M4都關(guān)斷，二極管連接的晶體管M3并不導過電流。當響應行地址的改變使字線無效(deactivate)時，晶體管M1關(guān)斷，M2導通，來自字線的放電電流通過M2和M3流入到Vss。這就是說，因為響應地址改變字線通過M2和M3耦合到Vss，所以字線放電電流被轉(zhuǎn)移到Vss。
當字線電壓下降到INV1的切換點時，INV1的輸出變高，M4導通，字線電壓被下拉到Vbb，因為響應字線的電壓降低它通過M4耦合到Vbb。在字線電壓降低到足夠切換反相器INV1時，來自字線的大多數(shù)放電電流都已經(jīng)轉(zhuǎn)移到Vss，因此要求很小的字線電流來將字線保持在Vbb。
在保持電路啟動時二極管連接的晶體管M3防止電流通過M2從Vss中流回。即，在字線放電電流大體都已經(jīng)轉(zhuǎn)移到Vss之后M3響應字線電壓使字線與Vss斷開。M2和M3的襯底也都連接到Vbb以防止在保持電路啟動時電流流經(jīng)這些晶體管。
在附圖4中所示的結(jié)構(gòu)的優(yōu)點在于因為大多數(shù)的字線放電電流轉(zhuǎn)移到Vss所以它降低了對負電源的電流消耗。另外的優(yōu)點在于它使字線控制電路所需的Vbb電流最小。再一優(yōu)點是字線驅(qū)動器電路裝備在字線間距內(nèi)。
實施例2附圖5所示為根據(jù)本發(fā)明的存儲器件的第二實施例。在附圖5中所示的驅(qū)動電路與附圖4的驅(qū)動電路的不同之處在于在附圖5中不需要保持電路，并且對經(jīng)改變的驅(qū)動器部分24作進一步改進，包括較大的NMOS下拉晶體管M2。M2的源極連接到Vbb，M3的柵極與M2的柵極一起連接到行解碼器的輸出。M4的溝道連接在M2的漏極和Vss之間，M4的柵極連接到字線WL。M2、M3和M4的襯底都連接到Vbb。因此，現(xiàn)在只要M3導通，通過響應字線電壓將字線耦合到Vss，則晶體管M4將字線放電電流轉(zhuǎn)移到Vss?，F(xiàn)在晶體管M2響應行地址信息將字線耦合到Vbb。
在訪問操作結(jié)束時，字線處于Vpp，M4導通，但沒有電流流經(jīng)M4，因為M2和M3通過行解碼器關(guān)斷。在預充電操作開始時，M2和M3都導通，但絕大部分字線放電電流通過M4流到Vss，因為M4比M2大得多。當字線電壓達到M3的閾值電壓Vth時，由于WL下拉到Vbb所以其余的字線放電電流流經(jīng)M1和M2。
在附圖5中所示的結(jié)構(gòu)具有多個與附圖4的結(jié)構(gòu)相同的優(yōu)點，并且另外的優(yōu)點在于不需要保持電路，但M4的增加在解碼器區(qū)域中要求更大的面積。
實施例3附圖6所示為根據(jù)本發(fā)明的存儲器件的第三實施例。在附圖6中所示的驅(qū)動電路的結(jié)構(gòu)和操作都與附圖5的驅(qū)動電路的結(jié)構(gòu)和操作類似，但是晶體管M3已經(jīng)改變?yōu)榕cM4串聯(lián)而不是與M2串聯(lián)。
子字線驅(qū)動方案上文討論的本發(fā)明關(guān)于具有主字線方案的存儲器件的原理可以延伸到其它類型的存儲器件中，例如這些器件包括利用子字線驅(qū)動方案的存儲器件。附圖7所示為利用子字線驅(qū)動方案的典型的已有技術(shù)的DRAM器件的核心結(jié)構(gòu)。雖然這種類型存儲器件公開在美國專利US 5,416,748、5,596,542、5,764,585、5,781,498和5,986,966中，但是在此為了方便還是簡要概述這種類型的存儲器件。
在附圖7中所示的核心結(jié)構(gòu)包括讀出放大器塊28、單元陣列30、子字線驅(qū)動器塊32和連接電路34。在每個存儲單元陣列30中是單個存儲單元MC，每個存儲單元MC具有位于位線BL/BLB和子字線WL的交叉處的單元電容和單元晶體管。子字線WL由位于子字線驅(qū)動器塊32內(nèi)的子字線驅(qū)動器36驅(qū)動。每個子字線驅(qū)動器36由來自主行解碼器3 8中的一根字線啟動線WEI和PX線控制，該PX線是如下文所述分布在整個器件中的一種類型的字線。
主行解碼器38響應七個高地址位ADDRESS(2-8)產(chǎn)生64個字線啟動信號WEI<063>。這些信號通過驅(qū)動器39進行緩存，驅(qū)動器39在解碼器38的外面，但它也可以在該解碼器的里面。附圖7的字線啟動信號基本與在附圖2中的主字線相同的方式運行，但它們連接到子字線驅(qū)動器36而不是直接連接到在存儲單元中的訪問晶體管。
然而，通過PXI發(fā)生器/解碼器42響應量更低的地址位ADDRESS(0-1)驅(qū)動其余的字線PXI<03>。通過本身分布在整個器件中的字線驅(qū)動電路將這些PX信號分布在整個存儲器件中。PXI線驅(qū)動通常位于在連接(conjunction)電路34中的PXID發(fā)生器40。PXID發(fā)生器又驅(qū)動PXID/PXB線，這些線是驅(qū)動子字線驅(qū)動器36的互補信號線。
所有的子字線WL正常地預充電到Vss。當訪問存儲單元時，相應的字線啟動信號WEI和PXID/B信號都啟動(activate)。這使得相應的子字線驅(qū)動器SWD將相應的子字線驅(qū)動到Vpp。在訪問操作完成之后，子字線驅(qū)動器將子字線WL預充電到Vss。
將PX線和字線驅(qū)動器電路分布在整個器件中使得存儲器件可以以更高的速度運行。
附圖8所示為常規(guī)的已有技術(shù)的NMOS型的子字線驅(qū)動器電路。參考附圖8和9描述這種電路的結(jié)構(gòu)和操作。在有效操作之前，在附圖9中除了PXIB以外其它所有的信號線都處于Vss，而PXIB是有效的低信號。為開始有效操作，首先將WEI驅(qū)動到Vpp。這就使結(jié)點N1切換到Vpp-Vth(假設(shè)百分之百的抽吸效率)，這里Vth是M4的閾值電壓。結(jié)點N1仍然保持在浮動狀態(tài)，因為M4的柵源電壓為Vth。在較短的時間之后，當PXID驅(qū)動到Vpp時，因為M1的漏極柵極耦合電容的緣故，將結(jié)點N1升壓到2Vpp-Vth(再次假設(shè)百分之百的抽吸效率)。然后PXID通過M1給字線WL輸送足夠的電流以達到Vpp的電平。
在預充電操作的過程中，時序相反，字線WL放電。因為M1的寬度/長度比遠大于M2的寬度/長度比，所以絕大部分放電電流流經(jīng)M1。
附圖10所示為典型的已有技術(shù)的CMOs型子字線驅(qū)動器電路。參考附圖10和11描述這種電路的結(jié)構(gòu)和操作。在CMOS實施方式中，應用WEIB(WEI的互補信號)作為字線啟動信號。在有效操作之前，在附圖11中所示的所有的信號線都處于它們的無效狀態(tài)。為成為有效操作，在PXID從Vss變到Vpp的同時WEIB從Vpp切換到Vss。這就使PXID通過M5將子字線WL充電到Vpp。
在預充電操作的過程中，時序相反，字線WL放電到Vss。在預充電操作的早期，大多數(shù)字線放電電流流經(jīng)M5，因為它的寬度/長度比遠大于M7的寬度/長度比。在子字線電壓到達M5的閾值電壓Vth時，晶體管M5導通，其余的放電電流通過M6和M7流動。
在附圖10中所示的CMOS實施方式的子字線驅(qū)動器電路是一種比在附圖8中所示的實施方式更簡單的電路，但PMOS晶體管M5需要額外的空間，因為它在半導體芯片上需要一個獨立的凹下部分(well)。
附圖12所示為已有技術(shù)的PXID發(fā)生器電路40的示意圖。附圖12的電路產(chǎn)生通常用于驅(qū)動在附圖7的子字線驅(qū)動器電路36以及在附圖8和10中的子字線驅(qū)動器電路的互補信號PXID和PXIB。PXID和PXIB的電壓擺動通常分別為Vss到Vpp和Vss到Vdd。反相器INV3通常以較大的晶體管制造，因為它輸送字子字線的絕大部分充電和放電電流。
附圖13所示為用于驅(qū)動在附圖7中所示的字線啟動信號WEI的已有技術(shù)驅(qū)動電路39的示意圖，該字線啟動信號又驅(qū)動在附圖8和附圖10中所示的子字線驅(qū)動器電路。
附圖14所示為NMOS子字線驅(qū)動器電路、PXID發(fā)生器和WEI驅(qū)動器的已有技術(shù)的結(jié)構(gòu)。在附圖9中所示的時序應用到這種結(jié)構(gòu)中以啟動和禁止子字線WL。如果在附圖4中所示的以Vbb為基準的電路試圖以實施負偏壓字線方案，則從負電壓發(fā)生器中消耗過量的電流。這些電流是(i)在預充電操作過程中的字線放電電流，(ii)PXI發(fā)生器42和PXID發(fā)生器40的驅(qū)動電流，以及(iii)WEI驅(qū)動器39的驅(qū)動電流。這些較大的電流分量在Vbb電源中和在字線“低”電平中造成波動，并降低了單元刷新特性。
附圖15所示為CMOS子字線驅(qū)動器電路、PXID發(fā)生器和WEI驅(qū)動器的已有技術(shù)的結(jié)構(gòu)。將在附圖11中所示的時序應用到這種結(jié)構(gòu)中以啟動和禁止子字線WL。試圖應用附圖15的結(jié)構(gòu)實施負偏壓字線方案具有如上文參考附圖14所討論的相同問題。
實施例4附圖16所示為根據(jù)本發(fā)明的存儲器件的第四實施例。在附圖16中所示的結(jié)構(gòu)在某些方面與在附圖14中所示的NMOS子字線驅(qū)動器方案類似，但是具有下的改進。在PXID40中的反相器INV3的公共電源端通過NMOS晶體管5連接到Vss。M5的柵極連接到PXID線。M7的源極連接到Vbb，象M6的源極一樣，M6的源極連接到PXID和它的柵極連接到PXIB。在WEI驅(qū)動器39中的驅(qū)動級具有以在附圖4中所示的經(jīng)修改的驅(qū)動器部分22相同方式構(gòu)造的經(jīng)修改的驅(qū)動器部分46。以在附圖4中所示的保持電路20相同方式構(gòu)造的保持電路44連接到字線啟動信號WEI。
現(xiàn)在參考附圖16描述根據(jù)本發(fā)明的預充電操作。在附圖9中所示的相同的時序應用到附圖16的電路中。為開始預充電操作，PXID變低(即變到Vss)，這使得結(jié)點N2和PXIB變高(即變到Vpp)。在預充電操作的早期，由于子字線WL較大的電容性負載的緣故，PXID保持在Vpp。由于PXID放電較慢，所以M5導通，并且大部分字線放電電流經(jīng)過M5和M8流到Vss直到PXID的電壓電平達到M5的閾值電壓Vth。因此，在本實例中，子字線耦合到Vss，然后響應字線的電壓從Vss中斷開。當PXID下降到M5的Vth之下時，晶體管M5關(guān)斷，子字線WL通過晶體管M6和M7進一步放電到Vbb。當WL的電壓達到Vbb時，M6和M7將WL和PXID都保持在Vbb。因此，大部分字線放電電流從Vbb轉(zhuǎn)移到Vss。
在PXID變低之后不久，行地址解碼器使WEI通過M2和M3放電直到WEI達到M3的閾值電壓Vth。當WEI電壓降低到足夠使反相器INV1的輸出變高時，晶體管M4導通并進一步使WL放電到Vbb。然后保持電路44將WL保持在Vbb以防止不希望的電流通過PXID流回。因此，來自字線啟動信號WEI的放電電流也轉(zhuǎn)移到Vss。
在優(yōu)選的實施中，保持電路44設(shè)置在WEI驅(qū)動器的陣列30的相對側(cè)。這使得實施更加容易，因為否則由于較小的WEI線間距它很難在行解碼器區(qū)域中容納保持電路。
如附圖16所示，優(yōu)選將反相器INV2的信號擺動設(shè)置到Vss至Vdd以消除如果一直將PXIB驅(qū)動向下到Vbb時可能發(fā)生的Vbb電流消耗。
在優(yōu)選的實施例中，晶體管M6和M7的閾值電壓Vth增加以降低流經(jīng)M6和M7的子閾值電流。這可以通過應用相同的單元Vth注入工藝來制造M6和M7來實現(xiàn)，應用該注入工藝來制造單元訪問晶體管。因此，本發(fā)明可以進一步降低負電源的電流消耗而不要求附加的工藝步驟并且使芯片面積損失最小。
晶體管M6位于附圖16的右手側(cè)的連接區(qū)域中以結(jié)省在連接區(qū)域中的空間，反相器INV2、INV3和INV4都位于該連接區(qū)域中。這樣比較方便，因為在附圖16中所示的雙PXID線都已經(jīng)選定路線在附圖14中所示的結(jié)構(gòu)中。因此，本發(fā)明的優(yōu)點在于它允許根據(jù)本發(fā)明容易地修改已有的存儲器件設(shè)計。
如上文所述，在附圖16中所示的實施例的優(yōu)點在于因為大部分字線放電電流轉(zhuǎn)移到Vss所以它降低了對負電源的電流消耗。另外的優(yōu)點在于它使子字線控制電路所需的Vbb電流最小。再一優(yōu)點在于預充電操作所需的時序并不需要改變。
實施例5附圖17所示為根據(jù)本發(fā)明的存儲器件的第五實施例。在附圖17中所示的結(jié)構(gòu)類似于在附圖16中所示的NMOS子字線驅(qū)動器方案，但是從該驅(qū)動級中已經(jīng)刪除了二極管連接的晶體管M3。相反應用單元Vth注入實施NMOS晶體管M2，并且它的源極直接連接到Vbb。刪除了保持電路。在預充電操作過程中，當WEI過渡到低邏輯電平時，WEI通過M2直接放電到Vbb。因為M2以單元Vth注入實施，所以行地址解碼器仍然以Vs s為基準而不使子閾值電流流經(jīng)M2。雖然在附圖17中所示的結(jié)構(gòu)將正常的字線放電電流耦合到Vbb，但是WEI的電容性負載相對較低，附圖17的實施例另外的優(yōu)點在于它不需要保持電路。
實施例6附圖18所示為根據(jù)本發(fā)明存儲器件的第六實施例。在附圖18中所示的結(jié)構(gòu)應用CMOS子字線驅(qū)動器比如在附圖15中所示的子字線驅(qū)動器，但是對PXID發(fā)生器40進行了改進以包括晶體管M5，從而在大部分字線放電電流已經(jīng)轉(zhuǎn)移到Vss之后根據(jù)本發(fā)明將反相器INV3與Vss斷開。已經(jīng)增加了晶體管M6以響應PXIB將PXID線連接到Vbb。此外，晶體管M6、M7和M9都以單元Vth注入實施。
將在附圖11中所示的相同的時序用于附圖18的實施例。PXID發(fā)生器以與附圖16的電路相同的方式將子字線放電電流轉(zhuǎn)移到Vss。然而，附圖18的實施例的另外的優(yōu)點在于字線啟動信號WEIB通過M2放電到Vss，因此降低了Vbb的電流消耗。字線啟動信號WEIB可以以Vss為基準，因為晶體管M6、M7和M9都以單元Vth注入實施。因此，消除了保持電路。附圖18的實施例具有緊湊、容易實施帶有較低的Vbb電流需求的負偏壓子字線方案以及芯片面積損失最小的優(yōu)點。
實施例7附圖19所示為根據(jù)本發(fā)明的存儲器件的第七實施例。在附圖19中所示的結(jié)構(gòu)大部分與附圖18類似，但是M6已經(jīng)移到在陣列的左側(cè)具有PXID發(fā)生器的連接區(qū)域中。這就消除了一直在接子字線驅(qū)動器(SWD)32上選擇路線(route)的雙PXID線。
作為進一步的改進，如果附圖16的保持電路和經(jīng)改進的WEI驅(qū)動器都與附圖18或19的實施例一同使用，則晶體管M6、M7和M9都可以不需要單元Vth注入而實施。
在本發(fā)明的優(yōu)選實施例中已經(jīng)描述并示出了本發(fā)明的原理，但是很顯然在不脫離這種原理的前提下可以對本發(fā)明的結(jié)構(gòu)和細結(jié)作出修改。例如，雖然在上文中以DRAM存儲器件作為實例進行描述，但是本發(fā)明并不限于DRAM字線驅(qū)動器。作為進一步的實例，上文所描述的實施例實施了負偏壓字線方案。然而，負偏壓應該理解為在有效的模式中與施加到字線的極性相反的極性的電位。
此外，如上文所述，在根據(jù)本發(fā)明的預充電操作的過程中，響應地址或在字線上的特定電壓的變化將字線耦合到不同的電源，但是本發(fā)明還考慮響應其它的激勵也執(zhí)行這些耦合操作。此外，還可以將字線放電電流轉(zhuǎn)移到電源而不是Vbb。然而，在本文中，電源不僅指電壓源比如Vss，而且還指從字線轉(zhuǎn)移放電電流的任何適合的電流吸收器(sink)。
權(quán)利要求
1.一種使字線放電的方法，該方法包括響應字線的電壓或行地址將該字線耦合到第一電源；以及將電流從該字線轉(zhuǎn)移到第二電源。
2.根據(jù)權(quán)利要求1所述的方法，其中將電流從該字線轉(zhuǎn)移到第二電源包括響應行地址將該字線耦合到第二電源；以及在字線放電電流基本已經(jīng)轉(zhuǎn)移到第二電源之后使字線與第二電源斷開。
3.根據(jù)權(quán)利要求2所述的方法，其中使字線與第二電源斷開包括當字線電壓達到二極管的閾值電壓時關(guān)斷二極管。
4.根據(jù)權(quán)利要求1所述的方法，其中該字線是子字線，響應字線啟動信號和PX信號通過子字線驅(qū)動器驅(qū)動該子字線。
5.根據(jù)權(quán)利要求4所述的方法，其中將字線啟動信號耦合到第一電源包括響應字線啟動信號的電壓將字線啟動信號耦合到第一電源。
6.根據(jù)權(quán)利要求5所述的方法，其中通過一晶體管將字線啟動信號耦合到第一電源，以與用于制造單元訪問晶體管相同的單元Vth注入工藝制造該晶體管。
7.根據(jù)權(quán)利要求5所述的方法，還包括響應于行地址將電流從字線啟動信號轉(zhuǎn)移到第二電源。
8.根據(jù)權(quán)利要求4所述的方法，其中將電流從字線轉(zhuǎn)移到第二電源包括以第二電源為基準的反相器驅(qū)動PX線；以及在字線放電電流基本已經(jīng)轉(zhuǎn)移到第二電源之后使反相器與第二電源斷開。
9.根據(jù)權(quán)利要求4所述的方法，其中還包括響應行地址將PX信號耦合到第一電源。
10.一種使字線放電的方法，該方法包括將該字線耦合到第一電源；以及響應字線的電壓或行地址將電流從該字線轉(zhuǎn)移到第二電源。
11.根據(jù)權(quán)利要求10所述的方法，其中該第一電源是襯底電源；以及第二電源是地電源。
12.根據(jù)權(quán)利要求10所述的方法，其中該第一電源是負電源；以及第二電源是地電源。
13.一種使子字線放電的方法，該子字線耦合到子字線驅(qū)動器，通過由上行地址解碼的字線啟動信號和由下行地址解碼的PX線驅(qū)動該子字線驅(qū)動器，該方法包括將該子字線耦合到第一電源；將電流從該子字線轉(zhuǎn)移到第二電源；以及將字線啟動信號耦合到該第一電源。
14.根據(jù)權(quán)利要求13所述的方法，其中將電流從子字線轉(zhuǎn)移到第二電源包括響應下行地址將PX信號耦合到第二電源；以及在將放電電流基本已經(jīng)轉(zhuǎn)移到第二電源之后使PX信號與第二電源斷開。
15.根據(jù)權(quán)利要求13所述的方法，還包括響應字線啟動信號電壓將電流從該字線啟動信號轉(zhuǎn)移到第二電源。
16.一種半導體存儲器件，該半導體存儲器件包括字線；和字線驅(qū)動器電路，該字線驅(qū)動器電路耦合到該字線并適合于在預充電操作的過程中將該字線耦合到第一電源；其中字線驅(qū)動器電路適合于在預充電操作的過程中將放電電流轉(zhuǎn)移到第二電源。
17.根據(jù)權(quán)利要求16所述的半導體存儲器件，其中該字線是主字線；以及該字線驅(qū)動器電路包括驅(qū)動級，該驅(qū)動級耦合到主字線并適合于在預充電操作的過程中將字線放電電流轉(zhuǎn)移到第二電源。
18.根據(jù)權(quán)利要求17所述的半導體存儲器件，其中字線驅(qū)動器電路還包括耦合到主字線的電源保持電路。
19.根據(jù)權(quán)利要求18所述的半導體存儲器件，其中電源保持電路設(shè)置在與行解碼器相對的存儲器陣列的一側(cè)上。
20.根據(jù)權(quán)利要求18所述的半導體存儲器件，其中電源保持電路包括耦合在主字線和第一電源之間的第一晶體管，以及耦合在第一晶體管和主字線之間的反相器；以及驅(qū)動級包括耦合到第二電源的第二晶體管，以及耦合在第二晶體管和主字線之間的二極管。
21.根據(jù)權(quán)利要求17所述的半導體存儲器件，其中驅(qū)動級包括第一晶體管，其設(shè)置以將主字線耦合到第一電源；以及第二晶體管，其設(shè)置以將字線放電電流轉(zhuǎn)移到第二電源。
22.一種半導體存儲器件，該半導體存儲器件包括多個字線；以及多個字線驅(qū)動器電路，這些字線驅(qū)動器電路耦合到該字線并適合于在預充電操作的過程中將該字線耦合到第一電源；其中字線驅(qū)動器電路適合于在每個字線的預充電操作的過程中響應相應的字線的電壓將字線放電電流轉(zhuǎn)移到第二電源。
23.根據(jù)權(quán)利要求22所述的半導體存儲器件，其中第一電源是襯底電源；以及第二電源是地電源。
24.根據(jù)權(quán)利要求22所述的半導體存儲器件，其中第一電源是負電源；以及第二電源是地電源。
25.一種半導體存儲器件，該半導體存儲器件包括多個字線；以及多個子字線驅(qū)動器電路，這些子字線驅(qū)動器電路耦合到該子字線并適合于在預充電操作的過程中響應多個字線啟動信號和多個PX信號將該子字線耦合到第一電源；多個PX信號發(fā)生器，耦合到該多個子字線驅(qū)動器并適合于響應下行地址產(chǎn)生多個多個PX信號；以及行解碼器，耦合到該多個子字線驅(qū)動器并適合于響應上行地址產(chǎn)生多個多個字線啟動信號，其中多個PX信號發(fā)生器適合于在每個字線的預充電操作的過程中響應下行地址將子字線放電電流轉(zhuǎn)移到第二電源。
26.根據(jù)權(quán)利要求25所述的半導體存儲器件，其中行解碼器適合于在每個字線的預充電操作的過程中響應上行地址將字線啟動信號放電電流轉(zhuǎn)移到第二電源。
27.根據(jù)權(quán)利要求26所述的半導體存儲器件，還包括多個電源保持電路，該電源保持電路耦合到字線啟動信號并適合于響應每個字線啟動信號的電壓將字線啟動信號耦合到第一電源。
28.根據(jù)權(quán)利要求25所述的半導體存儲器件，其中行解碼器適合于在每個字線的預充電操作的過程中響應上行地址將字線啟動信號耦合到第一電源。
29.一種半導體存儲器件，該半導體存儲器件包括多個子字線；多個子字線驅(qū)動器，這些子字線驅(qū)動器耦合到該子字線并適合于在預充電操作的過程中響應多個字線啟動信號和多個PX信號將該子字線耦合到第一電源；多個PX信號發(fā)生器，這些PX發(fā)生器耦合到多個子字線驅(qū)動器并適合于響應下行地址產(chǎn)生多個PX信號；行解碼器，行解碼器耦合到多個子字線驅(qū)動器并適合于響應上行地址產(chǎn)生多個字線啟動信號；多個電源保持電路，該電源保持電路耦合到字線啟動信號并適合于響應每個字線啟動信號的電壓將字線啟動信號耦合到第一電源；其中行解碼器適合于在每個字線的預充電操作的過程中響應上行地址將字線啟動信號放電電流轉(zhuǎn)移到第二電源。
30.根據(jù)權(quán)利要求29所述的半導體存儲器件，其中行解碼器適合于響應上行地址將每個字線啟動信號耦合到第二電源并響應每個字線啟動信號的電壓將每個字線啟動信號與第二電源斷開。
全文摘要
一種利用負偏壓字線方案的存儲器件在預充電操作的過程中將字線放電電流從負電壓源中轉(zhuǎn)移，由此降低電壓波動并減小了負電壓源的電流消耗。在預充電操作的過程中將主字線、子字線、字線啟動信號或其它類型的字線耦合到負電壓源。在預充電操作的過程中字線也耦合到第二電源，然后在大部分字線放電電流已經(jīng)轉(zhuǎn)移之后與第二電源斷開。然后負電壓源可以放電字線并將其保持在負偏壓。
文檔編號G11C11/407GK1392568SQ02118950
公開日2003年1月22日 申請日期2002年4月30日 優(yōu)先權(quán)日2001年5月4日
發(fā)明者沈載潤, 柳濟煥 申請人:三星電子株式會社