專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及把多個半導(dǎo)體存儲器芯片內(nèi)置于封裝內(nèi)的IC卡存儲器系統(tǒng)等半導(dǎo)體存儲器件。
背景技術(shù)：
作為半導(dǎo)體存儲器件之一，人們知道使電改寫成為可能的EEPROM(電可擦除可編程只讀存儲器)。其中，把多個存儲單元串聯(lián)連接起來構(gòu)成NAND單元的NAND單元型EEPROM，作為可以高集成化的單元受到人們注意。
在這樣的NAND單元型EEPROM等的存儲器件中，通常，在電源投入后，要進行芯片的初始化動作。
像NAND單元型EEPROM那樣，把非常多的存儲單元集成起來的存儲器芯片，在芯片制造時，并不限于能夠正常地制造所有的存儲單元，發(fā)生有缺陷的存儲單元的可能性很高。即便是有一個不合格的存儲單元，其芯片就將變成為不合格品，就必須扔掉。但是，這樣的話，存儲器芯片的造價就將變得非常之高。
于是，在NAND單元型EEPROM等中預(yù)先設(shè)置有替換不合格品用的備用塊，例如，采用以塊為單位置換已經(jīng)發(fā)生了不合格存儲單元的塊的辦法，就可以拯救那些發(fā)生了不合格存儲單元的存儲器芯片，提高芯片合格品率。
作為先前的存儲器芯片的初始化動作的一個例子，可以舉出備用塊對發(fā)生了上述那樣的不合格存儲單元的塊的置換或用來把在存儲器芯片內(nèi)使用的各種電壓設(shè)定為最佳值的電壓調(diào)整動作等。
進行該初始化動作的期間，通常，在電壓投入時，在電源電壓到達規(guī)定范圍的值之后經(jīng)過了一定時間，例如，數(shù)百微秒左右為止的期間內(nèi)進行設(shè)定，在該初始化動作期間內(nèi)不能對芯片進行控制。
以往，在使用存儲器芯片的系統(tǒng)一側(cè)，測定相當(dāng)于上述初始化動作期間的時間以識別初始化動作期間的結(jié)束，然后，再對存儲器芯片進行控制。
但是，在該情況下，在使用存儲器芯片的系統(tǒng)一側(cè)必須進行測量時間的多余作業(yè)，存在著存儲器芯片的控制變得復(fù)雜起來的問題。
作為解決該問題手段之一，有這樣的方法在電源投入時，從存儲器芯片輸出一個表示從電源電壓達到規(guī)定范圍的值之后到可以在外部控制存儲器芯片為止的期間為忙狀態(tài)的信號。至于忙狀態(tài)輸出，例如，NAND單元型EEPROM，從前就具有在數(shù)據(jù)讀出/數(shù)據(jù)寫入/數(shù)據(jù)擦除的各個動作中輸出存儲器芯片處于忙狀態(tài)這樣的功能。作為輸出是否處于忙狀態(tài)的方法，可以使用如下的方法(A)從忙狀態(tài)輸出專用焊盤輸出，(B)在輸入忙狀態(tài)輸出用指令后，在變成為數(shù)據(jù)輸出允許狀態(tài)時，從I/O焊盤輸出。
通常，由于忙狀態(tài)檢測方法取決于系統(tǒng)和使用者而不同，故采用作成為使得可以使用(A)、(B)這兩方的辦法來提高便利性。即，(A)、(B)兩方的實現(xiàn)是不可或缺的。
另一方面，在EEPROM或含有EEPROM的IC卡或存儲器系統(tǒng)中，以往一直使用安裝有多個存儲器芯片的封裝產(chǎn)品。就是說，在IC卡或存儲器系統(tǒng)中，為了增加存儲器容量，人們廣為采用把多個存儲器芯片內(nèi)置于一個封裝內(nèi)的方法。作為一個例子，有內(nèi)置多個非易失性存儲器芯片的封裝。
圖1的框圖示出了內(nèi)置多個存儲器芯片并進行了封裝化的現(xiàn)有的存儲器件的概略構(gòu)成。在這里，作為一個例子，示出了內(nèi)置2個存儲器芯片MC1、MC2的構(gòu)成。分別向存儲器件10內(nèi)的上述2個存儲器芯片MC1、MC2供給電源電壓Vcc和接地電壓GND。此外，上述兩存儲器芯片MC1、MC2的忙狀態(tài)輸出專用焊盤則共通地連接到忙狀態(tài)輸出專用端子11上。此外，上述兩個存儲器芯片MC1、MC2的I/O焊盤都連接到I/O端子13上。該I/O端子13被連接到I/O總線14上。
從上述輸出專用端子11輸出在存儲器芯片MC1、MC2之內(nèi)至少任何一方為忙狀態(tài)時就變成為‘L’電平的忙信號/BusyA(/意味著反轉(zhuǎn)信號)。
在向存儲器件10輸入忙狀態(tài)輸出用指令時，若對應(yīng)的存儲器芯片為忙狀態(tài)，則上述I/O端子13就輸出‘L’電平的忙信號/Busy1或/Busy2。
在內(nèi)置多個存儲器芯片的封裝產(chǎn)品的情況下，在電源投入后一直到封裝內(nèi)的所有存儲器芯片的初始化動作都結(jié)束為止的期間內(nèi)，必須輸出忙狀態(tài)。因此就必須從封裝內(nèi)的所有存儲器芯片輸出忙狀態(tài)，從每一個存儲器芯片通過I/O焊盤和I/O端子13輸出表示忙狀態(tài)的信號。
但是，電源投入時的忙信號的輸出時間寬度，一般地說，由于對每一個芯片都存在著差別，故實際上每一個芯片都各不相同。就是說，存在著一方的芯片為忙狀態(tài)而另一方的芯片為就緒(Ready)狀態(tài)，就是說為非忙狀態(tài)的時候。
圖2的時序圖示出了在圖1所示的現(xiàn)有存儲器件中，從電源投入后到各個芯片變成為外部控制可能狀態(tài)為止的動作的一個例子。當(dāng)電源被投入，電源電壓的值超過了規(guī)定值時，在存儲器芯片MC1、MC2中就開始分別進行初始化動作?？梢赃M行該初始化動作的期間用‘H’電平表示。在這里，例如，假定與存儲器芯片MC1相比存儲器芯片MC2的初始化動作所需要的時間長。
此外，初始化動作開始后，就從存儲器芯片MC1、MC2通過I/O端子13輸出表示忙狀態(tài)的忙信號/Busy1、/Busy2。忙信號/Busy1、/Busy2為‘L’電平的期間與忙狀態(tài)對應(yīng)。忙狀態(tài)，由于一旦各個芯片的初始化動作結(jié)束則被解除，故相對于忙信號/Busy1來說，忙信號/Busy2變成為就緒狀態(tài)的時間要晚。即，會產(chǎn)生忙信號/Busy1、/Busy2變成為彼此不同的邏輯狀態(tài)的期間(圖2中的Tx)。在該Tx的期間內(nèi)，由于從存儲器芯片MC1輸出的忙信號/Busy1為‘H’電平，而從存儲器芯片MC2輸出的忙信號/Busy2為‘L’電平，故電源電壓Vcc和接地電位GND之間通過存儲器芯片MC1、MC2短路。歸因于該短路，出于各個芯片內(nèi)的接地電壓的電平上升或電源電壓的電平下降等原因，存在著芯片進行誤動作的可能。此外，在各個芯片中，由于一般地說從I/O焊盤流出的輸出電流的值被設(shè)定得大，故也就會產(chǎn)生通過I/O總線14在芯片彼此間流動大電流，器件本身遭受破壞的危險性。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，可以提供在封裝內(nèi)設(shè)置多個存儲器芯片，在電源投入后電源電壓的值到達規(guī)定值時就變成為忙狀態(tài)，在上述多個存儲器芯片的初始化動作結(jié)束之前的期間內(nèi)維持忙狀態(tài)，在上述多個存儲器芯片的初始化動作全部結(jié)束之后，就解除忙狀態(tài)的半導(dǎo)體存儲器件。


圖1的框圖示出了現(xiàn)有的存儲器件的概略性的構(gòu)成。
圖2的時序圖示出了圖1的存儲器件的動作的一個例子。
圖3的框圖示出了本發(fā)明的存儲器件的概略性的基本構(gòu)成。
圖4的框圖示出了圖3中的存儲器芯片的內(nèi)部構(gòu)成。
圖5A、圖5B是圖4中的存儲單元陣列內(nèi)的1個NAND單元的平面圖及其等效電路。
圖6A、圖6B是圖5A所示的NAND單元的剖面圖。
圖7是圖4中的存儲單元陣列的等效電路圖。
圖8的電路圖具體地示出了實施例1的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖9A、B的電路圖示出了設(shè)置在圖8的忙控制電路中的輸出控制電路的詳細的構(gòu)成。
圖10A、圖10B的電路圖示出了設(shè)置在圖8的另一忙控制電路中的輸出控制電路的詳細的構(gòu)成。
圖11的時序圖示出了使用圖9的輸出控制電路的情況下的圖8的忙控制電路的動作的一個例子。
圖12的時序圖示出了使用圖10的輸出控制電路的情況下的圖8的忙控制電路的動作的一個例子。
圖13的電路圖具體地示出了實施例2的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖14的電路圖具體地示出了實施例3的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖15的電路圖具體地示出了實施例3的變形例的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖16的電路圖具體地示出了實施例4的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖17的電路圖具體地示出了實施例5的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖18的電路圖具體地示出了實施例6的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖19A、圖19B的電路圖示出了在圖17所示的實施例的電路內(nèi)設(shè)置的控制電路的構(gòu)成。
圖20的電路圖示出了在圖17所示的實施例的電路中設(shè)置的另外的控制電路的構(gòu)成。
圖21的電路圖示出了圖20中的開關(guān)電路的詳細的構(gòu)成。
圖22的電路圖示出了圖20中的開關(guān)電路的另一詳細的構(gòu)成。
圖23A、圖23B的電路圖示出了在圖17所示的實施例的電路中設(shè)置的控制電路的構(gòu)成。
圖24的電路圖具體地示出了實施例7的存儲器件內(nèi)的忙控制電路的一部分的構(gòu)成。
圖25的等效電路圖示出了圖4中的存儲單元陣列的另外的構(gòu)成。
圖26的等效電路圖示出了圖4中的存儲單元陣列的再一種構(gòu)成。
圖27的等效電路圖示出了圖4中的存儲單元陣列的再一種構(gòu)成。
圖28的等效電路圖示出了圖4中的存儲單元陣列的再一種構(gòu)成。
圖29的電路圖示出了圖13的實施例電路的變形例的構(gòu)成。
圖30的電路圖示出了圖14的實施例電路的變形例的構(gòu)成。
圖31的電路圖示出了圖15的實施例電路的變形例的構(gòu)成。
圖32的電路圖示出了圖16的實施例電路的變形例的構(gòu)成。
圖33的電路圖示出了圖17的實施例電路的變形例的構(gòu)成。
具體實施例方式
以下，參看附圖詳細地說明本發(fā)明的實施例。
圖3的框圖示出了本發(fā)明的存儲器件的概略性的基本構(gòu)成。在該存儲器件10中，在同一封裝內(nèi)內(nèi)置有多個由NAND單元型EEROM構(gòu)成的存儲器芯片。在這里，雖然作為一個例子示出的是內(nèi)置2個存儲器芯片MC1、MC2的情況，但是，也可以內(nèi)置2個以上的存儲器芯片。
給存儲器件10內(nèi)的上述兩存儲器芯片MC1、MC2分別供給電源電壓Vcc和接地電壓GND。此外，上述兩個存儲器芯片MC1、MC2的忙狀態(tài)輸出專用焊盤被共通地連接到忙狀態(tài)專用輸出端子11上。該輸出專用端子11通過負載電阻12被連接到電源電壓Vcc的節(jié)點上。此外，上述兩個存儲器芯片MC1、MC2的I/O焊盤都連接到I/O端子13上。該I/O端子13則連接到I/O總線14上。
從上述輸出專用端子13，輸出在存儲器芯片MC1、MC2之內(nèi)變成為忙狀態(tài)的期間長的一方的存儲器芯片的整個忙期間內(nèi)，變成為‘L’電平的那樣的忙信號/BusyA(/意味著反轉(zhuǎn)信號)。
有時候要在上述兩個存儲器芯片MC1、MC2之間，至少設(shè)置1條以上的布線16，并通過布線16相互傳送各個存儲器芯片的忙狀態(tài)。
從上述I/O端子13輸出忙信號/Busy1、/Busy2。
在內(nèi)置多個存儲器芯片的封裝產(chǎn)品中，在電源投入時一直到封裝內(nèi)的全部存儲器芯片的初始化動作都結(jié)束為止必須輸出忙狀態(tài)。因此，必須從封裝內(nèi)的全部存儲器芯片輸出忙狀態(tài)，從每一個存儲器芯片通過I/O端子13輸出表明忙狀態(tài)的信號。
另外，來自I/O端子13的忙狀態(tài)輸出，只有在數(shù)據(jù)輸出允許狀態(tài)的時候才可以進行，在數(shù)據(jù)輸出禁止狀態(tài)的時候，I/O端子13總是處于浮置狀態(tài)。該數(shù)據(jù)輸出允許/禁止狀態(tài)的控制，通?？梢杂每刂茖Ｓ靡_(芯片內(nèi)的焊盤電壓)進行。以下，在就/Busy1、/Busy2進行論述的情況下，規(guī)定基本上指的是與上邊所說的(B)忙狀態(tài)輸出用指令輸入后的數(shù)據(jù)輸出允許狀態(tài)下的/Busy1、/Busy2的狀態(tài)。
圖4的框圖示出了圖3中的存儲器芯片MC1、MC2各自的內(nèi)部構(gòu)成。
在圖4中，在存儲單元陣列21中分別設(shè)置有多個具有控制柵極、浮置柵極和選擇柵極的NAND型存儲單元。這多個NAND單元被分成為塊。在存儲單元陣列21上，連接有位線控制電路22、行譯碼器23、阱電位控制電路24、源極線控制電路25和高電壓/中間電壓產(chǎn)生電路26。
在上述位線控制電路22上，連接有接受從地址緩沖器27輸出的地址信號的列譯碼器電路28和數(shù)據(jù)輸入輸出緩沖器29。該位線控制電路22，根據(jù)列譯碼器電路28的輸出信號，進行數(shù)據(jù)的讀出、寫入、再寫入、寫入驗證和擦除。就是說，該位線控制電路22，主要由CMOS觸發(fā)電路構(gòu)成，進行用來向存儲單元中進行寫入的數(shù)據(jù)的鎖存、用來讀出位線電位的讀出動作和用來進行寫入后的驗證讀出的讀出動作以及再寫入數(shù)據(jù)的鎖存動作。
在行譯碼器電路23上，連接有地址緩沖器27、字線控制電路30、行譯碼器控制電源電路31。行譯碼器電路23控制存儲單元的控制柵極和選擇柵極。字線控制電路30控制所選中的塊內(nèi)的字線的電位，行譯碼器電源控制電路31控制行譯碼器電路23的電源電位。
阱電位控制電路24控制要形成存儲單元陣列21的p型阱區(qū)域或p型襯底的電位，源極線控制電路25控制存儲單元陣列21內(nèi)的源極線的電壓。此外，高電壓/中間電壓產(chǎn)生電路26，產(chǎn)生擦除用高電壓和中間電壓，供往正在進行擦除動作的p型阱區(qū)域或者通過字線控制電路30、行譯碼器電源控制電路31和列譯碼器電路23供往正在進行寫入的字線，同時，還通過位線控制電路22供往位線。
在各個存儲器芯片中，還設(shè)置有忙控制電路32。該忙控制電路32，在電源投入時，在從電源電壓達到了規(guī)格保證范圍的值之后到可以在外部控制存儲器芯片為止的期間，或在電源投入后的通常動作時，在數(shù)據(jù)讀出/數(shù)據(jù)寫入/數(shù)據(jù)擦除的各個動作中，輸出顯示為忙狀態(tài)的上述兩種忙信號/BusyA、/Busy1(或/Busy2)。
圖5A示出了圖4中的存儲單元陣列21內(nèi)的1個NAND型存儲單元的平面圖，圖5B示出了圖5A的等效電路圖。此外，圖6A示出了沿著圖5A所示的6A-6A線的剖面圖，圖6B示出了沿著圖5A所示的6B-6B線的剖面圖。另外，在圖5A、圖5B和圖6A、圖6B中，對于同一部分賦予同一標號。
如圖5A、圖5B和圖6A、圖6B所示，在被元件隔離氧化膜42圍起來的p型硅襯底(或p型阱區(qū))41內(nèi)，形成由多個NAND單元構(gòu)成的存儲單元。在1個NAND單元內(nèi)，設(shè)置有8個存儲單元M1～M8，這8個存儲單元M1～M8，進行串聯(lián)連接。
在各個存儲單元中，在襯底41上邊，中間存在著柵極絕緣膜43地形成有浮置柵極44(441、442、…、448)。在該浮置柵極44(441、442、…、448)的上部，中間存在著柵極絕緣膜45地形成控制柵極46(461、462、…、468)。構(gòu)成這些存儲單元的源極、漏極的n型擴散層491、492、…、498為相鄰的單元所共有，借助于此，把各個存儲單元串聯(lián)連接起來。
在各個NAND單元的漏極一側(cè)和源極一側(cè)，分別設(shè)置選擇柵極449、469和4410、4610。這些選擇柵極可以與存儲單元的浮置柵極和控制柵極同時形成。形成了這些存儲單元的襯底41上邊，被例如由CVD氧化膜構(gòu)成的層間絕緣膜47被覆起來，在該層間絕緣膜47的上邊形成位線48。該位線48被連接到NAND單元的一端一側(cè)的漏極擴散層490上。
配置在行方向上的NAND單元的控制柵極46(461、462、…、468)，如圖5A、圖5B所示，作為控制柵極線CG1、CG2、…、CG8，被共通地配置。這些控制柵極線將變成為字線。選擇柵極449、469和4410、4610也分別被連續(xù)地配置在行方向上。定義為選擇柵極線SG1、SG2。
圖7示出了把上述那樣的NAND單元配置成矩陣狀的存儲單元陣列的等效電路。在這里，把共有字線或選擇柵極線的NAND單元群叫做塊，把用虛線圍起來的區(qū)域定為一個塊。存儲單元中的讀出、寫入等的動作，通常，要選擇多個塊中的一個塊后予以執(zhí)行。
其次，對上述NAND單元型EEPROM中的數(shù)據(jù)寫入、擦除和讀出動作進行說明。
數(shù)據(jù)寫入的動作，從離位線接觸最遠的位置的存儲單元開始依次進行。給被選中的存儲單元的控制柵極加上高電壓Vpgm(例如，18V左右)，得益于此。就可以給位線一側(cè)的存儲單元的控制柵極和選擇柵極加上中間電位Vmw(例如10V左右)，根據(jù)數(shù)據(jù)給位線加上0V或中間電位Vmb(例如，8V左右)。
在向位線提供0V時，其電位一直可以傳達給被選存儲單元的漏極，并產(chǎn)生因隧道電流從漏極向浮置柵極流動而形成的電子注入。歸因于此，被選中的存儲單元的閾值電壓就向正方向漂移。把該狀態(tài)例如定為‘1’。在向位線提供中間電位Vmb時，不產(chǎn)生電子注入，因此閾值電壓不會發(fā)生變化，停止于負的狀態(tài)。該狀態(tài)為‘0’。
數(shù)據(jù)擦除可以以塊單位進行。就是說，可以對于被選中的NAND單元塊內(nèi)的所有存儲單元同時進行數(shù)據(jù)擦除。就是說，被選中的NAND單元塊內(nèi)的所有控制柵極都變成為0V，給p型阱區(qū)(或p型襯底)加上高電壓Vera(例如，22V左右)。位線、字線、非被選NAND單元塊內(nèi)的控制柵極和所有選擇柵極線都變成為浮置狀態(tài)。借助于此，在被選中的NAND單元塊內(nèi)的存儲單元中，都會向p型阱區(qū)(或p型襯底)釋放歸因于隧道電流而產(chǎn)生的浮置柵極的電子，閾值電壓向負的方向漂移。
數(shù)據(jù)讀出動作，使被選中的存儲單元的控制柵極變成為0V，使除此之外的存儲單元的控制柵極和選擇柵極變成為例如大體上的電源電壓Vcc或比電源電壓稍微高的讀出用電壓VH(通常，為小于Vcc的2倍的電壓電平，其值在5V以下)。采用在該狀態(tài)下，檢測是否有電流向被選存儲單元流的辦法，進行數(shù)據(jù)讀出。
然而，在圖3的存儲器件10中，為了使得一直到2個存儲器芯片MC1、MC2的初始化動作都結(jié)束為止2個存儲器芯片都變成為忙狀態(tài)那樣地進行控制，就必須檢測同一封裝內(nèi)的別的存儲器芯片的忙狀態(tài)。作為這種檢測的方法，可以考慮以下的2種方法(1)用從忙狀態(tài)專用輸出端子11輸出的忙信號/BusyA檢測其它的存儲器芯片的忙狀態(tài)的方法，(2)用共通地連接到封裝內(nèi)的所有芯片上的專用布線16，通過該布線16檢測其它的存儲器芯片的忙狀態(tài)的方法。
(1)的方法，雖然有可以避免封裝內(nèi)布線或芯片內(nèi)焊盤增加的優(yōu)點，但是，由于輸出忙信號/BusyA的忙狀態(tài)輸出專用端子11位于芯片的外部，故結(jié)果就變成為要受到電壓施加等的影響，有必要對它們進行詳細的研究。
另一方面，(2)的方法，由于僅僅在封裝內(nèi)才設(shè)有專用布線，不需要引出到封裝的外部來，故雖然不需要進行系統(tǒng)中的布線電容、電壓施加等的詳細研究，但是卻存在著封裝內(nèi)的布線或芯片內(nèi)的焊盤數(shù)會增加的缺點。因此，必須根據(jù)封裝產(chǎn)品的用途研究到底要采用(1)、(2)中的哪一種方法。
圖8的電路圖具體地示出了采用上述方法(2)的本發(fā)明實施例1的存儲器件中示于圖3中的2個存儲器芯片MC1、MC2中分別設(shè)置的圖4中的忙控制電路32的一部分的構(gòu)成。
設(shè)置在兩存儲器芯片MC1、MC2中的忙控制電路32，具有同樣的電路構(gòu)成，用標號32-1、32-2示出了存儲器芯片MC1、MC2內(nèi)的忙控制電路。
在忙控制電路32-1、32-2中，在電源投入時，在存儲器芯片MC1、MC2內(nèi)發(fā)生的內(nèi)部忙信號busy1、busy2被供往N溝MOS晶體管51的柵極和2輸入NOR電路52的一方的輸入端子。上述晶體管51的源極連接到接地電壓的節(jié)點上，漏極則通過芯片上邊的焊盤連接到忙狀態(tài)輸出專用端子11上。該端子11，如先前所述，通過負載電阻12連接到電源電壓Vcc的節(jié)點上。
通過2條布線16中的各自一方，相互地向上述2輸入NOR電路52的另一方的輸入端子供給在另一方的忙控制電路中產(chǎn)生的內(nèi)部忙信號。該NOR電路52構(gòu)成檢測其它存儲器芯片中忙狀態(tài)的檢測電路。這樣一來，在忙狀態(tài)輸出用指令輸入時，就可以從各個NOR電路52通過芯片上邊的I/O焊盤向?qū)?yīng)的I/O端子13輸出忙信號/Busy1、/Busy2。
另外，在上述NOR電路52的輸出節(jié)點和I/O端子13之間，設(shè)置輸出控制電路53，在電源投入時，在從電源電壓達到了規(guī)格保證范圍的值后到可以在外部控制存儲器芯片為止的期間(把該期間叫做電源復(fù)位期間)內(nèi)輸出忙信號，同時，在電源復(fù)位期間結(jié)束后的通常動作模式時的數(shù)據(jù)讀出/數(shù)據(jù)寫入/數(shù)據(jù)擦除的各個動作期間內(nèi)，與指令相對應(yīng)地輸出忙信號。
圖9A、圖9B和圖10A、圖10B示出了在圖8的電路中設(shè)置的輸出控制電路53的不同的詳細電路構(gòu)成。
其次，在說明圖8所示電路的動作之前，對在圖9A、圖9B和圖10A、圖10B中所示的輸出控制電路的細節(jié)進行說明。
圖9A、圖9B示出了設(shè)置在忙控制電路32-1和32-2中的輸出控制電路53的詳細的電路構(gòu)成。在這里，假定把芯片地址0分配給設(shè)置有忙控制電路32-1的存儲器芯片MC1，把芯片地址1分配給設(shè)置有忙控制電路32-2的存儲器芯片MC2。
設(shè)置在忙控制電路32-1內(nèi)的輸出控制電路53，如圖9A所示，由并聯(lián)地把P溝和N溝MOS晶體管的源極·漏極間連接起來的CMOS傳送門電路100；分別使在電源復(fù)位期間內(nèi)變成為‘H’電平的電源復(fù)位信號POR反轉(zhuǎn)的反相器101、102；供給反相器102的輸出和在選中設(shè)置有該忙控制電路32-1的存儲器芯片MC1時變成為‘H’電平的片選信號chip select0的NAND電路103；供給上述反相器101和NAND電路103的輸出的NAND電路104；使該NAND電路104的輸出反轉(zhuǎn)的反相器105構(gòu)成。這樣一來，上述NAND電路104的輸出和反相器105的輸出，就可以供往上述CMOS傳送門電路100的N溝和P溝的MOS晶體管的柵極。
圖9B所示的設(shè)置在忙控制電路32-2內(nèi)的輸出控制電路53，被作成為與圖9A所示的電路基本上相同的構(gòu)成，與圖9A不同之處在于取代片選信號chip select0向NAND電路103供給chip select1。在這里，該片選信號chip select1，是在選中設(shè)置有忙控制電路32-2的存儲器芯片MC2時變成為‘H’電平的信號。
在電源復(fù)位期間內(nèi)，電源復(fù)位信號POR將變成為‘H’電平。這時，反相器101的輸出，將變成為‘L’電平，NAND電路104的輸出將變成為‘H’電平。因此，忙控制電路32-1、32-2內(nèi)的各個CMOS傳送門電路100變成為ON，從圖8中的NOR電路52輸出的忙信號/Busy1、/Busy2，就經(jīng)由各個控制電路53，通過各個芯片上邊的I/O焊盤向I/O端子13輸出。
如上所述，在作為輸出控制電路53使用圖9A、圖9B所示構(gòu)成的電路時，結(jié)果就變成為從存儲器件10內(nèi)的所有存儲器芯片輸出來自電源復(fù)位期間中的I/O端子的忙信號。
來自該I/O端子的忙信號的輸出，并非一定要用存儲器件10內(nèi)的所有存儲器芯片進行不可，也可以僅僅使用存儲器件10內(nèi)的一個芯片，例如芯片地址0的芯片進行。如上所述，在用一個芯片進行的情況下，由于進行輸出的芯片借助于布線16的信號檢測別的芯片的忙狀態(tài)，進行反映了該檢測結(jié)果的忙狀態(tài)的輸出，故也可以進行作為存儲器件10的正確的忙狀態(tài)的輸出。圖10A、圖10B示出了實現(xiàn)用芯片地址0的一個芯片進行這樣的忙狀態(tài)的輸出方法的輸出控制電路53的電路構(gòu)成例。
圖10A、圖10B示出了設(shè)置在忙控制電路32-1、32-2中的輸出控制電路53的詳細的電路構(gòu)成。在這里，假定把芯片地址0分配給設(shè)置有忙控制電路32-1的存儲器芯片MC1，把芯片地址1分配給設(shè)置有忙控制電路32-2的存儲器芯片MC2。
設(shè)置在忙控制電路32-1內(nèi)的輸出控制電路53，如圖10A所示，由并聯(lián)地把P溝和N溝MOS晶體管的源極漏極間連接起來的CMOS傳送門電路100；供給在電源復(fù)位期間內(nèi)變成為‘H’電平的電源復(fù)位信號POR和只有在芯片地址0的芯片中才變成為‘H’電平(在其它的芯片地址的芯片中則變成為‘L’電平)的信號chip Add0的NAND電路106；使上述電源復(fù)位信號POR反轉(zhuǎn)的反相器102；在供給該反相器102的輸出和在選中設(shè)置有該忙控制電路32-1的存儲器芯片MC1時變成為‘H’電平的片選信號chip select0的NAND電路103；供給上述兩個NAND電路106、103的輸出的NAND電路104；使該NAND電路104的輸出反轉(zhuǎn)的反相器105構(gòu)成。這樣一來，上述NAND電路104的輸出和反相器105的輸出，就可以供往上述CMOS傳送門電路100的N溝和P溝MOS晶體管的柵極。
圖10B所示的設(shè)置在忙控制電路32-2內(nèi)的輸出控制電路53，被作成為與圖10A所示的電路基本上相同的構(gòu)成，與圖10A不同之處在于取代片選信號chip select0向NAND電路103供給chip select1。如圖10B所示，作為芯片地址信號，與圖10A同樣，向NAND電路106輸入chip Add0。該芯片地址信號chip Add0，由于在存儲器芯片MC1內(nèi)，即，在忙控制電路32-1內(nèi)，將變成為‘H’電平，在存儲器芯片MC2內(nèi)，即，在忙控制電路32-2內(nèi)，將變成為‘L’電平，故在電源復(fù)位期間內(nèi)，對于I/O端子13來說，結(jié)果就變成為僅僅從存儲器芯片MC1輸出忙信號。
在電源復(fù)位期間結(jié)束后，就變成為與使用圖9的輸出控制電路的情況和使用圖10的輸出控制電路的情況下同樣的動作。在電源復(fù)位期間結(jié)束后，反相器102的輸出將變成為‘H’。這樣一來，在數(shù)據(jù)讀出/數(shù)據(jù)寫入/數(shù)據(jù)擦除的各個動作期間內(nèi)，在相應(yīng)于指令輸入輸出忙信號時，就只有被選中的芯片的片選信號才會變成為‘H’。因此，輸入被選狀態(tài)的片選信號的NAND電路103的輸出將變成為‘H’電平。在該情況下，只有芯片選擇狀態(tài)的存儲器芯片的忙控制電路內(nèi)的CMOS傳送門電路100變成為ON，使得可以從NOR電路52輸出的忙信號/Busy1、/Busy2經(jīng)由其輸出控制電路53向I/O端子13輸出。
其次，參看圖11、圖12所示的時序圖說明在圖8所示的實施例1的存儲器件中，從電源投入到2個存儲器芯片MC1、MC2變成為可外部控制狀態(tài)為止的動作的一個例子。在圖11、圖12中，作為/Busy1、/Busy2的電平，示出了把在來自I/O端子13的數(shù)據(jù)輸出變成為允許狀態(tài)時的來自I/O端子13的數(shù)據(jù)的輸出電平，在數(shù)據(jù)輸出禁止狀態(tài)下，/Busy1、/Busy2通常都將變成為浮置狀態(tài)。另外，在該情況下，由于相當(dāng)于電源復(fù)位期間，故忙信號/Busy1、/Busy2的輸出，在作為輸出控制電路53使用圖9的電路的情況下，可以由忙信號控制電路32-1、32-2內(nèi)的兩方的輸出控制電路53進行(相當(dāng)于圖11)，另一方面，在作為輸出控制電路53使用圖10的電路的情況下，則僅僅可以用忙控制電路32-1內(nèi)的輸出控制電路53進行(相當(dāng)于圖12)。
當(dāng)投入電源，電源電壓的值超過了規(guī)定值時，在存儲器芯片MC1、MC2中就分別開始進行初始化動作。進行該初始化動作期間，用‘H’電平表示。在進行初始化動作期間內(nèi)，內(nèi)部忙信號busy1、busy2維持‘H’電平。在這里。假定例如與存儲器芯片MC1比存儲器芯片MC2的初始化動作所需要的時間長。
即便是一方的存儲器芯片MC1的初始化動作結(jié)束，內(nèi)部忙信號busy1從‘H’電平變化為‘L’電平，而另一方的存儲器芯片MC2的初始化動作尚未完成，內(nèi)部忙信號busy2就保持‘H’電平的原狀不變，故一方的存儲器芯片MC1一側(cè)的忙控制電路32-1內(nèi)的NOR電路52的輸出，即忙信號/Busy1仍保持‘L’電平的原狀不變。而當(dāng)另一方的存儲器芯片MC2的初始化動作完成，內(nèi)部忙信號Busy2從‘H’電平變化成為‘L’電平時，一方的存儲器芯片MC1一側(cè)的忙信號/Busy1就變化成‘H’電平。
在另一方的存儲器芯片MC2中，在圖11的情況下(使用圖9的電路時)，當(dāng)初始化動作結(jié)束，內(nèi)部忙信號Busy2從‘H’電平變化成‘L’電平時，忙信號/Busy2就變化成‘H’電平。即，忙信號/Busy1和/Busy2的忙期間(‘L’電平)變成為相同。此外，在圖12的情況下(使用圖10所示的電路時)，在存儲器芯片MC2中，在初始化動作期間內(nèi)，輸出節(jié)點(忙信號/busy2的節(jié)點)保持浮置狀態(tài)。
另外，在存儲器芯片MC1、MC2的內(nèi)部忙信號busy1、Busy2為‘H’電平的期間內(nèi)，由于晶體管51導(dǎo)通，忙狀態(tài)輸出專用端子11跌落到‘L’電平，故從該忙狀態(tài)輸出專用端子11輸出的忙信號/BusyA，在與內(nèi)部忙信號busy1、busy2之內(nèi)變成為忙狀態(tài)的期間長的一方的內(nèi)部忙信號對應(yīng)的忙期間內(nèi)，被設(shè)定為‘L’電平(使用圖9、圖10中的不論哪一個圖的電路時都通用)。即，忙信號/BusyA的信號波形，實質(zhì)上變成為與Busy1、Busy2的信號波形相同。
如上所述，在具有圖8所示那樣的忙控制電路的存儲器件中，不復(fù)存在忙信號/Busy1、/Busy2變成為彼此不同的邏輯狀態(tài)的期間，可以防止通過存儲器芯片MC1、MC2電源電壓Vcc與接地電壓GND之間進行短路。因此，可以完全消除因存在忙信號/Busy1、/Busy2變成為彼此不同的邏輯電平狀態(tài)的期間而產(chǎn)生的先前說明的種種問題。
圖13的電路圖具體地示出了采用上述(1)的方法的本發(fā)明的實施例2的存儲器件的忙控制電路32的一部分的構(gòu)成。
設(shè)置在兩存儲器芯片MC1、MC2上的忙控制電路32，具有同樣的電路構(gòu)成，存儲器芯片MC1、MC2內(nèi)的忙控制電路用標號32-1、32-2表示。在忙控制電路32-1、32-2內(nèi)分別設(shè)置有N溝的MOS晶體管51、輸出控制電路52和2輸入AND電路54。向MOS晶體管51的柵極供給在存儲器芯片MC1、MC2的內(nèi)部產(chǎn)生的內(nèi)部忙信號busy1、Busy2。上述晶體管51的源極連接到接地電壓的節(jié)點上，漏極則通過芯片上邊的忙狀態(tài)輸出專用焊盤連接到忙狀態(tài)輸出專用端子11上。該端子11通過負載電阻12連接到電源電壓Vcc的節(jié)點上。
向上述AND電路54的輸入端子，輸入內(nèi)部忙信號busy1的反轉(zhuǎn)信號/busy1，和忙狀態(tài)輸出專用端子11輸出的忙信號/BusyA。AND電路54的輸出，通過輸出控制電路53向I/O端子13輸出。
在該情況下，AND電路54構(gòu)成檢測其它存儲器芯片中的忙狀態(tài)的檢測電路。在忙狀態(tài)輸出用指令輸入后，在變成為數(shù)據(jù)輸出允許狀態(tài)時，就從各個AND電路54向I/O端子13輸出忙信號/Busy1或/Busy2。
在圖13所示的實施例2的存儲器件中，AND電路54的輸出信號，由于在2個輸入信號中的任何一方為‘L’電平時都將變成為‘L’電平，故忙信號/Busy1、/Busy2的‘L’平期間，由內(nèi)部忙信號/busy1、/busy2和忙信號/BusyA之內(nèi)‘L’電平期間長的一方的信號決定。
因此，在該情況下，也不復(fù)存在忙信號/Busy1、/Busy2變成為彼此不同的邏輯狀態(tài)的期間，可以防止通過I/O總線14(圖3中所示)在存儲器芯片MC1、MC2之間在電源電壓Vcc與接地電壓GND之間進行短路。另外，在圖13的情況下，忙信號/Busy1、/Busy2的信號波形，也和圖11或圖12是同樣的。
圖14的電路圖具體地示出了采用上述(2)的方法的本發(fā)明的實施例3的存儲器件的忙控制電路32的一部分的構(gòu)成。
設(shè)置在兩存儲器芯片MC1、MC2內(nèi)的忙控制電路32，具有同樣的電路構(gòu)成，存儲器芯片MC1、MC2內(nèi)的忙控制電路用標號32-1、32-2表示。
在忙控制電路32-1、32-2內(nèi)分別設(shè)置有N溝的MOS晶體管51、輸出控制電路53和2輸入AND電路55、N溝MOS晶體管56和負載電阻57。向MOS晶體管51的柵極供給在存儲器芯片MC1、MC2的內(nèi)部產(chǎn)生的內(nèi)部忙信號busy1和Busy2。上述晶體管51的源極連接到接地電壓的節(jié)點上，漏極則通過芯片上邊的忙狀態(tài)輸出專用焊盤連接到忙狀態(tài)輸出專用端子11上。該端子11通過負載電阻12連接到電源電壓Vcc的節(jié)點上。
向上述AND電路55的輸入端子，輸入內(nèi)部忙信號busy1的反轉(zhuǎn)信號/busy1。在上述AND電路55的另一方的輸入端子和接地電壓的節(jié)點之間，插入起著開關(guān)作用的MOS晶體管56的漏極、源極，向該MOS晶體管56的柵極輸入內(nèi)部忙信號busy1。此外，把負載電阻57連接到AND電路55另一方的輸入端子和電源電壓Vcc的節(jié)點之間。上述MOS晶體管56的漏極，就是說，AND電路55的另一方的輸入端子，通過布線16在彼此不同的芯片間共通地進行連接。AND電路55的輸出，通過輸出控制電路53向I/O端子13輸出。
在該情況下，由AND電路55、MOS晶體管56和負載電阻57構(gòu)成的電路，構(gòu)成檢測其它存儲器芯片中的忙狀態(tài)的檢測電路。這樣一來，在忙狀態(tài)輸出用指令輸入后的數(shù)據(jù)輸出允許狀態(tài)時，就從各個AND電路54經(jīng)由輸出控制電路53，通過芯片上邊的I/O焊盤，從I/O端子13輸出忙信號/Busy1或/Busy2。
在圖14所示的實施例3的存儲器件中，MOS晶體管56根據(jù)內(nèi)部忙信號busy1、busy2進行導(dǎo)通控制。MOS晶體管56的漏極，就是說，AND電路55的另一方的輸入端子，由于通過布線16在彼此不同的芯片間共通地進行連接，故AND電路55的另一方的輸入端子的輸入信號，借助于內(nèi)部忙信號busy1、busy2之內(nèi)‘H’電平期間長的一方的內(nèi)部忙信號，在該 ‘H’電平期間內(nèi)設(shè)定為‘L’電平。
在電源投入后，AND電路55的輸出信號，由于在2個輸入信號都變成為‘H’電平時將變成為‘H’電平，故在該情況下，也不復(fù)存在忙信號/Busy1、/Busy2變成為彼此不同的邏輯狀態(tài)的期間。因此，可以防止通過I/O總線14(在圖3中所示)在存儲器芯片MC1、MC2之間電源電壓Vcc與接地電壓GND之間發(fā)生短路。
圖15示出了實施例3的變形例的存儲器件。該變形例的存儲器件內(nèi)的忙控制電路32-1、32-2的基本構(gòu)成由于和圖14相同，故對于那些與圖14對應(yīng)的部位賦予同一標號而省略其說明，以下僅僅對與圖14不同的地方進行說明。
在該變形例的存儲器件內(nèi)的忙控制電路32-1、32-2中，圖14中的MOS晶體管51被省略，此外，由于忙狀態(tài)輸出專用端子11被兼用做圖14中的布線16，故負載電阻12被連接到MOS晶體管56的公共漏極，即布線17上。
在該圖15所示的實施例3的變形例的存儲器件中，除去可以得到與圖14同樣的效果外，還可以得到這樣的效果比起圖14的情況來，元件數(shù)可以減少與沒有晶體管51的量相對應(yīng)的那么大的量。
然而，在上述實施例1到3及其變形例中，說明的是在輸出忙信號/BusyA的忙狀態(tài)輸出專用端子11或布線17中，在芯片外部，連接有負載電阻12，該端子11或布線17，總是被上拉到‘H’電平(Vcc)上的情況。
但是，本發(fā)明即便是在忙狀態(tài)輸出專用端子11或布線17在芯片外部不總是被上拉到‘H’電平的情況下，也可以實施。
通常，作為檢測封裝品的忙狀態(tài)的方法，可以考慮2種方法(A)為了檢測忙狀態(tài)輸出專用端子的信號，總是使該端子上拉到‘H’電平的情況，和(B)作為忙狀態(tài)輸出指令輸入后的數(shù)據(jù)輸出允許狀態(tài)，使之從I/O焊盤輸出的情況。在僅僅使用上述(B)的使用者或系統(tǒng)的情況下，由于不進行使用忙狀態(tài)輸出專用端子11的忙狀態(tài)的檢測，故也沒有必要在芯片外部把忙狀態(tài)輸出專用端子11上拉到‘H’電平。
圖16具體地示出了采用上述(B)的方法的本發(fā)明的實施例4的存儲器件，分別在圖3中的2個存儲器芯片MC1、MC2中設(shè)置的圖4中的忙控制電路32的一部分的構(gòu)成。
設(shè)置在兩存儲器芯片MC1、MC2中的忙控制電路32，具有同樣的電路構(gòu)成，用標號32-1、32-2示出了存儲器芯片MC1、MC2內(nèi)的忙控制電路。另外，該實施例4的存儲器件內(nèi)的忙控制電路32-1、32-2的基本構(gòu)成與圖15是相同的，所以對于那些與圖15對應(yīng)的部位賦予同一標號而省略其說明，以下僅僅對那些與圖15不同的地方進行說明。
就如先前所說明的那樣，在該實施例4的存儲器件中，由于忙狀態(tài)輸出的布線17不被使用者或系統(tǒng)監(jiān)視，故未設(shè)置連接到該布線17上的負載電阻12。因此，輸出借助于布線進行相互連接的存儲器芯片MC1、MC2各自的忙信號/BusyA的忙狀態(tài)輸出專用焊盤，在芯片外部基本上將變成為非連接狀態(tài)。
為了檢測把各個芯片的忙狀態(tài)輸出專用焊盤共通地連接起來的布線17的信號以進行忙狀態(tài)的檢測，就必須使該布線17的節(jié)點上拉到‘H’電平。作為上拉該布線17的節(jié)點的元件，可以使用設(shè)置在各個忙控制電路32-1、32-2中的負載電阻57。
在本實施例的存儲器件的情況下，由于可以通過布線17在不同的忙控制電路彼此間進行忙信號的授受，故也不復(fù)存在忙信號/Busy1、/Busy2變成為彼此不同的邏輯狀態(tài)的期間，可以防止通過I/O總線14(示于圖3)在存儲器芯片MC1、MC2之間電源電壓Vcc與接地電壓GND之間發(fā)生短路。
圖17的電路圖，示出了采用忙狀態(tài)輸出用的布線17不被使用者或系統(tǒng)進行監(jiān)視的情況下的上述(B)的方法的本發(fā)明的實施例5的存儲器件，具體地示出了在圖3中的2個存儲器芯片MC1、MC2內(nèi)分別設(shè)置的圖4中的忙控制電路32的一部分的構(gòu)成。
設(shè)置在兩存儲器芯片MC1、MC2中的忙控制電路32，具有同樣的電路構(gòu)成，用標號32-1、32-2示出了存儲器芯片MC1、MC2內(nèi)的忙控制電路。另外，該實施例5的存儲器件內(nèi)的忙控制電路32-1、32-2的基本構(gòu)成與圖16是相同的，所以對于那些與圖16對應(yīng)的部位賦予同一標號而省略其說明，以下僅僅對那些與圖16不同的地方進行說明。
本實施例的存儲器件與圖16的存儲器件的不同之處在于這一點把P溝MOS晶體管58的源極、漏極間插入到忙控制電路32-1、32-2內(nèi)的負載電阻57和電源電壓Vcc的節(jié)點之間，并用控制信號P1或P2控制該MOS晶體管58的柵極。
在這樣的構(gòu)成中，P溝MOS晶體管58，借助于控制信號P1或P2，被控制為使得從電源投入時的芯片初始化開始時到所有的存儲器芯片初始化動作都結(jié)束為止的整個期間內(nèi)都變成為ON狀態(tài)。布線17的節(jié)點，僅僅在封裝品的初始化動作期間內(nèi)才被上拉到‘H’電平，在初始化動作結(jié)束后，由于MOS晶體管58將變成為OFF狀態(tài)，故不會消耗無用的電流。
另外，在存儲器芯片MC1、MC2中，在忙狀態(tài)時，由于使分別輸出忙信號/Busy1或/Busy2的I/O焊盤分別變成為‘L’電平，故要把MOS晶體管58、56的尺寸等設(shè)定為使得相對于由P溝MOS晶體管58和負載電阻57構(gòu)成的串聯(lián)連接電路的電流驅(qū)動力來說N溝MOS晶體管56的電流驅(qū)動力變高。
即，在本實施例的存儲器件中，除去可以得到與先前的實施例1到4及其變形例同樣的效果之外，還可以得到在初始化動作結(jié)束后不會消耗無用的電流的效果。
另外，在封裝內(nèi)只設(shè)置1個存儲器芯片之類的情況下，由于不需要檢測別的存儲器芯片的忙狀態(tài)，故也不再需要上拉忙信號/BusyA節(jié)點的功能。在該情況下，那種停止上拉忙信號/BusyA的節(jié)點的動作本身的方法是有效的。
圖18示出了采用在使用者或系統(tǒng)中不監(jiān)視忙狀態(tài)輸出專用端子11的情況下的上述(B)的方法的本發(fā)明的實施例6的存儲器件，是具體地示出了設(shè)置有圖3中的2個存儲器芯片MC1、MC2中的任何一個的圖4中的忙控制電路32的一部分的構(gòu)成的電路圖。
另外，由于該實施例6的存儲器件內(nèi)的忙控制電路32的基本構(gòu)成與圖17是相同的，故對于與圖17對應(yīng)的部位賦予同一標號而省略其說明。
在本實施例的存儲器件中，由于僅設(shè)置1個存儲器芯片，故輸入到P溝MOS晶體管58的柵極的控制信號P1總是處于‘H’電平，該MOS晶體管58總是處于OFF狀態(tài)。
然而，如圖17所示，在存儲器件中可以設(shè)置多個存儲器芯片的情況下，在電源投入時的初始化動作中，在存儲器件中的所有存儲器芯片中，可以同時使忙信號/BusyA的節(jié)點上拉。在該情況下，由于不需要對存儲器件中的多個存儲器芯片進行區(qū)別，故具有控制變得簡單起來的優(yōu)點。反之，由于存儲器件中的所有存儲器芯片中都要消耗電流，故消耗電流將增加。
于是，如果使得僅僅在存儲器件中的一部分的存儲器芯片中上拉忙信號/BusyA的節(jié)點那樣地進行控制，則可以削減消耗電流，在功耗這一點上是極其有效的。
在該情況下，作為對在存儲器件內(nèi)的多個存儲器芯片之內(nèi)，究竟在哪一個芯片中上拉忙信號/BusyA的節(jié)點進行控制的方法，可以考慮以下的方法。
通常，在封裝內(nèi)設(shè)置多個存儲器芯片的情況下，為了有區(qū)別地選擇芯片，要對每一個芯片分配不同的地址。然后，僅僅在所分配的芯片地址的值最小的芯片(例如0芯片地址)中才上拉忙信號/BusyA的節(jié)點的方法，和僅僅在芯片地址為偶數(shù)(或奇數(shù))的芯片中才上拉忙信號/BusyA的節(jié)點的方法。
如上所述，在封裝內(nèi)設(shè)置多個存儲器芯片的情況下，如果只在一部分的存儲器芯片中進行上拉而不同時在所有芯片內(nèi)上拉忙信號/BusyA的節(jié)點，則在消耗電流這一點上是極其有效的。為了實現(xiàn)這樣的方法，為了根據(jù)芯片地址控制MOS晶體管58的ON/OFF狀態(tài)，只要追加目的為根據(jù)芯片地址控制先前的控制信號P1、P2的邏輯電平的控制電路即可。
圖19A、圖19B，示出了在圖17的實施例中，目的為僅僅使芯片地址的值最小的芯片內(nèi)的P溝MOS晶體管58，即僅僅使忙控制電路32-1內(nèi)的P溝MOS晶體管58導(dǎo)通的控制電路的構(gòu)成。
圖19A所示的控制電路，被設(shè)置在忙控制電路32-1內(nèi)?？刂齐娐酚墒箍刂菩盘朠1反轉(zhuǎn)的反相器111、供給該反相器111的輸出和芯片地址chip Add0的NAND電路112構(gòu)成。這樣一來，就可以向忙控制電路32-1內(nèi)的P溝MOS晶體管(PMOS)58的柵極供給NAND電路112的輸出。
圖19B所示的控制電路基本上與圖19A的控制電路的電路構(gòu)成是相同的，僅僅向反相器111輸入控制信號P2這一點不同。因此，就可以向忙控制電路32-2內(nèi)的P溝MOS晶體管(PMOS)58的柵極供給NAND電路112的輸出。
在這里，如果假定給設(shè)置有忙控制電路32-1的存儲器芯片MC1分配芯片地址chip Add0，給設(shè)置有忙控制電路32-2的存儲器芯片MC2分配芯片地址chip Add1，則供往忙控制電路32-1一側(cè)的芯片地址chip Add0將變成為‘H’電平，供往忙控制電路32-2一側(cè)的芯片地址chip Add1將變成為‘L’電平。因此，在控制信號P1為‘L’電平時，即，在芯片初始化動作時，忙控制電路32-1一側(cè)的NAND電路112的輸出變成為‘L’電平，忙控制電路32-2一側(cè)的P溝MOS晶體管58導(dǎo)通。就是說，僅僅在存儲器芯片MC1一側(cè)MOS晶體管58導(dǎo)通，忙信號/BusyA的節(jié)點被上拉。
如上所述，在圖17所示的實施例5的存儲器件中，采用根據(jù)要安裝的存儲器芯片的個數(shù)或芯片地址對MOS晶體管58的ON/OFF狀態(tài)進行控制的辦法，就可以削減消耗電流。
另外，通常，已安裝上多個存儲器芯片的封裝品內(nèi)的芯片地址，可以用如下的方法設(shè)定對于規(guī)定的焊盤，借助于鍵合供給規(guī)定電位的鍵合選擇方法，設(shè)置在芯片內(nèi)的熔斷絲的選擇熔斷方法。
圖20示出了例如存儲器芯片MC1內(nèi)的忙控制電路32-1的一部分的構(gòu)成。與存儲器芯片MC1對應(yīng)的芯片地址chip Add0，通過開關(guān)電路113供往NOR電路114的一方的輸入端子。與存儲器芯片MC2對應(yīng)的芯片地址chip Add1，通過開關(guān)電路115供往NOR電路114的另一方的輸入端子。上述NOR電路114的輸出，通過反相器116供往NAND電路117的一方的輸入端子。向上述NAND電路117的另一方的輸入端子，通過反相器118供給控制信號P1。
在這樣的構(gòu)成中，在使得開關(guān)電路113、115之內(nèi)一方的開關(guān)電路113變成為ON那樣地進行控制的情況下，當(dāng)輸入芯片地址chip Add0后，該芯片地址chip Add0就通過開關(guān)電路113向NOR電路114輸入，NOR電路114的輸出變成為‘L’電平。這時，反相器116的輸出變成為‘H’電平，在控制信號P1為‘L’電平時，即，在芯片初始化動作時，NAND電路117的輸出變成為‘L’電平，圖17中的忙控制電路32-1一側(cè)的P溝MOS晶體管58導(dǎo)通。
另一方面，在使得開關(guān)電路115也變成為ON那樣地進行控制的情況下，芯片地址chip Add0、chip Add1這兩方都通過開關(guān)電路113、115向NOR電路114輸入。
圖21示出了圖20中的開關(guān)電路113、115的詳細的電路構(gòu)成。該開關(guān)電路是用鍵合選擇方法對芯片地址進行輸出控制的電路，由下述部分構(gòu)成并聯(lián)地把P溝和N溝MOS晶體管的源極·漏極間連接起來的CMOS傳送門電路200；通過電阻201上拉到Vcc上的焊盤202；把輸入端子連接到上述焊盤202上的反相器203；把源極、漏極間連接到CMOS傳送門電路200的輸出節(jié)點和接地電壓的節(jié)點之間，向柵極供給上述反相器203的輸出的N溝MOS晶體管204。因此，可以向上述CMOS傳送門電路200的N溝、P溝MOS晶體管的柵極，供給上述焊盤202的信號和反相器203的輸出。
在這樣的構(gòu)成中，如果不用鍵合絲把焊盤202連接到接地電壓的節(jié)點上，則焊盤202就通過電阻201被上拉到‘H’電平，CMOS傳送門電路200變成為ON。在CMOS傳送門電路200為ON狀態(tài)時，就通過該CMOS傳送門電路200向NOR電路114輸入芯片地址chipAdd0或chip Add1。
另一方面，如圖所示，如果借助于鍵合絲205把焊盤202連接到接地電壓的節(jié)點上，則焊盤202將變成為‘L’電平，CMOS傳送門電路200變成為OFF。這時，由于反相器203的輸出變成為‘H’電平，N溝MOS晶體管204變成為ON，故CMOS傳送門電路200的輸出節(jié)點被設(shè)定為接地電壓。
如上所述，倘采用圖20中的電路，則可以采用借助于鍵合絲205把焊盤202連接到接地電壓上或不進行連接的辦法，選擇性地輸出芯片地址。
圖22示出了圖20中的開關(guān)電路113、115的另外的詳細的電路構(gòu)成。該開關(guān)電路是借助于設(shè)置在芯片內(nèi)的熔斷絲的選擇熔斷的方法對芯片地址進行輸出控制的電路。該開關(guān)電路，由于僅僅一部分的構(gòu)成與圖21所示的開關(guān)電路不同，故僅僅說明那些與圖21不同的地方，與圖21相同的地方則省略說明。
在開關(guān)電路中，把熔斷絲206連接在焊盤202與接地電壓的節(jié)點之間。該熔斷絲206，例如，可以用能束的照射等方法進行熔斷。
在這樣的構(gòu)成中，如果熔斷絲206被熔斷，焊盤202就通過電阻201被上拉到‘H’電平，CMOS傳送門電路200變成為ON。在CMOS傳送門電路200為ON狀態(tài)時，就通過該CMOS傳送門電路200向NOR電路114輸入芯片地址chip Add0或chip Add1。
另一方面，如果熔斷絲206未被熔斷，焊盤202就變成為‘L’電平，CMOS傳送門電路200變成為OFF。這時，由于反相器203的輸出將變成為‘H’電平，N溝MOS晶體管204變成為導(dǎo)通，故可以把CMOS傳送門電路200的輸出節(jié)點設(shè)定為接地電壓。
如上所述，倘采用圖21的電路，就可以采用熔斷或不熔斷熔斷絲206的辦法選擇性地對芯片地址進行輸出控制。
此外，在芯片初始化動作中，把上述PMOS晶體管58設(shè)定為使得在chip Add0的芯片的情況下設(shè)為OFF狀態(tài)，在chip Add1以上的特定或在全部芯片的情況下變成為ON狀態(tài)的方法也是有效的。
通常，如圖18所示，在封裝內(nèi)只含有1個芯片的情況下，就可以把該芯片地址設(shè)定為0。在該情況下，如果在芯片地址為1的芯片中把上述PMOS晶體管58設(shè)定為ON狀態(tài)，則在單一芯片中上述PMOS晶體管58就自動地被設(shè)定為OFF狀態(tài)，在多個芯片(通?？隙ù嬖谛酒刂窞?、1的2個芯片)的情況下，由于芯片地址1內(nèi)的PMOS晶體管58將變成為ON狀態(tài)，故結(jié)果就變成為自動地實現(xiàn)上邊所說的上拉動作。如上所述，在芯片地址1的芯片的情況下總是設(shè)定為在芯片初始化動作中進行上拉動作，和在導(dǎo)入了圖20到圖22的電路后，用鍵合或熔斷絲設(shè)定為僅僅芯片地址1才進行上拉，是容易的。此外，在圖19的電路中，即便是采用把chip Add0變更為chip Add1的圖23的電路設(shè)置在全部芯片內(nèi)的辦法，在芯片地址1的芯片中，也可以總是在芯片初始化動作中進行上拉動作。
圖24示出了使用者或在系統(tǒng)中不監(jiān)視忙狀態(tài)輸出用的布線17的情況下的采用上述(B)的方法的本發(fā)明的實施例7的存儲器件，是具體地示出了分別設(shè)置在圖3中的2個存儲器芯片MC1、MC2內(nèi)的圖4中的忙控制電路32的一部分的構(gòu)成的電路圖。
設(shè)置在兩存儲器芯片MC1、MC2內(nèi)的忙控制電路32，具有同樣的電路構(gòu)成，存儲器芯片MC1、MC2內(nèi)的忙控制電路用標號32-1、32-2表示。另外，在實施例7的存儲器件內(nèi)的忙控制電路32-1、32-2，由于基本的構(gòu)成與圖17所示的構(gòu)成是同樣的，故對于那些與圖17對應(yīng)的地方賦予同一標號而省略其說明，以下，僅僅對那些與圖17不同的地方進行說明。
在圖17的存儲器件中，雖然說明的是把P溝MOS晶體管58連接到負載電阻57與電源電壓Vcc的節(jié)點之間的情況，但是在本實施例的情況下，連接到該地方上的卻是N溝MOS晶體管59。因此，作為控制信號要向N溝MOS晶體管59的柵極供給分別進行了邏輯反轉(zhuǎn)的控制信號/P1、/P2來取代先前的P1、P2。
另外，不言而喻本發(fā)明可以進行種種的變形而不限定于上述實施例。例如，在上述各個實施例中，雖然說明的是存儲器芯片是由NAND單元型EEPROM構(gòu)成的存儲器芯片，用把各個NAND單元串聯(lián)連接起來的8個存儲單元構(gòu)成的情況，但是，即便是在各個NAND單元內(nèi)存儲單元的個數(shù)為1個、2個、4個、16個、32個、64個的情況下也可以實現(xiàn)，這是不言而喻的。
此外，除去由NAND單元型EEPROM構(gòu)成的存儲器芯片之外，例如也可以使用由圖25的等效電路所示的那種NOR單元型EEPROM構(gòu)成的存儲器芯片，由圖26的等效電路所示的那種DINOR單元型EEPROM構(gòu)成的存儲器芯片，由圖27的等效電路所示的那種AND單元型EEPROM構(gòu)成的存儲器芯片，以及由圖28的等效電路所示的那種帶選擇晶體管的NOR單元型EEPROM構(gòu)成的存儲器芯片等。另外，至于DINOR單元型EEPROM的細節(jié)，在‘H.Onoda et al.，IEDM Technical Digest Paper，1992，pp.599-602’中進行了講述，至于AND單元型EEPROM，在‘H.Kume et al.，IEDM Technical DigestPaper，1992，pp991-993’中進行了講述。
此外，在上述各個實施例中，雖然是以可進行數(shù)據(jù)電改寫的非易失性半導(dǎo)體存儲器件為例進行的說明，但是對于其它的半導(dǎo)體存儲器件也同樣地可以實施。
此外，在上述各個實施例中，雖然說明的是在存儲器芯片中，僅僅在電源投入時的初始化動作中才進行忙信號/BusyA的節(jié)點的上拉動作的情況，但是這在其它的情況下，例如在通常動作期間中，此外在存儲器芯片內(nèi)僅僅設(shè)置1個存儲器芯片的情況下，也可以使之進行忙信號/BusyA的節(jié)點的上拉動作。在該情況下，可以得到在不需要封裝的外部設(shè)置上拉電路的效果。
此外，在上述各個實施例中，雖然說明的是使之進行上拉動作的情況而被選中為使之進行上拉動作的存儲器芯片究竟是處于忙狀態(tài)還是處于就緒狀態(tài)無關(guān)，但是，在其它的情況下，例如在被選中為使之進行上拉動作的存儲器芯片處于忙狀態(tài)的情況下，則可以控制為使之不進行上拉動作。在被選中的存儲器芯片處于忙狀態(tài)時，例如，圖17中的忙控制電路32-1內(nèi)的晶體管56就變成為ON狀態(tài)。在該狀態(tài)下，當(dāng)使晶體管58變成為ON狀態(tài)時，電流就會在電源電壓Vcc和接地電壓GND之間流動，僅僅使無用的消耗電流增加。因此只有在被選中為使之進行上拉動作的存儲器芯片處于就緒狀態(tài)時，只有在電源投入時的初始化動作中，或者，也包括在通常動作中，才可以采用使用使忙信號/BusyA的節(jié)點進行上拉動作的辦法來實現(xiàn)低消耗電流。
此外，在使圖13到圖17的各個實施例電路象圖29到圖33的那樣地進行變形的情況下，本發(fā)明也是有效的。在圖29到圖33的各個變形例電路中，示出了把圖13到圖17的各個實施例電路中的AND電路54、55置換成串聯(lián)連接的2個反相器60的情況下的構(gòu)成例。
在圖29到圖33的各個變形例電路中，也可以進行與圖13到圖17的各個實施例電路同樣的動作，此外，還可以采用使AND電路變成為2個反相器的辦法，來削減元件個數(shù)。
此外，在使忙狀態(tài)輸出專用焊盤的信號電平進行了反轉(zhuǎn)的情況下，本發(fā)明當(dāng)然也是有效的。
對于那些本專業(yè)的熟練的技術(shù)人員來說還存在著另外一些優(yōu)點和變形。因此，本發(fā)明就其更為廣闊的形態(tài)來說并不限于上述附圖和說明。此外，就如所附權(quán)利要求及其等效要求所限定的那樣，還可以有許多變形而不偏離總的發(fā)明的宗旨。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，在封裝內(nèi)設(shè)置有多個存儲器芯片，在電源投入后電源電壓的值到達規(guī)定值時成為忙狀態(tài)，在上述多個存儲器芯片的初始化動作結(jié)束之前的期間內(nèi)維持忙狀態(tài)，在上述多個存儲器芯片的初始化動作全部結(jié)束之后忙狀態(tài)被解除。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，上述多個存儲器芯片的I/O端子，被共通地連接到上述封裝的內(nèi)部。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，具備忙信號專用端子，用來對于上述多個存儲器芯片共通地進行配置，輸出與具有與上述忙狀態(tài)對應(yīng)的忙狀態(tài)的上述忙信號不同的忙信號。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，上述多個存儲器芯片分別具備對同一封裝內(nèi)的其它的存儲器芯片的忙狀態(tài)進行檢測的檢測電路。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲器件，上述檢測電路，輸出反映同一封裝內(nèi)其它存儲器芯片的忙狀態(tài)的上述忙信號。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，上述檢測電路，輸入與對應(yīng)的存儲器芯片的上述忙狀態(tài)對應(yīng)的信號和與其它存儲器芯片的忙狀態(tài)對應(yīng)的信號，選定兩信號的邏輯以輸出上述忙信號。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，上述檢測電路是NOR電路。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，上述檢測電路是AND電路。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，上述檢測電路，由以下部分構(gòu)成根據(jù)與對應(yīng)的存儲器芯片的上述忙狀態(tài)對應(yīng)的信號進行導(dǎo)通控制的開關(guān)，其一端供給反映其它存儲器芯片的忙狀態(tài)的信號，另一端則連接到規(guī)定電位的節(jié)點上，輸入上述開關(guān)的一端的信號的邏輯電路。
10.一種半導(dǎo)體存儲器件，具備以下部分設(shè)置在封裝內(nèi)的多個存儲器芯片；分別設(shè)置在上述多個存儲器芯片內(nèi)的多個忙控制電路，在電源投入后在電源電壓的值達到了規(guī)定值時變成為忙狀態(tài)，在上述各存儲器芯片的初始化動作結(jié)束 前的期間內(nèi)維持忙狀態(tài)，在上述多個存儲器芯片的初始化動作全部結(jié)束后就解除忙狀態(tài)；連接到上述多個忙控制電路上，向封裝的外部輸出根據(jù)輸入指令從各個忙控制電路輸出的忙信號的多個I/O端子。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲器件，上述多個I/O端子在上述封裝內(nèi)部共通地進行連接。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲器件，還具備忙信號專用端子，用來對于上述多個存儲器芯片共通地進行配置，輸出與具有與上述忙狀態(tài)對應(yīng)的忙狀態(tài)的上述忙信號不同的忙信號。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲器件，上述多個忙控制電路分別具備對其它存儲器芯片的忙狀態(tài)進行檢測后輸出上述忙信號的檢測電路。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲器件，上述檢測電路，輸入反映其它存儲器芯片的忙狀態(tài)的信號，根據(jù)上述所反映的信號輸出上述忙信號。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器件，上述檢測電路，用來輸入與對應(yīng)的存儲器芯片的上述忙狀態(tài)對應(yīng)的信號和反映其它存儲器芯片的忙狀態(tài)的信號，根據(jù)兩信號輸出上述忙信號。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，上述檢測電路是NOR電路。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，上述檢測電路是AND電路。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器件，上述檢測電路，由以下部分構(gòu)成根據(jù)與對應(yīng)的存儲器芯片的上述忙狀態(tài)對應(yīng)的信號進行導(dǎo)通控制的開關(guān)，其一端供給反映其它存儲器芯片的忙狀態(tài)的信號，另一端則連接到規(guī)定電位的節(jié)點上，輸入上述開關(guān)的一端的信號的邏輯電路。
19.一種半導(dǎo)體存儲器件，具有輸出設(shè)置在封裝內(nèi)的存儲器芯片的忙狀態(tài)的忙狀態(tài)輸出專用焊盤，在上述存儲器芯片處于忙狀態(tài)的情況下上述焊盤被設(shè)定為第1電壓，在上述存儲器芯片處于就緒狀態(tài)的情況下上述焊盤被設(shè)定為第2電壓，將上述焊盤設(shè)定為第2電壓的元件被設(shè)置在上述存儲器芯片內(nèi)。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器件，在上述封裝內(nèi)設(shè)置有多個上述存儲器芯片。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲器件，把上述焊盤設(shè)定為第2電壓的元件，只有在從電源投入時的芯片初始化動作開始時，到在設(shè)置在封裝內(nèi)的上述多個存儲器芯片中初始化動作結(jié)束為止的期間內(nèi)，才把上述焊盤設(shè)定為第2電壓。
22.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器件，把上述焊盤設(shè)定為第2電壓的元件，與上述存儲器芯片為忙狀態(tài)、就緒狀態(tài)無關(guān)地把上述焊盤設(shè)定為第2電壓，在上述存儲器芯片為忙狀態(tài)時，采用使把上述焊盤設(shè)定為第1電壓的能力變得比把上述焊盤設(shè)定為第2電壓的能力還高的辦法，把上述焊盤設(shè)定為第1電壓。
23.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器件，把上述焊盤設(shè)定為第2電壓的元件，根據(jù)用來對上述多個存儲器芯片進行選擇的芯片地址，把上述焊盤設(shè)定為第2電壓。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體存儲器件，上述芯片地址借助于鍵合對芯片地址設(shè)定用焊盤供給規(guī)定電位的辦法進行設(shè)定。
25.根據(jù)權(quán)利要求23所述的半導(dǎo)體存儲器件，上述芯片地址采用對設(shè)置在芯片內(nèi)的芯片地址設(shè)定用熔斷絲進行選擇熔斷的辦法來設(shè)定。
全文摘要
一種半導(dǎo)體存儲器件，其特征在于具備多個存儲器芯片MC1、MC2；與這些存儲器芯片對應(yīng)地設(shè)置，分別輸出在電源投入后電源電壓的值到達規(guī)定值時就變成為忙狀態(tài)，在上述多個存儲器芯片的初始化動作結(jié)束之前的期間內(nèi)維持忙狀態(tài)，在上述多個存儲器芯片的初始化動作全部結(jié)束之后，就解除忙狀態(tài)的I/O端子13。
文檔編號G11C7/10GK1426068SQ02124600
公開日2003年6月25日 申請日期2002年6月28日 優(yōu)先權(quán)日2001年6月29日
發(fā)明者中村寬, 今宮賢一, 竹內(nèi)健 申請人:株式會社東芝