專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，尤其涉及一種具有多個存儲單元對并包括一個用于存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的存儲單元對的半導(dǎo)體存儲器件。
背景技術(shù)：
對于包含積累電荷的電容和向其中輸入數(shù)據(jù)并從中輸出數(shù)據(jù)的晶體管的動態(tài)隨機(jī)存取內(nèi)存(DRAM)型的半導(dǎo)體存儲器件，必須定時進(jìn)行刷新操作以補(bǔ)償電容的電荷泄漏。在這種DRAM型的半導(dǎo)體存儲器件中，刷新操作時消耗的電流將占到其不操作時(即外界未對其進(jìn)行操作，存儲器件處于非激活狀態(tài)時)消耗電流的一大部分。JapanesePatent Laid-Open Publication 2001-143463公開了通過一種雙存儲系統(tǒng)來積累電荷，以作為減少這種刷新電流的有效方法。
在該項(xiàng)發(fā)明中，要存儲的數(shù)據(jù)作為互補(bǔ)數(shù)據(jù)存儲在一對存儲單元中，且該對存儲單元連接到與一個響應(yīng)某個字線的選擇的普通讀出放大器相連的一對位線上。即，一對存儲單元位于一對與一個讀出放大器和一條字線相連的位線交叉的位置，并且通過選擇字線，互補(bǔ)數(shù)據(jù)從該對位線寫入該存儲單元對，或者讀出到該對位線?！备摺焙汀钡汀彪娖酱鎯υ谝粚Υ鎯卧?，作為1比特存儲數(shù)據(jù)。結(jié)果，讀敏感性增強(qiáng)并且刷新周期能夠顯著增加。因此，存儲量雙倍增加，但通過減少所執(zhí)行的刷新操作的次數(shù)，DRAM型半導(dǎo)體存儲器件不操作時消耗的電流能夠減少。
圖28是顯示常規(guī)雙存儲系統(tǒng)半導(dǎo)體存儲器件的具體結(jié)構(gòu)的視圖。如圖28所示，常規(guī)雙存儲系統(tǒng)半導(dǎo)體存儲器件包括一個行地址預(yù)解碼器10、一個主字解碼器11、一個地址預(yù)解碼器12、從字解碼器#1至#4、讀出放大器13-1至13-4，字線WL1至WL6，位線BL1至BL8以及一個存儲單元陣列14。
行地址預(yù)解碼器10是位于主字解碼器11前級的處理部分。行地址預(yù)解碼器10輸入并解碼一個行地址，即行方向的地址，并將解碼結(jié)果提供給主字解碼器11。
主字解碼器11進(jìn)一步對行地址解碼器10提供的解碼結(jié)果進(jìn)行解碼，并將解碼結(jié)果提供給從字解碼器#1至#4。
地址預(yù)解碼器12接收輸入的行地址，并將解碼該地址所得結(jié)果提供給從字解碼器#1至#4。另外，在測試操作時期，地址預(yù)解碼器12接收一個指示測試操作的輸入預(yù)定信號。
從字解碼器#1至#4根據(jù)主字解碼器11和地址預(yù)解碼器12提供的解碼結(jié)果，分別控制字線WL2至WL5。
讀出放大器13-1至13-4放大從存儲單元陣列14所包含的存儲單元中讀出的數(shù)據(jù)。
如圖29所示，存儲單元陣列14包含C11至C82多個存儲單元組合，將在后文描述。
圖30是顯示圖29所示的存儲單元組合C11至C82的詳細(xì)結(jié)構(gòu)的視圖。如圖30所示，一個存儲單元組合包含存儲單元30和31，門32和33，以及一個接觸點(diǎn)34。
存儲單元30和31是記錄數(shù)據(jù)和保存位信息的基本單元。
門32和33分別連接到字線WL1和WL2。門32根據(jù)加到字線WL1上電壓連接存儲單元30和位線BL2，門33根據(jù)加到字線WL2上的電壓連接存儲單元31和位線BL2。
接觸點(diǎn)34把從存儲單元30或31讀出的數(shù)據(jù)提供給位線BL2，并把加到位線BL2的數(shù)據(jù)提供給存儲單元30或31。
現(xiàn)以讀操作為例簡要描述上述常規(guī)雙存儲系統(tǒng)半導(dǎo)體存儲器件中的操作。
當(dāng)輸入一個行地址時，例如，如果從字解碼器#2被行地址預(yù)解碼器10，主字解碼器11和地址預(yù)解碼器12的操作選中，則字線WL3將被激勵。
當(dāng)字線WL3被激勵時，電壓將被加到控制存儲單元組合C11、C31、C51和C71的上存儲單元的門上，存儲在這些存儲單元中的位信號被讀出。
從這些存儲單元中讀出的位信號分別提供給位線BL1、BL3、BL5和BL7。輸出到位線BL1和BL3的位信號提供給讀出放大器13-1，輸出到位線BL5和BL7的位信號提供給讀出放大器13-2。位線BL1和BL3分別用于發(fā)送普通數(shù)據(jù)和輔助數(shù)據(jù)，因此輸出到位線BL1的位信號的邏輯與輸出到位線BL3的位信號的邏輯相反。位線BL5和BL7也分別用于發(fā)送普通數(shù)據(jù)和輔助數(shù)據(jù)，因此輸出到位線BL5的位信號的邏輯與輸出到位線BL7的位信號的邏輯相反。
讀出放大器13-1放大位線BL1和BL3輸出的信號，通過參照放大后的信號指定存儲的數(shù)據(jù)，并輸出所指定的結(jié)果。
同樣地，讀出放大器13-2放大位線BL5和BL7輸出的信號，通過參照放大后的信號指定存儲的數(shù)據(jù)，并輸出所指定的結(jié)果。
對于此系統(tǒng)，僅當(dāng)與用于傳輸普通數(shù)據(jù)的位線(BL1、BL2、BL5或BL6)相連接的存儲單元和與用于傳輸輔助數(shù)據(jù)的輔助位線(BL3、BL4、BL7或BL8)相連接的存儲單元都無缺陷并能積累電荷時，刷新周期才能增長。但會有一個存儲單元由于有缺陷不能積累電荷而另一個存儲單元能夠積累電荷的情況。在這種情況下，作為操作測試的結(jié)果，這對存儲單元可能看起來是正常操作的。
但在該情況中只有一個存儲單元積累電荷，因此刷新能力與單存儲單元是很相似的。器件的刷新周期根據(jù)所有存儲單元中有壞刷新特性的存儲單元設(shè)置。因此，如果器件中存在僅有一個存儲單元在操作的存儲單元對時，刷新周期必須縮短到和它們一樣。結(jié)果則不能獲得通過采用雙存儲系統(tǒng)增長刷新周期的效果。

發(fā)明內(nèi)容
本發(fā)明是在上文描述的背景環(huán)境下產(chǎn)生的。本發(fā)明的一個目標(biāo)是提供一種半導(dǎo)體存儲器件，具有這樣的功能，在操作測試中發(fā)現(xiàn)僅有一個存儲單元有缺陷的存儲單元組合，并通過使用冗余存儲單元修補(bǔ)該存儲單元組合。
為達(dá)到上述目的，提供了一種具有多對存儲單元，并包括一對存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的存儲單元的半導(dǎo)體存儲器件。該半導(dǎo)體存儲器件包括用于選定一個預(yù)定的存儲單元對的字線，用于從被字線選定的存儲單元對中讀出數(shù)據(jù)并向該存儲單元對中寫入數(shù)據(jù)的位線，用于接收輸入的設(shè)置信號以設(shè)置一個操作模式的一個操作模式輸入電路，以及當(dāng)操作模式輸入電路輸入一個設(shè)置信號以設(shè)置在一個存儲單元上執(zhí)行操作測試的模式時，對從該存儲單元對中的一個存儲單元讀出數(shù)據(jù)和寫入數(shù)據(jù)進(jìn)行限制的一個限制電路。
本發(fā)明的上述的和其他目標(biāo)、功能和優(yōu)點(diǎn)將從以下通過舉例方式，并與說明本發(fā)明的首選實(shí)施例的附圖相結(jié)合的描述中變得更明晰。


圖1是顯示本發(fā)明的第一實(shí)施例的結(jié)構(gòu)的視圖。
圖2是顯示圖1所示的地址預(yù)解碼器的詳細(xì)結(jié)構(gòu)的視圖。
圖3是顯示圖1所示的存儲單元陣列的詳細(xì)結(jié)構(gòu)的視圖。
圖4是顯示圖3所示的存儲單元組合的詳細(xì)結(jié)構(gòu)的視圖。
圖5是描述圖2所示電路的操作的視圖。
圖6是描述圖1所示的實(shí)施例在正常時期的操作的視圖。
圖7是圖6所示的存儲單元陣列的放大視圖。
圖8是描述圖1所示的實(shí)施例在操作測試時期的操作的視圖。
圖9是顯示本發(fā)明的第二實(shí)施例的結(jié)構(gòu)的視圖。
圖10是顯示圖9所示的地址預(yù)解碼器的詳細(xì)結(jié)構(gòu)的視圖。
圖11是描述圖10所示電路的操作的視圖。
圖12是描述圖9所示的實(shí)施例在正常時期的操作的視圖。
圖13是顯示本發(fā)明的第三實(shí)施例的視圖。
圖14是顯示圖13所示的BT控制電路的結(jié)構(gòu)的視圖。
圖15是顯示圖13所示的BT控制電路的結(jié)構(gòu)的視圖。
圖16是描述圖13所示的BT控制電路的操作的視圖。
圖17是描述圖13所示的實(shí)施例的操作的視圖。
圖18是描述圖13所示的實(shí)施例在正常時期的操作的時序圖。
圖19是描述圖13所示的實(shí)施例在操作測試時期的操作的時序圖。
圖20是顯示本發(fā)明的第四實(shí)施例的結(jié)構(gòu)的視圖。
圖21是顯示圖20所示的BT控制電路的結(jié)構(gòu)的視圖。
圖22是顯示圖20所示的BT控制電路的結(jié)構(gòu)的視圖。
圖23是描述圖20所示的BT控制電路的操作的視圖。
圖24是描述圖20所示的實(shí)施例的操作的視圖。
圖25是顯示本發(fā)明的第五實(shí)施例的結(jié)構(gòu)的視圖。
圖26是顯示圖25所示的tes59z生成電路的詳細(xì)結(jié)構(gòu)的視圖。
圖27是描述圖25所示的實(shí)施例的操作的時序圖。
圖28是顯示常規(guī)半導(dǎo)體存儲器件的結(jié)構(gòu)的視圖。
圖29是顯示圖28所示的存儲單元陣列的詳細(xì)結(jié)構(gòu)的視圖。
圖30是顯示圖29所示的存儲單元組合的詳細(xì)結(jié)構(gòu)的視圖。
具體實(shí)施例方式
現(xiàn)參照附圖描述本發(fā)明的實(shí)施方式。圖1是顯示本發(fā)明的一種實(shí)施例的結(jié)構(gòu)的視圖。如圖1所示，依照本發(fā)明的一種實(shí)施例的半導(dǎo)體存儲器件包括一個行地址預(yù)解碼器10，一個主字解碼器11，一個地址預(yù)解碼器50，從字解碼器#1至#4，讀出放大器13-1至13-4，字線WL1至WL6，位線BL1至BL8和一個存儲單元陣列14。在此實(shí)施例中，僅說明半導(dǎo)體存儲器件的一部分，以給出簡要描述。
行地址預(yù)解碼器10是主字解碼器11前級的處理部分。行地址預(yù)解碼器10輸入并解碼一個行地址，即行方向的地址，并將解碼結(jié)果提供給主字解碼器11。
主字解碼器11進(jìn)一步對行地址解碼器10提供的解碼結(jié)果進(jìn)行解碼，并將解碼結(jié)果提供給從字解碼器#1至#4。
地址預(yù)解碼器50接收輸入的行地址、附加地址信號和tes59z信號，并將解碼它們所得的結(jié)果提供給從字解碼器#1至#4。
圖2是顯示地址預(yù)解碼器50的詳細(xì)結(jié)構(gòu)的視圖。所圖2所示，地址預(yù)解碼器50包括反相器50a至50c和50j至50m，以及N件50d至50i。
一個2/4add.z信號為一個行地址信號。在正常操作時期，tes59z信號為”低”狀態(tài)，在操作測試時期為”高”狀態(tài)。一個附加add.z信號指示應(yīng)當(dāng)選中位線(BL1、BL3、BL5或BL7)和以及輔助位線(BL2、BL4、BL6或BL8)中哪一根。
從反相器50j至50m分別輸出的raq0z信號、raq1z信號、raq3z信號和raq2z信號，分別提供給從字解碼器#1、#2、#4和#3。
回到圖1，從字解碼器#1至#4根據(jù)主字解碼器11和地址預(yù)解碼器50提供的解碼結(jié)果，分別控制字線WL2至WL5。
讀出放大器13-1至13-4放大從存儲單元陣列14所包含的一個存儲單元中讀出的數(shù)據(jù)。
如圖3所示，存儲單元陣列14包含C11至C82多個存儲單元組合，將在后文描述。
圖4是顯示圖3所示的存儲單元組合C11至C82的詳細(xì)結(jié)構(gòu)的視圖。如圖4所示，存儲單元組合C21包含存儲單元30和31，門32和33，以及一個接觸點(diǎn)34。
存儲單元30和31是記錄數(shù)據(jù)和保存位信息的基本單位。
門32和33分別連接到字線WL1和WL2。門32根據(jù)加到字線WL1上電壓從存儲單元30讀數(shù)據(jù)，門33根據(jù)加到字線WL2上的電壓從存儲單元31上讀數(shù)據(jù)。
接觸點(diǎn)34把從存儲單元30或31讀出的數(shù)據(jù)提供給位線BL2，并把加到位線BL2的數(shù)據(jù)提供給存儲單元30或31。
此實(shí)施例與常規(guī)雙存儲系統(tǒng)半導(dǎo)體存儲器件的不同之處在于如何將位線BL1至BL8與讀出放大器13-1至13-4相連接以及如何激勵字線WL1至WL6。即在常規(guī)雙存儲系統(tǒng)半導(dǎo)體存儲器中，位線輪流連接到相同的讀出放大器，但在此實(shí)施例中兩條相鄰的位線連接到相同的讀出放大器。如何激勵字線WL1至WL6將在后文描述。
現(xiàn)在描述上述實(shí)施例中的操作。
(1)正常操作在正常操作時期tes59z信號處于“低”狀態(tài)。因此，如圖5所示，raq0z至raq3z信號的狀態(tài)將隨2/4add.z信號的狀態(tài)而改變，不論附加add.z信號的狀態(tài)如何。
即如圖5所示，當(dāng)2/4add.z信號處于“低”狀態(tài)時，raz0z和raq1z信號進(jìn)入“高”狀態(tài)而raq2z和raq3z信號進(jìn)入“低”狀態(tài)。結(jié)果如圖6所示，字線WL2和WL3變?yōu)榧せ?圖6中的每一條虛線表示一個激活狀態(tài))，且白色存儲單元(未印出)進(jìn)入選中狀態(tài)。
圖7是顯示存儲單元陣列此時狀態(tài)的放大視圖。如圖7所示，當(dāng)字線WL2和WL3變?yōu)榧せ顣r，例如，存儲單元組合C11中的上存儲單元和存儲單元組合C21中的下存儲單元被選中并分別連接到位線BL1和BL2。這些存儲單元分別存儲普通數(shù)據(jù)和輔助數(shù)據(jù)(在此說明書中稱兩個分別存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的存儲單元為一個“存儲單元對”)，因此普通數(shù)據(jù)和輔助數(shù)據(jù)將提供給讀出放大器13-1。
另一方面，當(dāng)2/4add.z信號處于“高”狀態(tài)時，raq0z和raq1z信號進(jìn)入“低”狀態(tài)而raq2z和raq3z信號進(jìn)入“高”狀態(tài)。結(jié)果字線WL4和WL5變?yōu)榧せ睢?br> 當(dāng)字線WL2和WL3變?yōu)榧せ顣r，例如，存儲單元組合C11中的下存儲單元和存儲單元組合C22中的上存儲單元被選入并分別連接到位線BL1和BL2。這些存儲單元構(gòu)成存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的一個存儲單元對，從而普通數(shù)據(jù)和輔助數(shù)據(jù)將提供給讀出放大器13-1。
上述操作也將在其他存儲單元中執(zhí)行，因此普通數(shù)據(jù)和輔助數(shù)據(jù)從被字線選中的存儲單元讀出并被提供給讀出放大器13-1至13-4。
(2)測試操作在測試操作時期，tes59z信號置為“高”狀態(tài)，而附加add.z信號根據(jù)選中的存儲單元置為“高”或“低”狀態(tài)。假設(shè)附加add.z信號處于“低”狀態(tài)。如圖5所示，當(dāng)2/4add.z信號處于“低”狀態(tài)時，raq0z信號進(jìn)入“高”狀態(tài)而raq1z、raq2z和raq3z信號進(jìn)入“低”狀態(tài)。結(jié)果，只有字線WL2進(jìn)入“高”狀態(tài)，并且如圖8所示，存儲單元組合C21、C41、C61和C81中的下存儲單元被選中并分別被連接到作為輔助位線的位線BL2、BL4、BL6和BL8。因此，被選中的存儲單元是否正常可通過經(jīng)由這些位線寫入預(yù)定數(shù)據(jù)然后再讀出來判斷。在存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的一個存儲單元對中，只有存儲輔助數(shù)據(jù)的存儲單元能被選中。結(jié)果，即使只有一個存儲單元對中的一個存儲單元為異常，該異常也能被檢測到。
如圖5所示，當(dāng)附加add.z信號處于“低”狀態(tài)而2/4add.z信號處于“高”狀態(tài)時，raq3z信號獨(dú)自進(jìn)入“高”狀態(tài)且字線WL5被激勵。結(jié)果，存儲單元組合C22、C42、C62和C82中的上存儲單元被選中，并分別連接到均為輔助位線的位線BL2、BL4、BL6和BL8。
如圖5所示，當(dāng)附加add.z信號處于“高”狀態(tài)而2/4add.z信號處于“低”狀態(tài)時，raq1z信號獨(dú)自進(jìn)入“高”狀態(tài)且字線WL3被激勵。結(jié)果，存儲單元組合C11、C31、C51和C71中的上存儲單元被選中，并分別連接到均為正常位線的位線BL1、BL3、BL5和BL7。
如圖5所示，當(dāng)附加add.z信號處于“高”狀態(tài)且2/4add.z信號處于“高”狀態(tài)時，raq2z信號獨(dú)自進(jìn)入“高”狀態(tài)且字線WL4被激勵。結(jié)果，存儲單元組合C11、C31、C51和C71中的下存儲單元被選中，并分別連接到均為正常位線的位線BL1、BL3、BL5和BL7。
現(xiàn)在描述本發(fā)明的第二實(shí)施例。
圖9是顯示本發(fā)明的第二實(shí)施例的結(jié)構(gòu)的視圖。圖9與圖1中相同的部分用相同符號標(biāo)記，關(guān)于這些部分的描述將被省略。
在此實(shí)施例中，圖1中的地址預(yù)解碼器50被地址預(yù)解碼器60所取代。另外，第二實(shí)施例與第一實(shí)施例不同之處還在于如何激勵字線。除此之外第二實(shí)施例的結(jié)構(gòu)與第一實(shí)施例相同。
圖10是顯示地址預(yù)解碼器60的詳細(xì)結(jié)構(gòu)的視圖。如圖10所示，地址預(yù)解碼器60包括反相器60a至60c和60j至60m，以及NAND元件60d至60i。在圖10中，從反相器60j至60m輸出的信號分別提供給從字解碼器#1、#3、#4和#2。這與圖2中的情況不同。除此之外地址預(yù)解碼器60與圖2所示的地址預(yù)解碼器50的結(jié)構(gòu)相同。
現(xiàn)在描述本發(fā)明的第二實(shí)施例中的操作。
(1)正常操作在正常操作時期tes59z信號處于“低”狀態(tài)。因此，如圖11所示，raq0z至raq3z信號的狀態(tài)將隨2/4add.z信號的狀態(tài)而改變，不論附加add.z信號狀態(tài)如何。
即如圖11所示，當(dāng)2/4add.z信號處于“低”狀態(tài)時，raz0z和raq2z信號進(jìn)入“高”狀態(tài)而raq1z和raq3z信號進(jìn)入“低”狀態(tài)。結(jié)果如圖9所示，字線WL2和WL4變?yōu)榧せ?圖9中的每一條虛線表示一個激活狀態(tài))，且白色存儲單元(未印出)進(jìn)入選中狀態(tài)。
圖12是顯示存儲單元陣列此時狀態(tài)的放大視圖。如圖12所示，當(dāng)字線WL2和WL4變?yōu)榧せ顣r，例如，存儲單元組合C11中的下存儲單元和存儲單元組合C21中的下存儲單元被選中并分別連接到位線BL1和BL2。這些存儲單元構(gòu)成存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的一個存儲單元對，因此普通數(shù)據(jù)和輔助數(shù)據(jù)將提供給讀出放大器13-1。
另一方面，當(dāng)2/4add.z信號處于“高”狀態(tài)時，raq0z和raq2z信號進(jìn)入“低”狀態(tài)而raq1z和raq3z信號進(jìn)入“高”狀態(tài)。結(jié)果字線WL3和WL5變?yōu)榧せ睢?br> 當(dāng)字線WL3和WL5變?yōu)榧せ顣r，例如，存儲單元組合C11中的上存儲單元和存儲單元組合C22中的上存儲單元被選入并分別連接到位線BL1和BL2。這些存儲單元構(gòu)成存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的一個存儲單元對，因此普通數(shù)據(jù)和輔助數(shù)據(jù)將提供給讀出放大器13-1。
上述操作也將在其他存儲單元中執(zhí)行，因此普通數(shù)據(jù)和輔助數(shù)據(jù)從字線選中的存儲單元中被讀出并提供給讀出放大器13-1至13-4。
順便說一下，與第一實(shí)施例相比，第二實(shí)施例在擊穿電壓特性上有所改善。即在圖7所示的第一實(shí)施例中，在正常操作時期被選中的存儲單元對(未印出的存儲單元)彼此靠近排列。與之相對照，在圖12所示的第二實(shí)施例中，被選中的存儲單元對遠(yuǎn)離彼此排列。因此第二實(shí)施例在擊穿電壓特性上將有所改善。
然而在本發(fā)明的第二實(shí)施例中，一個未被激勵的字線位于一對被激勵的字線之間(例如，如圖12所示，字線WL3位于字線WL2和WL4之間)，因此存在該未被激勵的字線受到一對被激勵的字線的影響的缺點(diǎn)。圖1所示的第一實(shí)施例沒有這樣的缺點(diǎn)。
(2)測試操作在測試操作時期，tes59z信號置為“高”狀態(tài)，而附加add.z信號根據(jù)選中的存儲單元置為“高”或“低”狀態(tài)。假設(shè)附加add.z信號處于“低”狀態(tài)。如圖11所示，當(dāng)2/4add.z信號處于“低”狀態(tài)時，raq0z信號進(jìn)入“高”狀態(tài)而raq1z、raq2z和raq3z信號進(jìn)入“低”狀態(tài)。結(jié)果，只有字線WL2進(jìn)入“高”狀態(tài)，存儲單元組合C21、C41、C61和C81中的下存儲單元被選中并分別連接到均為輔助位線的位線BL2、BL4、BL6和BL8。因此，被選中的存儲單元是否正?？赏ㄟ^經(jīng)由這些位線寫入預(yù)定數(shù)據(jù)然后再讀出來判斷。在存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的一個存儲單元對中，只有存儲輔助數(shù)據(jù)的存儲單元能被選中。結(jié)果，即使只有一個存儲單元對中的一個存儲單元為異常，該異常也能被檢測到。
如圖11所示，當(dāng)附加add.z信號處于“低”狀態(tài)而2/4add.z信號處于“高”狀態(tài)時，raq3z信號獨(dú)自進(jìn)入“高”狀態(tài)且字線WL5被激勵。結(jié)果，存儲單元組合C22、C42、C62和C82中的上存儲單元被選中，并分別連接到均為輔助位線的位線BL2、BL4、BL6和BL8。
如圖11所示，當(dāng)附加add.z信號處于“高”狀態(tài)而2/4add.z信號處于“低”狀態(tài)時，raq2z信號獨(dú)自進(jìn)入“高”狀態(tài)且字線WL4被激勵。結(jié)果，存儲單元組合C11、C31、C51和C71中的下存儲單元被選中，并分別連接到均為正常位線的位線BL1、BL3、BL5和BL7。
如圖11所示，當(dāng)附加add.z信號處于“高”狀態(tài)且2/4add.z信號處于“高”狀態(tài)時，raq1z信號獨(dú)自進(jìn)入“高”狀態(tài)且字線WL3被激勵。結(jié)果，存儲單元組合C11、C31、C51和C71中的上存儲單元被選中，并分別連接到均為正常位線的位線BL1、BL3、BL5和BL7。
組成一個存儲單元對的每個存儲單元是否操作正?？赏ㄟ^上述操作來檢查，即只選中存儲單元對中的一個存儲單元，向其寫入數(shù)據(jù)，再從中讀出數(shù)據(jù)，然后檢查該數(shù)據(jù)。
現(xiàn)在描述本發(fā)明的第三實(shí)施例。
圖13是顯示本發(fā)明的第三實(shí)施例的結(jié)構(gòu)的視圖。圖1所示的第一實(shí)施例和第三實(shí)施例的不同之處如下。地址預(yù)解碼器50被地址預(yù)解碼器70所取代。讀出放大器71和72從存儲單元陣列14-1和存儲單元陣列14-2中讀出數(shù)據(jù)。另外，新添加了晶體管T1至T8和BT控制電路73。
地址預(yù)解碼器70輸入并解碼一個行地址并根據(jù)解碼結(jié)果從從字解碼器#1至#4中選擇相應(yīng)的從字解碼器。
讀出放大器71和72放大并輸出從其下的存儲單元陣列14-1和其上的存儲單元陣列14-2中讀出的數(shù)據(jù)。
晶體管T1至T8在BT控制電路的控制下置為“開”或“關(guān)”狀態(tài)，以便使讀出放大器71和72連接到存儲單元陣列14-1和14-2或使讀出放大器71和72與存儲單元陣列14-1和14-2斷開。
當(dāng)tes59z信號進(jìn)入“高”狀態(tài)時，BT控制電路73根據(jù)一個附加地址信號激勵bltux、bltuz、bltlz和bltlx信號之一，以便將相應(yīng)晶體管置為“關(guān)”狀態(tài)。
圖14和15是顯示BT控制電路73的詳細(xì)結(jié)構(gòu)的視圖。圖14是顯示生成single-x信號和single-z信號的電路的視圖。該電路包括反相器73a、73d和73e以及NAND元件73b和73c。該電路從附加地址信號和tes59z信號生成single-x信號和single-z信號，并輸出這兩種信號。
圖15是顯示BT控制電路73的其他組成部分的視圖。該電路包括AND-OR元件73f至73i和NAND元件73j至73m。AND-OR元件73f找出圖14所示的反相器73e輸出的single-z信號與選中存儲單元陣列14-2的上塊信號的邏輯積，找出此邏輯積與選中存儲單元陣列14-1的下塊信號的邏輯和，并輸出所得結(jié)果。同樣情況適用于AND-OR元件73g至73i。
NAND元件73j至73m對行地址選通(RAS)激勵信號blsz與AND-OR元件73f至73i的輸出的邏輯積取反，并輸出所得結(jié)果，其中當(dāng)用于指定被訪問的存儲單元的行地址的RAS信號為激活時，所述blsz信號進(jìn)入高”狀態(tài)。
現(xiàn)在描述本發(fā)明的第三實(shí)施例中的操作。
(1)正常操作當(dāng)tes59z信號處于“低”狀態(tài)時，從反相器73d和73e輸出的single-x信號和sjngle-z信號分別進(jìn)入“低”狀態(tài)。因此，不論上塊信號或下塊信號的狀態(tài)如何，AND-OR元件73f至73i中包含的AND元件的輸出進(jìn)入“低”狀態(tài)。結(jié)果，當(dāng)輸入到OR元件的上塊信號或下塊信號處于“高”狀態(tài)時，AND-OR元件73f至73i的輸出均進(jìn)入“高”狀態(tài)。
例如，當(dāng)上塊信號處于“高”狀態(tài)時，AND-OR元件73f和73g所包含的AND元件的輸出進(jìn)入“低”狀態(tài)，且AND-OR元件73h和73i所包含的AND元件的輸出進(jìn)入“低”狀態(tài)。結(jié)果，AND-OR元件73f和73g的輸出進(jìn)入“低”狀態(tài)，而AND-OR元件73h和73i的輸出進(jìn)入“高”狀態(tài)(參見圖16)。
另一方面，當(dāng)下塊信號處于“高”狀態(tài)時，AND-OR元件73f和73g所包含的AND元件的輸出進(jìn)入“低”狀態(tài)，且AND-OR元件73h和73i所包含的AND元件的輸出進(jìn)入“低”狀態(tài)。結(jié)果，AND-OR元件73f和73g的輸出進(jìn)入“高”狀態(tài)，而AND-OR元件73h和73i的輸出進(jìn)入“低”狀態(tài)(參見圖16)。
假定當(dāng)下塊信號處于“高”狀態(tài)時，RAS激勵信號blsz進(jìn)入“高”狀態(tài)。于是NAND元件73j和73k的輸出進(jìn)入“低”狀態(tài)，而NAND元件73l和73m的輸出進(jìn)入“高”狀態(tài)。
因此，在圖13中，連接了bltlx信號的晶體管T5和T7和連接了bltlz信號的晶體管T6和T8進(jìn)入“開”狀態(tài)，而連接了bltux信號的晶體管T1和T3和連接了bltuz信號的晶體管T2和T4進(jìn)入“關(guān)”狀態(tài)。結(jié)果存儲單元陣列14-1一側(cè)的位線將被連接到讀出放大器71或72。
此時假定行地址被輸入且字線WL3被激勵。于是被字線WL3選中的存儲單元將連接到位線BL1、BL3、BL5或BL7，且從這些存儲單元中讀出的數(shù)據(jù)將提供給讀出放大器71或72。
另一方面，當(dāng)上塊信號處于“高”狀態(tài)時，從存儲單元陣列14-2讀出的數(shù)據(jù)將通過晶體管T1、T2、T3或T4提供給讀出放大器71或72。
(2)測試操作如圖16所示，當(dāng)tes59z信號處于“高”狀態(tài)時，bltux信號、bltuz信號、bltlx信號和bltlz信號根據(jù)附加地址信號的狀態(tài)和被選中的塊而改變。
例如，如圖16所示，當(dāng)存儲單元陣列14-1被選中(下塊信號處于“高”狀態(tài))且附加地址信號置為“高”狀態(tài)時，bltlz信號獨(dú)自進(jìn)入“高”狀態(tài)，而bltux信號、bltuz信號和bltlx信號進(jìn)入“低”狀態(tài)。
結(jié)果，晶體管T6和T8進(jìn)入“開”狀態(tài)，位線BL3和BL7分別連接到讀出放大器71和72。
此時假定行地址被輸入且字線WL3被激勵。于是被字線WL3所選中的存儲單元陣列將連接到位線BL3或BL7。結(jié)果，操作測試只能在存儲單元對的一個存儲單元(存儲輔助數(shù)據(jù)的存儲單元)中執(zhí)行。圖17是顯示此時狀態(tài)的視圖。在圖17中，每條被激勵的信號線由一條虛線表示。
圖18和19是顯示第三實(shí)施例的主要部分中的信號根據(jù)時間發(fā)生改變的時序圖。
圖18是正常操作時期的時序圖。在圖18中，bltlx信號和bltlz信號從BT控制電路73輸出，brsz信號是一個BL均衡信號，而lez信號通過使blsz信號延遲預(yù)定的時間而獲得。WL、BL和XBL(BL)分別表示字線信號、普通位信號和輔助位信號。
在正常操作時期，即使BL均衡信號進(jìn)入“高”狀態(tài)，bltlx信號和bltlz信號也保持“高”狀態(tài)。因此晶體管T5至T8保持“開”狀態(tài)。字線WL在brsz信號進(jìn)入“低”狀態(tài)后的一段預(yù)定的時間后被激勵。于是數(shù)據(jù)從存儲單元輸出且普通位線BL和輔助位線XBL的電壓開始改變。當(dāng)用于激勵讀出放大器71和72的lez信號進(jìn)入“高”狀態(tài)時，讀出的數(shù)據(jù)被讀出放大器71或72放大，并被輸出。
如圖19所示，在測試操作時期，bltlx信號和bltlz信號之一進(jìn)入“高”狀態(tài)而另一個進(jìn)入“低”狀態(tài)。在此例中，測試將在一個連接到普通位線的存儲單元上執(zhí)行。因此，普通位線一側(cè)的bltlx信號被置為“高”狀態(tài)。在brsz信號被激勵的時刻，bltlz信號被置為“低”狀態(tài)。
在brsz信號被激勵后，經(jīng)過一定的時間段，字線WL被激勵，數(shù)據(jù)從連接到普通位線的存儲單元輸出，且普通位線BL的電壓開始改變。另一方面，數(shù)據(jù)不輸出到輔助位線XBL，因此其電勢保持恒定。
在字線WL被激勵后，經(jīng)過一定時間段，lez信號被置為“高”狀態(tài)，讀出放大器71和72被激勵，且從普通位線讀出的數(shù)據(jù)被輸出。
在以上實(shí)施例中，操作測試只能在一個存儲單元對的一個存儲單元上執(zhí)行。這與第一和第二實(shí)施例是相同的。
另外，在第三實(shí)施例中，在正常操作時期只需激勵一條字線。因此，與必須激勵兩條字線的第一和第二實(shí)施例相比，能量消耗能夠減少。
現(xiàn)在描述本發(fā)明的第四實(shí)施例。
圖20是顯示本發(fā)明的第四實(shí)施例的結(jié)構(gòu)的視圖。圖20所示的第四實(shí)施例的結(jié)構(gòu)與圖17所示的第三實(shí)施例的結(jié)構(gòu)相同，除了BT控制電路73被BT控制電路80所取代。
圖21和22是顯示圖20所示的BT控制電路80的詳細(xì)結(jié)構(gòu)的視圖。圖21所示的電路根據(jù)附加地址信號和tes59z信號生成single-x信號、single-z信號和雙生信號(twin signal)。此電路包括反相器80a、80d、80e和80f以及NAND元件80b和80c。
圖22所示的電路用圖21所示的電路輸出的信號生成bltux信號、bltuz信號、bltlx信號和bltlz信號以控制晶體管T1至T8。
此電路包括OR-AND元件80g至80j、AND元件80k至80n、OR元件80o至80r和NAND元件80s至80v。OR-AND元件80g找出single-z信號和雙生信號的邏輯和，找出此邏輯和和上塊信號的邏輯積，并輸出所得結(jié)果。同樣情況也適用于OR-AND元件80h至80j。
AND元件80k找出single-z信號和上塊信號的邏輯積，并輸出所得結(jié)果。
現(xiàn)在描述上述實(shí)施例中的操作。
(1)正常操作當(dāng)tes59z信號處于“低”狀態(tài)時，從反相器80e和80f輸出的single-x和single-z信號分別進(jìn)入“低”狀態(tài)。雙生信號通過對tes59z信號取反獲得，并從而進(jìn)入“高”狀態(tài)。single-x信號或sing-z信號輸入到圖22所示的每個AND元件80k至80n的一個輸入端，因此不論輸入到其他輸入端的信號狀態(tài)如何，其輸出都將進(jìn)入“底”狀態(tài)。因此每個AND元件80k至80n的輸出進(jìn)入低”狀態(tài)。
另一方面，雙生信號輸入到每個OR-AND元件80g至80j所包含的OR元件的一個輸入端，因此不論輸入到其他輸入端的信號狀態(tài)如何，其輸出都將進(jìn)入“高”狀態(tài)。因此，當(dāng)直接輸入到每個OR-AND元件的AND元件的信號處于“高”狀態(tài)時，每個OR-AND元件80g至80j的輸出進(jìn)入“高”狀態(tài)，而當(dāng)直接輸入到每個OR-AND元件的AND元件的信號處于“低”狀態(tài)時，每個OR-AND元件80g至80j的輸出進(jìn)入“低”狀態(tài)。
結(jié)果，當(dāng)直接輸入到OR-AND元件80g的AND元件的信號處于“高”狀態(tài)時，OR元件80o的輸出進(jìn)入“高”狀態(tài)，而當(dāng)直接輸入到OR-AND元件80g的AND元件的信號處于“低”狀態(tài)時，OR元件80o的輸出進(jìn)入“低”狀態(tài)。同樣情況也適用于OR元件80p至80r。
假定存儲單元陣列14-1被選中且下塊信號處于“高”狀態(tài)。于是OR元件80o和80p的輸出進(jìn)入“高”狀態(tài)而NAND元件80s和80t的輸出進(jìn)入“低”狀態(tài)。另一方面，OR元件80q和80r的輸出進(jìn)入“低”狀態(tài)而NAND元件80u和80v的輸出進(jìn)入“高”狀態(tài)。
結(jié)果，當(dāng)blsz信號進(jìn)入“高”狀態(tài)時，bltlz信號和bltlx信號進(jìn)入“高”狀態(tài)而bltux信號和bltuz信號進(jìn)入“低”狀態(tài)。圖23是顯示tes59z信號的狀態(tài)、被選中的塊、附加地址信號的狀態(tài)、bltux信號、bltuz信號、bltlx信號和bltlz信號的關(guān)系的視圖。
當(dāng)bltlz信號和bltlx信號以這種方式進(jìn)入“高”狀態(tài)時，晶體管T5至T8進(jìn)入“開”狀態(tài)，且存儲單元陣列14-1連接到讀出放大器71和72。在這種狀態(tài)下假定字線WL3已被激勵。于是被字線WL3所選中的存儲單元將連接到位線BL1、BL3、BL5和BL7。
另一方面，如果上塊信號處于“高”狀態(tài)，則從存儲單元14-2讀出的數(shù)據(jù)將通過晶體管T1至T4提供給讀出放大器71和72。
(2)測試操作如圖23所示，當(dāng)tes59z信號處于“高”狀態(tài)時，bltux信號、bltuz信號、bltlx信號和bltlz信號根據(jù)附加地址信號的狀態(tài)和被選中的塊而改變。
例如，當(dāng)存儲單元陣列14-1被選中(下塊信號處于“高”狀態(tài))且附加地址信號被置為“低”狀態(tài)時，single-x信號、single-z信號和雙生信號分別進(jìn)入“高”狀態(tài)、“低”狀態(tài)和“低”狀態(tài)。因此，如圖23所示，bltuz信號和bltlx信號進(jìn)入“高”狀態(tài)而bltux信號和bltlz信號進(jìn)入“低”狀態(tài)。
結(jié)果，晶體管T2、T4、T5和T7進(jìn)入“開”狀態(tài)，且位線BL1和BL5以及存儲單元陣列14-2中的相應(yīng)位線將被連接到讀出放大器71或72。
此時假定行地址已輸入且字線WL3已被激勵。于是被字線WL3所選中的存儲單元將連接到位線BL1或BL5。結(jié)果，操作測試只能在一個存儲單元對的一個存儲單元(存儲輔助數(shù)據(jù)的存儲單元)上進(jìn)行。
存儲單元陣列14-2上的字線WL未被激勵，因此存儲單元陣列14-2未連接到位線。但位線被連接到放出放大器71和72。這樣防止了讀出放大器71和72上的負(fù)載在普通位線一側(cè)和輔助位線一側(cè)之間失去平衡。圖24是顯示以上描述的狀態(tài)的視圖。圖24中的每條虛線表示一條被激勵的信號線。
在以上實(shí)施例中，操作測試只能在一個存儲單元對的一個存儲單元上執(zhí)行。這與第一和第二實(shí)施例是相同的。
另外，在第四實(shí)施例中，在正常操作時期只需激勵一條字線。因此，與必須激勵兩條字線的第一和第二實(shí)施例相比，能量消耗能夠減少。
此外，在第四實(shí)施例中，在未被選中的存儲單元陣列上的并且與選中的存儲單元陣列上的位線相對的位線BL(例如，如果選中了輔助位線則為普通位線)，也被連接到讀出放大器71或72。這樣防止了讀出放大器71和72上的負(fù)載失去平衡，因此防止了故障。
被控制的存儲單元陣列的數(shù)目僅為一，因此，用圖20所示的技術(shù)使位于一組存儲單元陣列周圍的存儲單元放大器上的負(fù)載取得平衡是有困難的。但可將一個預(yù)定電容量的電容放置在不存在存儲單元陣列的一側(cè)，并代替位線被連接。這樣則有可能使位于一組存儲單元陣列周圍的存儲單元放大器上的負(fù)載取得平衡。
現(xiàn)在描述本發(fā)明的第五實(shí)施例。
圖25是顯示本發(fā)明的第五實(shí)施例的結(jié)構(gòu)的視圖。圖25所示的電路是一個RAS激勵電路，它包括延時電路100至102、一個BT控制和BL均衡釋放電路103、一個字解碼器激勵電路104、一個S/A激勵電路105和tes59z生成電路106。
延時電路100至102中的每一個均輸入一個blsz信號作為RAS激勵信號，將其延遲預(yù)定時間，然后輸出該信號。
BT控制和BL均衡釋放電路103輸入一個blsz信號和tes59z信號，生成一個brsz信號作為BL均衡信號、一個blt0z信號作為BT控制信號和一個lz信號作為BT控制信號，然后輸出這些信號。
字解碼器激勵電路104輸入由延時電路100輸出的一個wlsz信號，并輸出一個rblkiz信號作為字解碼器激勵信號。
S/A激勵電路105輸入延時電路101輸出的一個lez信號，生成psa和nsa作為讀出放大器(S/A)的能量供給，然后輸出這些信號。
tes59z生成電路106接收單個存儲測試項(xiàng)信號和延時電路102輸出的一個blsdz信號，生成一個tes59z信號，并輸出該信號。
圖26是顯示tes59z生成電路106的詳細(xì)結(jié)構(gòu)的視圖。如圖26所示，tes59z生成電路106包括反相器106a和106c以及一個NAND元件106b。tes59z生成電路106根據(jù)延時電路102輸出的一個blsdz信號及單個存儲測試項(xiàng)信號生成一個tes59z信號，并輸出該信號。
現(xiàn)在描述以上實(shí)施例中的操作。
順便說一下，在本發(fā)明的第三和第四實(shí)施例中，當(dāng)字線WL被激勵時，不被關(guān)注的存儲單元中的數(shù)據(jù)(例如，如果有一個與一個bltlz信號連接的存儲單元對，其中只有一個存儲單元的數(shù)據(jù)被讀出，則另一個存儲單元即為不被關(guān)注的存儲單元)將輸出到位線BL。該輸出數(shù)據(jù)將作為微小電勢波動出現(xiàn)在位線BL上。但晶體管處于“關(guān)”狀態(tài)，因此輸出到位線BL上的這樣的數(shù)據(jù)不會被讀出放大器71或72放大。存儲單元中的電荷不會被恢復(fù)，造成數(shù)據(jù)的丟失。
在本發(fā)明的第五實(shí)施例中，在這種情況下，數(shù)據(jù)將從讀出放大器71或72重新寫到存儲單元上，所以數(shù)據(jù)不會丟失。
具體地說，如圖26所示，通過輸入單個存儲測試項(xiàng)信號和blsdz信號從邏輯門中獲得的輸出結(jié)果，將作為tes59z信號輸入到圖14和21所示的電路中，而不是輸入到圖14和圖21中單個存儲測試項(xiàng)信號被直接輸入的終斷(即tes59z信號被輸入的終端)上。
如圖25所示，blsdz信號是通過延時一個RAS激勵信號blsz產(chǎn)生的，其中信號blsz當(dāng)RAS信號通過延時電路100至102被激活時進(jìn)入“高”狀態(tài)。首先，讀出放大器71和72將未被選中的塊一側(cè)的晶體管置為“關(guān)”狀態(tài)并釋放BL均衡。然后一個字線WL被激勵。當(dāng)數(shù)據(jù)出現(xiàn)在一個位線BL上時，能量被供應(yīng)到讀出放大器71和72，放大操作開始。
在讀出放大器71和72開始放大操作的一定時間后，延時電路102輸出的blsdz信號進(jìn)入“高”狀態(tài)。因此，應(yīng)進(jìn)行設(shè)置，以便在放大操作開始后數(shù)據(jù)被放大一定程度時該blsdz信號進(jìn)入“高”狀態(tài)(例如，當(dāng)在普通位線BL或輔助位線XBL上生成對應(yīng)完全恢復(fù)的50％的電勢差異時)。另外，應(yīng)進(jìn)行設(shè)置，以便在RAS信號被重置(設(shè)置為不激活)時，blsdz信號將很快返回低”狀態(tài)。
如果以這種方式進(jìn)行了設(shè)置，tes59z信號將在讀出放大器71和72進(jìn)行的放大操作結(jié)束時進(jìn)入“低”狀態(tài)，并且將進(jìn)行到雙存儲操作模式的切換。
如上所述，放大開始于lez信號處于一條位線BL單獨(dú)連接的狀態(tài)。當(dāng)一段時間后數(shù)據(jù)放大到一定程度時，tes59z信號進(jìn)入“低”狀態(tài)。然后bltlx信號返回“高”狀態(tài)(切換到正常操作模式)，被讀出放大器放大的數(shù)據(jù)重新寫到輔助位線XBL。結(jié)果，只有普通位線BL上的數(shù)據(jù)能被放大并測試，并且不會丟失輔助位線XBL一側(cè)的數(shù)據(jù)。
以上結(jié)構(gòu)防止當(dāng)存儲在一個存儲單元對的一個存儲單元上的數(shù)據(jù)被讀出時，另一個存儲單元上的數(shù)據(jù)丟失。結(jié)果，例如，在測試數(shù)據(jù)寫到所有存儲單元上后，存儲在普通位線和輔助位線中的數(shù)據(jù)能夠以地址增加(或減少)的順序被讀出并檢查。這樣就能夠進(jìn)行快速操作測試。
以上實(shí)施例中顯示的電路是一個例子。當(dāng)然本發(fā)明不僅限于這種情況。
如前所述，根據(jù)本發(fā)明，擁有多個存儲單元對并包括一個用于存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的存儲單元對的半導(dǎo)體存儲器件包括選擇一個預(yù)定存儲單元對的字線，從被字線選中的存儲單元對讀出數(shù)據(jù)并向其中寫入數(shù)據(jù)的位線，接收輸入的設(shè)置信號以設(shè)置操作模式的操作模式輸入電路，以及當(dāng)操作模式輸入電路輸入一種設(shè)置信號，指示設(shè)置為在一個存儲單元上執(zhí)行操作測試的模式時，限制對存儲單元對中的一個存儲單元讀數(shù)據(jù)和寫數(shù)據(jù)的限制電路。因此能夠只測試一個存儲單元對的一個存儲單元的操作，半導(dǎo)體存儲器件的可靠性將得到改善。
前文僅作為本發(fā)明的原理的例示。此外，由于對于本領(lǐng)域熟練的技術(shù)人員，將很容易進(jìn)行各種修改和變化，因此不希望將本發(fā)明局限于所顯示和描述的確切構(gòu)造和應(yīng)用，從而，所有適當(dāng)?shù)男薷暮屯任飳⒈徽J(rèn)為進(jìn)入了附錄的權(quán)利要求書中的本發(fā)明及其同等物的范圍。
權(quán)利要求
1.一種具有多個存儲單元對并包括一個用于存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的存儲單元對的半導(dǎo)體存儲器件，包括用于選定一個預(yù)定的存儲單元對的字線；用于從被字線選定的存儲單元對中讀出數(shù)據(jù)并向該存儲單元對中寫入數(shù)據(jù)的位線；用于接收輸入的設(shè)置信號以設(shè)置一個操作模式的一個操作模式輸入電路；以及當(dāng)操作模式輸入電路輸入一個設(shè)置信號以設(shè)置在一個存儲單元上執(zhí)行操作測試的模式時，對從該存儲單元對中的一個存儲單元讀出數(shù)據(jù)和寫入數(shù)據(jù)進(jìn)行限制的一個限制電路。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中字線包括一條用于該存儲單元對中存儲普通數(shù)據(jù)的存儲單元的字線和一條用于該存儲單元對中存儲輔助數(shù)據(jù)的存儲單元的字線，這兩條字線彼此獨(dú)立放置；以及限制電路在設(shè)置為執(zhí)行操作測試的模式的情況下，通過停止激勵兩條彼此獨(dú)立放置的字線之一來限制讀和寫，其中一條字線用于存儲普通數(shù)據(jù)的存儲單元，另一條字線用于存儲輔助數(shù)據(jù)的存儲單元。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中用于存儲單元對中存儲普通數(shù)據(jù)的存儲單元的字線和用于存儲單元對中存儲輔助數(shù)據(jù)的存儲單元的字線是并列放置的。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中用于存儲單元對中存儲普通數(shù)據(jù)的存儲單元的字線和用于存儲單元對中存儲輔助數(shù)據(jù)的存儲單元的字線是交替放置的。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中的限制電路通過斷開存儲單元與兩條位線之一的連接，以限制對存儲單元對的一個存儲單元的讀數(shù)據(jù)和寫數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中每條位線都有一個半導(dǎo)體開關(guān)；以及限制電路通過將該半導(dǎo)體開關(guān)置為ON或OFF來限制對存儲單元對的一個存儲單元的讀數(shù)據(jù)和寫數(shù)據(jù)。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中的存儲單元對由一條字線選擇。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中包括了多個存儲單元陣列，每個存儲單元陣列包括多個存儲單元對；以及數(shù)據(jù)通過該存儲單元陣列來讀寫。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器件，還包括用于放大數(shù)據(jù)的讀出放大器，所述數(shù)據(jù)為從兩個相鄰存儲單元陣列包含的每個存儲單元對中讀出的數(shù)據(jù)和向上述存儲單元對中寫入的數(shù)據(jù)，其中限制電路通過斷開與兩個相鄰的存儲單元陣列中的一個存儲單元陣列連接的所有位線，并通過斷開與另一個存儲單元陣列中的存儲單元對連接的兩條位線之一，來限制對一個存儲單元對中的一個存儲單元的讀數(shù)據(jù)和寫數(shù)據(jù)。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器件，還包括用于放大數(shù)據(jù)的讀出放大器，所述數(shù)據(jù)為從兩個相鄰存儲單元陣列包含的每個存儲單元對中讀出的數(shù)據(jù)和向上述存儲單元對中寫入的數(shù)據(jù)，其中限制電路通過斷開與兩個相鄰存儲單元陣列中執(zhí)行操作測試的那個存儲單元陣列中的一個存儲單元對連接的一條位線，并通過斷開與兩個相鄰存儲單元陣列中不執(zhí)行操作測試的另一個存儲單元陣列中的一個存儲單元對連接的另一條位線，來限制對一個存儲單元對中的一個存儲單元的讀數(shù)據(jù)和寫數(shù)據(jù)。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件，其中一個與一條位線具有相同的電容量的電容作為負(fù)載連接到存儲單元放大器上，該存儲單元放大器只控制一個存儲單元陣列。
12.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中讀出的數(shù)據(jù)重新寫到與位線斷開的存儲單元上。
全文摘要
一種具有多個存儲單元對并包括一個用于存儲普通數(shù)據(jù)和輔助數(shù)據(jù)的存儲單元對的半導(dǎo)體存儲器件，在該半導(dǎo)體存儲器件中可檢查一個存儲單元對中的一個存儲單元的操作。在正常操作時期，可通過同時激勵兩條字線，從想要的存儲單元讀出數(shù)據(jù)和寫入數(shù)據(jù)。另一方面，在操作測試時期，可通過激勵一條想要的字線，僅從存儲單元對中的一個存儲單元讀出數(shù)據(jù)和寫入數(shù)據(jù)。
文檔編號G11C29/04GK1421870SQ0214959
公開日2003年6月4日 申請日期2002年11月15日 優(yōu)先權(quán)日2001年11月28日
發(fā)明者澤村貴寬, 松宮正人 申請人:富士通株式會社