專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于半導(dǎo)體存儲裝置。
背景技術(shù)：
圖4表示利用現(xiàn)有DRAM混載工藝設(shè)計的半導(dǎo)體存儲裝置之一的DRAM(動態(tài)隨機存取存儲器)存儲單元陣列的布局圖。圖4中，1(1a～1h)是由第1層鋁布線形成的位線。2是配置在與位線交叉的方向、作為將存儲單元選擇性地連接到位線的晶體管柵極工作的字線，它是由多晶硅布線形成。此外，3是將位線1和存儲單元晶體管5電氣連接的位線接點，4是存儲單元電容器，5是存儲單元晶體管。6是配置于字線2和位線1的各交叉部，由存儲單元電容器4及存儲單元晶體管5構(gòu)成的1Tr1C型存儲單元，存儲單元6與字線2及位線1連接。
在具有上述構(gòu)成的現(xiàn)有半導(dǎo)體存儲裝置中，由于構(gòu)成字線2的多晶硅電阻很高，故在字線較長的情況下，從在字線2上加載驅(qū)動信號開始到存儲單元6的數(shù)據(jù)被傳送到位線1需要相當長的時間，防礙了高速存儲。
在上述構(gòu)成中，由于從字線2的驅(qū)動端到終端的信號傳播延遲很大，為了將傳播延遲控制到最小限度采用了字線貼襯結(jié)構(gòu)(字分路器結(jié)構(gòu))。在采用該字線貼襯結(jié)構(gòu)的DRAM中，借助于成為沿字線2并以與字線2相同間距形成的貼襯布線的上層低電阻金屬布線(例如第2層鋁布線)貼襯，這樣就防止了驅(qū)動信號的傳播延遲。
近年來，DRAM為謀求高度集成化，縮小了布線圖形的間距和單元陣列的尺寸，以往由同一布線層形成的布局中采用了多層布線結(jié)構(gòu)。在采用多層布線結(jié)構(gòu)的DRAM中，位線間的距離變得非常狹小。因此，在存儲單元陣列部中，與由存儲單元尺寸決定的單一布線間的尺寸相比，貼襯接點區(qū)域大。而且，以與位線相同的布線層(例如第1層鋁布線)形成用于貼襯連接的接點(貼襯接點)，因此，存在如下缺點為了確保在每個存儲單元放置貼襯接點的空間，必須擴大整個存儲單元尺寸并增大存儲單元間距，并且需要擴大位線間的距離。
也就是，近年來，DRAM為謀求高度集成和大容量化，存儲單元的電容器結(jié)構(gòu)為了確保小面積、大電容值已經(jīng)從以往的平面型轉(zhuǎn)變?yōu)椴捎锰厥夤に嚨亩询B(層疊)式或溝槽(溝)式立體結(jié)構(gòu)，實現(xiàn)了存儲單元結(jié)構(gòu)小型化的反面是造成位線間隔縮小，不能在各存儲單元設(shè)置貼襯接點，只能另外在存儲單元陣列端部設(shè)置貼襯區(qū)域并采用貼襯連接。
象這樣，為使高速存儲成為可能，必須采用能夠抑制高電阻多晶硅形成的字線的信號遲延之字線貼襯結(jié)構(gòu)，但是，正因為這樣，需另外在存儲單元陣列端部設(shè)置貼襯區(qū)域，從而造成存儲單元陣列面積增大的問題。
再者，以往，給各存儲單元提供電源電壓用的電源線由位線上層的布線層形成，由于從該上層電源線引出接點給各存儲單元提供電源電壓，所以造成IR降增大。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種不會造成存儲單元陣列部面積增大就能夠高速存儲的半導(dǎo)體存儲裝置。
此外，本發(fā)明其他目的是旨在提供一種能夠降低IR降的半導(dǎo)體存儲裝置。
本發(fā)明的半導(dǎo)體存儲裝置包括相互平行布線的多條字線、與多條字線交叉的方向上互相平行布線的多條位線、連接字線及位線的多個存儲單元、在多條字線上方布線的多條貼襯布線、形成于多條位線之間并且將多條字線和多條貼襯布線電氣連接的多個接點。
根據(jù)該結(jié)構(gòu)，連接字線和貼襯布線的接點設(shè)置在位線之間，因為無需另外在存儲單元陣列部(多個存儲單元區(qū)域)端部設(shè)置貼襯區(qū)域或增大利用標準CMOS工藝進行布局的存儲單元的尺寸、擴大存儲單元之間的間隔，因此，不會導(dǎo)致存儲單元陣列部面積增大或者是芯片面積增大，就能夠在各存儲單元設(shè)置用于貼襯字線的接點，抑制字線驅(qū)動信號的傳播延遲，從而實行高速存儲。
在這種情況下，通過由MOS晶體管及MOS電容器構(gòu)成各存儲單元，存儲單元間距增大，位線之間間距亦增大，故能夠容易地在位線間配置用于貼襯字線的接點。
此外，本發(fā)明的半導(dǎo)體存儲裝置包括相互平行布線的多條字線、與多條字線交叉的方向上相互平行布線的多條位線、連接字線及位線的多個存儲單元、與多條位線平行并形成于多條位線之間將存儲單元和電源線電氣連接的多條金屬布線。
根據(jù)該結(jié)構(gòu)，在位線之間設(shè)置連接上層電源線的金屬布線，關(guān)于配置該金屬布線，由于不需要增大利用標準CMOS工藝進行布局的存儲單元的尺寸和擴大存儲單元之間的間隔，所以不會導(dǎo)致增大存儲單元陣列部面積或者增大芯片面積。而且，從與電源線連接并設(shè)置于位線之間的金屬布線給存儲單元提供電源電壓，所以能夠降低電源線的IR降。另外，由于金屬布線被形成為與位線平行，所以亦可以作為用于降低位線噪音的屏蔽線使用。
在這種情況下，通過由MOS晶體管及MOS電容器構(gòu)成各存儲單元，擴大了各存儲單元的間距和位線之間的間距，因此能夠容易地在位線之間配置連接電源線的金屬布線。
此外，本發(fā)明的半導(dǎo)體存儲裝置包括相互平行布線的多條字線、與多條位線交叉的方向上互相平行布線的多條位線、連接字線及位線的多個存儲單元、布線于多條字線上方的多條貼襯布線、形成于多條位線之間并將多條字線和多條貼襯布線電氣連接的多個接點、與多條位線平行并形成于多條位線之間將存儲單元和電源線電氣連接的多條金屬布線，多個接點和多條金屬布線交互地配置在位線之間。
根據(jù)該構(gòu)成，在位線之間交互配置連接字線和貼襯布線的接點、和連接于電源線的金屬布線，配置接點或金屬布線不會導(dǎo)致存儲單元陣列部面積的增大或芯片面積的增大，能夠?qū)崿F(xiàn)高速存儲，同時，能夠降低電源線的IR降和降低位線噪音。
在這種情況下，通過由MOS晶體管及MOS電容器構(gòu)成各存儲單元，增大了存儲單元的間距和位線之間的間距，因此能夠容易地在位線之間配置用于貼襯字線的接點或連接電源線的金屬布線。
附圖的簡單說明圖1是本發(fā)明第1實施例所涉及半導(dǎo)體存儲裝置的存儲單元陣列部的布局圖。
圖2是本發(fā)明第2實施例所涉及半導(dǎo)體存儲裝置的存儲單元陣列部的布局圖。
圖3是本發(fā)明第3實施例所涉及半導(dǎo)體存儲裝置的存儲單元陣列部的布局圖。
圖4是利用現(xiàn)有DRAM混載工藝設(shè)計的存儲單元陣列部的布局圖。
發(fā)明的最優(yōu)實施方式參照


本發(fā)明實施例。
圖1是表示本發(fā)明第1實施例的半導(dǎo)體存儲裝置，是利用標準CMOS工藝形成的存儲單元陣列部的布局圖。此處，利用標準CMOS工藝形成的存儲單元陣列部并不采用堆疊式或溝槽式等需要特殊工藝的存儲單元結(jié)構(gòu)，而是采用由MOS晶體管和MOS電容器構(gòu)成的平面型存儲單元結(jié)構(gòu)。
在圖1中，1(1a～1f)是低電阻金屬布線(例如第1層鋁布線)形成的位線。2是配置在與位線交叉的方向，并作為將存儲單元選擇性地連接在位線的晶體管柵極工作的字線，它是由多晶硅布線形成。另外，成為以和字線2相同間距形成的貼襯布線的上層低電阻金屬布線(例如第2層鋁布線)形成于字線2上方，但圖中省略了該項。6是配置于字線2和位線1的各交叉部的DRAM之1Tr1C型存儲單元，由MOS電容器的存儲單元電容器4及MOS晶體管的存儲單元晶體管5構(gòu)成。存儲單元6連接字線2及位線1。3是將位線1和存儲單元晶體管5電氣連接的位線接點，4是存儲單元電容器。7是電氣連接上層低電阻金屬布線和字線2的字線貼襯接點，該上層低電阻金屬布線成為沿字線2、以與字線2相同間距形成的貼襯布線。
如該半導(dǎo)體存儲裝置那樣，利用標準CMOS工藝形成的存儲單元陣列部是排列于字線2長度方向的存儲單元電容器4間距較大的布局。由于與字線2長度方向相鄰的存儲單元6之間的間隔由存儲單元電容器4的間距決定，所以連接存儲單元6的位線1之間的間隔較大，即使不在存儲單元陣列端部設(shè)置貼襯區(qū)域，亦可以采用與位線1同層的金屬布線在位線1之間設(shè)置字線2的貼襯接點7。
根據(jù)本實施例，可以將用于成為貼襯布線的低電阻金屬布線和字線2進行貼襯的貼襯接點7設(shè)置于各存儲單元6。因此，能夠抑制自字線2的驅(qū)動端到終端的信號傳播延遲、縮短從給字線2加載驅(qū)動信號開始到存儲單元6的數(shù)據(jù)被傳送到位線1的時間，并能夠?qū)崿F(xiàn)存儲動作的高速化。
再者，為了貼襯連接成為貼襯布線的低電阻金屬布線和字線2無需另外在存儲單元陣列端部設(shè)置貼襯區(qū)域或增大利用標準CMOS工藝進行布局的存儲單元尺寸和擴大存儲單元之間的間隔，所以不會造成存儲單元陣列部面積的增大和芯片面積的增大。
并且，在本實施例中，雖然將字線貼襯接點7配置在各位線1之間，但也可以按照每間隔2條位線、每間隔3條位線、或每間隔4條位線等地配置。
圖2表示本發(fā)明第2實施例的半導(dǎo)體存儲裝置，是利用標準CMOS工藝形成的存儲單元陣列布局圖。在圖2中，對于與如圖1所示構(gòu)成要素相同的構(gòu)成要素用相同符號表示，省略其說明。
圖2中，8是由與位線1同層的金屬布線形成并且與位線1平行配置的低電阻金屬布線。該金屬布線8與DRAM電源線(未圖示)電氣連接，同時，與存儲單元6連接以便給存儲單元6提供電源電壓。其中，DRAM電源線由比位線1或金屬布線8更上層的金屬布線形成并通向存儲單元陣列上層。
如該半導(dǎo)體存儲裝置那樣，利用CMOS工藝形成的存儲單元陣列部是排列于字線2長度方向的存儲單元電容器4間距較大的布局。與字線2長度方向相鄰的存儲單元6之間的間隔由存儲單元電容器4的間距決定，所以連接存儲單元6的位線1之間的間隔增大，并且能夠由與位線1同層的金屬布線在位線1之間與位線1平行地配置低電阻的金屬布線8。
根據(jù)本實施例，用與位線1同層的金屬布線將配置在位線1之間的低電阻金屬布線8與上層DRAM電源線電氣連接，同時，將金屬布線8與存儲單元6連接給存儲單元6提供電源電壓，這樣就能夠降低DRAM電源的IR降。此外，由于該低電阻金屬布線8成為與位線1平行配置的電源線，所以也具有作為減輕位線噪音的屏蔽線的效果。
另外，為了將金屬布線8配置于位線1之間，因為無需增大利用標準CMOS工藝進行布局的存儲單元的尺寸和擴大存儲單元之間的間隔，所以不會增大存儲單元陣列面積或芯片面積。
另外，本實施例中，金屬布線8配置在各位線1之間，但也可以按照每間隔2條位線、每間隔3條位線、或每間隔4條位線等地配置。
圖3表示本發(fā)明第3實施例的半導(dǎo)體存儲裝置，是利用標準CMOS工藝形成的存儲單元陣列部的布局圖。圖3中，對于與如圖1所示構(gòu)成要素相同的構(gòu)成要素用相同符號表示，省略其說明。圖3中，7是將上層低電阻金屬布線(未圖示)和字線2電氣連接的字線貼襯接點。其中，上層低電阻金屬布線成為沿字線2并以同字線2相同間距形成的貼襯布線。8是由與位線1同層的金屬布線形成，并與位線1平行配置的低電阻金屬布線。該金屬布線8和DRAM電源線電氣連接的同時，與存儲單元6連接以便給存儲單元6提供電源電壓，其中DRAM電源線由比位線1或金屬布線8更上層的金屬布線形成并通向存儲單元陣列的上層。
象該半導(dǎo)體那樣，利用標準CMOS工藝形成的存儲單元陣列部是排列于字線2的長度方向的存儲單元電容器4間距較寬的布局。與字線2長度方向相鄰的存儲單元6之間的間隔由存儲單元電容器4的間距決定，所以連接存儲單元6的位線1之間的間隔增大，并且能夠利用與位線1同層的金屬布線將用于貼襯連接成為貼襯布線的上層低電阻金屬布線和字線2的貼襯接點7設(shè)置在例如第1位線1a和第2位線1b之間。此外，可以在第2位線1b和第3位線1c之間平行地配置與位線1同層的低電阻金屬布線8。
如上所述，根據(jù)本實施例，如同第1，第2實施例所說明的那樣無需增大存儲單元陣列面積和芯片面積就能夠獲得字線2的貼襯，能夠抑制從字線2驅(qū)動端到終端的驅(qū)動信號傳播延遲并能夠縮短從在字線2加載驅(qū)動信號開始到存儲單元6的數(shù)據(jù)被傳送到位線1的時間，從而實現(xiàn)存儲動作的高速化。此外，將低電阻金屬布線8與上層DRAM電源線電氣連接的同時，將金屬布線8與存儲單元6連接并給存儲單元6提供電源電壓，這樣就能夠降低DRAM電源的IR降。而且，由于低電阻的金屬布線8成為與位線1平行配置的電源線，所以也可以具有作為減輕位線噪音的屏蔽線的效果。
另外，本實施例中，將配置于位線1之間的字線貼襯接點7和金屬布線8交互地配置。但也可以將字線貼襯接點7按照每間隔2條位線、每間隔3條位線、或每間隔4條位線等地配置，亦可以在尚未配置字線貼襯接點7的位線之間配置金屬布線8。
另外，象第1～第3實施例那樣，在利用標準CMOS工藝形成的存儲單元的情形，與利用工藝復(fù)雜的堆疊式或溝槽式等特殊工藝形成的存儲單元結(jié)構(gòu)相比，能夠提高成品率并能實現(xiàn)低成本。
再者，本發(fā)明并不限定于上述實施例，當然可以在不脫離大意的范圍內(nèi)實施變更。例如，上述實施例中，說明了應(yīng)用于大容量DRAM的情形，但是，本發(fā)明并不限于DRAM，也廣泛適用于其他的半導(dǎo)體，特別是適用于要求高速的半導(dǎo)體存儲。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于，包括相互平行配置的多條字線、與所述多條字線交叉的方向上互相平行配置的多條位線、連接所述字線及位線的多個存儲單元、配置于所述多條字線上方的多條貼襯布線、形成于所述多條位線之間并且將所述多條字線和所述多條貼襯布線電氣連接的多個接點。
2.一種半導(dǎo)體存儲裝置，其特征在于，包括相互平行布線的多條字線、與所述多條字線交叉的方向上相互平行布線的多條位線、連接在所述字線及位線的多個存儲單元、與所述多條位線平行并形成于所述多條位線之間將所述存儲單元和電源線電氣連接的所述多條金屬布線。
3.一種半導(dǎo)體存儲裝置，其特征在于，包括相互平行布線的多條字線、與所述多條位線交叉的方向上互相平行布線的多條位線、連接所述字線及位線的多個存儲單元、布線于所述多條字線上方的多條貼襯布線、形成于所述多條位線之間并將所述多條字線和所述多條貼襯布線電氣連接的多個接點、與所述多條位線平行并形成于所述多條位線之間將所述存儲單元和電源線電氣連接的多條金屬布線，所述多個接點和所述多條金屬布線交互地配置在所述多條位線之間。
4.如權(quán)利要求1所記載的半導(dǎo)體存儲裝置，其特征在于，各存儲單元由MOS晶體管及MOS電容器構(gòu)成。
5.如權(quán)利要求2所記載的半導(dǎo)體存儲裝置，其特征在于，各存儲單元由MOS晶體管及MOS電容器構(gòu)成。
6.如權(quán)利要求3所記載的半導(dǎo)體存儲裝置，其特征在于，各存儲單元由MOS晶體管及MOS電容器構(gòu)成。
全文摘要
在現(xiàn)有半導(dǎo)體存儲裝置中，為實現(xiàn)高速存儲，在字線上層設(shè)置貼襯布線并在另外設(shè)置于存儲單元陣列部端部的貼襯區(qū)域連接字線和貼襯布線，但是，造成了存儲單元陣列部面積的增大。通過利用標準CMOS工藝進行存儲單元陣列部的布局，由MOS晶體管及MOS電容器構(gòu)成各存儲單元。由于該結(jié)構(gòu)的存儲單元位線之間間隔非常大，因此在位線之間設(shè)置借助于與位線同層的低電阻金屬布線來連接字線和上層貼襯布線的接點。這樣，無需在存儲單元陣列部的端部另外設(shè)置貼襯區(qū)域或增大利用標準CMOS工藝進行布局的存儲單元的尺寸和擴大存儲單元之間的間隔，所以，不會導(dǎo)致存儲單元陣列部面積的增大或芯片面積的增大，能夠在各存儲單元設(shè)置用于貼襯字線的接點，抑制字線驅(qū)動信號的傳播延遲，實現(xiàn)高速存儲。
文檔編號G11C5/06GK1424764SQ0215586
公開日2003年6月18日 申請日期2002年12月12日 優(yōu)先權(quán)日2001年12月12日
發(fā)明者西原龍二, 貞方博之 申請人:松下電器產(chǎn)業(yè)株式會社