專利名稱：集成電路存儲器件電源電路和操作它們的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，尤其涉及其中含有電源電路的半導(dǎo)體存儲器件。
背景技術(shù)：
集成電路(半導(dǎo)體)器件不斷得到發(fā)展，提高了它們的容量和速度，和/或降低了它們的功耗。內(nèi)部存儲單元陣列電源電壓是通常從外部電源電壓轉(zhuǎn)換而來，以降低器件功耗的電壓。當(dāng)轉(zhuǎn)換內(nèi)部存儲單元陣列電源電壓時，器件的操作特性，譬如，位線讀出放大器的性能，可能變差了。
提供轉(zhuǎn)換電壓內(nèi)部電源的一種途徑是提供向下變換器，向下變換器把外部電源電壓從相對高的電平降低到基本恒定的電平，以便為集成電路器件，譬如，集成電路存儲器件，生成內(nèi)部電源電壓。例如，在像動態(tài)隨機(jī)存取存儲器(DRAM)等那樣的集成電路存儲器件中，通常配備內(nèi)部電壓向下變換器，以便變換外部電源電壓，把基本恒定的內(nèi)部電源電壓供應(yīng)給內(nèi)部電路，譬如，存儲單元陣列。圖1總體顯示了附帶向下變換器的存儲器件的例子，其中向下變換器生成讀出和放大與存儲單元連接的位線的電位的內(nèi)部電源電壓。如圖1所示，該電路包括生成基準(zhǔn)電壓VREFA的基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器21。單元陣列電壓發(fā)生器21根據(jù)基準(zhǔn)電壓VREFA，將基準(zhǔn)電壓VREFA與單元陣列電壓發(fā)生器21生成的單元陣列內(nèi)部電壓AIVC相比較。單元陣列電壓發(fā)生器21的驅(qū)動級通常由電流鏡像型差分放大器提供的基準(zhǔn)電壓比較電路和可能包括P型MOS(金屬氧化物半導(dǎo)體)晶體管的驅(qū)動電路構(gòu)成。
如圖1所示，存儲器件還含有分別通過第一電源線11和第一地線12提供給基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器21的第一電源電壓VDD和第一地電壓VSS。另外，通過第二電源線81和第二地線82分別把第二電源電壓VDDQ和第二地電壓VSSQ提供給輸出緩沖器80和90。如圖1所示，把基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器21配備成集成電路存儲器件的外圍電路(相對于存儲單元陣列60和70)。
因此，圖1所示的集成電路存儲器件包括驅(qū)動存儲單元陣列和讀出放大器模塊60和70、和輸出緩沖器80和90的獨立外部電壓源。提供這樣的獨立電源可以提高來自器件的輸出數(shù)據(jù)DOUT1和DOUT2的輸出驅(qū)動功能，并且還可以降低或甚至消除由其它電源生成的噪聲造成的一些電源之間的干擾。如圖1所示，第一電源電壓VDD用于向其電路生成單元陣列內(nèi)部電壓AIVC的基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器21供電。第二電源電壓VDDQ用作輸出緩沖器80和90的外部電源電壓。第二電源電壓VDDQ的電壓電平可以與第一電源電壓VDD的電壓電平相同，也可以與它不同。
在線路L1上，通過驅(qū)動PMOS晶體管40和50把單元陣列內(nèi)部電壓AIVC施加在存儲單元陣列和讀出放大器60和70上。把從存儲單元陣列和讀出放大器60和70輸出的單元數(shù)據(jù)提供給輸出緩沖器80和90，并且作為輸出數(shù)據(jù)DOUT1和DOUT2輸出它們。但是，當(dāng)根據(jù)第一電源電壓VDD生成單元陣列內(nèi)部電壓AIVC，而第二電源電壓VDDQ用于輸出緩沖器80和90時，可能會出現(xiàn)各種問題。例如，當(dāng)基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器21消耗的電量可能相對較高時，整個芯片的功耗可能不合乎要求地增加。當(dāng)相關(guān)存儲單元陣列和存儲體的數(shù)量增加時，功耗一般也將增加。另外，由于生成用在位線讀出中的電壓AIVC的單元陣列電壓發(fā)生器21中P型MOS晶體管的導(dǎo)通電阻特性，位線讀出速度可以受到限制。當(dāng)位線讀出速度變慢時，有效恢復(fù)操作也可以變差，和各種存儲性能參數(shù)，譬如，RAS(行地址選通)有效命令與CAS(列地址選通)有效命令延遲時間(tRCD)、RAS預(yù)充電時間(tRP)、和RAS有效時間(tRAS)可能受到影響，或存儲器件的操作范圍可能變窄了。
況且，當(dāng)通常把第一電源電壓VDD施加給外圍電壓生成電路時，和當(dāng)通過VDD焊盤把內(nèi)部電壓AIVC施加給核心存儲單元陣列時，單元陣列電源和外圍電路電壓不是相互孤立的。換句話說，當(dāng)在單元陣列電源與外圍電路電源之間不存在焊盤隔離區(qū)時，出現(xiàn)在單元陣列電源中的噪聲也可能影響外圍電壓生成電路。如果外圍電路受到噪聲影響，集成電路存儲器件的可靠性可能就變差了。
更具體地說，圖1所示的第一和第二電源線11和81和第一和第二地線12和82通常由經(jīng)過半導(dǎo)體加工處理的金屬線制成，并且，金屬線通過相應(yīng)的焊盤與相應(yīng)的焊盤上存儲器件外面的插件相連接。因此，電源噪聲可能來源于電源線和地線中的電感和電阻成分。這樣的噪聲一般可以分為電源電壓噪聲和地噪聲，它們一般存在于恢復(fù)操作和/或數(shù)據(jù)輸出操作期間。對于恢復(fù)操作，電源電壓噪聲可能來源于電壓電平沿著位線B/L向電源電壓VDD方向增加，和地噪聲可能來源于沿著反向位線B/LB放電成地電壓VSS。在數(shù)據(jù)輸出操作的情況中，電源電壓噪聲可能由受輸出數(shù)據(jù)驅(qū)動的外部負(fù)載電路引起的。因此，外部電阻可能造成電壓下降，而電壓下降不僅可能降低施加給外圍電路的電壓電平，而且可能降低施加給存儲單元陣列和讀出放大器模塊60和70的電壓電平。
另外，對于圖1所示的傳統(tǒng)集成電路存儲器件，當(dāng)驅(qū)動字線或啟用讀出放大器時，可能出現(xiàn)相對大的瞬態(tài)電流，這可能引起內(nèi)部電源電壓的電平下降。換句話說，這種在內(nèi)部電壓向下變換器的最后驅(qū)動級中的電流消耗可能對平均操作電流產(chǎn)生負(fù)面影響。因此，圖1所示的電路可能存在不合乎要求的功耗電平和各種其它操作可靠性問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例的方法是為操作集成電路器件而提供的。集成電路器件的存儲單元陣列和讀出放大器的供電端是利用響應(yīng)控制信號從第一電源電壓和第二電源電壓中選擇的那一個驅(qū)動的。把第二電源電壓與第一電源電壓分離地傳送到集成電路器件。尤其是，供電端可能是差分讀出放大器的供電端。
在本發(fā)明的一些實施例中，第一電源電壓是集成電路器件的內(nèi)部電壓生成電路生成的內(nèi)部電壓。內(nèi)部電壓生成電路由與第二電源電壓分離的外部電源電壓供電。集成電路的數(shù)據(jù)輸出電路的電源也可以用第二電源電壓驅(qū)動。第一電源電壓的電平至少可以等于第二電源電壓的電平。在各種實施例中，第一電源電壓的電平約等于第二電源電壓的電平?？刂菩盘柨梢允峭獠靠刂菩盘?，譬如，模式寄存器設(shè)置命令。
在本發(fā)明進(jìn)一步的實施例中，提供了包括控制電路的集成電路器件，控制電路利用響應(yīng)控制信號從第一電源電壓和第二電源電壓中選擇的那一個驅(qū)動集成電路器件的存儲單元陣列和讀出放大器的供電端。把第二電源電壓與第一電源電壓分離地傳送到集成電路器件。集成電路器件可以進(jìn)一步包括由與第二電源電壓分離的外部電源電壓供電的內(nèi)部電壓生成電路，和第一電源電壓是內(nèi)部電壓生成電路生成的內(nèi)部電壓。另外，集成電路器件可以包括由第二電源電壓供電的數(shù)據(jù)輸出電路。
在本發(fā)明的其它實施例中，集成電路器件包括將第二電源電壓與供電端耦合的開關(guān)電路。開關(guān)電路可以是PMOS晶體管，和控制信號可以耦合到PMOS晶體管的柵極。內(nèi)部電壓生成電路也可以包括將內(nèi)部電壓與供電端耦合的開關(guān)電路。在本發(fā)明的特定實施例中，內(nèi)部電壓生成電路包括輸出內(nèi)部電壓的驅(qū)動晶體管和內(nèi)部電壓生成電路的開關(guān)電路可以是將第一電源電壓耦合到驅(qū)動晶體管的柵極的PMOS晶體管。
在本發(fā)明進(jìn)一步的實施例中，提供了包括讀出放大器的集成電路存儲器件，其中，讀出放大器含有與一對差分信號線電耦合的第一和第二輸入端。存儲單元陣列與讀出放大器耦合。還提供了含有內(nèi)部電壓輸出端的電壓生成電路，其中，內(nèi)部電壓輸出端有選擇地與這對差分信號線之一耦合。電壓生成電路由第一電源電壓供電。第二電源電壓有選擇地與這對差分信號線之一耦合。把第二電源電壓與外部電源電壓分離地傳送到集成電路存儲器件?？刂齐娐讽憫?yīng)控制信號選擇輸出的內(nèi)部電壓或第二電源電壓。
在本發(fā)明的其它實施例中，提供了在半導(dǎo)體存儲器件中供應(yīng)電源電壓的方法。把與第一電源電壓分離地從外部施加給半導(dǎo)體存儲器件的第二電源電壓施加給數(shù)據(jù)輸出電路。把第二電源電壓直接供應(yīng)給存儲單元陣列和讀出放大器，作為操作存儲單元陣列和讀出放大器的單元陣列內(nèi)部電壓?？梢酝ㄟ^開關(guān)把第二電源電壓直接供應(yīng)給存儲單元陣列和讀出放大器?？梢酝ㄟ^讀出放大器把單元陣列內(nèi)部電壓施加給與存儲單元相連接的位線。
在本發(fā)明進(jìn)一步的實施例中，提供了在半導(dǎo)體存儲器件中供應(yīng)單元陣列電源電壓的電路。還提供了電源供應(yīng)線，其中，電源供應(yīng)線被構(gòu)造成把與第一電源電壓分離地從外部施加給半導(dǎo)體存儲器件的第二電源電壓直接供應(yīng)給存儲單元陣列和讀出放大器電路，作為操作存儲單元陣列和讀出放大器的單元陣列內(nèi)部電壓。第一電源電壓供半導(dǎo)體存儲器件的核心和外圍電路使用，和第二電源電壓供半導(dǎo)體存儲器件的數(shù)據(jù)輸出電路使用。


通過結(jié)合附圖，對本發(fā)明進(jìn)行如下詳細(xì)描述，可以更容易地理解本發(fā)明的其它特征，在附圖中
圖1是顯示諸如DRAM之類的傳統(tǒng)集成電路存儲器件中的電源電路的示意性方塊圖；圖2是顯示根據(jù)本發(fā)明一些實施例的電源電路的示意性方塊圖；圖3是顯示根據(jù)本發(fā)明進(jìn)一步實施例的電源電路的示意性方塊圖；圖4是顯示圖3所示的電源電路的實施例的電路圖；圖5是顯示根據(jù)本發(fā)明的實施例把電源電壓施加給存儲單元陣列的位線的電路圖；和圖6是顯示圖3所示的輸出緩沖電路的實施例的電路圖。
具體實施例方式
從現(xiàn)在開始，參照顯示本發(fā)明優(yōu)選實施例的附圖，更詳細(xì)地描述本發(fā)明。但是，本發(fā)明可以以許多不同形式具體化，不應(yīng)該被理解為僅限于這里所陳述的實施例；而是，提供這些實施例是為了使本公開更透徹，更全面，和向本領(lǐng)域的普通技術(shù)人員更充分地傳達(dá)本發(fā)明的范圍。在附圖中，相同標(biāo)號自始至終表示相同的部件。信號線和上面的信號可能用相同的名稱和字符表示。
圖2是顯示根據(jù)本發(fā)明一些實施例的、提供半導(dǎo)體存儲器件的電源電壓的電源電路的示意性方塊圖。在圖2的電路中找不到包括圖1所示的基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器21的單元陣列內(nèi)容電壓向下變換器。因此，把第二電源電壓VDDQ施加給包括輸出緩沖器80和90的數(shù)據(jù)輸出電路，并且還同時供應(yīng)它作為用于操作存儲單元陣列和讀出放大器模塊60和70的單元陣列內(nèi)部電壓AIVC。應(yīng)該明白，第二電源電壓VDDQ與第一外供電源電壓VDD分離地從外部供應(yīng)給半導(dǎo)體存儲器件。
可以把通過單元陣列內(nèi)部電壓供應(yīng)線L1提供給存儲單元陣列和讀出放大器模塊60和70的第二電源電壓VDDQ的電壓電平設(shè)置成等于施加給輸出緩沖器80和90的第二電源電壓VDDQ的電壓電平?？梢詮牡谝浑娫措妷篤DDQ焊盤把第二電源電壓VDDQ施加到單元陣列內(nèi)部電壓供應(yīng)線L1上，而為把第二電源電壓VDDQ施加到輸出緩沖器80和90上提供不同的焊盤。可選地，可以將相同的焊盤用于把第二電源電壓VDDQ提供給這兩個電路。但是，由于半導(dǎo)體存儲器件的典型引腳插件包括比VDD引腳多的VDDQ引腳，因此，如果通過兩個不同的焊盤把第二電源電壓VDDQ提供給輸出緩沖器80和90和單元陣列內(nèi)部電壓供應(yīng)線L1，那么，可以使電源噪聲分離得到改善。對于圖2所示的實施例，由于不包括基準(zhǔn)電壓發(fā)生器和單元陣列電壓發(fā)生器，因此，可以提供功耗降低了的半導(dǎo)體存儲器件。單元陣列電源中的電源噪聲可能傳遞給半導(dǎo)體存儲器件的外圍電路電源的風(fēng)險也可能降低了。不使用基準(zhǔn)電壓發(fā)生器和單元陣列電壓發(fā)生器生成單元陣列內(nèi)部電壓地在半導(dǎo)體存儲器件中提供單元陣列內(nèi)部電壓供應(yīng)線L1也可以簡化電路設(shè)計和便于小型化和電路集成。
圖3是顯示根據(jù)本發(fā)明進(jìn)一步實施例的、提供集成電路存儲器件的電源電壓的電源電路的示意性方塊圖。圖3所示的單元陣列電源電路被構(gòu)造成通過有選擇地利用外部電源電壓的兩個或更多個電源之一，供應(yīng)單元陣列內(nèi)部電壓。包括基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器20的單元陣列內(nèi)部電壓生成電路接收可以用在集成電路存儲器件的核心和外圍電路兩者之中的第一電源電壓VDD。單元陣列內(nèi)部電壓生成電路生成操作存儲單元陣列和讀出放大器模塊60和70的單元陣列內(nèi)部電壓AIVC，并且把內(nèi)部電壓AIVC輸出到單元陣列內(nèi)部電壓供應(yīng)線L1。但是，由于可以使用交流電源電壓，因此，可以響應(yīng)控制信號CON，有選擇地操作圖3所示的單元陣列內(nèi)部電壓生成電路，與開關(guān)30組合在一起，提供選擇第一電源電壓和第二電源電壓之一來驅(qū)動線路L1的控制電路。
提供第二電源電壓供應(yīng)部分的開關(guān)30與單元陣列內(nèi)部電壓供應(yīng)線L1相連接，有選擇地將第二電源電壓與L1耦合。如圖3的實施例所示，開關(guān)30是響應(yīng)耦合到它的柵極的操作控制信號CON啟動的p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。當(dāng)被控制信號CON選擇時，通過開關(guān)30直接供應(yīng)第二電源電壓VDDQ，作為單元陣列內(nèi)部電壓AIVC。因此，可以把可以與第一電源電壓VDD分離地從外部施加給集成電路器件的交流電源電壓VDDQ施加給存儲單元陣列和讀出放大器模塊60和70。在圖3所示的實施例中，第二電源電壓VDDQ還被顯示成用于對數(shù)據(jù)輸出電路80和90供電。
因此，可能有選擇地使用外部電源電壓的數(shù)個電源的一個或更多個，可以有利地為圖3所示的實施例供應(yīng)單元陣列內(nèi)部電壓。外部控制信號可以供選擇用。其結(jié)果是，可以降低集成電路器件中的功耗和/或交叉電路電源噪聲，和可以提高器件的操作可靠性。在本發(fā)明的各種實施例中，可以把第一電源電壓VDD和第二電源電壓VDDQ分別配備成2.5V/2.5V、2.5V/1.8V、1.8V/1.8V。因此，在這樣的實施例中，第一電源電壓VDD的電壓電平可以至少于第二電源電壓VDDQ的電壓電平。這樣，可以把單元陣列外部電壓AIVC的電壓電平設(shè)置成等于第二電源電壓VDDQ的電壓電平。
對于圖3所示的特定部件，當(dāng)控制信號CON處在邏輯低電平時，單元陣列電壓發(fā)生器20的輸出端與線路L1斷開，并且，啟動開關(guān)30，以便把第二電源電壓VDDQ施加到單元陣列內(nèi)部電壓供應(yīng)線L1上。例如，可以利用模式寄存器設(shè)置命令，把控制信號CON從外部提供給集成電路存儲器件。
雖然上面只利用根據(jù)控制信號CON的狀態(tài)將電源電壓與線路L1相連接的電源選擇電路之一描述了圖3，但是，本發(fā)明不僅限于此，在其它實施例中，可以同時選擇單元陣列電壓發(fā)生器20和開關(guān)30兩者。在這樣的可選實施例中，當(dāng)還可以通過開關(guān)30提供電流時，在單元陣列電壓發(fā)生器20中用作驅(qū)動晶體管的PMOS晶體管的尺寸可以較小。
圖4是顯示圖3所示的電源電路的實施例，更具體地說，基準(zhǔn)電壓發(fā)生器10和單元陣列電壓發(fā)生器20的電路圖。如圖4所示，在具有基于各個電阻R1和R2的阻值之比的電壓電平的節(jié)點ND1上提供基準(zhǔn)電壓VREFA，作為基準(zhǔn)電壓發(fā)生器10的輸出?？缭诖?lián)電阻R1和R2兩端的基準(zhǔn)電壓分別通過第一電源電壓VDD和第一地電壓VSS來提供。
圖4所示的單元陣列電壓發(fā)生器20包括電流鏡像型差分放大器DA，電流鏡像型差分放大器DA放大基準(zhǔn)電壓VREFA與單元陣列內(nèi)部電壓AIVC之間的電壓電平差，單元陣列內(nèi)部電壓AIVC是作為單元陣列電壓發(fā)生器20的內(nèi)部電壓輸出提供的，并且反饋回到差分放大器DA。單元陣列電壓發(fā)生器20進(jìn)一步包括驅(qū)動晶體管PM4，驅(qū)動晶體管PM4響應(yīng)差分放大器DA的節(jié)點N1上的信號的啟動，將第一電源電壓VDD耦合到內(nèi)部電壓輸出端AIVC，驅(qū)動單元陣列內(nèi)部電壓AIVC。圖4的實施例所示的這種差分放大器DA包括MPOS晶體管PM1和PM2，它們的漏極與第一電源電壓VDD耦合，和它們的柵極耦合在一起。n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管NM1和NM2含有分別與PMOS晶體管PM1和PM2的相應(yīng)源極耦合的漏極、和與NMOS晶體管NM3的漏極耦合的源極。電流吸收通過NMOS晶體管NM3來確定，NMOS晶體管NM3的漏極與N型MOS晶體管NM1和NM2的公共源極相連接，和它的源極與第一地電壓VSS相連接。把基準(zhǔn)電壓VREFA施加到NMOS晶體管MN1的柵極上，和把間隔內(nèi)部電壓AIVC施加到NMOS晶體管NM2的柵極上。
在圖4的實施例中還顯示了開關(guān)選擇電路。具體地說，開關(guān)選擇電路就是其柵極與控制信號CON耦合，以便當(dāng)控制信號CON處在低電平時就被啟動(接通)的PMOS晶體管PM3。由于PMOS晶體管PM3的漏極與電壓VDD耦合，當(dāng)接通時，電壓VDD施加到驅(qū)動晶體管PM4的柵極節(jié)點上。其結(jié)果是，驅(qū)動晶體管PM4斷開，不輸出單元陣列內(nèi)部電壓AIVC(即，不提供電流)。
當(dāng)控制信號CON處在高電平時，PMOS晶體管PM3斷開，接通NMOS晶體管NM3。其結(jié)果是，當(dāng)單元陣列內(nèi)部電壓AIVC的電壓電平比基準(zhǔn)電壓VREFA的電平低時，NMOS晶體管NM1由比NMOS晶體管NM2高的電壓信號打開。因此，可以比流過節(jié)點DO1多的電流流過節(jié)點N1，和節(jié)點N1的電壓電平變成較低的，節(jié)點DO1的電壓電平開始升高。這引起施加到PMOS晶體管PM1的柵極上的電壓電平升高。因此，節(jié)點N1的電壓電平逐漸下降到較低的電平，并且，其柵極節(jié)點與節(jié)點N1相連接的驅(qū)動PMOS晶體管PM4處在其接通狀態(tài)下，使更多的電流流過。換句話說，單元陣列內(nèi)部電壓AIVC的電壓電平因此而升高。
在內(nèi)部電源電壓AIVC的電壓電平變成高于基準(zhǔn)電壓VREFA的相反情況下，類似地調(diào)整電壓輸出。在這種情況下，利用比NMOS晶體管NM1大的、到它的柵極的輸入電平打開NMOS晶體管NM2。接著，節(jié)點DO1的電壓電平變得較低，和通過PMOS晶體管PM1供應(yīng)的電流強(qiáng)度增加。因此，隨著節(jié)點N1的電壓電平逐漸增加，流過PMOS晶體管PM4的源極-漏極溝道的電流強(qiáng)度減少，致使內(nèi)部電源電壓AIVC的電壓電平下降，返向陣列基準(zhǔn)電壓VREFA。
現(xiàn)在參照圖5所示的電路圖，進(jìn)一步描述根據(jù)本發(fā)明的一些實施例，通過供電端把第二電源電壓VDDQ施加給差分讀出放大器的位線。圖5的實施例顯示了包含在集成電路存儲器件，更具體地說，DRAM的核心區(qū)中的存儲單元陣列和讀出放大器模塊60。如圖5所示的模塊60包括I/O柵極部分6、反偏N型讀出放大器5和正偏P型讀出放大器4，以及存儲單元陣列2和3。存儲單元陣列2和3可以包括數(shù)個存儲單元MC，它們分別與字線WL和位線對BL和BLB的交點相連接。
對于數(shù)據(jù)存取操作，當(dāng)把處在邏輯低電平下的P型讀出放大器驅(qū)動信號LAPG1施加給PMOS晶體管40的柵極時，通過PMOS晶體管40的源極-漏極溝道把第二電源電壓VDDQ提供給節(jié)點NO1。因此，把施加給節(jié)點NO1的第二電源電壓VDDQ施加到P型讀出放大器4的節(jié)點NO2上。當(dāng)啟用行地址選通RASB和通過地址解碼器啟動所選字線WLi時，與所選字線相連接的被尋址存儲單元的電荷被傳送給位線對。當(dāng)在位線對上存在電位差時，可以相對有力地打開P型讀出放大器內(nèi)的MOS晶體管P1和P2之一。因此，把第二電源電壓VDDQ施加給位線對BL和BLB的一條位線，以便由讀出放大器進(jìn)行位線讀出操作。作為位線讀出操作的結(jié)果，在數(shù)據(jù)線對IO和IOB上存在互補(bǔ)邏輯電平數(shù)據(jù)，和把讀出數(shù)據(jù)施加到數(shù)據(jù)輸出緩沖器上。因此，在這樣的操作中，施加第二電源電壓VDDQ作為操作電源，以便存取存儲單元MC。如圖5的實施例所示，存儲單元MC包括存取晶體管AT和儲能電容器SC，用于定義存儲單元陣列與讀或?qū)懖僮饔嘘P(guān)的單元。
當(dāng)以邏輯高電平施加N型讀出放大器驅(qū)動信號時，圖5的實施例所示的反偏N型讀出放大器5進(jìn)行位線讀出操作。但是，為了簡化本發(fā)明的說明，這里不提供這種操作的進(jìn)一步描述，因為這樣的操作是本領(lǐng)域的普通技術(shù)人員所熟知的。并且，為了簡化本發(fā)明，圖5的顯示進(jìn)一步省略了一般配備在存儲單元陣列2與正偏P型讀出放大器4之間和在存儲單元陣列3與反偏N型讀出放大器5之間的隔離部分。隔離部分一般由模塊選擇信號來驅(qū)動，以便將位線對BL和BLB與數(shù)據(jù)線對IO和IOB相互電隔離開。
現(xiàn)在參照圖6所示的電路圖，說明根據(jù)本發(fā)明實施例的輸出緩沖(數(shù)據(jù)輸出)電路80。如圖6所示，通門PG1和PG2、NAND(與非)門ND1和ND2、和倒相器IN1-IN6把第二電源電壓VDDQ和第二地電壓VSSQ施加給傳統(tǒng)輸出驅(qū)動器85。因此，這里無需提供對圖6的示范性電路的進(jìn)一步說明。
如上所述，按照本發(fā)明的各種實施例，即使沒有基準(zhǔn)電壓發(fā)生器和單元陣列電壓發(fā)生器，也可以供應(yīng)單元陣列內(nèi)部電壓。在這樣的實施例中，可以降低器件消耗的功率，和可以防止出現(xiàn)在單元陣列電源中的噪聲傳遞給外圍電路電源，或可以使電源之間的這種噪聲傳遞達(dá)到最小。在本發(fā)明的其它實施例中，響應(yīng)生成單元陣列內(nèi)部電壓的控制信號，有選擇地使用兩個或更多個外部電源電壓，從數(shù)個供電電壓源中有選擇地提供單元陣列內(nèi)部電壓。在這樣的實施例中，可以降低功耗和噪聲出現(xiàn)，和可以提高集成電路器件的操作可靠性。
在附圖和說明中，已經(jīng)公開了本發(fā)明的典型優(yōu)選實施例，并且，盡管應(yīng)用了特定的術(shù)語，但是，只在通用性和描述性的意義上使用它們，而不是為了限制的目的來使用它們，本發(fā)明的范圍由所附權(quán)利要求書來限定。
權(quán)利要求
1.一種操作集成電路器件的方法，包括如下步驟響應(yīng)控制信號，利用第一電源電壓和/或與第一電源電壓分離地傳送給集成電路器件的第二電源電壓，有選擇地驅(qū)動集成電路器件的存儲單元陣列和讀出放大器的供電端。
2.根據(jù)權(quán)利要求1所述的方法，其中，有選擇地驅(qū)動集成電路器件的存儲單元陣列和讀出放大器的供電端包括驅(qū)動差分讀出放大器的供電端。
3.根據(jù)權(quán)利要求2所述的方法，其中，第一電源電壓包括由與第二電源電壓分離的外部電源供電的集成電路器件的內(nèi)部電壓生成電路生成的內(nèi)部電壓。
4.根據(jù)權(quán)利要求3所述的方法，其中，還包括利用第二電源電壓驅(qū)動集成電路的數(shù)據(jù)輸出電路的電源。
5.根據(jù)權(quán)利要求4所述的方法，其中，第一電源電壓的電平至少等于第二電源電壓的電平。
6.根據(jù)權(quán)利要求5所述的方法，其中，第一電源電壓的電平約等于第二電源電壓的電平。
7.根據(jù)權(quán)利要求1所述的方法，其中，控制信號包括外部控制信號。
8.根據(jù)權(quán)利要求7所述的方法，其中，外部控制信號包括模式寄存器設(shè)置命令。
9.一種集成電路器件，包括控制電路，用于響應(yīng)控制信號，利用第一電源電壓和/或與第一電源電壓分離地傳送給集成電路器件的第二電源電壓，有選擇地驅(qū)動集成電路器件的存儲單元陣列和讀出放大器的供電端。
10.根據(jù)權(quán)利要求9所述的集成電路器件，其中，集成電路器件包括存儲器件，和控制電路被構(gòu)造成驅(qū)動差分讀出放大器的供電端。
11.根據(jù)權(quán)利要求10所述的集成電路器件，還包括由與第二電源電壓分離的外部電源供電的內(nèi)部電壓生成電路，和其中第一電源電壓包括由內(nèi)部電壓生成電路生成的內(nèi)部電壓。
12.根據(jù)權(quán)利要求11所述的集成電路器件，還包括由第二電源電壓供電的數(shù)據(jù)輸出電路。
13.根據(jù)權(quán)利要求12所述的集成電路器件，其中，第一電源電壓的電平至少等于第二電源電壓的電平。
14.根據(jù)權(quán)利要求11所述的集成電路器件，還包括將第二電源電壓耦合到供電端的開關(guān)電路。
15.根據(jù)權(quán)利要求14所述的集成電路器件，其中，開關(guān)電路包括PMOS晶體管，和其中控制信號耦合到PMOS晶體管的柵極。
16.根據(jù)權(quán)利要求11所述的集成電路器件，其中，內(nèi)部電壓生成電路包括將內(nèi)部電壓耦合到供電端的開關(guān)電路。
17.根據(jù)權(quán)利要求16所述的集成電路器件，其中，內(nèi)部電壓生成電路包括輸出內(nèi)部電壓的驅(qū)動晶體管，和其中開關(guān)電路包括將第一電源電壓耦合到驅(qū)動晶體管的PMOS晶體管。
18.一種集成電路存儲器件，包括讀出放大器，含有與一對差分信號線電耦合的第一和第二輸入端；與讀出放大器耦合的存儲單元陣列；電壓生成電路，含有有選擇地與該對差分信號線之一耦合的內(nèi)部電壓輸出端，該電壓生成電路由第一電源電壓供電；第二電源電壓，有選擇地耦合到該對差分信號線之一，該第二電源電壓與外部電源電壓分離地被傳送給集成電路存儲器件；和控制電路，用于響應(yīng)控制信號，選擇內(nèi)部電壓輸出和/或第二電源電壓。
19.根據(jù)權(quán)利要求18所述的集成電路存儲器件，還包括由第二電源電壓供電的數(shù)據(jù)輸出電路。
20.根據(jù)權(quán)利要求18所述的集成電路存儲器件，其中，控制信號包括模式寄存器設(shè)置命令。
21.一種在半導(dǎo)體存儲器件中供應(yīng)電源電壓的方法，包括把與第一電源電壓分離地從外部施加給半導(dǎo)體存儲器件的第二電源電壓施加給數(shù)據(jù)輸出電路；和把第二電源電壓直接供應(yīng)給存儲單元陣列和讀出放大器，作為操作存儲單元陣列和讀出放大器的單元陣列內(nèi)部電壓。
22.根據(jù)權(quán)利要求21所述的方法，其中，通過開關(guān)把第二電源電壓直接供應(yīng)給存儲單元陣列和讀出放大器電路。
23.根據(jù)權(quán)利要求21所述的方法，其中，所述第一電源電壓的電平至少等于第二電源電壓的電平。
24.根據(jù)權(quán)利要求21所述的方法，其中，通過讀出放大器把所述單元陣列內(nèi)部電壓施加給與存儲單元相連接的位線。
25.一種在半導(dǎo)體存儲器件中供應(yīng)單元陣列電源電壓的電路，所述電路包括電源供應(yīng)線，所述電源供應(yīng)線被構(gòu)造成把與第一電源電壓分離地從外部施加給半導(dǎo)體存儲器件的第二電源電壓直接供應(yīng)給存儲單元陣列和讀出放大器電路，作為操作存儲單元陣列和讀出放大器的單元陣列內(nèi)部電壓，其中，所述第一電源電壓供半導(dǎo)體存儲器件的核心和外圍電路使用，和所述第二電源電壓供半導(dǎo)體存儲器件的數(shù)據(jù)輸出電路使用。
26.根據(jù)權(quán)利要求25所述的電路，其中，所述第一電源電壓的電平至少等于第二電源電壓的電平。
27.一種在半導(dǎo)體存儲器件中供應(yīng)電源電壓的方法，包括把與第一電源電壓分離地從外部施加給半導(dǎo)體存儲器件的第二電源電壓施加給數(shù)據(jù)輸出電路；和通過單元陣列內(nèi)部電壓向下變換器或第二電源電壓供應(yīng)部分有選擇地施加操作存儲單元陣列和讀出放大器的單元陣列內(nèi)部電壓，所述單元陣列內(nèi)部電壓向下變換器通過第一電源電壓來操作，和所述第二電源電壓供應(yīng)部分被構(gòu)造成直接供應(yīng)第二電源電壓。
28.根據(jù)權(quán)利要求27所述的方法，其中，第二電源電壓供應(yīng)部分通過開關(guān)直接供應(yīng)第二電源電壓。
29.根據(jù)權(quán)利要求27所述的方法，其中，所述單元陣列內(nèi)部電壓向下變換器和所述第二電源電壓供應(yīng)部分通過外部控制信號啟動。
30.一種在半導(dǎo)體存儲器件中供應(yīng)電源電壓的電路，所述電路包括單元陣列內(nèi)部電壓向下變換器，用于接收供半導(dǎo)體存儲器件的核心和外圍電路使用的第一電源電壓，生成操作半導(dǎo)體存儲器件的存儲單元陣列和讀出放大器的單元陣列內(nèi)部電壓，和把單元陣列內(nèi)部電壓輸出到單元陣列內(nèi)部電壓供應(yīng)線；和響應(yīng)操作控制信號啟動的第二電源電壓供應(yīng)部分，所述第二電源電壓供應(yīng)部分與單元陣列內(nèi)部電壓供應(yīng)線相連接，以便直接供應(yīng)第二電源電壓，作為單元陣列內(nèi)部電壓，其中，所述第二電源電壓是與第一電源電壓分離地從外部供應(yīng)給半導(dǎo)體存儲器件的。
31.根據(jù)權(quán)利要求30所述的電路，其中，所述第一電源電壓的電平至少等于第二電源電壓的電平。
32.根據(jù)權(quán)利要求30所述的電路，其中，所述第二電源電壓的電平與單元陣列內(nèi)部電壓的電平相同。
33.根據(jù)權(quán)利要求30所述的電路，其中，所述單元陣列內(nèi)部電壓向下變換器和所述第二電源電壓供應(yīng)部分由外部控制信號有選擇地啟動。
34.根據(jù)權(quán)利要求33所述的電路，其中，所述外部控制信號是模式寄存器設(shè)置命令。
全文摘要
集成電路器件包括控制電路，用于響應(yīng)控制信號，利用第一電源電壓和/或第二電源電壓，有選擇地驅(qū)動集成電路器件的存儲單元陣列和讀出放大器的供電端。將第二電源電壓與第一電源電壓分離地傳送給集成電路器件。該集成電路器件還可以包括由與第二電源電壓分離的外部電源供電的內(nèi)部電壓生成電路，和第一電源電壓可以是由內(nèi)部電壓生成電路生成的內(nèi)部電壓。該集成電路器件還可以包括由第二電源電壓供電的數(shù)據(jù)輸出電路。還提供了相應(yīng)的方法。
文檔編號G11C5/14GK1466149SQ0215715
公開日2004年1月7日 申請日期2002年12月17日 優(yōu)先權(quán)日2002年6月26日
發(fā)明者姜京雨 申請人:三星電子株式會社