專利名稱：同步型半導(dǎo)體存儲器設(shè)備模塊及其控制方法與信息設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步型半導(dǎo)體存儲器設(shè)備模塊，它包括多個能夠與時鐘信號同步執(zhí)行突發(fā)輸出的內(nèi)置同步型半導(dǎo)體存儲器設(shè)備，以及控制它的方法，和包括該種設(shè)備模塊的信息設(shè)備。
背景技術(shù)：
近來的電子設(shè)備大多包括內(nèi)置的半導(dǎo)體存儲器設(shè)備(以下稱為“存儲器”)。電子設(shè)備根據(jù)存儲在存儲器中的數(shù)據(jù)執(zhí)行各種類型的數(shù)據(jù)處理。特別是，用于執(zhí)行數(shù)據(jù)處理的中央處理單元(以下稱為“CPU”)對于其處理速度已經(jīng)有顯著的改善。CPU的處理能力現(xiàn)在超過1GHz的時鐘頻率。在存儲器和CPU之間的數(shù)據(jù)傳輸速度對于整個系統(tǒng)的處理來說至為關(guān)鍵。
為應(yīng)對這種情況，使用高速存取方法來在各種特殊條件下存取存儲器，以便使存取時間盡可能與CPU處理速度接近。
一種這樣的方法就是從用作同步型半導(dǎo)體存儲設(shè)備的同步閃速存儲器中的突發(fā)讀取，其與時鐘同步操作(以下稱“同步突發(fā)讀取”)。根據(jù)同步突發(fā)讀取，只指定要被讀取的一系列數(shù)據(jù)的第一個地址，而后繼的地址僅通過外部輸入時鐘在存儲器中以增量方式處理。
使用這種方法，要被讀取的該系列數(shù)據(jù)被限制為從第一地址連續(xù)，但是其優(yōu)點是在后繼地址存儲的數(shù)據(jù)的讀取速度可以比存儲在第一地址的數(shù)據(jù)的讀取速度顯著快。
這一方法從技術(shù)上來說適合于高速操作，也適合于為例如數(shù)字照相機和硅音頻的應(yīng)用共同傳輸大量的數(shù)據(jù)。這兩種應(yīng)用近來已經(jīng)越來越多地被廣泛使用。
正如對于存儲器的存取速度一樣，電子設(shè)備諸如，例如蜂窩電話的尺寸減小也有顯著發(fā)展。對于高密度平面安裝，多個半導(dǎo)體芯片被包括在一個組件中。組件的外部尺寸也已減小到基本等于芯片的尺寸。
圖8是說明常規(guī)同步閃速存儲器的內(nèi)部結(jié)構(gòu)的框圖。在本例中的同步閃速存儲器是32M位存儲器，包括2M字×16位的結(jié)構(gòu)。
首先說明圖8所示的外部信號和控制模式，然后詳細說明該存儲器的每個塊的結(jié)構(gòu)。
參照圖8，A0到A20中的每一個表示一個地址信號，而D0到D15中的每一個表示一個輸入/輸出信號。時鐘信號CLK是用于同步閃速存儲器的主時鐘信號。與時鐘信號CLK的上升同步，其它外部信號變得有效。地址有效信號ADV#在當為低(LOW)電平時使地址信號A0到A20有效。
芯片使能信號CE#處于低電平時表示該芯片已被置于操作狀態(tài)。通過將芯片置于操作狀態(tài)，其它外部信號變成有效。當芯片使能信號CE#處于高(HIGH)電平時，其它輸入信號是無效的。輸出使能信號OE#和寫使能信號WE#用于數(shù)據(jù)的輸入/輸出控制。
在本例中，即使當芯片使能信號CE#從低電平改變?yōu)楦唠娖?，關(guān)于該芯片的突發(fā)操作等等的設(shè)定仍被保持。即使當芯片使能信號CE#從低電平改變?yōu)楦唠娖?，由?nèi)部算法執(zhí)行的操作諸如，例如擦除操作和突發(fā)讀取操作，仍然繼續(xù)進行直到完成。
同步閃速存儲器通過使用外部信號來輸入命令，可以執(zhí)行存儲器操作，包括數(shù)據(jù)讀、寫和擦除，以及各種其它設(shè)定操作。每一控制命令由地址信號A0到A20和數(shù)據(jù)輸入/輸出信號D0到D15的組合定義。一個控制命令的輸入被與時鐘信號的上升相同步地接收，并譯碼，然后進行分析。相應(yīng)于該分析結(jié)果的操作被執(zhí)行。
控制命令粗略分為幾類，包括讀命令和寫命令。每一類型的命令可以進一步分類。例如，讀命令可以進一步分為，例如對ID代碼，諸如制造商代碼或設(shè)備代碼，其為標識閃速存儲器的信息，的讀取，對用于存儲各種操作的設(shè)定狀態(tài)和執(zhí)行結(jié)果的狀態(tài)寄存器的讀取，和對存儲器陣列中所存儲的信息的讀取。
設(shè)定命令可以進一步分類為例如設(shè)定突發(fā)長度，其表示以高速要連續(xù)讀取的數(shù)據(jù)的量的設(shè)定，表示從讀命令發(fā)出直到輸出數(shù)據(jù)的時限(時鐘數(shù))的等待時間的設(shè)定，突發(fā)/頁面模式切換的設(shè)定，突發(fā)模式，諸如交織模式或者順序模式的設(shè)定。術(shù)語“交織”和“順序”中的每一個都是指在閃速存儲器中的地址生成方法。突發(fā)長度通常設(shè)定為例如“4”、“8”、“16”或“32”。
為高速讀取提供類似突發(fā)模式，但是又不同于突發(fā)模式的頁面模式，該模式不要求所要讀取的數(shù)據(jù)是連續(xù)的。
提供突發(fā)模式以用于獲取最大可能的高速存取效果，而不依賴于外部使用的CPU的結(jié)構(gòu)。交織模式是在突發(fā)模式讀取中使用的一種與內(nèi)部地址相一致的數(shù)據(jù)輸出系統(tǒng)，該內(nèi)部地址遵照一定的規(guī)則是不連續(xù)的。順序模式是在突發(fā)模式讀取中使用的一種與連續(xù)的內(nèi)部地址相一致的數(shù)據(jù)輸出系統(tǒng)。這里，在各種類型的突發(fā)模式中，將主要說明與時鐘同步的同步突發(fā)讀取和順序突發(fā)模式。
下面詳細說明圖8中的每個塊的結(jié)構(gòu)。
參照圖8，半導(dǎo)體存儲器設(shè)備10包括存儲器單元陣列100、行譯碼器101、列譯碼器102、地址鎖存電路103(地址鎖存器)、列選擇電路/讀出放大器104(列選通/讀出)、數(shù)據(jù)寄存器105、地址輸入緩沖器111、地址寄存器112、地址計數(shù)器114、輸入緩沖器121、輸出緩沖器122、輸出多路選擇器電路123(輸出多路選擇器)、內(nèi)部控制電路131(控制器)、控制邏輯電路132(控制邏輯)、I/O邏輯電路133(I/O邏輯)、ID寄存器134、和狀態(tài)寄存器135。
存儲器單元陣列100包括多個被安排在行方向和列方向上所構(gòu)成的矩陣內(nèi)的存儲器單元。
行譯碼器101根據(jù)行地址信號的譯碼結(jié)果順序和選擇性地驅(qū)動存儲器陣列100中的多個字線(未示出)中的一個。
列譯碼器102向列選擇電路/讀出放大器104輸出列地址信號的譯碼結(jié)果。
地址鎖存電路103臨時鎖存從下面要說明的地址輸入緩沖器111中取出的一個輸入地址信號，在行方向和列方向譯碼該鎖存的地址信號，向行譯碼器101輸出在行方向上的地址，向列譯碼器102輸出在列方向上的地址。
列選擇電路/讀出放大器104包括列選擇電路和讀出放大器。列選擇電路(開關(guān)電路)連接到存儲器陣列100的多個數(shù)據(jù)線(未示出)上，根據(jù)來自列譯碼器102的譯碼結(jié)果順序選擇數(shù)據(jù)線，控制與數(shù)據(jù)寄存器105的連接。該列選擇電路還根據(jù)來自列譯碼器102的譯碼結(jié)果順序選擇數(shù)據(jù)線和控制與讀出放大器(放大電路)的連接。讀出放大器(放大電路)通過放大非常細微的電位差來執(zhí)行讀出，所述電位差是經(jīng)由選定的數(shù)據(jù)線從存儲器單元讀取，作為存儲器單元中的信息。
數(shù)據(jù)寄存器105根據(jù)來自內(nèi)部控制電路131的控制信號從輸入緩沖器121取數(shù)據(jù)D0到D15，并向列選擇電路/讀出放大器104輸出數(shù)據(jù)D0到D15。數(shù)據(jù)寄存器105從列選擇電路/讀出放大器104取數(shù)據(jù)，并向輸出多路選擇器電路123輸出該數(shù)據(jù)。
地址輸入緩沖器111臨時保持從地址輸入端供給的地址信號A0到A20。
地址寄存器112取保持在地址輸入緩沖器111中的地址信號A0到A20。
當同步閃速存儲器執(zhí)行同步突發(fā)讀取操作時，地址計數(shù)器114將地址寄存器112的輸出預(yù)置為初始值。地址計數(shù)器114根據(jù)由命令指定的操作模式，亦即所述讀是通常的逐字讀取還是同步突發(fā)讀取，可以向地址鎖存電路103輸出從該預(yù)置數(shù)據(jù)順序遞增的地址信號的值。
地址計數(shù)器114包括一個比較器(未示出)。該比較器將每一個順序遞增的地址與最后的地址進行比較，并輸出每一個遞增的地址信號，直到這兩個地址彼此匹配。當遞增的地址與最后的地址匹配時，比較器經(jīng)由控制邏輯電路132向內(nèi)部控制電路131輸出表示該匹配的信息。在此情形下，簡單地從在地址寄存器112(為同步突發(fā)讀取的第一地址)中所保持的地址與突發(fā)長度的總和中得到最后的地址。
輸入緩沖器121臨時保持通過數(shù)據(jù)輸入/輸出端輸入的輸入數(shù)據(jù)信號D0到D15。
輸出緩沖器122臨時保持輸出數(shù)據(jù)信號D0到D15，它們通過下面要說明的輸出多路選擇器電路123輸出。
輸出多路選擇器電路123根據(jù)由命令指定的操作模式選擇ID寄存器134、狀態(tài)寄存器135和數(shù)據(jù)寄存器105中之一的數(shù)據(jù)，并向輸出緩沖器122輸出該數(shù)據(jù)。下面說明ID寄存器134和狀態(tài)寄存器135。
內(nèi)部控制電路131根據(jù)由命令指定的操作模式執(zhí)行該命令所指定的操作所需要的內(nèi)部算法。
控制邏輯電路132區(qū)分經(jīng)由輸入緩沖器121輸入的數(shù)據(jù)是命令還是數(shù)據(jù)。當一個有效的命令被寫時，其控制信息被輸出到內(nèi)部控制電路131。
控制邏輯電路132接收外部控制信號，諸如芯片使能信號CE#、輸出使能信號OE#、以及寫使能信號WE#，從地址寄存器112供給的命令數(shù)據(jù)(形成命令的地址部分)，和從輸入緩沖器121輸入的命令數(shù)據(jù)(形成命令的數(shù)據(jù)部分)。根據(jù)電平變化、這些信號的定時等，生成控制該操作模式和同步閃速存儲器的電路塊的操作的內(nèi)部控制信號。為此目的，控制邏輯電路132在其內(nèi)包括一個控制電路和一個模式寄存器。
控制邏輯電路132向ID寄存器134輸出設(shè)備代碼，并根據(jù)由命令指定的操作模式向狀態(tài)寄存器135輸出當操作終止時的內(nèi)部控制電路131的操作狀態(tài)，和當前操作模式的設(shè)定狀態(tài)等?？刂七壿嬰娐?32向輸出多路選擇器電路123輸出用于選擇輸出數(shù)據(jù)的選擇控制信號和用于控制數(shù)據(jù)是否要輸出到輸出緩沖器122的控制信號。
輸入/輸出邏輯電路133(I/O邏輯電路)根據(jù)外部控制信號的電平變化、定時等，控制輸入緩沖器121和輸出緩沖器122，所述外部控制信號例如有芯片使能信號CE#、輸出使能信號OE#、和寫使能信號WE#等。輸入/輸出邏輯電路133于是控制在內(nèi)部數(shù)據(jù)總線與輸入/輸出數(shù)據(jù)信號D0到D15之間的連接/連接斷開。
ID寄存器134存儲制造商代碼和設(shè)備代碼，作為標識閃速存儲器的信息。
狀態(tài)寄存器135存儲操作結(jié)果、內(nèi)部控制電路131的操作狀態(tài)、和各種設(shè)置，諸如寫禁止，這些設(shè)置是在當按照由命令指定的操作模式的操作結(jié)束時得到的。
圖9是常規(guī)同步閃速存儲器在突發(fā)長度＝4和等待時間＝2的情況下的讀時序圖。
首先，把芯片使能信號CE#變?yōu)榈碗娖?。在時鐘CLK的脈沖時間T1的上升處，地址有效信號ADV#處于低電平。輸入地址信號A0到A20的第一地址ADDR1，以便將輸出使能信號OE#變?yōu)榈碗娖?，從而開始突發(fā)讀取。在由等待時間指定的兩個時鐘的建立周期后，在時鐘CLK的脈沖時間T3的上升處，輸出數(shù)據(jù)信號D0到D15的數(shù)據(jù)DATA1。這之后，與時鐘CLK的脈沖時間T4、T5、T6、...同步，分別以高速順序地并且連續(xù)地輸出數(shù)據(jù)DATA2、DATA3、DATA4、...。
對于常規(guī)同步存儲器，存儲器陣列的一行中包含的列數(shù)(在存儲器陣列100中的數(shù)據(jù)線的數(shù)目)是可以由列選擇電路/讀出放大器104同時讀出的數(shù)據(jù)量。因為當被由輸出多路選擇器電路123切換時，同時讀出的數(shù)據(jù)被以突發(fā)模式輸出(連續(xù)輸出)，因此不能設(shè)定更大的突發(fā)長度。因此，為執(zhí)行突發(fā)長度具有比上述突發(fā)長度更長的突發(fā)長度的數(shù)據(jù)的突發(fā)讀取，需要再次輸入地址。當輸入地址時，連續(xù)的數(shù)據(jù)輸出就被中斷。出于同一理由，相應(yīng)于存儲器陣列中不同行的數(shù)據(jù)不能連續(xù)被存取，因為這種存取需要讀出操作。
如上所述，將多個半導(dǎo)體芯片封裝在一個組件內(nèi)已經(jīng)變得越來越常見。然而，對于常規(guī)閃速存儲器，并不考慮這種封裝方式的優(yōu)點。更詳細說，當將多個閃速存儲器封裝到一個組件內(nèi)(以下，將這種封裝形式的存儲器稱為“非易失性半導(dǎo)體存儲器設(shè)備模塊”)的情形中，如果不管該組件的內(nèi)部結(jié)構(gòu)，多個閃速存儲器可以基本和單體閃速存儲器的同樣方式使用的話將是十分方便的。需要一種允許內(nèi)置在一個組件中的多個閃速存儲器基本以和單體閃速存儲器同樣的方式被使用的系統(tǒng)。
例如，日本已公開申請出版物No.3-260997，名稱為“ROM數(shù)據(jù)的高速讀取方法”公開了下面的內(nèi)容。當將兩個或者多個存儲器并聯(lián)連接，并且獨立提供芯片使能信號CE#時，需要為各芯片以移位的定時輸入地址，以便不中斷地讀取分配給這些不同芯片的數(shù)據(jù)。
一般必須多次輸入一個地址以便連續(xù)讀取被分配給多個存儲器芯片的數(shù)據(jù)。使用同時輸入的地址不能高速讀取大量數(shù)據(jù)。

發(fā)明內(nèi)容
本發(fā)明鑒于上述情況提出，其目的是提供一種同步型半導(dǎo)體存儲器設(shè)備模塊，其中，即使在要被不中斷地存取的多個存儲器單元分別位于兩個存儲器芯片中時，數(shù)據(jù)也能夠以高速讀取，并且當存取從一個芯片改變到另一個芯片時也不會被中斷，基本以和單體存儲器芯片同樣的方式使用這兩個存儲器芯片；一種控制所述模塊的方法；和使用所述模塊的信息裝置。
根據(jù)本發(fā)明，提供一個同步型半導(dǎo)體存儲器設(shè)備模塊，它包括多個能夠與時鐘同步地執(zhí)行連續(xù)數(shù)據(jù)讀取的同步型半導(dǎo)體存儲器設(shè)備的芯片。多個同步型半導(dǎo)體存儲器設(shè)備的每一個均包括信息保持裝置，用于至少保持芯片標識信息、芯片選擇狀態(tài)設(shè)定命令以及存取開始地址；地址運算裝置，用于執(zhí)行運算操作以便獲得存取結(jié)束地址和執(zhí)行運算操作以便順序地獲得從存取開始地址到存取結(jié)束地址的更新的地址；和數(shù)據(jù)連續(xù)讀取控制裝置，用于使用芯片標識信息和芯片選擇狀態(tài)設(shè)定命令執(zhí)行對多個同步型半導(dǎo)體存儲器設(shè)備的選擇狀態(tài)/非選擇狀態(tài)的切換，和用于當一個同步型半導(dǎo)體存儲器設(shè)備從選擇狀態(tài)改變?yōu)榉沁x擇狀態(tài)，并且另一個同步型半導(dǎo)體存儲器設(shè)備從非選擇狀態(tài)改變?yōu)檫x擇狀態(tài)時，根據(jù)更新的地址允許數(shù)據(jù)被從該同步型半導(dǎo)體存儲器設(shè)備不中斷地讀取。從而實現(xiàn)上述目的。
優(yōu)選地，所述地址運算裝置包括地址初始化裝置，用于與外部時鐘信號相同步地接收作為輸入的外部控制信號、地址信號和數(shù)據(jù)信號，和用于根據(jù)輸入的地址信號和輸入的數(shù)據(jù)信號設(shè)定存取開始地址和突發(fā)長度，并初始化地址更新的數(shù)目；地址更新裝置，用于順序地從存取開始地址起更新地址和計數(shù)地址更新的數(shù)目；和最后地址計算裝置，用于根據(jù)突發(fā)長度和存取開始地址計算存取結(jié)束地址。
進一步優(yōu)選地，所述地址運算裝置包括第一確定裝置，用于在更新的地址匹配相應(yīng)于一個行地址的列地址中間的一個最后列地址時向數(shù)據(jù)連續(xù)讀取控制裝置輸出第一確定信號；和第二確定裝置，用于在更新的地址匹配存取結(jié)束地址而且地址更新的數(shù)目匹配突發(fā)長度時，向數(shù)據(jù)連續(xù)讀取控制裝置輸出第二確定信號。所述數(shù)據(jù)連續(xù)讀取控制裝置包括芯片選擇狀態(tài)切換裝置，用于根據(jù)第一確定信號僅將具有與由芯片選擇設(shè)定命令所指定的信息相匹配的芯片標識信息的芯片切換到芯片選擇狀態(tài)；操作終止控制裝置，用于根據(jù)第二確定信號執(zhí)行操作終止處理；和數(shù)據(jù)輸出控制裝置，用于從處于選擇狀態(tài)的芯片中順序地讀取相應(yīng)于從存取開始地址起順序地更新的地址中的每一個地址的數(shù)據(jù)，而不從未處于選擇狀態(tài)的芯片中執(zhí)行讀取數(shù)據(jù)。
進一步優(yōu)選地，所述數(shù)據(jù)連續(xù)讀取控制裝置控制內(nèi)部地址，使得與內(nèi)置于第一同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相對應(yīng)的列地址中間的最后列地址相鄰的下一地址成為內(nèi)置于第二同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址的第一列地址，該行地址相應(yīng)于第一同步型半導(dǎo)體存儲器設(shè)備的所述一個行地址；與內(nèi)置于第二同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相對應(yīng)的列地址中間的最后列地址相鄰的下一地址成為與內(nèi)置于第一同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列一行地址的相鄰的下一行地址的第一列地址，該行地址相應(yīng)于第二同步型半導(dǎo)體存儲器設(shè)備的所述一個行地址。
進一步優(yōu)選地，包括能夠與時鐘相同步地執(zhí)行突發(fā)讀取操作的N個同步型半導(dǎo)體存儲器設(shè)備(其中N是自然數(shù))。所述數(shù)據(jù)連續(xù)讀取控制裝置控制內(nèi)部地址，使得在與內(nèi)置于從第1到第(N-1)個同步型半導(dǎo)體存儲器設(shè)備中的任意第i個同步型半導(dǎo)體存儲器設(shè)備(這里i是自然數(shù))中的存儲器單元陣列的行地址中間的最后列地址相鄰的下一地址成為內(nèi)置于第(i+1)個同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址的第一列地址，所述行地址相應(yīng)于第i個同步型半導(dǎo)體存儲器設(shè)備的所述的一個行地址；和與內(nèi)置于第N個同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相對應(yīng)的列地址中間的最后列地址相鄰的下一地址成為與內(nèi)置于第i個同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一行地址相鄰的下一個行地址的第一列地址，該行地址相應(yīng)于第N個同步型半導(dǎo)體存儲器設(shè)備的所述的一個行地址。
進一步優(yōu)選地，同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元是非易失性的。
進一步優(yōu)選地，在同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元是閃速存儲器單元。
進一步優(yōu)選地，多個同步型半導(dǎo)體存儲器設(shè)備中的、相對于一個給定信號的關(guān)聯(lián)的外部端子全都被公共連接。
進一步優(yōu)選地，信息保持裝置具有在其中設(shè)置的、用于連續(xù)讀取的字長度。
根據(jù)本發(fā)明的一種用于控制同步型半導(dǎo)體存儲器設(shè)備模塊的方法，包括第一步驟，輸入突發(fā)長度設(shè)定命令、芯片選擇設(shè)定命令、用于設(shè)定從存取開始到數(shù)據(jù)輸出的等待時間的等待時間設(shè)定命令以及存取開始地址；第二步驟，只將具有與由芯片選擇設(shè)定命令所指定的信息相匹配的芯片標識信息的芯片切換到活動模式，在該模式下所述芯片可以輸出數(shù)據(jù)；第三步驟，將輸入存取開始地址設(shè)定為存取開始地址和初始化地址更新的數(shù)目；第四步驟，根據(jù)突發(fā)長度和存取開始地址計算存取結(jié)束地址；第五步驟，在活動模式下，輸出相應(yīng)于當前更新的地址的數(shù)據(jù)，并且在非活動模式的等待模式下，不輸出數(shù)據(jù)；第六步驟，確定當前更新的地址是否匹配存取結(jié)束地址以及確定地址更新的數(shù)目是否匹配突發(fā)長度，并且當兩次匹配都被確認時，執(zhí)行操作終止處理；第七步驟，確定當前更新的地址是否匹配存取結(jié)束地址并確定地址更新的數(shù)目是否匹配突發(fā)長度，當其中至少一次匹配未被確認時，確定當前更新的地址是否是一個行地址上的最后列地址；第八步驟，當在第七步驟中當前更新的地址不是最后列地址時，遞增當前列地址和地址更新的數(shù)目，將處理返回到第五步驟及其后的步驟；第九步驟，當在第七步驟中當前更新的地址是最后列地址時，將該列地址轉(zhuǎn)移到第一地址，遞增地址更新的數(shù)目，和確定芯片選擇狀態(tài)；第十步驟，當在第九步驟中芯片處于活動模式時，遞增行地址，將該芯片改變到等待模式，將處理返回到第五步驟及其后的步驟；第十一步驟，當在第九步驟中芯片處于等待模式時，將該芯片改變到活動模式，將處理返回到第五步驟及其后的步驟。從而實現(xiàn)上述目的。
根據(jù)本發(fā)明的信息設(shè)備使用任何一個上述同步型半導(dǎo)體存儲器設(shè)備模塊來執(zhí)行突發(fā)讀取操作。從而實現(xiàn)上述目的。
下面說明具有上述結(jié)構(gòu)的同步型半導(dǎo)體存儲器設(shè)備模塊的功能。
首先，本發(fā)明允許根據(jù)更新的地址切換多個同步型半導(dǎo)體存儲器設(shè)備的選擇/非選擇狀態(tài)，和當一個同步型半導(dǎo)體存儲器設(shè)備被從選擇狀態(tài)切換到非選擇狀態(tài)，而另一個同步型半導(dǎo)體存儲器設(shè)備被從非選擇狀態(tài)切換到選擇狀態(tài)時，還允許從多個同步型半導(dǎo)體存儲器設(shè)備中不中斷地讀取數(shù)據(jù)?？梢詫崿F(xiàn)具有比只有一個存儲器芯片的設(shè)備的突發(fā)長度長的突發(fā)長度的非易失性半導(dǎo)體存儲器設(shè)備模塊。例如，在非易失性半導(dǎo)體存儲器設(shè)備模塊包括兩個具有32M位存儲器，每個存儲器都具有2M×16位結(jié)構(gòu)，的存儲器的情形中，該模塊的突發(fā)長度最大可以延伸到該模塊的總位數(shù)，亦即32M×2位。
包括3個或以上任何數(shù)目的多個存儲器芯片的非易失性半導(dǎo)體存儲器設(shè)備模塊，通過以相似方式將存儲器芯片順序地切換到選擇狀態(tài)，甚至可以具有更大的突發(fā)長度。這對于為圖像數(shù)據(jù)和音頻數(shù)據(jù)進行的多媒體處理、為引導(dǎo)系統(tǒng)程序等而讀取大量數(shù)據(jù)特別有效。
在要被選擇的多個存儲器芯片的次序預(yù)置或由外部命令輸入設(shè)定的情形中，所述芯片可以被自動順序切換到芯片選擇狀態(tài)。這樣可以簡化CPU執(zhí)行的對存儲器存取的處理，和可以減輕CPU上的負荷。
如上所述，根據(jù)本發(fā)明，包括多個存儲器芯片的一個模塊可以被看作為是一個存儲器設(shè)備。只需在讀之前輸入存取開始地址和突發(fā)長度，就可以執(zhí)行連續(xù)的高速數(shù)據(jù)讀取。不需單獨控制多個存儲器芯片。
在多個存儲器芯片以堆疊方式安裝在一個組件上的情形中，可以減少存儲器的安裝面積，并可以減小系統(tǒng)的生產(chǎn)成本。
另外，該模塊可以用和一個存儲器芯片所具有的同樣的管腳數(shù)目和同樣的管腳安排應(yīng)對存儲器容量的增加。這對于用戶極為有利。在包括安裝在多個組件上的芯片的非易失性半導(dǎo)體存儲器設(shè)備模塊中可以提供基本相同的效果。


圖1是說明根據(jù)本發(fā)明的一個例子的、包括有兩個同步閃速存儲器的同步型半導(dǎo)體存儲器設(shè)備模塊的結(jié)構(gòu)的方框圖。
圖2是說明圖1所示的一個同步閃速存儲器的內(nèi)部結(jié)構(gòu)的方框圖。
圖3表示一個示范性存儲器映射，該映射表示到芯片1和芯片2的地址輸入被如何在行方向和列方向上映射的，和在這種情形下的脈沖串存取順序。
圖4是說明在由圖2所示的內(nèi)部控制電路執(zhí)行的同步突發(fā)讀取操作期間的突發(fā)地址運算電路的示例控制和模式切換控制的流程圖。
圖5是說明圖1所示的同步型半導(dǎo)體存儲器設(shè)備模塊的操作(1)的時序圖。
圖6是說明圖1所示的同步型半導(dǎo)體存儲器設(shè)備模塊的操作(2)的時序圖。
圖7是說明根據(jù)本發(fā)明的另一個例子的、包括有三個同步閃速存儲器的同步型半導(dǎo)體存儲器設(shè)備模塊的結(jié)構(gòu)的方框圖。
圖8是說明常規(guī)同步閃速存儲器的內(nèi)部結(jié)構(gòu)的方框圖。
圖9是當突發(fā)長度＝4和等待時間＝2時常規(guī)同步閃速存儲器的一個讀時序圖。
圖10是說明一個信息裝置的基本結(jié)構(gòu)的方框圖，對該信息裝置應(yīng)用根據(jù)本發(fā)明的同步型半導(dǎo)體存儲器設(shè)備模塊。
具體實施例方式
下面參考附圖舉例說明根據(jù)本發(fā)明的同步型半導(dǎo)體存儲器設(shè)備模塊以及控制它的方法。
圖1是說明根據(jù)本發(fā)明的一個例子的、包括有兩個同步閃速存儲器的同步型半導(dǎo)體存儲器設(shè)備模塊的方框圖。
在圖1中，兩個同步閃速存儲器芯片中的每一個都具有有著32M位，亦即2M字×16位結(jié)構(gòu)的存儲器容量的一個存儲器單元。每一類型的信號，亦即數(shù)據(jù)輸入/輸出信號D0到D15、地址輸入信號A0到A20、芯片使能信號CE#、輸出使能信號OE#、寫使能信號WE#、時鐘信號CLK、地址有效信號ADV#全都共同地連接到這兩個同步閃速存儲器芯片上。
兩個同步閃速存儲器中的每一個都獨立執(zhí)行用于在存儲器中執(zhí)行讀操作的算法，不需要相互傳送控制信號。根據(jù)外部輸入命令執(zhí)行算法，這些命令包括ID代碼讀取、狀態(tài)寄存器讀取、和存儲器陣列讀取，以及用于各種設(shè)定的命令，包括突發(fā)長度設(shè)定、等待時間設(shè)定、突發(fā)模式/頁面模式切換設(shè)定、突發(fā)模式(亦即交織或順序)設(shè)定。照這樣，內(nèi)置在模塊中的兩個同步閃速存儲器按照和一個同步閃速存儲器相同的方式被外部地操作。
常規(guī)芯片操作模式包括稱為“備用模式”的等待狀態(tài)，和稱為“讀模式”或“寫模式”的操作狀態(tài)。除了這些模式之外，根據(jù)本發(fā)明的同步閃速存儲器還有選擇模式(活動模式)和非選擇模式(等待模式)。選擇狀態(tài)是芯片輸出數(shù)據(jù)所處的狀態(tài)，非選擇狀態(tài)是芯片不輸出數(shù)據(jù)所處的狀態(tài)。以下，將芯片選擇狀態(tài)也稱為選擇模式，將選擇狀態(tài)也稱為活動模式，以及將非選擇狀態(tài)也稱為等待模式。
圖2是說明圖1所示的同步閃速存儲器的內(nèi)部結(jié)構(gòu)的方框圖。提供和圖8中相同功能和效果的那些部件帶有同樣的附圖標記，并將省略其說明。
圖2所示結(jié)構(gòu)不同于圖8所示結(jié)構(gòu)之處在于，圖8中的地址計數(shù)器114用一個作為地址運算裝置的突發(fā)地址運算電路113代替，以及另外提供構(gòu)成信息保持裝置的一部分的命令寄存器136。內(nèi)部控制電路131A用作為數(shù)據(jù)連續(xù)讀取控制裝置，控制突發(fā)地址運算電路113以便執(zhí)行同步突發(fā)讀取。
下面說明作為本發(fā)明的特征的突發(fā)地址運算電路113和命令寄存器136。還將說明由內(nèi)部控制電路131A對突發(fā)地址運算電路113的控制。
突發(fā)地址運算電路113包括地址初始化裝置113A，用于與外部時鐘信號相同步地接收外部控制信號、地址信號和數(shù)據(jù)信號，根據(jù)輸入地址信號和輸入數(shù)據(jù)信號設(shè)定存取開始地址和突發(fā)長度，和初始化地址更新的數(shù)目；地址更新裝置113B，用于存取順序地更新從存取開始地址開始的地址和計數(shù)地址更新的數(shù)目；最后地址計算裝置113C，用于根據(jù)突發(fā)長度和存取開始地址計算存取結(jié)束地址；第一確定裝置113D，用于當一個更新的地址匹配在相應(yīng)于一個行地址的列地址中間的最后列地址時，向數(shù)據(jù)連續(xù)讀取控制裝置輸出表示該匹配的第一確定信號；和第二確定裝置113E，用于當更新的地址匹配存取結(jié)束地址并且地址更新的數(shù)目也匹配突發(fā)長度時，向數(shù)據(jù)連續(xù)讀取控制裝置輸出表示該匹配的第二確定信號。
為執(zhí)行由一個命令指定的操作模式，例如同步突發(fā)讀取操作，地址初始化裝置113A和地址更新裝置113B在其內(nèi)部寄存器113F(構(gòu)成信息保持裝置的一部分)中預(yù)置從地址寄存器112輸出的一個地址作為初始數(shù)據(jù)(存取開始地址)，并向地址鎖存電路103順序輸出通過從預(yù)置的初始值遞增地址信號而獲得的每一個值，同時計數(shù)輸出該值的次數(shù)。
最后地址計算裝置113C具有一個計算電路(未示出)，用于通過下面要說明的方法計算最后地址。根據(jù)在內(nèi)部控制電路131A中生成的用于計算最后地址的一個算法，一個相應(yīng)的控制信號從控制邏輯電路132輸入到最后地址計算裝置113C。
第二確定裝置113E有一個比較器(未示出)，它順序輸出所遞增的每一個地址信號，直到該地址信號匹配由上述計算電路計算出的最后地址。當輸出地址匹配最后地址時，第二確定裝置113E經(jīng)由控制邏輯電路132向內(nèi)部控制電路131A輸出表示該匹配的信息(終止信息)作為第二確定信號，以便執(zhí)行操作終止處理。
當輸出地址還匹配在選定字線上的最后地址(同一行地址的最后列地址)時，第一確定裝置113D經(jīng)由控制邏輯電路132向內(nèi)部控制電路131A輸出表示該匹配的信息(行地址更新和/或芯片選擇狀態(tài)更新信息)作為第一確定信號。
命令寄存器136存儲對于常規(guī)同步閃速存儲器公共的設(shè)定，包括突發(fā)長度的設(shè)定，等待時間的設(shè)定，突發(fā)/頁面模式切換設(shè)定，和突發(fā)模式的設(shè)定(亦即交織模式或順序模式)，以及由本發(fā)明所增加的命令指定的芯片選擇的設(shè)定狀態(tài)，亦即選擇模式的設(shè)定狀態(tài)。通過這一芯片設(shè)定狀態(tài)，可以區(qū)分芯片是否輸出數(shù)據(jù)。在選擇狀態(tài)芯片輸出數(shù)據(jù)，在非選擇狀態(tài)不輸出數(shù)據(jù)。例如，通過為每一芯片預(yù)置一個唯一的號碼(芯片標識信息)可以很容易標識該芯片是芯片1還是芯片2。據(jù)此，下面詳細說明根據(jù)本發(fā)明的內(nèi)部控制電路131A的控制操作。
內(nèi)部控制電路131A包括芯片選擇狀態(tài)切換裝置131B，用于根據(jù)第一確定信號只將具有與由芯片選擇設(shè)定命令指定的信息相匹配的芯片標識信息的芯片切換到芯片選擇狀態(tài)；操作終止控制裝置131C，用于根據(jù)第二確定信號執(zhí)行操作終止處理；和數(shù)據(jù)輸出控制裝置131D，用于控制處于芯片選擇狀態(tài)中的芯片順序讀取相應(yīng)于被從存取開始地址順序更新的每一地址的數(shù)據(jù)，和控制未處于芯片選擇狀態(tài)(等待模式)中的芯片不讀取數(shù)據(jù)。
進一步詳細說明不中斷地連續(xù)讀取相應(yīng)于兩個同步閃速存儲器芯片(芯片1和芯片2)的操作。
圖3表示一示范性的存儲器映射，該映射表示出到芯片1和芯片2的地址輸入被如何在行方向和列方向上映射的，和在這種情形下的突發(fā)存取次序。在圖3中，芯片1和芯片2中的每一個都包括一個存儲器單元陣列，所述陣列包括在行方向和列方向上的m×n(m和n中的每一個都是自然數(shù))矩陣中排列的存儲器單元。最多為n個的數(shù)據(jù)可以被從一個行地址讀取。換句話說，n個數(shù)據(jù)在一次讀出操作中被讀取，因此每一芯片的最大突發(fā)長度為n。
在圖3中，對在芯片1中被從存取開始地址開始順序更新(例如，遞增)了的地址上的數(shù)據(jù)進行存取，直到對在相應(yīng)于一個行地址的列地址中間的最后一個列數(shù)據(jù)的讀取操作結(jié)束。在這一點，第一確定裝置113D檢測該最后列地址，而芯片選擇狀態(tài)切換裝置131B切換芯片的選擇/非選擇狀態(tài)。然后，處理前進到置于選擇狀態(tài)的芯片2的同一行地址的第一列數(shù)據(jù)。當該行地址的最后一列數(shù)據(jù)的讀取結(jié)束時，通過第一確定裝置113D和芯片選擇狀態(tài)切換裝置131B的作用從芯片1的下一行地址的第一列數(shù)據(jù)中讀取數(shù)據(jù)。第二確定裝置113E檢測最后地址，操作終止控制裝置131C執(zhí)行操作終止處理。以這種方式，存儲器單元從芯片1的存取開始地址開始存取，然后是芯片2中的地址，以及芯片1中的最后地址LA被高速地連續(xù)存取，不中斷。
參考圖3，下面說明為不中斷地讀取分別位于兩個同步閃速存儲器內(nèi)的多個數(shù)據(jù)所執(zhí)行的地址運算操作。
讀取操作以第一地址FA(p0，q0)的輸入坐標(存儲器單元的二維位置)開始，其為存取開始地址。p0是行地址，q0是列地址。當輸入第一地址FA(p0，q0)時，處于選擇狀態(tài)的芯片1和處于非選擇狀態(tài)的芯片2選擇一條相應(yīng)的字線p0。根據(jù)該第一地址FA和設(shè)定突發(fā)長度b計算最后地址。
這里為簡化計算，最大突發(fā)長度n對于芯片1和芯片2是相同的，而設(shè)定突發(fā)長度b是通過用一個整數(shù)乘2n得到的值。在第一地址是FA(p0，q0)和設(shè)定突發(fā)長度是b的場合，可以如下計算最后地址LA(p1，q1)。
在順序突發(fā)模式的情形中，每一芯片選擇該字線的次數(shù)在當?shù)谝坏刂稦A(p0，q0)的列地址是q0＝0時是b/2n，而當q0≠0時是b/2n+1。
相應(yīng)地，可以通過下面的表達式(1)計算最后地址LA(p1，q1)。
當q0＝0時，(p1，q1)＝[p0+b/2n-1，n-1]當q0≠0時，(p1，q1)＝[p0+b/2n，q0-1]......表達式(1)外部輸入的第一地址FA存儲在構(gòu)成信息保持裝置的一部分的地址寄存器112中。最后地址LA由突發(fā)地址運算電路113遵照內(nèi)部控制電路131A經(jīng)由控制邏輯電路132所指示的表達式(1)計算，然后存儲在構(gòu)成信息保持裝置的一部分的突發(fā)地址運算電路113中的寄存器中。
正被存取的當前更新了的地址(以下稱“當前地址”)CA(p，q)與時鐘信號CLK的上升相同步地從第一地址FA遞增，作為對最后地址LA的初始值，并從突發(fā)地址運算電路113輸出到地址鎖存電路103。在這一點，當前地址CA(p，q)由內(nèi)置在突發(fā)地址運算電路113中的寄存器(未示出)鎖存，并與計算出的最后地址LA比較。
在從突發(fā)地址運算電路113輸出的地址CA(p，q)達到最后地址LA之前，從處于選擇狀態(tài)下的芯片1讀取與時鐘信號CLK的上升相同步地順序選定的字線上的數(shù)據(jù)。處于非選擇狀態(tài)的芯片2只計數(shù)在時鐘信號CLK上升處的地址(相應(yīng)于計數(shù)突發(fā)長度的操作)。
突發(fā)地址運算電路113在當檢測到從突發(fā)地址運算電路113輸出的地址CA(p，q)在該地址CA達到最后地址之前匹配首先選擇的字線上的最后地址(p0，n-1)時，經(jīng)由控制邏輯電路132向內(nèi)部控制電路131A輸出表示該匹配的信息，作為第一確定信號。在這一點，芯片1和芯片2中的每一個的內(nèi)部控制電路131A的芯片選擇狀態(tài)切換裝置131B切換各自芯片的選擇/非選擇狀態(tài)。作為結(jié)果，處于選擇狀態(tài)的芯片1被切換為非選擇狀態(tài)，處于非選擇狀態(tài)的芯片2被切換為選擇狀態(tài)。處于選擇狀態(tài)的芯片2不中斷地輸出數(shù)據(jù)。
雖然圖中未示出，但是曾首先處于選擇狀態(tài)的芯片1，在當被從選擇狀態(tài)切換到非選擇狀態(tài)時，遞增行地址，以便選擇并放置相應(yīng)于下一地址的字線為等待狀態(tài)，并只計數(shù)時鐘信號CLK上升處的地址(相應(yīng)于計數(shù)突發(fā)長度的操作)。如此執(zhí)行以使得可以在下一選擇/非選擇切換時不中斷地讀取數(shù)據(jù)。
然后，處于選擇狀態(tài)的芯片2輸出數(shù)據(jù)，直到該選擇狀態(tài)到達在選擇的字線上的最后地址(p0，n-1)。
在本例中，為簡化計算，突發(fā)長度n對于芯片1和芯片2是相同的，設(shè)定突發(fā)長度b是通過用一個整數(shù)乘2n得到的值。另外可選擇的是，有可能使用兩個具有任意不同的最大突發(fā)長度n和n’的芯片來任意設(shè)定設(shè)定突發(fā)長度b。甚至當設(shè)定突發(fā)長度b小于芯片的最大突發(fā)長度n和n’時，數(shù)據(jù)也可以以和常規(guī)設(shè)備同樣的方式被讀取。通過使用上述方法，以最大限度非易失性半導(dǎo)體存儲器設(shè)備模塊的總的位數(shù)的數(shù)據(jù)可以按最大限度連續(xù)讀出而不中斷，不管芯片1和2的最大突發(fā)長度如何。亦即，在有兩個存儲器，每一個存儲器都具有2M字×16位結(jié)構(gòu)的32M位的情形中，該32M×2位的數(shù)據(jù)可以被連續(xù)讀取而不中斷。
下面詳細說明由內(nèi)部控制電路131A對整個芯片的控制操作。在該內(nèi)部控制電路131A中，地址運算操作和模式切換操作，以及對整個芯片的控制由稱為“微代碼”的內(nèi)置程序執(zhí)行。
圖4是說明在由圖2所示的內(nèi)部控制電路131A執(zhí)行的同步突發(fā)讀取操作期間，突發(fā)地址運算電路的示例控制和模式切換控制。該處理操作與時鐘信號CLK的上升相同步地執(zhí)行。
如圖4所示，在步驟S1，將芯片使能信號CE#變?yōu)榈碗娖剑瑥亩_始一個命令輸入周期。
接著，在步驟S2，根據(jù)輸入的地址信號和數(shù)據(jù)信號寫設(shè)定命令，所述設(shè)定命令包括突發(fā)長度設(shè)定命令，芯片選擇設(shè)定命令，等待時間設(shè)定命令，突發(fā)/頁切換設(shè)定命令，突發(fā)模式設(shè)定(交織或者順序)命令等(這些設(shè)定將被稱為“模式預(yù)置”)。
芯片選擇設(shè)定命令是用于設(shè)定每一芯片為選擇狀態(tài)(活動模式)或非選擇狀態(tài)(等待模式)的命令。在每一芯片中預(yù)置一個數(shù)，使得只有具有由輸入命令指定的該預(yù)置數(shù)的芯片被切換到選擇(活動)狀態(tài)。這樣，如上所述設(shè)定模式和狀態(tài)。在存儲器陣列讀取命令的情形下，例如，常規(guī)閃速存儲器如下所述基于兩周期命令系統(tǒng)操作。在第一周期，在輸入/輸出數(shù)據(jù)信號D0到D15中使用輸入/輸出數(shù)據(jù)信號D0到D7輸入指示讀取操作的FF(十六進制)。在下一周期，輸入要被讀取數(shù)據(jù)的第一地址。在本例中的閃速存儲器如下所述基于不同的兩周期命令系統(tǒng)操作。在第一周期，例如輸入EE(十六進制)作為芯片選擇設(shè)定命令。在下一周期，例如輸入芯片選擇代碼，使得當輸入A0(十六進制)時，將芯片1置于選擇狀態(tài)，當輸入A1(十六進制)時，將芯片2置于選擇狀態(tài)。在本例中用兩個周期來定義外部命令的命令周期，但是本發(fā)明不限于此?？梢酝ㄟ^增加命令周期數(shù)設(shè)定更大量的命令。
另外可選地，可以這樣執(zhí)行設(shè)定，使得例如當在第一周期輸入F0(十六進制)時，芯片1被設(shè)定為芯片選擇狀態(tài)，當在第一周期輸入FF(十六進制)時，芯片2被設(shè)定為芯片選擇狀態(tài)。在此情形中，可以在一個周期內(nèi)控制芯片選擇設(shè)定命令和存儲器陣列讀取命令。
這里，每一設(shè)定都被保持，直到復(fù)位或者關(guān)閉同步閃速存儲器，雖然本發(fā)明不限于此。甚至在同步閃速存儲器正由一個輸入命令操作期間，只要輸入一個操作中斷命令，各種設(shè)定命令就可以在任何時間輸入。迄今說明的操作是初始設(shè)定。此后，根據(jù)地址輸入執(zhí)行數(shù)據(jù)讀取操作。
在步驟S3，輸入第一地址FA(p0，q0)，這里，當前地址是其中代入p＝p0、q＝q0的CA(p，q)。對于地址遞增數(shù)bc，初始值是bc＝1。地址遞增數(shù)bc是突發(fā)地址運算電路113與時鐘信號CLK的上升相同步地遞增地址的所計數(shù)的次數(shù)數(shù)目。地址遞增數(shù)bc被鎖存在內(nèi)置于突發(fā)地址運算電路113內(nèi)的寄存器(未示出)中。
在步驟S4，內(nèi)部控制電路131A指示突發(fā)地址運算電路113計算最后地址LA(p1，q1)。依照突發(fā)模式的不同，計算表達式是不同的。在本例中的順序突發(fā)模式的情形中，使用具有上述條件的表達式(1)獲得最后地址LA(p1，q1)。
在步驟S5，內(nèi)部控制電路131A確定芯片是處于活動模式還是等待模式。
當芯片處于活動模式時，在步驟S6-1輸出當前地址CA(p，q)的數(shù)據(jù)。當芯片處于等待模式時，處理前進到步驟S7，不在步驟S6-2中執(zhí)行任何處理。
然后，在步驟S7，確定當前地址CA(p，q)是否匹配最后地址LA，和地址遞增數(shù)bc是否匹配設(shè)定突發(fā)長度b。當確定在選擇狀態(tài)的當前地址CA(p，q)匹配最后地址LA而且地址遞增數(shù)bc匹配設(shè)定突發(fā)長度b時，操作終止。否則，處理前進到步驟S8-1。
在步驟S8-1，確定當前地址CA(p，q)是否是在選定字線上的最后地址LA。當當前地址CA(p，q)不是選定字線上的最后地址LA時，在步驟S8-2由突發(fā)地址運算電路113遞增列地址和地址遞增數(shù)bc。當當前地址CA(p，q)是選定字線上的最后地址LA時，處理前進到用于操作模式切換的步驟S9到S12。
在步驟S9，如同在步驟S5，確定芯片的狀態(tài)(該芯片是處于活動模式還是等待模式)。當芯片處于活動模式時，在步驟S10，將把在突發(fā)地址運算電路113中鎖存的行地址p遞增為(p+1)，以便選擇相應(yīng)于下一地址的字線。
在步驟S11，將模式改變?yōu)榈却Ｊ?，用于準備下一選擇模式切換。
當在步驟S9芯片處于等待模式時，在步驟S11將該模式改變?yōu)榛顒幽Ｊ揭杂糜谶B續(xù)的數(shù)據(jù)讀取。
在步驟S12，復(fù)位列地址q，使得第一地址成為當前地址CA(p，q)的列地址。然后處理返回到步驟S5。
圖5和6是說明圖1所示的同步型半導(dǎo)體存儲器設(shè)備模塊的操作的時序圖。下面，還將參照在圖4的流程圖中所示的步驟說明操作定時。所有輸入信號與時鐘信號CLK的上升同步地在芯片中取出。輸出信號與時鐘信號CLK的上升相同步地成為有效。
如圖5所示，在時間t1之前，芯片使能信號CE#處于高電平，從而非易失性半導(dǎo)體存儲器設(shè)備模塊處于稱為“備用模式”的等待狀態(tài)。
在時間t1，輸入已經(jīng)被變?yōu)榈碗娖降男酒鼓苄盘朇E#。從而，非易失性半導(dǎo)體存儲器設(shè)備模塊被置于操作狀態(tài)；并且命令、外部信號和其它輸入變成有效。用于模式預(yù)置的時間t1和t2相應(yīng)于步驟S1(芯片使能信號CE#為活動)和步驟S2(模式預(yù)置)。由時間t1和t2的兩周期命令系統(tǒng)輸入初始設(shè)定。雖然沒有示出，不過仍然重復(fù)時間t1和t2以執(zhí)行必要類型的設(shè)定。亦即步驟S2重復(fù)相應(yīng)于為之而預(yù)置模式的命令數(shù)目的次數(shù)。從而，執(zhí)行必要的設(shè)定。在時間t1和t2的兩周期命令系統(tǒng)的情形中，例如在時間t1輸入命令類型和在時間t2輸入希望的設(shè)定值。
用于設(shè)定讀取命令的時間t3和t4相應(yīng)于步驟S3。由時間t3和t4的兩個周期輸入讀取命令和第一地址，如同在時間t1和t2情形中的。
用于開始芯片1的數(shù)據(jù)輸出的時間t5相應(yīng)于步驟S5和S6。這之后，為每一時鐘重復(fù)步驟S5到S8的周期，直到完成數(shù)據(jù)輸出。
然后，如圖6所示，用于自動模式改變(開始芯片2的數(shù)據(jù)輸出)的時間t6和t7相應(yīng)于步驟S9到S12的周期。
最后的時間t8是用于結(jié)束數(shù)據(jù)輸出的。當在步驟S7的確定結(jié)果是“是”時，終止上述一系列處理。
如上所述，在本發(fā)明的本例中，非易失性半導(dǎo)體存儲器設(shè)備模塊包括安裝在一個組件上具有同樣結(jié)構(gòu)的多個同步閃速存儲器芯片。同步閃速存儲器的所有關(guān)聯(lián)的外部端子被公共連接。外部控制信號、地址信號、和數(shù)據(jù)輸入與外部時鐘信號相同步地輸入。根據(jù)輸入的地址信號和輸入的數(shù)據(jù)信號，地址初始化裝置113A指定存取開始地址和突發(fā)長度，并初始化地址更新的數(shù)目。最后地址計算裝置113C根據(jù)存取開始地址和突發(fā)長度計算存取最后地址。利用一條來自數(shù)據(jù)輸出控制裝置131D的指令，地址更新裝置113B更新地址，計數(shù)地址更新的數(shù)目，并向地址鎖存電路103輸出更新的地址，以便執(zhí)行突發(fā)讀取操作。第一確定裝置113D向芯片選擇狀態(tài)切換裝置131B傳送第一確定信號，告知更新的地址匹配在相應(yīng)于一個行地址的列地址中間的最后列地址。在接收到該第一確定信號的時候，芯片選擇狀態(tài)切換裝置131B只將具有與由芯片選擇設(shè)定命令所指定的信息相匹配的芯片標識信息的芯片切換到芯片選擇狀態(tài)。被切換到芯片選擇狀態(tài)的芯片的地址更新裝置113B順序地更新地址，計數(shù)地址更新數(shù)目，并把更新的地址輸出到地址鎖存電路103，以便執(zhí)行突發(fā)讀取操作。然后，第二確定裝置113E向操作終止控制裝置131C傳送第二確定信號，告知更新的地址匹配存取最后地址以及地址更新的數(shù)目匹配該突發(fā)長度。于是，操作終止。
以上述方式，甚至當要被不中斷存取的多個存儲器單元分別位于兩個存儲器芯片上時，也可以和具有單體存儲器芯片基本同樣的方式用一次輸入的地址來使用具有很大總?cè)萘康膬蓚€存儲器芯片。另外，數(shù)據(jù)可以高速不中斷地從兩個存儲器芯片中的一個讀取，然后從另一個存儲器芯片讀取。
在圖1中，使用兩個同步閃速存儲器芯片1和2。另外可選擇的是，可以使用3個同步閃速存儲器芯片1到3，如圖7所示。在圖7的情形中，芯片以和圖1的情形中同樣的方式被順序置于選擇狀態(tài)。于是，可以實現(xiàn)具有較大突發(fā)長度的非易失性半導(dǎo)體存儲器設(shè)備模塊。相似地，可以提供包括3個或以上任何數(shù)目的同步閃速存儲器的非易失性半導(dǎo)體存儲器設(shè)備模塊。
在本例中，可以用一個命令來選擇兩個芯片，亦即芯片1或芯片2。在一種可替換的存儲器存取方法中，例如，設(shè)定該存儲器設(shè)備模塊，使得第一地址總是芯片1的，并當設(shè)定的突發(fā)長度b大于芯片1的最大突發(fā)長度n時不中斷地存取芯片2。在要被讀取的第一數(shù)據(jù)在芯片2內(nèi)的情形下，等待時間會增加，但是不需要發(fā)布和執(zhí)行用于執(zhí)行選擇模式的初始設(shè)定的芯片選擇命令。在每一種單獨的情形下可以選擇較短的等待時間或者不需發(fā)布和執(zhí)行芯片選擇命令之一。
在本例中，使用順序模式作為突發(fā)模式。存儲器設(shè)備模塊可以很容易地用于交織模式。在這一情形下，內(nèi)部控制電路131A改變輸出數(shù)據(jù)的順序，所述輸出數(shù)據(jù)由列選擇電路/讀出放大器104讀出并由數(shù)據(jù)寄存器105鎖存。
雖然未在本例中指定，但是上述方法并不限于兩個同步閃速存儲器的情形。甚至當存儲器設(shè)備模塊包括3個或以上任何數(shù)目的同步閃速存儲器時，也可以以下述模式切換處于選擇狀態(tài)中的芯片。給所有的存儲器芯片提供處于選擇狀態(tài)的優(yōu)先級次序，并計數(shù)時鐘信號的上升?？梢愿鶕?jù)計數(shù)的數(shù)目切換處于選擇狀態(tài)的芯片。以這種方式，可以實現(xiàn)具有較大突發(fā)長度的非易失性半導(dǎo)體存儲器設(shè)備模塊。
在本例中，使用非易失性半導(dǎo)體存儲器設(shè)備，特別是同步閃速存儲器來構(gòu)成模塊。本發(fā)明不限于此，而可以很容易地應(yīng)用于具有易失性存儲器單元陣列，例如動態(tài)RAM或靜態(tài)RAM的模塊。
在本例中，說明了同步型半導(dǎo)體存儲器設(shè)備模塊。根據(jù)本發(fā)明的同步型半導(dǎo)體存儲器設(shè)備模塊可以結(jié)合到信息設(shè)備，諸如提供有本發(fā)明的效果的蜂窩電話設(shè)備或計算機中。例如，根據(jù)本發(fā)明的同步型半導(dǎo)體存儲器設(shè)備模塊可以容易地用于圖10所示的信息設(shè)備200。信息設(shè)備200包括信息存儲裝置，諸如RAM和ROM(同步型半導(dǎo)體存儲器設(shè)備模塊)；控制輸入裝置；顯示裝置，諸如用于顯示初始屏幕或信息處理結(jié)果的液晶顯示裝置；和用于執(zhí)行自信息存儲裝置的突發(fā)讀取操作等，同時用于在接收到來自控制輸入裝置的控制指令時根據(jù)規(guī)定的信息處理程序或其中的數(shù)據(jù)執(zhí)行各類信息的處理的CPU(中央處理單元)。在具有這種結(jié)構(gòu)的信息設(shè)備200中，根據(jù)本發(fā)明的同步型半導(dǎo)體存儲器設(shè)備模塊可以容易地用于信息存儲裝置(RAM或ROM)。
如上所述，根據(jù)本發(fā)明，根據(jù)更新的地址切換多個同步型半導(dǎo)體存儲器設(shè)備的選擇/非選擇狀態(tài)，并且在其中的一個設(shè)備從選擇狀態(tài)切換到非選擇狀態(tài)，而另一個設(shè)備從非選擇狀態(tài)切換到選擇狀態(tài)時，可以不中斷地從多個同步型半導(dǎo)體存儲器設(shè)備中高速讀取數(shù)據(jù)。另外，可以實現(xiàn)具有比一個存儲器芯片的突發(fā)長度更大的突發(fā)長度的非易失性半導(dǎo)體存儲器設(shè)備模塊。例如，在非易失性半導(dǎo)體存儲器設(shè)備模塊包括兩個存儲器，其中的每一個存儲器都具有2M字×16位結(jié)構(gòu)的32M位的情形下，其突發(fā)長度最大可以擴展到該模塊的總位數(shù)，亦即32M×2位。
包括3個或以上任何數(shù)目的多個存儲器芯片的非易失性半導(dǎo)體存儲器設(shè)備模塊通過以類似的方式將存儲器芯片順序地切換到選擇狀態(tài)而可以具有更大的突發(fā)長度。這對于為圖像數(shù)據(jù)和音頻數(shù)據(jù)的多媒體處理、引導(dǎo)系統(tǒng)程序等而讀取大量數(shù)據(jù)特別有效。
在要被選擇的多個存儲器芯片的次序被預(yù)置或者由輸入的外部命令設(shè)定的情形下，所述芯片可以自動地順序切換到芯片選擇狀態(tài)。這樣，可以簡化由CPU執(zhí)行的對存儲器的存取處理和可以減輕CPU的負荷。
如上所述，根據(jù)本發(fā)明，可以把包括多個存儲器芯片的模塊看作為是一個存儲器設(shè)備。通過簡單地在讀取之前輸入一個存取開始地址和突發(fā)長度，可以執(zhí)行連續(xù)的高速數(shù)據(jù)讀取。不需單獨控制該多個存儲器芯片。
在多個存儲器芯片以堆疊方式安裝在一個組件內(nèi)的情形下，可以減少存儲器的安裝面積，并可以減少系統(tǒng)的生產(chǎn)成本。
另外，該模塊可以用和一個存儲器芯片相同的管腳數(shù)目和相同的管腳安排來應(yīng)付存儲器容量的增加。這一點對于用戶特別有利。在包括有安裝在多個組件上的芯片的非易失性半導(dǎo)體存儲器設(shè)備模塊中可以提供基本相同的效果。
工業(yè)可應(yīng)用性在包括有多個能夠與時鐘相同步地執(zhí)行突發(fā)輸出的同步型半導(dǎo)體存儲器設(shè)備的芯片的同步型半導(dǎo)體存儲器設(shè)備模塊的技術(shù)領(lǐng)域中，即使是在要被不中斷地存取的多個存儲器單元分別位于兩個存儲器芯片內(nèi)的場合，也可以以和單體存儲器芯片基本相同的方式通過輸入一次地址來使用總?cè)萘看蟮膬蓚€存儲器芯片。
權(quán)利要求
1.一種同步型半導(dǎo)體存儲器設(shè)備模塊，該模塊包括多個能夠與時鐘相同步地執(zhí)行連續(xù)數(shù)據(jù)讀取的同步型半導(dǎo)體存儲器設(shè)備的芯片，其中，多個同步型半導(dǎo)體存儲器設(shè)備中的每一個都包括信息保持裝置，用于至少保持芯片標識信息、芯片選擇狀態(tài)設(shè)定命令和存取開始地址；地址運算裝置，用于執(zhí)行一運算操作以獲得存取結(jié)束地址和用于執(zhí)行一運算操作以順序地獲得從存取開始地址到存取結(jié)束地址的更新的地址；和數(shù)據(jù)連續(xù)讀取控制裝置，用于使用芯片標識信息和芯片選擇狀態(tài)設(shè)定命令執(zhí)行對多個同步型半導(dǎo)體存儲器設(shè)備的選擇狀態(tài)/非選擇狀態(tài)的切換，和用于當一個同步型半導(dǎo)體存儲器設(shè)備從選擇狀態(tài)改變?yōu)榉沁x擇狀態(tài)而另一個同步型半導(dǎo)體存儲器設(shè)備從非選擇狀態(tài)改變?yōu)檫x擇狀態(tài)時，根據(jù)更新的地址允許數(shù)據(jù)被從該同步型半導(dǎo)體存儲器設(shè)備中不中斷地讀取。
2.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中，所述地址運算裝置包括地址初始化裝置，用于與外部時鐘信號相同步地接收作為輸入的外部控制信號、地址信號和數(shù)據(jù)信號，和用于根據(jù)輸入的地址信號和輸入的數(shù)據(jù)信號設(shè)定存取開始地址和突發(fā)長度，和初始化地址更新的數(shù)目；地址更新裝置，用于順序地從存取開始地址起更新地址和計數(shù)地址更新的數(shù)目；和最后地址計算裝置，用于根據(jù)突發(fā)長度和存取開始地址計算存取結(jié)束地址。
3.根據(jù)權(quán)利要求1或2所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中所述地址運算裝置包括第一確定裝置，用于在更新的地址匹配相應(yīng)于一個行地址的列地址中間的一個最后列地址時，向數(shù)據(jù)連續(xù)讀取控制裝置輸出第一確定信號；和第二確定裝置，用于在更新的地址匹配存取結(jié)束地址而且地址更新的數(shù)目匹配突發(fā)長度時，向數(shù)據(jù)連續(xù)讀取控制裝置輸出第二確定信號；和數(shù)據(jù)連續(xù)讀取控制裝置包括芯片選擇狀態(tài)切換裝置，用于根據(jù)第一確定信號只將具有與由芯片選擇設(shè)定命令所指定的信息相匹配的芯片標識信息的芯片切換到芯片選擇狀態(tài)；操作終止控制裝置，用于根據(jù)第二確定信號執(zhí)行操作終止處理；和數(shù)據(jù)輸出控制裝置，用于從處于選擇狀態(tài)的芯片順序地讀取相應(yīng)于從存取開始地址起被順序更新的地址中的每一個更新地址的數(shù)據(jù)，而不從未處于選擇狀態(tài)的芯片中執(zhí)行數(shù)據(jù)讀取。
4.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中，數(shù)據(jù)連續(xù)讀取控制裝置控制內(nèi)部地址，使得與內(nèi)置于第一同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相對應(yīng)的列地址中間的最后列地址相鄰的下一個地址成為內(nèi)置于第二同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址的第一列地址，該行地址相應(yīng)于第一同步型半導(dǎo)體存儲器設(shè)備的所述的一個行地址；和與內(nèi)置于第二同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相對應(yīng)的列地址中間的最后列地址相鄰的下一個地址成為與內(nèi)置于第一同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相鄰的下一個行地址的第一列地址，該行地址相應(yīng)于第二同步型半導(dǎo)體存儲器設(shè)備的所述的一個行地址。
5.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中包括能夠與時鐘相同步地執(zhí)行突發(fā)讀取操作的N個同步型半導(dǎo)體存儲器設(shè)備(其中N是自然數(shù))；和所述數(shù)據(jù)連續(xù)讀取控制裝置控制內(nèi)部地址，使得與內(nèi)置于從第1到第(N-1)個同步型半導(dǎo)體存儲器設(shè)備中的任意第i個同步型半導(dǎo)體存儲器設(shè)備(這里i是自然數(shù))中的存儲器單元陣列的行地址中的最后列地址相鄰的下一地址成為內(nèi)置于第(i+1)個同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址的第一列地址，所述行地址相應(yīng)于第i個同步型半導(dǎo)體存儲器設(shè)備的所述的一個行地址；和與內(nèi)置于第N個同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一個行地址相對應(yīng)的列地址中間的最后列地址相鄰的下一個地址成為與內(nèi)置于第i個同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元陣列的一行地址相鄰的下一行地址的第一列地址，該行地址相應(yīng)于第N個同步型半導(dǎo)體存儲器設(shè)備的所述的一個行地址。
6.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中，在同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元是非易失性的。
7.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中，在同步型半導(dǎo)體存儲器設(shè)備中的存儲器單元是閃速存儲器單元。
8.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中，多個同步型半導(dǎo)體存儲器設(shè)備中的、相對于一個給定信號相關(guān)聯(lián)的外部端子全都被公共連接。
9.根據(jù)權(quán)利要求1所述的同步型半導(dǎo)體存儲器設(shè)備模塊，其中，所述信息保持裝置具有在其中設(shè)置的、用于連續(xù)讀取的字長度。
10.一種用于控制同步型半導(dǎo)體存儲器設(shè)備模塊的方法，包括第一步驟，輸入突發(fā)長度設(shè)定命令、芯片選擇設(shè)定命令、用于設(shè)定從存取開始到數(shù)據(jù)輸出的等待時間的等待時間設(shè)定命令以及存取開始地址；第二步驟，只將具有與由所述芯片選擇設(shè)定命令所指定的信息相匹配的芯片標識信息的芯片切換為活動模式，在該模式下所述芯片可以輸出數(shù)據(jù)；第三步驟，將輸入存取開始地址設(shè)定為存取開始地址并初始化地址更新的數(shù)目；第四步驟，根據(jù)突發(fā)長度和存取開始地址計算存取結(jié)束地址；第五步驟，在活動模式下，輸出相應(yīng)于當前更新的地址的數(shù)據(jù)，并且在非活動模式的等待模式下，不輸出數(shù)據(jù)；第六步驟，確定當前更新的地址是否匹配存取結(jié)束地址并確定地址更新的數(shù)目是否匹配突發(fā)長度，并當兩次匹配都被確認時，執(zhí)行操作終止處理；第七步驟，確定當前更新的地址是否匹配存取結(jié)束地址并確定地址更新的數(shù)目是否匹配突發(fā)長度，當其中的至少一次匹配未被確認時，確定當前更新的地址是否是一個行地址上的最后列地址；第八步驟，當在第七步驟中當前更新的地址不是最后列地址時，遞增當前列地址和地址更新的數(shù)目，并將處理返回到第五步驟及其后的步驟；第九步驟，當在第七步驟中當前更新的地址是最后列地址時，將該列地址轉(zhuǎn)移到第一地址，遞增地址更新的數(shù)目，和確定芯片選擇狀態(tài)；第十步驟，當在第九步驟中芯片處于活動模式時，遞增行地址，將該芯片改變到等待模式，并將處理返回到第五步驟及其后的步驟；第十一步驟，當在第九步驟中芯片處于等待模式時，將該芯片改變到活動模式，并將處理返回到第五步驟及其后的步驟。
11.一種使用根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲器設(shè)備模塊來執(zhí)行突發(fā)讀取操作的信息設(shè)備。
全文摘要
由輸入地址信號和數(shù)據(jù)信號指定存取開始地址和突發(fā)長度。從存取開始地址和突發(fā)長度計算存取結(jié)束地址。根據(jù)來自內(nèi)部控制電路(131A)的指令，突發(fā)地址計算電路(113)順序更新地址，計數(shù)更新的數(shù)目，向地址鎖存電路(103)輸出更新的地址。當更新的地址匹配存取結(jié)束地址并且更新的數(shù)目匹配突發(fā)長度時，突發(fā)地址計算電路終止它的操作，而當更新的地址匹配一個行地址的最后列地址時，突發(fā)地址計算電路改變芯片選擇狀態(tài)。
文檔編號G11C7/10GK1565034SQ0281983
公開日2005年1月12日 申請日期2002年8月1日 優(yōu)先權(quán)日2001年8月7日
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