專利名稱：可在電源電壓相異的兩個(gè)系統(tǒng)中使用的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，具體涉及在電源電壓相異的兩個(gè)系統(tǒng)中使用的半導(dǎo)體裝置。
TTL接口中，如圖27所示，外部電源電壓VDD與輸出用電源電壓VDDQ均為3.3V，輸入信號(hào)VIH為2.0V以上，輸入信號(hào)VIL為0.8V以下。另一方面，1.8V系統(tǒng)接口中，外部電源電壓VDD為2.5V，輸出用電源電壓VDDQ為1.8V，輸入信號(hào)VIH為1.44V以上，輸入信號(hào)VIL為0.36V以下。
傳統(tǒng)的DRAM中，由外部電源電壓VDD(3.3V或2.5V)產(chǎn)生內(nèi)部電源電壓VDDP(2.5V)，通過(guò)以該內(nèi)部電源電壓VDDP作為驅(qū)動(dòng)電壓的初始輸入倒相器來(lái)判定輸入信號(hào)的邏輯電平。
圖28是表示傳統(tǒng)DRAM的時(shí)鐘緩沖器200的結(jié)構(gòu)的電路方框圖。如圖28所示，時(shí)鐘緩沖器200中有由內(nèi)部電源電壓VDDP驅(qū)動(dòng)的倒相器201、202與脈沖發(fā)生電路203。倒相器201具有預(yù)定的閾值電壓VTH(例如1.25V)，時(shí)鐘信號(hào)CLK的電平高于VTH時(shí)輸出L電平的信號(hào)，時(shí)鐘信號(hào)CLK的電平比VTH低時(shí)輸出H電平的信號(hào)。倒相器201的輸出信號(hào)，經(jīng)倒相器202反相后供給脈沖發(fā)生電路203。脈沖發(fā)生電路203，響應(yīng)倒相器202的輸出信號(hào)的脈沖前沿在預(yù)定時(shí)間將信號(hào)ZCLKF設(shè)于L電平。DRAM跟內(nèi)部時(shí)鐘信號(hào)ZCLKF同步地動(dòng)作。
圖29是表示傳統(tǒng)的DRAM輸入緩沖器205的結(jié)構(gòu)的電路方框圖。如圖29所示，輸入緩沖器205中，有通過(guò)內(nèi)部電源電壓VDDP驅(qū)動(dòng)的倒相器206、207與延遲電路208。倒相器206在地址信號(hào)A0的電平比閾值電壓VTH高時(shí)輸出L電平的信號(hào)，在地址信號(hào)A0的電平比閾值電位VTH低時(shí)輸出H電平的信號(hào)。倒相器206的輸出信號(hào)，經(jīng)倒相器207反相后供給延遲電路208。延遲電路208產(chǎn)生使倒相器207的輸出信號(hào)在預(yù)定時(shí)間延遲的內(nèi)部地址信號(hào)A0′。內(nèi)部地址信號(hào)A0′供給DRAM的內(nèi)部電路。
圖30是表示傳統(tǒng)的DRAM的輸入保護(hù)電路211的結(jié)構(gòu)的電路方框圖。如圖30所示，輸入保護(hù)電路211設(shè)在外部引線210與輸入緩沖器205之間，包含二極管212、213與電阻元件214。二極管212連接在節(jié)點(diǎn)N212與外部電源電位VDD的導(dǎo)線之間，二極管213連接在接地電位GND的導(dǎo)線與節(jié)點(diǎn)N212之間。節(jié)點(diǎn)N212在連接外部引線210的同時(shí)，經(jīng)由電阻元件214連接輸入緩沖器205的輸入節(jié)點(diǎn)N205。
設(shè)二極管212、213的各閾值電壓為Vth，節(jié)點(diǎn)N212的電位高于VDD+Vth時(shí)二極管212導(dǎo)通，節(jié)點(diǎn)N212的電位低于-Vth時(shí)二極管213導(dǎo)通。因此，即使在外部引線210處被加上浪涌電壓的情況下，節(jié)點(diǎn)N212的電位被限制在-Vth～VDD+Vth的范圍內(nèi)，從而保護(hù)DRAM的內(nèi)部電路不受浪涌電壓的影響。
圖31是表示傳統(tǒng)的DRAM的輸出緩沖器220的結(jié)構(gòu)的電路圖。如圖31所示，輸出緩沖器220包含P溝道MOS晶體管221、222與N溝道MOS晶體管223、224。MOS晶體管221與223和MOS晶體管222與224，分別串聯(lián)連接在輸出用電源電位VDDQ的導(dǎo)線與接地電位GND的導(dǎo)線之間。MOS晶體管221、223的柵極接受內(nèi)部數(shù)據(jù)信號(hào)RDH，P溝道MOS晶體管222的柵極接受MOS晶體管221、223之間的節(jié)點(diǎn)處出現(xiàn)的信號(hào)ZOH，N溝道MOS晶體管224的柵極接受內(nèi)部數(shù)據(jù)信號(hào)OL。外部數(shù)據(jù)信號(hào)Q從MOS晶體管222、224之間的節(jié)點(diǎn)N222輸出。
內(nèi)部數(shù)據(jù)信號(hào)RDH與OL分別為L(zhǎng)電平與H電平時(shí)，MOS晶體管221、224導(dǎo)通，同時(shí)MOS晶體管222、223截止，外部數(shù)據(jù)信號(hào)Q被設(shè)于L電平。如內(nèi)部數(shù)據(jù)信號(hào)RDH與OL分別為H電平與L電平，MOS晶體管222、223導(dǎo)通，同時(shí)MOS晶體管221、224截止，外部數(shù)據(jù)信號(hào)Q被設(shè)于H電平。
然而，傳統(tǒng)的DRAM存在以下的問(wèn)題。也就是圖28所示的時(shí)鐘緩沖器200中，用內(nèi)部電源電壓VDDP＝2.5V驅(qū)動(dòng)的一個(gè)倒相器201進(jìn)行TTL系統(tǒng)接口上的時(shí)鐘信號(hào)CLK的電平判定和1.8V系統(tǒng)接口上的時(shí)鐘信號(hào)CLK的電平判定，因此，很難將倒相器201所含的晶體管的尺寸設(shè)定到最佳值，時(shí)鐘信號(hào)CLK的電平判定的可靠性降低，且倒相器201中的通過(guò)電流增加。倒相器201中的通過(guò)電流，在時(shí)鐘信號(hào)CLK的幅值電壓成為比倒相器201的電源電壓VDDP小的1.8V系統(tǒng)接口的場(chǎng)合，變得特別大。這跟圖29中的輸入緩沖器205的相同。
并且，為了在某種通信信息設(shè)備中實(shí)現(xiàn)低功耗，備用狀態(tài)時(shí)電源電壓VDD被設(shè)于0V。圖30的輸入保護(hù)電路211中，電源電壓VDD被設(shè)于0V，外部引線210被供給H電平時(shí)，電流從外部引線210經(jīng)由二極管212流入電源電位VDD的導(dǎo)線，這會(huì)給整個(gè)系統(tǒng)帶來(lái)不良影響。
并且，圖31的輸出緩沖器220中，如設(shè)定將P溝道MOS晶體管222的電流驅(qū)動(dòng)力用于TTL系統(tǒng)接口(VDDQ＝3.3V)，采用1.8V系統(tǒng)接口(VDDQ＝1.8V)時(shí)P溝道MOS晶體管222的電流驅(qū)動(dòng)力將不足。相反地，如設(shè)定將P溝道MOS晶體管222的電流驅(qū)動(dòng)力用于1.8V系統(tǒng)接口，則采用TTL系統(tǒng)接口時(shí)，P溝道MOS晶體管222的電流驅(qū)動(dòng)力將過(guò)大。

發(fā)明內(nèi)容
為此，本發(fā)明的主要目的在于，提供可在電源電壓相異的兩個(gè)系統(tǒng)中使用的半導(dǎo)體裝置。
本發(fā)明的半導(dǎo)體裝置有兩種方式即第一方式和第二方式；在第一方式中，半導(dǎo)體裝置由第一電源電壓驅(qū)動(dòng)，接受具有比第一電源電壓更低的幅值電壓的第一信號(hào)；在第二方式中，半導(dǎo)體裝置由比第一電源電壓低的第二電源電壓驅(qū)動(dòng)，接受具有比第二電源電壓更低的幅值電壓的第二信號(hào)。該半導(dǎo)體裝置中設(shè)有第一邏輯電路，第二邏輯電路及內(nèi)部電路。第一邏輯電路在第一方式時(shí)被激活，由和第二電源電壓相同電平的第一內(nèi)部電源電壓驅(qū)動(dòng)，檢測(cè)第一信號(hào)的電平是否比第一閾值電壓高，并輸出對(duì)應(yīng)于檢測(cè)結(jié)果的電平信號(hào)；第二邏輯電路在第二方式時(shí)被激活，由比第一內(nèi)部電源電壓低的第二內(nèi)部電源電壓驅(qū)動(dòng)，檢測(cè)第二信號(hào)的電平是否高于第二閾值電壓，并輸出對(duì)應(yīng)于檢測(cè)結(jié)果的電平信號(hào)；內(nèi)部電路響應(yīng)第一與第二邏輯電路的輸出信號(hào)，執(zhí)行預(yù)定的動(dòng)作。因此，由于分別設(shè)置判定第一方式時(shí)輸入信號(hào)的電平的第一邏輯電路和判定第二方式時(shí)輸入信號(hào)的電平的第二邏輯電路，第一與第二邏輯電路中可容易地將各自的晶體管尺寸設(shè)定在最佳值上。因此，可以準(zhǔn)確地判定輸入信號(hào)的電平，且可將第一與第二邏輯電路中的通過(guò)電流抑制得很小。
并且，本發(fā)明的另一半導(dǎo)體裝置有接受第一輸出用電源電壓的第一方式，以及接受比第一輸出用電源電壓低的第二輸出用電源電壓的第二方式。該半導(dǎo)體裝置中設(shè)有，執(zhí)行預(yù)定動(dòng)作的內(nèi)部電路，以及通過(guò)第一與第二輸出用電源電壓驅(qū)動(dòng)的、將由內(nèi)部電路產(chǎn)生的信號(hào)向外部輸出的輸出電路。輸出電路包括其第一電極接受第一與第二輸出用電源電壓的、其第二電極與輸出節(jié)點(diǎn)連接的第一P型晶體管，第一方式時(shí)輸出接地電壓、第二方式時(shí)輸出預(yù)先確定的負(fù)電壓的電壓供給電路，以及其一個(gè)電極與第一P型晶體管的柵電極連接的、其另一電極接受電壓供給電路的輸出電壓的、按照內(nèi)部電路產(chǎn)生的信號(hào)成為導(dǎo)通/截止?fàn)顟B(tài)的開(kāi)關(guān)元件。因此，第一方式時(shí)給第一P型晶體管的柵電極加接地電壓，第二方式時(shí)給第一P型晶體管的柵電極加負(fù)電壓，如此，在第一與第二方式中可各自將第一P型晶體管的電流驅(qū)動(dòng)力設(shè)定在最佳值上。
圖2是表示

圖1所示的輸入電路所含的時(shí)鐘緩沖器的結(jié)構(gòu)的方框圖。
圖3是表示圖2所示的″與非″門12的結(jié)構(gòu)的電路圖。
圖4是表示圖2所示的倒相器11的結(jié)構(gòu)的電路圖。
圖5是表示圖2所示的″與非″門12～14的動(dòng)作的時(shí)序圖。
圖6是表示圖2所示的″與非″門12～14的動(dòng)作的另一時(shí)序圖。
圖7是表示圖2所示的脈沖發(fā)生電路的結(jié)構(gòu)的電路方框圖。
圖8是表示圖7所示的脈沖發(fā)生電路的動(dòng)作的時(shí)序圖。
圖9是表示實(shí)施例1的變更例的電路方框圖。
圖10是表示依據(jù)本發(fā)明實(shí)施例2的DRAM的輸入緩沖器的結(jié)構(gòu)的電路方框圖。
圖11是表示圖10所示的″或非″門53的結(jié)構(gòu)的電路圖。
圖12是表示圖10所示的電平變換電路的結(jié)構(gòu)的電路圖。
圖13是表示圖10所示的輸入緩沖器的動(dòng)作的時(shí)序圖。
圖14是表示圖10所示的輸入緩沖器的動(dòng)作的另一時(shí)序圖。
圖15是表示依據(jù)本發(fā)明實(shí)施例3的DRAM的輸入保護(hù)電路的結(jié)構(gòu)的電路圖。
圖16是表示圖15所示的輸入保護(hù)電路的結(jié)構(gòu)的斷面圖。
圖17是表示實(shí)施例3的變更例的斷面圖。
圖18是表示依據(jù)本發(fā)明實(shí)施例4的DRAM的輸出緩沖器的結(jié)構(gòu)的電路圖。
圖19是表示圖18所示的輸出緩沖器動(dòng)作的時(shí)序圖。
圖20是表示圖18所示的輸出緩沖器的動(dòng)作的另一時(shí)序圖。
圖21是表示依據(jù)本發(fā)明實(shí)施例5的DRAM的輸出緩沖器主要部分的電路圖。
圖22是表示依據(jù)本發(fā)明實(shí)施例6的DRAM的時(shí)鐘信號(hào)發(fā)生電路的結(jié)構(gòu)的電路方框圖。
圖23是表示圖22所示的時(shí)鐘信號(hào)發(fā)生電路的動(dòng)作的時(shí)序圖。
圖24是表示圖22所示的時(shí)鐘信號(hào)發(fā)生電路的動(dòng)作的另一時(shí)序圖。
圖25是表示圖22～圖24中說(shuō)明的DRAM的主要部分的方框圖。
圖26是表示依據(jù)本發(fā)明實(shí)施例7的DRAM的輸出緩沖器的結(jié)構(gòu)的電路方框圖。
圖27是TTL系統(tǒng)接口與1.8V系統(tǒng)接口的對(duì)照表。
圖28是表示傳統(tǒng)DRAM的時(shí)鐘緩沖器之結(jié)構(gòu)的電路方框圖。
圖29是表示傳統(tǒng)DRAM的輸入緩沖器的結(jié)構(gòu)的電路方框圖。
圖30是表示傳統(tǒng)DRAM的輸入保護(hù)電路的結(jié)構(gòu)的電路圖。
圖31是表示傳統(tǒng)DRAM的輸出緩沖器的結(jié)構(gòu)的電路圖。
VDDP發(fā)生電路2降低外部電源電位VDD(3.3V)來(lái)產(chǎn)生內(nèi)部電源電位VDDP(2.5V)，供給輸入電路4與內(nèi)部電路5。VDDI發(fā)生電路3降低內(nèi)部電源電位VDDP(2.5V)來(lái)產(chǎn)生內(nèi)部電源電位VDDI(1.8V)，供給輸入電路4。輸入電路4，由內(nèi)部電源電位VDDP、VDDI驅(qū)動(dòng)，將從外部供給的時(shí)鐘信號(hào)CLK、控制信號(hào)CNT0～CNTi(這里，i為0以上的整數(shù))、地址信號(hào)A0～Am(這里，m為0以上的整數(shù))與數(shù)據(jù)信號(hào)D0～Dn(這里，n為0以上的整數(shù))傳送給內(nèi)部電路5。如該DRAM1被用于采用TTL系統(tǒng)接口的存儲(chǔ)系統(tǒng)中，各信號(hào)的VIH為2.0V以上，各信號(hào)的VIL為0.8V以下。并且，如該DRAM1被用于采用1.8V系統(tǒng)接口的存儲(chǔ)系統(tǒng)，各信號(hào)的VIH為1.44V以上，各信號(hào)的VIL為0.36V以下(參照?qǐng)D27)。
內(nèi)部電路5，由內(nèi)部電源電壓VDDP驅(qū)動(dòng)，與時(shí)鐘信號(hào)CLK同步地動(dòng)作。內(nèi)部電路5包含多行多列配置的多個(gè)存儲(chǔ)單元。每個(gè)存儲(chǔ)單元存儲(chǔ)一個(gè)數(shù)據(jù)信號(hào)。多個(gè)存儲(chǔ)單元，預(yù)先以每n+1個(gè)為一組加以分組。給各存儲(chǔ)單元組預(yù)先分配固有的地址信號(hào)。
內(nèi)部電路5，由控制信號(hào)CNT0～CNTi控制，寫入動(dòng)作時(shí)在屬于與地址信號(hào)A0～Am對(duì)應(yīng)的存儲(chǔ)單元組的n+1個(gè)存儲(chǔ)單元寫入數(shù)據(jù)信號(hào)D0～Dn，讀出動(dòng)作時(shí)從屬于與地址信號(hào)A0～Am對(duì)應(yīng)的存儲(chǔ)單元組的n+1個(gè)存儲(chǔ)單元讀出數(shù)據(jù)信號(hào)Q0～Qn，供給輸出電路6。輸出電路6由輸出用電源電壓VDDQ驅(qū)動(dòng)，將來(lái)自內(nèi)部電路5的讀出數(shù)據(jù)信號(hào)Q0～Qn向外部輸出。
以下，就成為本發(fā)明特征的時(shí)鐘緩沖器10進(jìn)行說(shuō)明。圖2是表示圖1所示的輸入電路4所包含的時(shí)鐘緩沖器10的結(jié)構(gòu)的電路方框圖。如圖2所示，該時(shí)鐘緩沖器10包括倒相器11、″與非″門12～14與脈沖發(fā)生電路15?！迮c非″門12由內(nèi)部電源電壓VDDP驅(qū)動(dòng)，接受時(shí)鐘信號(hào)CLK與控制信號(hào)MLV，輸出信號(hào)φ12。
如圖3所示，″與非″門12包含P溝道MOS晶體管21、22與N溝道MOS晶體管23、24。P溝道MOS晶體管21、22并聯(lián)連接于內(nèi)部電源電位VDDP的導(dǎo)線和輸出節(jié)點(diǎn)N21之間，這些門分別接受信號(hào)CLK、MLV。N溝道MOS晶體管23、24串聯(lián)連接于輸出節(jié)點(diǎn)N21和接地電位GND的導(dǎo)線之間，這些門分別接受信號(hào)CLK、MLV。
如該DRAM1被用于采用1.8V系統(tǒng)接口的存儲(chǔ)系統(tǒng)，信號(hào)MLV設(shè)于L電平(0V)，如該DRAM被用于采用TTL系統(tǒng)接口的存儲(chǔ)系統(tǒng)，信號(hào)MLV設(shè)于H電平(VDDP＝2.5V)。信號(hào)MLV可以由內(nèi)部電路5按照控制信號(hào)CNT0～CNTi產(chǎn)生，可以通過(guò)檢測(cè)輸出用電源電壓VDDQ來(lái)產(chǎn)生，也可以直接從外部輸入。
如信號(hào)MLV為L(zhǎng)電平，則P溝道MOS晶體管22導(dǎo)通，同時(shí)N溝道MOS晶體管24截止，輸出信號(hào)φ12被固定于H電平(VDDP＝2.5V)。如信號(hào)MLV為H電平，則P溝道MOS晶體管22截止，同時(shí)N溝道MOS晶體管24導(dǎo)通，″與非″門12對(duì)時(shí)鐘信號(hào)CLK執(zhí)行倒相器的動(dòng)作。因此，″與非″門12的輸出信號(hào)φ12，在幅值電壓VDDP處成為與時(shí)鐘信號(hào)CLK的反相信號(hào)同相位的時(shí)鐘信號(hào)。又，如信號(hào)MLV為H電平，則相對(duì)于″與非″門12的電源電壓VDDP為2.5V，時(shí)鐘信號(hào)CLK的H電平設(shè)于2.0V以上，時(shí)鐘信號(hào)的L電平設(shè)于0.8V以下，因此″與非″門12處的通過(guò)電流受抑制而減小。MOS晶體管21～24的尺寸被設(shè)定于最佳值，以在信號(hào)MLV為H電平時(shí)，可準(zhǔn)確進(jìn)行時(shí)鐘信號(hào)CLK的電平判定，且可使通過(guò)電流減小。對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的″與非″門12的閾值電壓，例如被設(shè)定于1.25V。
倒相器11由內(nèi)部電源電壓VDDI驅(qū)動(dòng)，產(chǎn)生信號(hào)MLV的反相信號(hào)φ11。如圖4所示，倒相器11包含P溝道MOS晶體管25與N溝道MOS晶體管26。P溝道MOS晶體管25連接在內(nèi)部電源電位VDDI的導(dǎo)線和輸出節(jié)點(diǎn)N25之間，其柵極接受信號(hào)MLV。N溝道MOS晶體管26連接在輸出節(jié)點(diǎn)N25和接地電位GND的導(dǎo)線之間，其柵極接受信號(hào)MLV。如信號(hào)MLV為L(zhǎng)電平，P溝道MOS晶體管25導(dǎo)通，同時(shí)N溝道MOS晶體管25截止，信號(hào)φ11成為H電平(VDDI＝1.8V)。如信號(hào)MLV為H電平，則P溝道MOS晶體管25截止，同時(shí)N溝道MOS晶體管26導(dǎo)通，信號(hào)φ11成為L(zhǎng)電平(GND＝0V)。由于信號(hào)MLV的幅值電壓VDDP比倒相器11的電源電壓VDDI高，倒相器11上的通過(guò)電流被抑制減小。
″與非″門13由內(nèi)部電源電壓VDDI驅(qū)動(dòng)，接受時(shí)鐘信號(hào)CLK與倒相器11的輸出信號(hào)φ11，并輸出信號(hào)φ13?！迮c非″門13跟圖3所示的″與非″門12一樣，也包含P溝道MOS晶體管21、22與N溝道MOS晶體管23、24，它接受取代內(nèi)部電源電位VDDP的內(nèi)部電源電位VDDI，并接受取代信號(hào)MLV的信號(hào)φ11。
如信號(hào)φ11為H電平(信號(hào)MLV為L(zhǎng)電平時(shí))，″與非″門13對(duì)時(shí)鐘信號(hào)CLK執(zhí)行倒相器的動(dòng)作，信號(hào)φ13在幅值電壓為VDDI處成為跟時(shí)鐘信號(hào)CLK的反相信號(hào)同相位的時(shí)鐘信號(hào)。如信號(hào)φ11為L(zhǎng)電平(信號(hào)MLV為H電平時(shí))，信號(hào)φ13被固定在H電平(VDDI＝1.8V)。
如信號(hào)MLV為L(zhǎng)電平，對(duì)應(yīng)于″與非″門13的電源電壓為VDDI＝1.8V，時(shí)鐘信號(hào)CLK的H電平設(shè)于1.44V以上，L電平設(shè)于0.36V以下，因此，″與非″門13處的通過(guò)電流被抑制減小。如信號(hào)MLV為H電平，″與非″門13處無(wú)通過(guò)電流?！迮c非″門13的MOS晶體管21～24的尺寸可被設(shè)定于最佳值，以在信號(hào)MLV為L(zhǎng)電平時(shí)可準(zhǔn)確進(jìn)行時(shí)鐘信號(hào)CLK的電平判定，且使通過(guò)電流減小。對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的″與非″門13的閾值電壓，例如設(shè)定于0.9V。
″與非″門14由內(nèi)部電源電壓VDDI驅(qū)動(dòng)，接受″與非″門12、13的輸出信號(hào)φ12、φ13，并輸出信號(hào)φ14。跟如圖3所示的″與非″門12一樣，″與非″門14也包含P溝道MOS晶體管21、22與N溝道MOS晶體管23、24，它接受取代內(nèi)部電源電位VDDP的內(nèi)部電源電位VDDI，并接受取代信號(hào)MLV、CLK的信號(hào)φ12、φ13。
如信號(hào)MLV為L(zhǎng)電平(0V)，如圖5所示，″與非″門12的輸出信號(hào)φ12被固定在H電平(VDDP＝2.5V)上，″與非″門13的輸出信號(hào)φ13，在幅值電壓為VDDI＝1.8V處成為跟時(shí)鐘信號(hào)CLK的反相信號(hào)大致相同相位的時(shí)鐘信號(hào)。因此，″與非″門14對(duì)時(shí)鐘信號(hào)φ13執(zhí)行倒相器的動(dòng)作，″與非″門14的輸出信號(hào)φ14，在幅值電壓為VDDI＝1.8V處成為跟時(shí)鐘信號(hào)CLK大致同相位的時(shí)鐘信號(hào)。
如信號(hào)MLV為H電平(VDDP＝2.5V)，如圖6所示，″與非″門13的輸出信號(hào)φ13被固定于H電平(VDDI＝1.8V)，″與非″門12的輸出信號(hào)φ12，在幅值電壓為VDDP＝2.5V處成為跟時(shí)鐘信號(hào)CLK反相信號(hào)大致同相位的時(shí)鐘信號(hào)。因此，″與非″門18對(duì)時(shí)鐘信號(hào)φ12執(zhí)行倒相器的動(dòng)作，″與非″門14的輸出信號(hào)φ14，在幅值電壓為VDDI＝1.8V處成為跟時(shí)鐘信號(hào)CLK大致同相位的時(shí)鐘信號(hào)。無(wú)論信號(hào)MLV是L電平還是H電平，由于″與非″門14的輸入信號(hào)φ12、φ13的幅值電壓VDDP、VDDI為″與非″門14的驅(qū)動(dòng)電壓VDDI以上，″與非″門14上的通過(guò)電流均可被抑制而減小。
脈沖發(fā)生電路15，響應(yīng)″與非″門14的輸出時(shí)鐘信號(hào)φ14的脈沖前沿，將內(nèi)部時(shí)鐘信號(hào)ZCLKF在預(yù)定時(shí)間設(shè)于L電平。換言之，如圖7所示，脈沖發(fā)生電路15包含P溝道MOS晶體管31～34、N溝道MOS晶體管35～38和″或非″門39與延遲電路40、41。P溝道MOS晶體管31連接在內(nèi)部電源電位VDDP的導(dǎo)線和輸出節(jié)點(diǎn)N31之間，N溝道MOS晶體管35、36串聯(lián)連接在輸出節(jié)點(diǎn)N31和接地電位GND的導(dǎo)線之間。P溝道MOS晶體管32、33串聯(lián)連接在內(nèi)部電源電位VDDP的導(dǎo)線和輸出節(jié)點(diǎn)N31之間，P溝道MOS晶體管34和P溝道MOS晶體管33并聯(lián)連接，N溝道MOS晶體管37、38串聯(lián)連接在輸出節(jié)點(diǎn)N31和接地電位GND的導(dǎo)線之間。
前級(jí)的″與非″門14的輸出信號(hào)φ14，輸入N溝道MOS晶體管35與P溝道MOS晶體管33的柵極，同時(shí)輸入延遲電路41。延遲電路41，在預(yù)定時(shí)間T41使信號(hào)φ14延遲并反相，然后輸出信號(hào)φ41。信號(hào)φ41被輸入N溝道MOS晶體管36與P溝道MOS晶體管34的柵極。
″或非″門39接受在加上了外部電源電壓VDD后的預(yù)定時(shí)間被升高至H電平的加電復(fù)位信號(hào)POR，以及脈沖發(fā)生電路15的輸出信號(hào)即內(nèi)部時(shí)鐘信號(hào)ZCLKF，并輸出信號(hào)φ39。″或非″門39的輸出信號(hào)φ39，輸入P溝道MOS晶體管32與N溝道MOS晶體管38的柵極，同時(shí)還輸入延遲電路40。延遲電路40在預(yù)定時(shí)間T40使信號(hào)φ39延遲并反相，產(chǎn)生信號(hào)φ40。信號(hào)φ40輸入至P溝道MOS晶體管31與N溝道MOS晶體管37的柵極。
圖8是表示圖7所示的脈沖發(fā)生電路15的動(dòng)作的時(shí)序圖。初始狀態(tài)下，信號(hào)φ14設(shè)于L電平，MOS晶體管33、36導(dǎo)通，MOS晶體管34、35截止。如在某時(shí)刻加電復(fù)位信號(hào)POR被在預(yù)定時(shí)間升高至H電平，則″或非″門39的輸出信號(hào)φ39被降低至L電平，P溝道MOS晶體管32導(dǎo)通，同時(shí)N溝道MOS晶體管38截止，內(nèi)部時(shí)鐘信號(hào)ZCLKF被升高至H電平。并且，延遲電路40的輸出信號(hào)φ40被升高至H電平，P溝道MOS晶體管31截止，同時(shí)N溝道MOS晶體管37導(dǎo)通。
接著，如信號(hào)φ14被升高至H電平，N溝道MOS晶體管35導(dǎo)通，同時(shí)P溝道MOS晶體管33截止，內(nèi)部時(shí)鐘信號(hào)ZCLKF被降低至L電平。在信號(hào)φ14被升高至H電平后的預(yù)定時(shí)間T41之后，延遲電路41的輸出信號(hào)φ41被降低至L電平，N溝道MOS晶體管36截止，同時(shí)P溝道MOS晶體管34導(dǎo)通。
并且，如內(nèi)部時(shí)鐘信號(hào)ZCLKF被降低至L電平，″或非″門39的輸出信號(hào)φ39被升高至H電平，P溝道MOS晶體管32截止，同時(shí)N溝道MOS晶體管38導(dǎo)通。并且，信號(hào)φ39被升高至H電平后經(jīng)預(yù)定時(shí)間T40后延遲電路40的輸出信號(hào)φ40被降低至L電平，P溝道MOS晶體管31導(dǎo)通，同時(shí)N溝道MOS晶體管37截止，內(nèi)部時(shí)鐘信號(hào)ZCLKF升高至H電平。
如內(nèi)部時(shí)鐘信號(hào)ZCLKF被升高至H電平，則″或非″門39的輸出信號(hào)φ39就被降低至L電平，經(jīng)過(guò)預(yù)定時(shí)間T40后延遲電路40的輸出信號(hào)φ40被升高至H電平。以下同樣地，內(nèi)部時(shí)鐘信號(hào)ZCLKF，每當(dāng)時(shí)鐘信號(hào)CLK被升高至H電平時(shí)在預(yù)定時(shí)間被降低至L電平。DRAM1跟內(nèi)部時(shí)鐘信號(hào)ZCLKF同步地動(dòng)作。
本實(shí)施例1中，分別設(shè)置用于TTL系統(tǒng)接口時(shí)判定時(shí)鐘信號(hào)CLK的電平的″與非″門12和用于1.8V系統(tǒng)接口時(shí)判定時(shí)鐘信號(hào)CLK的電平的″與非″門13，因此，可以容易地將″與非″門12、13各自的MOS晶體管21～24的尺寸設(shè)定于最佳值。因此，能準(zhǔn)確判定輸入時(shí)鐘信號(hào)CLK電平，且可抑制″與非″門12、13處的通過(guò)電流使之減小。
并且，用內(nèi)部電源電壓VDDI驅(qū)動(dòng)的″與非″門14，選擇″與非″門12、13的輸出信號(hào)φ12、φ13中的任一個(gè)信號(hào)。因此，由于輸入信號(hào)φ12、φ13的幅值電壓VDDP、VDDI為″與非″門14的電源電壓VDDI以上，可以減小″與非″門14中的通過(guò)電流。
再有，本實(shí)施例1中設(shè)有VDDI發(fā)生電路3，但也可以消除VDDI發(fā)生電路3，用VDDQ取代VDDI。這時(shí)，可以實(shí)現(xiàn)結(jié)構(gòu)的簡(jiǎn)化并縮小布局面積。
圖9是表示本實(shí)施例1的變更例的電路方框圖。如圖9所示，該DRAM跟圖1的DRAM1的不同點(diǎn)在于，VDDI發(fā)生電路3被VDDI發(fā)生電路42置換，并增加了P溝道MOS晶體管43。VDDI發(fā)生電路42，在信號(hào)EN設(shè)于激活電平H電平時(shí)被激活，該電路降低內(nèi)部電源電位VDDP，并產(chǎn)生內(nèi)部電源電位VDDI。P溝道MOS晶體管43連接在內(nèi)部電源電位VDDP的導(dǎo)線L1內(nèi)部電源電位VDDI的導(dǎo)線L2之間，其柵極接受信號(hào)EN。信號(hào)EN是在用于TTL系統(tǒng)接口時(shí)設(shè)于L電平、在設(shè)于1.8V系統(tǒng)接口時(shí)設(shè)有H電平的信號(hào)。
如信號(hào)EN為激活電平的H電平，VDDI發(fā)生電路42被激活，同時(shí)P溝道MOS晶體管43截止，VDDP發(fā)生電路2與VDDI發(fā)生電路42分別輸出內(nèi)部電源電位VDDP、VDDI。如信號(hào)EN為非激活電平的L電平，VDDI發(fā)生電路42被去激活，同時(shí)P溝道MOS晶體管43導(dǎo)通，在內(nèi)部電源電位VDDP被加于導(dǎo)線L1的同時(shí)，也經(jīng)由P溝道MOS晶體管43加于導(dǎo)線L2。這時(shí)，成為VDDP＝VDDI＝2.5V，圖2所示的倒相器11與″與非″門13、14的響應(yīng)速度加快，對(duì)內(nèi)部時(shí)鐘信號(hào)ZCLKF的外部CLK的延遲時(shí)間縮短，DRAM的存取速度被加速。[實(shí)施例2]圖10是表示依據(jù)本發(fā)明實(shí)施例2的DRAM的輸入緩沖器50的結(jié)構(gòu)的電路方框圖。該輸入緩沖器50為圖1所示的輸入電路4所包含，它分別對(duì)應(yīng)于控制信號(hào)CNT0～CNTi、地址信號(hào)A0～Am與數(shù)據(jù)信號(hào)D0～Dn設(shè)置。圖10中示出了地址信號(hào)A0用的輸入緩沖器50。如圖10所示，該輸入緩沖器50包括倒相器51、52，″或非″門53、54，電平變換電路55，″與非″門56，TTL用延遲電路57，1.8V用延遲電路58與開(kāi)關(guān)59。其中，″或非″門54由內(nèi)部電源電壓VDDI驅(qū)動(dòng)，電平變換電路55由內(nèi)部電源電壓VDDI、VDDP驅(qū)動(dòng)，其他的電路51～53、56～59由內(nèi)部電源電壓VDDP驅(qū)動(dòng)。
地址信號(hào)A0被輸入″或非″門53、54中的一個(gè)輸入節(jié)點(diǎn)。信號(hào)MLV經(jīng)由倒相器51輸入″或非″門53中的另一個(gè)輸入節(jié)點(diǎn)輸入，同時(shí)輸入″或非″門54的另一輸入節(jié)點(diǎn)。
如圖11所示，″或非″門53包括P溝道MOS晶體管61、62與N溝道MOS晶體管63、64。P溝道MOS晶體管61、62連接在內(nèi)部電源電位VDDP的導(dǎo)線和輸出節(jié)點(diǎn)N62之間，上述各門分別接受信號(hào)51、A0。N溝道MOS晶體管63、64并聯(lián)連接在輸出節(jié)點(diǎn)N62和接地電位GND的導(dǎo)線之間，上述各門分別接受信號(hào)A0、φ51。
如信號(hào)φ51為H電平(信號(hào)MLV為L(zhǎng)電平時(shí))，P溝道MOS晶體管61截止，同時(shí)N溝道MOS晶體管64導(dǎo)通，″與非″門53的輸出信號(hào)φ53被固定于L電平(0V)。如信號(hào)φ51為L(zhǎng)電平(信號(hào)MLV為H電平時(shí))，P溝道MOS晶體管61導(dǎo)通，同時(shí)N溝道MOS晶體管64截止，″或非″門53作為地址信號(hào)A0的倒相器動(dòng)作。因此，″或非″門53的輸出信號(hào)φ53，在幅值電壓為VDDP處成為具有和地址信號(hào)A0的反相信號(hào)同相位的信號(hào)。
如信號(hào)MLV為H電平，對(duì)應(yīng)于″或非″門53的電源電壓VDDP為2.5V，地址信號(hào)A0的H電平設(shè)于2.0V以上，L電平設(shè)于0.8V以下，因此，″或非″門53上的通過(guò)電流受抑制而減小。如信號(hào)MLV為L(zhǎng)電平，″或非″門53處無(wú)通過(guò)電流?！寤蚍恰彘T53的MOS晶體管61～64的尺寸被設(shè)于最佳值，以使信號(hào)MLV為H電平時(shí)可準(zhǔn)確地進(jìn)行址信號(hào)A0的電平判定，且可使通過(guò)電流變小。地址信號(hào)A0的″或非″門53的閾值電壓，例如設(shè)定于1.25V。信號(hào)φ53經(jīng)由倒相器52被輸入″與非″門56的一個(gè)輸入節(jié)點(diǎn)。
跟圖11所示的″或非″門53一樣，″或非″門54包括P溝道MOS晶體管61、62與N溝道MOS晶體管63、64，它接受取代信號(hào)φ51的信號(hào)MLV，并接受取代內(nèi)部電源電位VDDP的內(nèi)部電源電位VDDI。如信號(hào)MLV為L(zhǎng)電平，″或非″門54對(duì)地址信號(hào)A0執(zhí)行倒相器的動(dòng)作。因此，″或非″門54的輸出信號(hào)φ54，在幅值電壓為VDDI處成為和地址信號(hào)A0的反相信號(hào)同相位的信號(hào)。如信號(hào)MLV為H電平，″或非″門54的輸出信號(hào)φ54被固定于L電平。
如信號(hào)MLV為L(zhǎng)電平，對(duì)應(yīng)于″或非″門54的電源電壓VDDI為1.8V，地址信號(hào)A0的H電平被設(shè)為1,44V以上，L電平被設(shè)為0.36V以下，因此″或非″門54上的通過(guò)電流受抑制而變小。如信號(hào)MLV為H電平，″或非″門54上無(wú)通過(guò)電流?！寤蚍恰彘T54的MOS晶體管61～64的尺寸被設(shè)定在最佳值上，以使信號(hào)MLV為L(zhǎng)電平時(shí)可準(zhǔn)確進(jìn)行地址信號(hào)A0的電平判定，且可使通過(guò)電流減小。地址信號(hào)A0的″或非″門54的閾值電壓，例如設(shè)定于0.9V。信號(hào)φ54被供給電平變換電路55。
電平變換電路55將信號(hào)φ54的幅值電壓從VDDI變換到VDDP，同時(shí)使信號(hào)φ54反相。也就是，如圖12所示，電平變換電路55包括P溝道MOS晶體管65、66，N溝道MOS晶體管67、68，以及倒相器69。P溝道MOS晶體管65、66分別連接在內(nèi)部電源電位VDDP的導(dǎo)線和節(jié)點(diǎn)N65，N66之間，其各柵極分別與節(jié)點(diǎn)N66、N65連接。N溝道MOS晶體管67、68，分別連接在節(jié)點(diǎn)N65、N66和接地電位GND的導(dǎo)線之間。前級(jí)的″或非″門54的輸出信號(hào)φ54，直接輸入N溝道MOS晶體管67的柵極，并經(jīng)由倒相器69輸入至N溝道MOS晶體管68的柵極。倒相器69由內(nèi)部電源電壓VDDI驅(qū)動(dòng)。節(jié)點(diǎn)N65處出現(xiàn)的信號(hào)成為該電平變換電路55的輸出信號(hào)φ55。
如信號(hào)φ54為H電平(VDDI＝1.8V)，N溝道MOS晶體管67與P溝道MOS晶體管66導(dǎo)通，同時(shí)N溝道MOS晶體管68與P溝道MOS晶體管65截止，信號(hào)φ55成為L(zhǎng)電平(GND＝0V)。如信號(hào)φ54為L(zhǎng)電平(GND＝0V)，N溝道MOS晶體管67與P溝道MOS晶體管66截止，同時(shí)N溝道MOS晶體管68與P溝道MOS晶體管65導(dǎo)通，信號(hào)φ55成為H電平(VDDP＝2.5V)。信號(hào)φ55被輸入″與非″門56的另一輸入節(jié)點(diǎn)。
倒相器52的輸出信號(hào)φ52的幅值電壓與電平變換電路55的輸出信號(hào)φ55的幅值電壓同時(shí)變成和″與非″門56的電源電壓VDDP相同的電位，因此，″與非″門56處的通過(guò)電流受抑制而變小。″與非″門56的輸出信號(hào)φ56被供給TTL用延遲電路57與1.8V用延遲電路58。
TTL用延遲電路57使信號(hào)φ56以預(yù)定時(shí)間T57延遲，并將它供給開(kāi)關(guān)59的一個(gè)切換端子59a。1.8V用延遲電路58使信號(hào)φ56以預(yù)定時(shí)間T58(T58＜T57)延遲，并將它供給開(kāi)關(guān)59的另一切換端子59b。使TTL用延遲電路57的延遲時(shí)間T57比1.8V用延遲電路58的延遲時(shí)間T58長(zhǎng)，是為了補(bǔ)償電平變換電路55的延遲時(shí)間T55和倒相器52的延遲時(shí)間T52之間的差T55-T52。因此，延遲電路57、58的延遲時(shí)間T57、T58被設(shè)定得使算式T55+T58＝T52+T57成立。
開(kāi)關(guān)59由信號(hào)MLV控制。如信號(hào)MLV為L(zhǎng)電平，開(kāi)關(guān)59的端子59b、59c之間導(dǎo)通，1.8V用延遲電路58的輸出信號(hào)成為內(nèi)部地址信號(hào)A0′。如信號(hào)MLV為H電平，開(kāi)關(guān)59的端子59a、59c之間導(dǎo)通，TTL用延遲電路57的輸出信號(hào)成為內(nèi)部地址信號(hào)A0′。
接著，就該輸入緩沖器50的動(dòng)作進(jìn)行說(shuō)明。如DRAM用于采用1.8V系統(tǒng)接口的存儲(chǔ)系統(tǒng)，信號(hào)MLV設(shè)為L(zhǎng)電平(0V)。這時(shí)，如圖13所示，倒相器52的輸出信號(hào)φ52固定于H電平(VDDP＝2.5V)，″與非″門56對(duì)電平變換電路55的輸出信號(hào)φ55執(zhí)行倒相器的動(dòng)作。又，″或非″門54對(duì)信號(hào)A0執(zhí)行倒相器的動(dòng)作，使開(kāi)關(guān)59的端子59b、59c之間導(dǎo)通。因此，通過(guò)″或非″門54、電平變換電路55、″與非″門56、1.8V用延遲電路58以及開(kāi)關(guān)59，地址信號(hào)A0被延遲并反相而成為內(nèi)部地址信號(hào)A0′。
如DRAM用于采用TTL系統(tǒng)接口的存儲(chǔ)系統(tǒng)，信號(hào)MLV設(shè)為H電平(VDDP＝2.5V)。這時(shí)，如圖14所示，″或非″門54的輸出信號(hào)φ54被固定于L電平(0V)，電平變換電路55的輸出信號(hào)φ55被固定于H電平(VDDP＝2.5V)?！寤蚍恰彘T53對(duì)地址信號(hào)A0執(zhí)行倒相器的動(dòng)作，″與非″門56對(duì)倒相器52的輸出信號(hào)φ52執(zhí)行倒相器的動(dòng)作，開(kāi)關(guān)59的端子59a、59c之間導(dǎo)通。因此，通過(guò)″或非″門53、倒相器52、″與非″門56、TTL用延遲電路57與開(kāi)關(guān)59，地址信號(hào)A0被延遲并反相而成為內(nèi)部地址信號(hào)AQ′。
本實(shí)施例2中，由于在TTL系統(tǒng)接口時(shí)和1.8V系統(tǒng)接口時(shí)分別設(shè)置判定輸入信號(hào)(例如A0)的電平的″或非″門53和判定輸入信號(hào)A0的電平的″或非″門54，因此可容易地分別在″或非″門53、54中將MOS晶體管61～64的尺寸設(shè)定于最佳值。因此，可以準(zhǔn)確地判定輸入信號(hào)A0的電平，且可抑制″或非″門53、54中的通過(guò)電流使之減小。
并且，通過(guò)電平變換電路55將″或非″門54的輸出信號(hào)φ54的幅值電壓從VDDI變換VDDP，通過(guò)由內(nèi)部電源電壓VDDP驅(qū)動(dòng)的″與非″門56，選擇倒相器52的輸出信號(hào)φ52和電平變換電路55的輸出信號(hào)φ55中的任何一個(gè)信號(hào)，因此，能夠?qū)ⅰ迮c非″門56上的通過(guò)電流抑制小。
并且，如用于TTL系統(tǒng)接口，TTL用延遲電路57使″與非″門56的輸出信號(hào)φ56延遲，產(chǎn)生內(nèi)部地址信號(hào)A0′；如用于1.8V系統(tǒng)接口，1.8V用延遲電路58使″與非″門56的輸出信號(hào)φ56延遲，產(chǎn)生內(nèi)部地址信號(hào)A0′；由此，補(bǔ)償了電平變換電路55的延遲時(shí)間T55和倒相器52的延遲時(shí)間T52之間的差T55-T52。因此，可以將從輸入外部地址信號(hào)A0到輸出內(nèi)部地址信號(hào)A0′的時(shí)間保持一定，而跟用于TTL系統(tǒng)接口還是用于1.8V系統(tǒng)接口無(wú)關(guān)。[實(shí)施例3]圖15是表示依據(jù)本發(fā)明實(shí)施例3的DRAM的輸入保護(hù)電路71的結(jié)構(gòu)的電路方框圖。輸入保護(hù)電路71對(duì)應(yīng)于各外部引線70設(shè)置，對(duì)輸入緩沖器50等的內(nèi)部電路提供保護(hù)，使之不受加到外部引線70上的浪涌電壓的影響。圖15表示了對(duì)應(yīng)于地址信號(hào)A0輸入用的外部引線70設(shè)置的輸入保護(hù)電路71。
如圖15所示，輸入保護(hù)電路71包含二極管72、73與電阻元件74。二極管73、72串聯(lián)連接在接地電位GND的導(dǎo)線和輸出用電源電位VDDQ的導(dǎo)線之間。二極管73、72間的節(jié)點(diǎn)N72跟外部引線70連接，同時(shí)經(jīng)由電阻元件74跟輸入緩沖器50的輸入節(jié)點(diǎn)50a連接。
如二極管72、73的閾值電壓設(shè)于0.6V，則當(dāng)節(jié)點(diǎn)N72的電位高于VDDQ+0.6V時(shí)二極管72導(dǎo)通，節(jié)點(diǎn)72的電位低于GND-0.6V時(shí)二極管73導(dǎo)通。
TTL系統(tǒng)接口中，VDDQ＝3.3V、VIHmin＝2V、VILmax＝0.8V，1.8V系統(tǒng)接口中，VDDQ＝1.8V、VIHmin＝1.44V、VILmax＝0.36V；因此，只要將通常的信號(hào)A0加到外部引線70上，二極管72、73就不會(huì)導(dǎo)通，信號(hào)A0經(jīng)由電阻元件74加到輸入緩沖器50。
如浪涌電壓加到外部引線70上，則節(jié)點(diǎn)N72的電位高于VDDQ+0.6V時(shí)二極管72導(dǎo)通，節(jié)點(diǎn)N72的電位低于-0.6V時(shí)二極管73導(dǎo)通，并且還通過(guò)電阻元件74來(lái)阻止浪涌電壓。因此，節(jié)點(diǎn)N72的電位被限制在-0.6.V～VDDQ+0.6V的范圍，從而防止輸入緩沖器50因浪涌電壓而受損壞。
并且，由于二極管72的陰極連接于輸入用電源電位VDDQ的導(dǎo)線，即使系統(tǒng)待機(jī)時(shí)電源電壓VDD設(shè)于0V時(shí)外部引線70被加上H電平，二極管72中也無(wú)漏電流，從而不會(huì)發(fā)生因漏電流給系統(tǒng)帶來(lái)不良影響。
圖16是表示圖15所示的輸入保護(hù)電路71的實(shí)際結(jié)構(gòu)的斷面圖。如圖16所示，P型硅襯底80的表面上有N型阱81、P型阱82與N型阱83形成。在N型阱81的表面形成N+型擴(kuò)散層84與P+型擴(kuò)散層85。N+型擴(kuò)散層84與輸出用電源電位VDDQ的導(dǎo)線連接，P+型擴(kuò)散層85與外部引線70連接。P+型擴(kuò)散層85，N型阱81與N+型擴(kuò)散層84構(gòu)成二極管72。
在P型阱82的表面形成P+型擴(kuò)散層86、N+型擴(kuò)散層87、88，在N+型擴(kuò)散層87、88之間，在P型阱82的表面隔著柵氧化膜89形成柵電極90。P+型擴(kuò)散層86、N+型擴(kuò)散層87與柵電極90一起跟接地電位GND的導(dǎo)線連接，N+型擴(kuò)散層88與外部引線70連接。N+型擴(kuò)散層87、88，柵氧化膜89與柵電極90構(gòu)成N溝道MOS晶體管，由該N溝道MOS晶體管進(jìn)一步構(gòu)成二極管73。
在N型阱83的表面形成P+型擴(kuò)散層91與N+型擴(kuò)散層92。P+型擴(kuò)散層91的一端部與外部引線70連接，其另一端部與輸入緩沖器50連接。P+型擴(kuò)散層91構(gòu)成電阻元件74。N+型擴(kuò)散層92與輸出用電源電位VDDQ的導(dǎo)線連接。N+型擴(kuò)散層84、92被加上輸出用電源電位VDDQ，使N型阱81、83內(nèi)的PN結(jié)保持反向偏置狀態(tài)。因此，只要外部引線70上不加有浪涌電壓，就不會(huì)發(fā)生從外部引線70經(jīng)由N型阱81、83內(nèi)的PN結(jié)到輸出用電源電位VDDQ的導(dǎo)線的漏電流。
圖17是表示實(shí)施例3的變更例的斷面圖。如圖17所示，該輸入保護(hù)電路71′與圖16的輸入保護(hù)電路71的不同點(diǎn)在于去掉了N型阱83，在P型阱82的表面形成N+型擴(kuò)散層93與P+型擴(kuò)散層94。N+型擴(kuò)散層93的一端部與外部引線70連接，其另一端部與輸入緩沖器50連接。N+型擴(kuò)散層93構(gòu)成電阻元件74。P+型擴(kuò)散層94與接地電位GND的導(dǎo)線連接。本變更例中，由于P+型擴(kuò)散層93和P型阱82總是被設(shè)于反向偏置狀態(tài)，電阻元件74中無(wú)漏電流通過(guò)。[實(shí)施例4]圖18是表示依據(jù)本發(fā)明實(shí)施例4的DRAM的輸出緩沖器100的結(jié)構(gòu)的電路圖。輸出緩沖器100包括在圖1所示的輸出電路6中，對(duì)應(yīng)于各數(shù)據(jù)信號(hào)Q0～Qn設(shè)置。如圖18所示，輸出緩沖器100中設(shè)有P溝道MOS晶體管101～117，N溝道MOS晶體管118、119，″或″門120，″與非″門121～123，″或非″門124，以及倒相器125～129。N溝道MOS晶體管101～103構(gòu)成充電泵(charge-pump)電路130，P溝道MOS晶體管113～115構(gòu)成充電泵電路131。
P溝道MOS晶體管117連接在輸出用電源電位VDDQ的導(dǎo)線和輸出節(jié)點(diǎn)N117之間，其柵極接受信號(hào)ZOH。N溝道MOS晶體管119連接在輸出節(jié)點(diǎn)N117和接地電位GND的導(dǎo)線之間，其柵極接受信號(hào)OL。P溝道MOS晶體管116連接在輸出用電源電位VDDQ的導(dǎo)線和P溝道MOS晶體管117的柵極之間，其柵極接受信號(hào)RDH。N溝道MOS晶體管118連接在P溝道MOS晶體管117的柵極和節(jié)點(diǎn)N108之間，其柵極接受信號(hào)RDH。MOS晶體管116、118之間的節(jié)點(diǎn)處出現(xiàn)的信號(hào)成為信號(hào)ZOH。
如用于TTL系統(tǒng)接口的場(chǎng)合(MLV＝VDDP、VDDQ＝3.3V)，節(jié)點(diǎn)N108設(shè)為接地電位GND。將節(jié)點(diǎn)N108的電位設(shè)于接地電位GND的方法在后面詳述。如信號(hào)RDH、OL分別為H電平與L電平，MOS晶體管117、118導(dǎo)通，同時(shí)MOS晶體管116、119截止，讀出數(shù)據(jù)信號(hào)Q設(shè)于H電平。如信號(hào)RDH、OL分別為L(zhǎng)電平與H電平，MOS晶體管116、119導(dǎo)通，同時(shí)MOS晶體管117、118截止，讀出數(shù)據(jù)信號(hào)Q設(shè)于L電平。
如用于1.8V系統(tǒng)接口(MLV＝0V，VDDQ＝1.8V)，節(jié)點(diǎn)N108設(shè)于負(fù)電位VBB。將節(jié)點(diǎn)N108的電位設(shè)于負(fù)電位VBB的方法在后面詳述。在用于1.8V系統(tǒng)接口時(shí)將節(jié)點(diǎn)N108設(shè)于負(fù)電位VBB的理由如下在1.8V系統(tǒng)接口中VDDQ設(shè)于1.8V，因此將節(jié)點(diǎn)N108設(shè)于接地電位GND，P溝道MOS晶體管117的電流驅(qū)動(dòng)力會(huì)變得不足。按照使VDDQ＝3.3V、ZOH＝GND時(shí)的P溝道MOS晶體管117的電流驅(qū)動(dòng)力跟VDDQ＝1.8V、ZOH＝VBB時(shí)的P溝道MOS晶體管117的電流驅(qū)動(dòng)力一致的要求，設(shè)定P溝道MOS晶體管117的尺寸與負(fù)電位VBB的電平。
接著，就有選擇地將節(jié)點(diǎn)N108的電位設(shè)定于接地電位GND與負(fù)電位VBB中任一電位的方法進(jìn)行說(shuō)明。如圖18所示，″或″門120接受信號(hào)MLV、SLOW，并輸出信號(hào)MLV′。信號(hào)SLOW是在以較低的速率輸出數(shù)據(jù)信號(hào)Q的低通過(guò)速率時(shí)設(shè)于H電平的信號(hào)?！寤蚍恰彘T124接受信號(hào)MVL′、ZRDH，其輸出信號(hào)經(jīng)由倒相器125～127連接到P溝道MOS晶體管110的源極與漏極。P溝道MOS晶體管110的柵極與節(jié)點(diǎn)N108連接。P溝道MOS晶體管110構(gòu)成電容器C3。信號(hào)ZRDH是信號(hào)RDH的互補(bǔ)信號(hào)。
P溝道MOS晶體管111連接在接地電位GND的導(dǎo)線和節(jié)點(diǎn)N108之間，其柵極與節(jié)點(diǎn)N108連接。P溝道MOS晶體管112連接在節(jié)點(diǎn)N108和接地電位GND的導(dǎo)線之間，其柵極與接地電位GND的導(dǎo)線連接。P溝道MOS晶體管111、112各自構(gòu)成二極管。如節(jié)點(diǎn)N108的電位高于Vth(這里，Vth為P溝道MOS晶體管的閾值電壓)，則P溝道MOS晶體管112導(dǎo)通。如節(jié)點(diǎn)N108的電位低于-Vth，則P溝道MOS晶體管111導(dǎo)通。如此，節(jié)點(diǎn)N108的電位被限制在-Vth～Vth的范圍內(nèi)。
P溝道MOS晶體管109連接在接地電位GND的導(dǎo)線和節(jié)點(diǎn)N108之間?！迮c非″門122接受倒相器125的輸出信號(hào)φ125與信號(hào)DPRE，其輸出信號(hào)φ122輸入到P溝道MOS晶體管104的源極與漏極。P溝道MOS晶體管104的柵極與P溝道MOS晶體管109的柵極(節(jié)點(diǎn)N102)連接。P溝道MOS晶體管104構(gòu)成電容器C2。信號(hào)DPRE是響應(yīng)讀出指令READ(輸出命令信號(hào))從L電平上升至H電平的信號(hào)。
P溝道MOS晶體管105～107串聯(lián)連接在接地電位GND的導(dǎo)線和節(jié)點(diǎn)N102之間。P溝道MOS晶體管105～107的柵極分別與P溝道MOS晶體管105～107的漏極連接。P溝道MOS晶體管108連接在節(jié)點(diǎn)N102和接地電位GND的導(dǎo)線之間，其柵極與接地電位GND的導(dǎo)線連接。P溝道MOS晶體管105～108各自構(gòu)成二極管。如節(jié)點(diǎn)N102的電位高于Vth，則P溝道MOS晶體管108導(dǎo)通。如節(jié)點(diǎn)N102的電位低于-3Vth，則P溝道MOS晶體管105～107導(dǎo)通。由此，節(jié)點(diǎn)N102的電位被限制在-3Vth～Vth的范圍內(nèi)。
如信號(hào)MLV或SLOW為H電平，則信號(hào)″或″門120的輸出信號(hào)MLV′成為H電平。這時(shí)，倒相器125的輸出信號(hào)φ125被固定于H電平，″與非″門122對(duì)信號(hào)DPRE執(zhí)行倒相器的動(dòng)作。在信號(hào)DPRE為L(zhǎng)電平的期間，″與非″門122的輸出信號(hào)φ122被設(shè)于H電平(VDDP)，電容器C2被充電至VDDP-Vth。如信號(hào)DPRE從L電平上升至H電平，則信號(hào)φ122從H電平降低至L電平，經(jīng)電容耦合節(jié)點(diǎn)N102的電位下降至2Vth-VDDP，P溝道MOS晶體管109導(dǎo)通，節(jié)點(diǎn)N108被設(shè)于接地電位GND。
如信號(hào)MLV、SLOW同為L(zhǎng)電平，則″或″門120的輸出信號(hào)MLV′設(shè)于L電平。在信號(hào)ZRDH為H電平的期間，如上述在信號(hào)DPRE為L(zhǎng)電平期間電容器C2被充電至VDDP-Vth，如信號(hào)DPRE上升至H電平，則P溝道MOS晶體管109導(dǎo)通，節(jié)點(diǎn)N108被設(shè)于接地電位GND。信號(hào)ZRDH、DPRE同為H電平的期間，″與非″門122的輸出信號(hào)φ122被設(shè)于L電平(0V)，電容器104被充電至-Vth，同時(shí)倒相器127的輸出信號(hào)φ127被設(shè)于H電平(VDDP)，電容器C3被充電至VDDP-Vth。接著，如信號(hào)ZRDH被降低至L電平，則″與非″門122的輸出信號(hào)φ122被升高至H電平(VDDP)，節(jié)點(diǎn)N102的電位被升高至3Vth(＜VDDP+Vth)，P溝道MOS晶體管109截止，倒相器127的輸出信號(hào)φ127被降低至L電平，節(jié)點(diǎn)N108被設(shè)于-Vth(＞Vth-VDDP)。
充電泵電路130，在信號(hào)MLV′為H電平的期間，從節(jié)點(diǎn)N102排出正電荷將節(jié)點(diǎn)N102的電位保持于-3Vth。也就是，″與非″門121接受信號(hào)MLV′、SUSCLK，其輸出信號(hào)φ121加到P溝道MOS晶體管101的源極與漏極。P溝道MOS晶體管101的柵極(節(jié)點(diǎn)N101)，經(jīng)由P溝道MOS晶體管102連接到節(jié)點(diǎn)N102，同時(shí)經(jīng)由P溝道MOS晶體管103連接到接地電位GND的導(dǎo)線。P溝道MOS晶體管102的柵極與節(jié)點(diǎn)N101連接，P溝道MOS晶體管103的柵極與接地電位GND的導(dǎo)線連接。P溝道MOS晶體管101構(gòu)成電容器C1，P溝道MOS晶體管102、103各自構(gòu)成二極管。
如信號(hào)MLV′為H電平，則″與非″門121對(duì)時(shí)鐘信號(hào)SUSCLK執(zhí)行倒相器的動(dòng)作。″與非″門121的輸出信號(hào)φ121從H電平降低至L電平，正電荷從節(jié)點(diǎn)N102經(jīng)由P溝道MOS晶體管102流入節(jié)點(diǎn)N101。如信號(hào)φ121從L電平升高至H電平，則正電荷從節(jié)點(diǎn)N101經(jīng)由P溝道MOS晶體管103流入接地電位GND的導(dǎo)線。因此，每當(dāng)信號(hào)φ121從H電平降低至L電平，節(jié)點(diǎn)N102的電位降低。如信號(hào)MLV′為L(zhǎng)電平，則″與非″門121的輸出信號(hào)φ121被固定于H電平，充電泵電路130不動(dòng)作。
在信號(hào)MLV′、ZRDH為L(zhǎng)電平的期間，充電泵電路131從節(jié)點(diǎn)N108排出正電荷將節(jié)點(diǎn)N108的電位保持于-Vth。也就是，″與非″門123接受時(shí)鐘信號(hào)SUSCLK與倒相器126的輸出信號(hào)φ126，其輸出信號(hào)經(jīng)由倒相器128、129連接到P溝道MOS晶體管113的源極與漏極。P溝道MOS晶體管113的柵極(節(jié)點(diǎn)N113)，經(jīng)由P溝道MOS晶體管114連接到節(jié)點(diǎn)N108，同時(shí)經(jīng)由P溝道MOS晶體管115連接到接地電位GND的導(dǎo)線。P溝道MOS晶體管114的柵極與節(jié)點(diǎn)N113連接，P溝道MOS晶體管115的柵極與接地電位GND的導(dǎo)線連接。P溝道MOS晶體管113構(gòu)成電容器C4，P溝道MOS晶體管114、115各自構(gòu)成二極管。
如信號(hào)MLV′、ZRDH為L(zhǎng)電平，則倒相器126的輸出信號(hào)φ126被固定于H電平，″與非″門123對(duì)信號(hào)SUSCLK執(zhí)行倒相器的動(dòng)作。如倒相器129的輸出信號(hào)φ129從H電平降低至L電平，則正電荷從節(jié)點(diǎn)N108經(jīng)由P溝道MOS晶體管114流入節(jié)點(diǎn)N113。如信號(hào)φ129從L電平升高至H電平，則正電荷從節(jié)點(diǎn)N113經(jīng)由P溝道MOS晶體管115流入接地電位GND的導(dǎo)線。因此，每當(dāng)信號(hào)φ129從H電平降低至L電平，節(jié)點(diǎn)N108的電位降低。如信號(hào)MLV′為H電平，則信號(hào)φ129被固定于H電平，充電泵電路131不動(dòng)作。
接著，就輸出緩沖器100的動(dòng)作進(jìn)行說(shuō)明。如用于TTL系統(tǒng)接口(MLV＝VDDP)，則″或″門120的輸出信號(hào)MLV′成為H電平，倒相器125、127的輸出信號(hào)φ125、φ127被固定于H電平，同時(shí)倒相器126的輸出信號(hào)φ126被固定于L電平。因此，電容器C3、C4不被驅(qū)動(dòng)，充電泵電路131不動(dòng)作。
如圖19所示，在某時(shí)刻t0與時(shí)鐘信號(hào)CLK同步地輸入讀出指令READ時(shí)，信號(hào)DPRE從L電平升高至H電平，″與非″門122的輸出信號(hào)φ122從H電平降低至L電平，節(jié)點(diǎn)N102的電位下降至-3Vth。節(jié)點(diǎn)N102的電位通過(guò)漏電流而緩慢上升。輸入讀出指令READ后經(jīng)過(guò)預(yù)定時(shí)間之后，產(chǎn)生時(shí)鐘信號(hào)SUSCLK。時(shí)鐘信號(hào)SUSCLK經(jīng)″與非″門121反相而成為信號(hào)φ121。如信號(hào)φ121從H電平降低至L電平，節(jié)點(diǎn)N101的電位降低，節(jié)點(diǎn)N102的電位降至-3Vth。由此，P溝道MOS晶體管109保持導(dǎo)通狀態(tài)，節(jié)點(diǎn)N108被保持于接地電位GND。
如信號(hào)SLOW為H電平，則與信號(hào)MLV的電平無(wú)關(guān)地信號(hào)MLV′成為H電平，節(jié)點(diǎn)N108被保持于接地電位GND。因此，如為1.8V系統(tǒng)接口，數(shù)據(jù)信號(hào)Q的輸出速度變慢，從而實(shí)現(xiàn)低通過(guò)速率方式。
如用于1.8V系統(tǒng)接口(MLV＝0V)，則″或″門120的輸出信號(hào)MLV′成為L(zhǎng)電平，″與非″門121的輸出信號(hào)φ121被固定于H電平，充電泵電路130不動(dòng)作。
如圖20所示，在某時(shí)刻t0與時(shí)鐘信號(hào)CLK同步地輸入讀出指令READ時(shí)，信號(hào)DPRE從L電平升高至H電平，″與非″門122的輸出信號(hào)φ122從H電平升高至L電平，節(jié)點(diǎn)N102的電壓降至-3Vth。由此，P溝道MOS晶體管109導(dǎo)通，節(jié)點(diǎn)N108被設(shè)于接地電位GND。
接著，在時(shí)刻t1內(nèi)部數(shù)據(jù)信號(hào)ZRDH從H電平降低至L電平，倒相器125、127的輸出信號(hào)φ125、φ127被從H電平降低至L電平，同時(shí)倒相器126的輸出信號(hào)φ126被從L電平升高至H電平。由此，節(jié)點(diǎn)N102的電位升壓至Vth，P溝道MOS晶體管109截止，同時(shí)節(jié)點(diǎn)N108降壓至-Vth。并且，″與非″門123對(duì)時(shí)鐘信號(hào)SUSCLK執(zhí)行倒相器的動(dòng)作。在經(jīng)過(guò)輸入讀出指令READ后的預(yù)定時(shí)間之后，產(chǎn)生時(shí)鐘信號(hào)SUSCLK。時(shí)鐘信號(hào)SUSCLK，經(jīng)″與非″門123與倒相器128、129反相而變成信號(hào)φ129。每當(dāng)信號(hào)φ129從H電平降低至L電平，節(jié)點(diǎn)N113的電位降低，節(jié)點(diǎn)N108的電位保持于-Vth。
本實(shí)施例4中，如用于TTL系統(tǒng)接口時(shí)，在P溝道MOS晶體管117的柵極處加上接地電位GND，使P溝道MOS晶體管117導(dǎo)通；如用于1.8V系統(tǒng)接口時(shí)，P溝道MOS晶體管117的柵極處加上負(fù)電位VBB，使P溝道MOS晶體管117導(dǎo)通。因此，通過(guò)適當(dāng)設(shè)定P溝道MOS晶體管117的尺寸與負(fù)電位VBB，可以分別在TTL系統(tǒng)接口與1.8V系統(tǒng)接口中，將P溝道MOS晶體管117的電流驅(qū)動(dòng)力設(shè)定于最佳值。[實(shí)施例5]圖21是表示依據(jù)本發(fā)明實(shí)施例5的DRAM的輸出緩沖器的主要部分的電路圖。參照?qǐng)D21，該輸出緩沖器跟圖18所示的輸出緩沖器的不同點(diǎn)在于，充電泵電路130、131中至少有一個(gè)充電泵電路被用充電泵電路132置換。圖21示出了充電泵電路130由充電泵電路132置換后的情況。
在充電泵電路130中增加了P溝道MOS晶體管133～136與倒相器137，就成為充電泵電路132。前級(jí)的″與非″門121的輸出信號(hào)φ121，經(jīng)由倒相器137輸入至P溝道MOS晶體管101的源極與漏極，同時(shí)輸入至P溝道MOS晶體管133的源極與漏極。P溝道MOS晶體管133的柵極(節(jié)點(diǎn)N133)與P溝道MOS晶體管103的柵極連接。P溝道MOS晶體管133構(gòu)成電容器C5。
P溝道MOS晶體管134、135串聯(lián)連接在接地電位GND的導(dǎo)線和節(jié)點(diǎn)N133之間，P溝道MOS晶體管136連接在節(jié)點(diǎn)N133和接地電位GND的導(dǎo)線之間。P溝道MOS晶體管134～136的柵極，分別連接在P溝道MOS晶體管134～136的漏極。P溝道MOS晶體管134～136各自構(gòu)成二極管。如節(jié)點(diǎn)N133的電位高于Vth，則P溝道MOS晶體管136導(dǎo)通；如節(jié)點(diǎn)N133的電位低于-2Vth，則P溝道MOS晶體管134、135導(dǎo)通。如此，節(jié)點(diǎn)N137的電位被限制在-2Vth～Vth的范圍內(nèi)。
如信號(hào)φ121從L電平升高至H電平，節(jié)點(diǎn)N133的電位上升至Vth，P溝道MOS晶體管103截止，同時(shí)節(jié)點(diǎn)N101的電壓下降，正電荷從節(jié)點(diǎn)N102經(jīng)由P溝道MOS晶體管102流入節(jié)點(diǎn)N101。如信號(hào)φ121從H電平降低至L電平，節(jié)點(diǎn)N133的電位下降至-2Vth，P溝道MOS晶體管103導(dǎo)通，同時(shí)，節(jié)點(diǎn)N101的電壓上升，正電荷從節(jié)點(diǎn)N101經(jīng)由P溝道MOS晶體管103流入接地電位GND的導(dǎo)線，因此，每當(dāng)信號(hào)φ121從L電平升高至H電平，節(jié)點(diǎn)N102的電位降低。
本實(shí)施例5中，由于對(duì)充電泵電路132的P溝道MOS晶體管103進(jìn)行導(dǎo)通/截止控制，跟將P溝道MOS晶體管103作為二極管使用的圖18中的充電泵電路130相比，可以更高效率地排出節(jié)點(diǎn)N102的正電荷。因此，可以準(zhǔn)確且迅速地控制P溝道MOS晶體管109，并可穩(wěn)定地控制節(jié)點(diǎn)N108的電位。[實(shí)施例6]圖22示表示依據(jù)本發(fā)明實(shí)施例6的DRAM的時(shí)鐘信號(hào)發(fā)生電路140的結(jié)構(gòu)的電路方框圖。參照?qǐng)D22，該DRAM和實(shí)施例4的DRAM的不同點(diǎn)在于，其時(shí)鐘信號(hào)SUSCLK的周期分在兩個(gè)階段進(jìn)行切換。
具體而言，時(shí)鐘信號(hào)發(fā)生電路140包括″與非″門141～147，″與″門148，倒相器149～151，以及延遲電路152、153。″與非″門141接受信號(hào)MLV、COLACT，″與″門148接受″與非″門141的輸出信號(hào)與信號(hào)SUSEN。如用于TTL系統(tǒng)接口，信號(hào)MLV設(shè)于H電平；如用于1.8V系統(tǒng)接口，信號(hào)MLV設(shè)于L電平。信號(hào)COLACT在激活狀態(tài)時(shí)設(shè)于H電平，如輸入預(yù)充電指令PRE(待機(jī)命令信號(hào))，被設(shè)于L電平。信號(hào)SUSEN是響應(yīng)讀出指令READ(輸出命令信號(hào))其電平被從L電平升高至H電平的信號(hào)。
″與″門148的輸出信號(hào)φ148輸入″與非″門143、145的一個(gè)輸入節(jié)點(diǎn)?！迮c非″門143的輸出信號(hào)φ143經(jīng)由延遲電路152與倒相器150輸入″與非″門145的另一輸入節(jié)點(diǎn)，延遲電路152的輸出信號(hào)φ152輸入″與非″門143的另一輸入節(jié)點(diǎn)。延遲電路152具有預(yù)定的延遲時(shí)間T1(例如250ns)。如″與″門148的輸出信號(hào)φ148設(shè)于H電平，則″與非″門143與延遲電路152構(gòu)成環(huán)形振蕩器。
并且，″與非″門142接受信號(hào)MLV、COLACT、SUSEN，其輸出信號(hào)經(jīng)由倒相器149輸入至″與非″門144、146中的一個(gè)輸入節(jié)點(diǎn)。″與非″門144的輸出信號(hào)φ144經(jīng)由延遲電路153與倒相器151輸入″與非″門146的另一輸入節(jié)點(diǎn)，延遲電路153的輸出信號(hào)φ153輸入″與非″門144的另一輸入節(jié)點(diǎn)。延遲電路153具有比延遲電路152的延遲時(shí)間T1更短的預(yù)定延遲時(shí)間T2(例如130ns)。如倒相器149的輸出信號(hào)φ149設(shè)于H電平，則″與非″門144與延遲電路153構(gòu)成環(huán)形振蕩器?！迮c非″門147接受″與非″門145、146的輸出信號(hào)φ145、φ146，輸出時(shí)鐘信號(hào)SUSCLK。
接著，就DRAM的動(dòng)作進(jìn)行說(shuō)明。如用于TTL系統(tǒng)接口，如圖23所示，信號(hào)MLV被設(shè)于H電平。響應(yīng)預(yù)先輸入的有效指令A(yù)CT，信號(hào)COLACT被設(shè)于H電平。如圖23所示，在初始狀態(tài)，信號(hào)SUSEN設(shè)于L電平，信號(hào)φ148、φ149固定于L電平，同時(shí)信號(hào)φ145、φ146被固定于H電平，時(shí)鐘信號(hào)SUSCLK被固定于L電平。
如在某時(shí)刻跟時(shí)鐘信號(hào)CLK同步地輸入讀出指令READ，則信號(hào)SUSEN從L電平升高至H電平，信號(hào)φ149從L電平升高至H電平。由此，″與非″門144與延遲電路153構(gòu)成環(huán)形振蕩器，延遲電路153的輸出信號(hào)φ153每經(jīng)過(guò)一個(gè)延遲時(shí)間T2則變成邏輯電平反相的時(shí)鐘信號(hào)。時(shí)鐘信號(hào)φ153經(jīng)由倒相器151與″與非″門146、147反相而成為時(shí)鐘信號(hào)SUSCLK。
如接著輸入了預(yù)充電指令PRE，如圖24所示，信號(hào)COLACT從H電平降低至L電平，信號(hào)φ149被降低至L電平，″與非″門144、146的輸出信號(hào)φ144、φ146被固定于H電平，同時(shí)信號(hào)φ148被升高至H電平。由此，″與非″門143與延遲電路152構(gòu)成環(huán)形振蕩器，延遲電路152的輸出信號(hào)φ152每經(jīng)過(guò)延遲時(shí)間T1成為邏輯電平反相的時(shí)鐘信號(hào)。時(shí)鐘信號(hào)φ152在倒相器150與″與非″門145、147處反相而成為時(shí)鐘信號(hào)SUSCLK。
如用于1.8V系統(tǒng)接口，信號(hào)MLV被設(shè)于L電平。因此，信號(hào)SUSEN設(shè)于H電平時(shí)，則信號(hào)φ148與信號(hào)COLACT無(wú)關(guān)地被設(shè)于H電平，同時(shí)信號(hào)φ149被設(shè)于L電平。結(jié)果，時(shí)鐘信號(hào)SUSCLK每經(jīng)過(guò)延遲時(shí)間T1成為邏輯電平反相的時(shí)鐘信號(hào)，即使輸入預(yù)充電指令PRE后其周期也不改變。
以下，就DRAM中的指令CMD作補(bǔ)充說(shuō)明。指令CMD按照?qǐng)D1中所示的控制信號(hào)CNT0～CNTi的邏輯電平的組合進(jìn)行輸入。如圖25所示，內(nèi)部電路5包括存儲(chǔ)陣列161，行解碼器162，列解碼器163，以及“讀出放大器+輸入輸出控制電路”164。
存儲(chǔ)陣列161包含多行多列配置的多個(gè)存儲(chǔ)單元MC，分別對(duì)應(yīng)于多個(gè)行設(shè)置的多條字線WL，以及分別對(duì)應(yīng)于多個(gè)列設(shè)置的多個(gè)位線對(duì)BLP。每個(gè)存儲(chǔ)單元MC存儲(chǔ)一個(gè)數(shù)據(jù)信號(hào)。
行解碼器162根據(jù)行地址信號(hào)RA0～RAm選擇多條字線WL中的任一字線WL，所選擇的字線WL被設(shè)于H電平，使與該字線WL對(duì)應(yīng)的各存儲(chǔ)單元MC激活。
列解碼器163根據(jù)列地址信號(hào)CA0～CAm選擇多個(gè)位線對(duì)BLP中的任一個(gè)位線對(duì)BLP?！白x出放大器+輸入輸出控制電路”164，將存儲(chǔ)單元MC激活后在位線對(duì)BLP上產(chǎn)生的微小電位差放大，同時(shí)將列解碼器163選擇的位線對(duì)BLP與數(shù)據(jù)輸入輸出線對(duì)IOP相連接。數(shù)據(jù)輸入輸出線對(duì)IOP連接于由圖1所示的輸入電路4和輸出電路6。
讀出動(dòng)作時(shí)，首先輸入有效指令A(yù)CT。如有效指令A(yù)CT被輸入，則在該項(xiàng)輸入時(shí)提供的外部地址信號(hào)A0～Am被作為行地址信號(hào)RA0～RAm收納，供給行解碼器162。行解碼器162將對(duì)應(yīng)于行地址信號(hào)RA0～RAm的行的字線WL設(shè)于H電平，將該行的各存儲(chǔ)單元MC激活。并且，“讀出放大器+輸入輸出控制電路”164將各位線對(duì)BLP的電位差放大。
接著，如輸入了讀出指令READ，則在進(jìn)行該輸入時(shí)提供的外部地址信號(hào)A0～Am被作為列地址信號(hào)CA0～CAm收納，供給列解碼器163。列解碼器163選擇對(duì)應(yīng)于列地址信號(hào)CA0～CAm的列的位線對(duì)BLP，所選擇的位線對(duì)BLP由“讀出放大器+輸入輸出控制電路”164連接到數(shù)據(jù)輸入輸出線對(duì)IOP。位線對(duì)BLP的電位差作為讀出數(shù)據(jù)信號(hào)Q供給輸出電路6，由輸出電路6向外部輸出。
接著，如輸入了預(yù)充電指令PRE，則行解碼器162與列解碼器163結(jié)束選擇動(dòng)作，存儲(chǔ)單元MC被去激活。
寫入動(dòng)作時(shí)，除了跟讀出動(dòng)作時(shí)同樣地輸入有效指令A(yù)CT與預(yù)充電指令外，還取代讀出指令READ而輸入寫入指令WRITE。如輸入了寫入指令WRITE，則在進(jìn)行該項(xiàng)輸入時(shí)提供的外部地址信號(hào)A0～Am被作為列地址信號(hào)CA0～CAm收納，供給列解碼器163。列解碼器163選擇對(duì)應(yīng)于列地址信號(hào)CA0～CAm的列位線對(duì)BLP，所選擇的位線對(duì)BLP由“讀出放大器+輸入輸出控制電路”164連接到數(shù)據(jù)輸入輸出線對(duì)IOP。經(jīng)由輸入電路4供給的數(shù)據(jù)信號(hào)D，經(jīng)由數(shù)據(jù)輸入線對(duì)IOP與選擇的位線對(duì)BLP寫入已被激活的存儲(chǔ)單元MC。
本實(shí)施例6中，如用于TTL系統(tǒng)接口，時(shí)鐘信號(hào)SUSCLK的周期在有效期間被縮短，在預(yù)充電期間被延長(zhǎng)。并且，如用于1.8V系統(tǒng)接口，則時(shí)鐘信號(hào)SUSCLK的周期在有效期間和預(yù)充電期間均被延長(zhǎng)。因此，如用于TTL系統(tǒng)接口，可以降低預(yù)充電期間的耗電；如用于1.8V系統(tǒng)接口，則在有效期間與預(yù)充電期間耗電均可降低。[實(shí)施例7]圖26是表示依據(jù)本發(fā)明實(shí)施例7的DRAM的輸出緩沖器174結(jié)構(gòu)的電路方框圖。如圖26所示，輸出緩沖器170包括P溝道MOS晶體管171～175，N溝道MOS晶體管176～178，以及電位發(fā)生電路179、180。P溝道MOS晶體管171與N溝道MOS晶體管176串聯(lián)連接于輸出用電源電位VDDQ的導(dǎo)線和電位發(fā)生電路179的輸出節(jié)點(diǎn)N179之間，它們的柵極接受內(nèi)部數(shù)據(jù)信號(hào)RDH。電位發(fā)生電路179由時(shí)鐘信號(hào)SUSCLK驅(qū)動(dòng)，如信號(hào)MLV為H電平，輸出節(jié)點(diǎn)N179設(shè)于接地電位GND；如信號(hào)MLV為L(zhǎng)電平，則輸出節(jié)點(diǎn)N179設(shè)于負(fù)電位VBB。
P溝道MOS晶體管172連接在輸出用電源電位VDDQ的導(dǎo)線和輸出緩沖器170的輸出節(jié)點(diǎn)N172之間，其柵極接受在MOS晶體管171、176之間的節(jié)點(diǎn)的信號(hào)ZOH。N溝道MOS晶體管177連接在輸出節(jié)點(diǎn)N172和接地電位GND的導(dǎo)線之間，其柵極接受信號(hào)OL。
P溝道MOS晶體管173與N溝道MOS晶體管178連接在輸出用電源電位VDDQ的導(dǎo)線和電位發(fā)生電路180的輸出節(jié)點(diǎn)N180之間，它們的柵極接受內(nèi)部數(shù)據(jù)信號(hào)RDH。電位發(fā)生電路180由時(shí)鐘信號(hào)SUSCLK驅(qū)動(dòng)，如信號(hào)MLV為H電平，輸出節(jié)點(diǎn)N180設(shè)于接地電位GND；如信號(hào)MLV為L(zhǎng)電平，則輸出節(jié)點(diǎn)N180設(shè)于負(fù)電位VBB。P溝道MOS晶體管174、175串聯(lián)連接在輸出用電源電位VDDQ的導(dǎo)線和輸出緩沖器170的輸出節(jié)點(diǎn)N172之間，P溝道MOS晶體管174、175分別接受信號(hào)SLOW、ZOHS。信號(hào)ZOHS是出現(xiàn)于MOS晶體管173、178之間的節(jié)點(diǎn)上的信號(hào)。
例如，如用于TTL系統(tǒng)接口，則節(jié)點(diǎn)N179、N180同設(shè)于接地電位GND。如為通常的通過(guò)速率，則信號(hào)SLOW設(shè)于L電平，P溝道MOS晶體管174導(dǎo)通。如信號(hào)RDH、OL分別設(shè)于H電平與L電平，則MOS晶體管172、175、176、178導(dǎo)通，同時(shí)MOS晶體管171、173、177截止，數(shù)據(jù)信號(hào)Q被設(shè)于H電平。
低通過(guò)速率時(shí)，則信號(hào)SLOW被設(shè)于H電平，P溝道MOS晶體管174截止。如P溝道MOS晶體管174截止，則P溝道MOS晶體管175中無(wú)電流通過(guò)。即P溝道MOS晶體管174也被截止。如信號(hào)RDH、OL分別被設(shè)于H電平與L電平，則MOS晶體管172、176、178導(dǎo)通，同時(shí)MOS晶體管171、173、177截止，P溝道MOS晶體管175中無(wú)電流通過(guò)，只由通過(guò)P溝道MOS晶體管172的電流將輸出節(jié)點(diǎn)N172升高至H電平。因此，跟由通過(guò)P溝道MOS晶體管172、175的電流將輸出節(jié)點(diǎn)N172升高至H電平的通常的通過(guò)速率相比，數(shù)據(jù)信號(hào)Q的輸出速度變慢。如此，就實(shí)現(xiàn)了低通過(guò)速率方式。
雖然這里公開(kāi)的實(shí)施例已對(duì)本發(fā)明作了詳細(xì)描述，不應(yīng)認(rèn)為它們是對(duì)本發(fā)明的限定。本發(fā)明的范圍并不局限于以上說(shuō)明的內(nèi)容，而應(yīng)包括權(quán)利要求書范圍所涵蓋的、與權(quán)利要求范圍的意思相當(dāng)?shù)募霸摲秶鷥?nèi)的所有變更。
權(quán)利要求
1.一種具有由第一電源電壓驅(qū)動(dòng)并接受具有比所述第一電源電壓低的幅值電壓的第一信號(hào)的第一方式，以及由比第一電源電壓低的第二電源電壓驅(qū)動(dòng)并接受具有比所述第二電源電壓低的幅值電壓的第二信號(hào)的第二方式的半導(dǎo)體裝置，其中設(shè)有在所述第一方式時(shí)被激活的、由和所述第二電源電壓相同電平的第一內(nèi)部電源電壓驅(qū)動(dòng)的、檢測(cè)所述第一信號(hào)的電平是否高于第一閾值電壓并輸出具有與檢測(cè)結(jié)果相應(yīng)的電平的信號(hào)的第一邏輯電路；在所述第二方式時(shí)被激活的、由比所述第一內(nèi)部電源電壓低的第二內(nèi)部電源電壓驅(qū)動(dòng)的、檢測(cè)所述第二信號(hào)的電平是否高于第二閾值電壓并輸出具有與檢測(cè)結(jié)果相應(yīng)的電平的信號(hào)的第二邏輯電路；以及響應(yīng)所述第一與第二邏輯電路的輸出信號(hào)，執(zhí)行預(yù)定動(dòng)作的內(nèi)部電路。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于設(shè)有由所述第二內(nèi)部電源電壓驅(qū)動(dòng)，接受所述第一與第二邏輯電路的輸出信號(hào)，在所述第一方式時(shí)將所述第一邏輯電路的輸出信號(hào)供給所述內(nèi)部電路，在所述第二方式時(shí)將所述第二邏輯電路的輸出信號(hào)供給所述內(nèi)部電路的第三邏輯電路。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還設(shè)有將所述第二邏輯電路的輸出信號(hào)的幅值電壓變換成所述第一內(nèi)部電源電壓的幅值變換電路，以及由所述第一內(nèi)部電源驅(qū)動(dòng)，接受所述第一邏輯電路與所述幅值變換電路的輸出信號(hào)，在所述第一方式時(shí)將所述第一邏輯電路的輸出信號(hào)供給所述內(nèi)部電路，在所述第二方式時(shí)將所述幅值變換電路的輸出信號(hào)供給所述內(nèi)部電路的第三邏輯電路。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于還設(shè)有具有第一延遲時(shí)間的、在所述第一方式時(shí)使所述第三邏輯電路的輸出信號(hào)延遲并供給所述內(nèi)部電路的第一延遲電路，以及具有比所述第一延遲時(shí)間短了所述幅值變換電路的延遲時(shí)間的第二延遲時(shí)間的、在所述第二方式時(shí)將所述第三邏輯電路的輸出信號(hào)延遲并供給所述內(nèi)部電路的第二延遲電路。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還設(shè)有產(chǎn)生所述第一內(nèi)部電源電壓的第一電壓發(fā)生電路，以及產(chǎn)生所述第二內(nèi)部電源電壓的第二電壓發(fā)生電路。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置在所述第一方式時(shí)接受第一輸出用電源電壓，在所述第二方式時(shí)接受比所述第二電源電壓低的第二輸出用電源電壓；所述半導(dǎo)體裝置還設(shè)有，產(chǎn)生所述第一內(nèi)部電源電壓的電壓發(fā)生電路，以及由所述第一與第二輸出用電源電壓驅(qū)動(dòng)的、將所述內(nèi)部電路產(chǎn)生的信號(hào)向外部輸出的輸出電路；所述第二輸出用電源電壓也作為所述第二內(nèi)部電源電壓使用。
7.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于還設(shè)有在所述第一與第二方式時(shí)產(chǎn)生所述第一內(nèi)部電源電壓的第一電壓發(fā)生電路，在所述第二方式時(shí)產(chǎn)生所述第二內(nèi)部電源電壓的第二電壓發(fā)生電路，以及連接在所述第一與第二電壓發(fā)生電路的輸出節(jié)點(diǎn)之間的、在所述第一方式時(shí)導(dǎo)通的開(kāi)關(guān)元件；所述第三邏輯電路在所述第一方式時(shí)由所述第一內(nèi)部電源電壓驅(qū)動(dòng)。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置還接受輸出用電源電壓；所述半導(dǎo)體裝置還設(shè)有接受所述第一與第二信號(hào)的外部端子，包含連接在所述外部端子與所述輸出用電源電壓的導(dǎo)線之間的二極管元件和連接在所述外部端子與所述第一與第二邏輯電路的輸入節(jié)點(diǎn)之間的電阻元件的、保護(hù)所述第一與第二邏輯電路不受加于所述外部端子的浪涌電壓的影響的保護(hù)電路，以及由所述輸出用電源電壓驅(qū)動(dòng)的、將在所述內(nèi)部電路產(chǎn)生的信號(hào)向外部輸出的的輸出電路。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于在所述電阻元件由在接受基準(zhǔn)電壓的在P型阱表面形成的N型擴(kuò)散層形成。
10.一種具有接受第一輸出用電源電壓的第一方式，以及接受比第一輸出用電源電壓低的第二輸出用電源電壓的第二方式的半導(dǎo)體裝置，其中設(shè)有執(zhí)行預(yù)定動(dòng)作的內(nèi)部電路，以及由所述第一與第二輸出用電源電壓驅(qū)動(dòng)、將由所述內(nèi)部電路產(chǎn)生的信號(hào)向外部輸出的輸出電路；所述輸出電路包括，其第一電極接受所述第一與第二輸出用電源電壓、其第二電極與輸出節(jié)點(diǎn)連接的第一P型晶體管，所述第一方式時(shí)輸出接地電壓、所述第二方式時(shí)輸出預(yù)先確定的負(fù)電壓的電壓供給電路，以及其一個(gè)電極與所述第一P型晶體管的柵電極連接、其另一電極接受所述電壓供給電路的輸出電壓的、按照所述內(nèi)部電路產(chǎn)生的信號(hào)成為導(dǎo)通/截止?fàn)顟B(tài)的開(kāi)關(guān)元件。
11.如權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于所述電壓供給電路包括，連接在所述接地電壓的導(dǎo)線和所述開(kāi)關(guān)元件的另一電極之間的第二P型晶體管，其一個(gè)電極跟所述第二P型晶體管的柵電極連接的第一電容器，其一個(gè)電極跟所述開(kāi)關(guān)元件的另一電極連接的第二電容器，以及在所述第一方式時(shí)響應(yīng)指示信號(hào)輸出的輸出命令信號(hào)、將所述第一電容器的另一電極的電壓降低所述電源電壓的值而使所述第二P型晶體管導(dǎo)通，在所述第二方式時(shí)響應(yīng)所述輸出命令信號(hào)將所述第二電容器的另一電極的電壓降低所述電源電壓的值而使所述開(kāi)關(guān)元件的另一電極的電壓降低的驅(qū)動(dòng)電路。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于所述驅(qū)動(dòng)電路，在所述第二方式時(shí)響應(yīng)所述輸出命令信號(hào)，將所述第一電容器的另一電極的電壓降低所述電源電壓的值而使所述第二P型晶體管導(dǎo)通；在經(jīng)過(guò)輸入所述輸出命令信號(hào)后的預(yù)定時(shí)間之后，將所述第一電容器的另一電極的電壓升高所述電源電壓的值而使所述第二P型晶體管截止；同時(shí)，將所述第二電容器的另一電極的電壓降低所述電源電壓的值而使所述開(kāi)關(guān)元件的另一電極的電壓下降。
13.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于所述電壓供給電路還包括，在所述第一方式時(shí)響應(yīng)所述輸出命令信號(hào)而被激活的、從所述第一電容器的一個(gè)電極放出正電荷的第一充電泵電路，以及在所述第二方式時(shí)響應(yīng)所述輸出命令信號(hào)而被激活的、從所述第二電容器的一個(gè)電極放出正電荷的第二充電泵電路。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于在所述第一方式時(shí)響應(yīng)所述輸出命令信號(hào)而產(chǎn)生具有第一周期的第一時(shí)鐘信號(hào)，響應(yīng)指示停止信號(hào)的輸出并進(jìn)入待機(jī)狀態(tài)的待機(jī)命令信號(hào)而產(chǎn)生具有比所述第一周期長(zhǎng)的第二周期的第二時(shí)鐘信號(hào)，并在所述第二方式時(shí)響應(yīng)所述輸出命令信號(hào)而產(chǎn)生所述第二時(shí)鐘信號(hào)的時(shí)鐘信號(hào)發(fā)生電路；所述第一與第二充電泵電路由所述時(shí)鐘信號(hào)發(fā)生電路產(chǎn)生的第一與第二時(shí)鐘信號(hào)驅(qū)動(dòng)。
15.如權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置還具有以較低速率輸出信號(hào)的低通過(guò)速率方式在所述低通過(guò)速率方式時(shí)，所述電壓供給電路即使在所述第二方式時(shí)也輸出所述接地電壓。
全文摘要
DRAM的時(shí)鐘信號(hào)緩沖器(10)包括由第一內(nèi)部電源電壓(VDDP＝2.5V)驅(qū)動(dòng)的、判定用于TTL系統(tǒng)接口時(shí)(MLV＝2.5V時(shí))的輸入時(shí)鐘信號(hào)(CLK)的電平的第一“與非”門(12)，以及由第二內(nèi)部電源電壓(VDDP＝1.8V)驅(qū)動(dòng)的、判定在用于1.8V系統(tǒng)接口時(shí)(MLV＝0V時(shí))的輸入時(shí)鐘信號(hào)(CLK)的電平的第二“與非”門(13)。因此，可以在第一與第二“與非”門(12、13)中各自將四個(gè)MOS晶體管(21～24)的尺寸設(shè)定于最佳值。
文檔編號(hào)G11C5/14GK1459796SQ0310292
公開(kāi)日2003年12月3日 申請(qǐng)日期2003年1月20日 優(yōu)先權(quán)日2002年5月17日
發(fā)明者市口哲一郎, 長(zhǎng)澤勉, 山內(nèi)忠昭, 田增成, 諏訪真人, 松本淳子, 岡本武郎, 米谷英樹(shù) 申請(qǐng)人:三菱電機(jī)株式會(huì)社