專利名稱：同步輸入和輸出數(shù)據(jù)的半導體器件、電路和方法
技術領域：
本發(fā)明涉及半導體存儲器件領域，特別涉及用于控制進入和離開該存儲器件的輸入和輸出數(shù)據(jù)的時鐘延遲或相位的電路。
背景技術：
半導體器件，特別是存儲器件，用于存儲數(shù)據(jù)。通過將數(shù)據(jù)比特輸入(“寫入”)存儲單元中的一個或多個陣列來存儲數(shù)據(jù)比特。然后將其從該存儲單元中輸出(“讀取”)。
將數(shù)據(jù)寫入和讀取到/從同步比特組中的存儲單元陣列內(nèi)。有時所述這樣一組數(shù)據(jù)形成一個字節(jié)。
通過在整個器件中使用一個時鐘信號完成對這些操作的同步。提供了輸入時鐘信號CLK，并且通常由輸入時鐘信號CLK另外產(chǎn)生內(nèi)部時鐘IntCLK。
由于要求存儲器件變得更快，時鐘信號就相應地變得更短。這樣在同步輸入和輸出一組數(shù)據(jù)時允許的出錯機會就更小。
為了減小出錯機會，目前的方法主要在于降低內(nèi)部時鐘IntCLK的抖動。許多因素能夠產(chǎn)生抖動，包括溫度、電壓的變化和器件的制造方法。減少抖動就是減少誤差幅度，因而就減小了誤差。
降低抖動必須在數(shù)據(jù)輸出操作(讀出)和數(shù)據(jù)輸入操作(寫入)時進行?，F(xiàn)有技術在每個存儲器件中提供了兩個電路，一個用于寫數(shù)據(jù)，另一個用于讀數(shù)據(jù)。下面使用圖1-4描述這些電路的實例。
現(xiàn)在參考圖1，描述現(xiàn)有技術中器件100的一部份，該部份具有用于存儲數(shù)據(jù)的存儲單元陣列(MCA)102。器件100接收輸入時鐘信號CLK。
器件100具有一個用于鎖定時鐘信號延遲的電路114，以便能夠以同步的方式從MCA102中輸出數(shù)據(jù)組。電路114還被稱為延遲鎖定回路(DLL)。
電路114包括可變延遲電路122?？勺冄舆t電路122接收輸入時鐘信號CLK和調(diào)節(jié)信號ADJ1，可變延遲電路122輸出讀出信號PCLKR，該讀出信號是輸入時鐘信號CLK的延遲形式。該延遲是一受調(diào)節(jié)信號ADJ1控制的可變量。
電路114還包括相位檢測器124。該相位檢測器124接收輸入時鐘信號CLK和反饋時鐘信號FCLK1。從下面的描述中將會認識到反饋時鐘信號FCLK1是從經(jīng)過一定延遲的讀出信號PCLKR中產(chǎn)生的。
相位檢測器124輸出調(diào)節(jié)信號ADJ1。調(diào)節(jié)信號ADJ1是一種使相位檢測器124的輸入保持同相的信號。換句話說，調(diào)節(jié)信號ADJ1是一種使反饋時鐘信號FCLK1的相位與輸入時鐘信號CLK的相位保持一致的信號。
將讀出信號PCLKR輸出給器件100的數(shù)據(jù)輸出(DOUT)時鐘樹132。由于一組DOUT緩沖器134接收來自存儲單元陣列(MCA)102的輸出數(shù)據(jù)DATA-OUT，所以從那兒開始，該信號用于同步一組DOUT緩沖器134。然后將輸出數(shù)據(jù)轉發(fā)給一組DOUT驅動器136，并從那兒轉發(fā)給一組DOUT緩沖區(qū)138。
器件100通常具有許多DOUT緩沖區(qū)，一個DOUT緩沖區(qū)用于該組的一個數(shù)據(jù)比特。實例包括X4，X8，X16，X32，X64。圖1示出了八個數(shù)據(jù)比特(X8)的情況。因此，一組DOUT緩沖區(qū)138包括單獨的DOUT緩沖區(qū)138-1，138-2，…，138-8。另外這意味著一組DOUT緩沖器134是由8個單獨的緩沖器134-1，134-2，…，134-8構成的。而且，一組DOUT驅動器136是由8個單獨的驅動器136-1，136-2，…，136-8構成的。
可以理解每個DOUT時鐘樹132，一組DOUT緩沖器134和一組DOUT驅動器136都帶來了延遲。這些延遲，與它們的累積效應一起，可導致數(shù)據(jù)輸出的不同步。
回到電路114，還構成了一反饋回路，該反饋回路從可變延遲電路122開始，在相位檢測器124結束。該反饋回路接收內(nèi)部時鐘信號PCLKR，并輸出反饋時鐘信號FCLK1。
該反饋回路用于復制DOUT時鐘樹132、一組DOUT緩沖器134和一組DOUT驅動器136路徑上的延遲。因此，在圖1的實施例中，提供了三個延遲元件142，144，146，其可被構造成為復制品。特別是，延遲元件142可被構造成為復制DOUT時鐘樹142，延遲元件144可被構造成為復制DOUT緩沖器144，和延遲元件146可被構造成為復制DOUT驅動器146。
現(xiàn)在參考圖2，其示出了用于描述圖1中的電路的操作的時序圖。內(nèi)部時鐘信號PCLKR相對于輸入時鐘信號CLK被延遲了時間間隔TD1，如可變延遲122所強加的延遲。與輸入時鐘信號CLK相比，PCLKR是一種超前時鐘信號。超前延遲的量是延遲元件142，144，146相應的延遲TD2，TD3，TD4之和。來自MCA102的輸出數(shù)據(jù)DATA-OUT與PCLKR2信號同步，并被傳送給一組DOUT驅動器136以輸出數(shù)據(jù)DOUT，其被調(diào)節(jié)至輸入時鐘信號CLK下一個周期的上升沿。
現(xiàn)在參考圖3，描述器件100的另一部分。再次示出了器件100的一些元件，如MCA102和輸入時鐘信號CLK。
器件100具有用于鎖定延遲的電路314，以便以同步方式將數(shù)據(jù)組輸入到MCA102。電路314也被稱為延遲鎖定回路(DLL)。
電路314包括類似于電路122的可變延遲電路322?？勺冄舆t電路322接收輸入時鐘信號CLK和調(diào)節(jié)信號ADJ3?？勺冄舆t電路322輸出寫入信號PCLKW，該寫入信號是時鐘信號CLK的延遲形式。該延遲是由調(diào)節(jié)信號ADJ3控制的可變量。
電路314還包括類似于相位檢測器124的相位檢測器324。該相位檢測器324接收輸入時鐘信號CLK和反饋時鐘信號FCLK3。從下面的描述中將會認識到反饋時鐘信號FCLK3是由經(jīng)過一些延遲的寫入信號PCLKW中產(chǎn)生的。
相位檢測器324輸出調(diào)節(jié)信號ADJ3。調(diào)節(jié)信號ADJ3是一種使相位控測器324的輸入保持同相的信號。換句話說，調(diào)節(jié)信號ADJ3是一種使反饋時鐘信號FCLK1的相位與輸入時鐘信號CLK的相位保持一致的信號。
寫入信號PCLKW輸出給器件100的數(shù)據(jù)輸入(DIN)時鐘樹362。DIN時鐘樹362可與圖1的DOUT時鐘樹132相似。
從DIN時鐘樹362開始，因為一組DIN鎖存器364接收來自一組DIN緩沖區(qū)368的輸入數(shù)據(jù)DIN，所以寫入信號PCLKW被用于同步一組DIN鎖存器364。然后將鎖存的數(shù)據(jù)輸入MCA102。
根據(jù)上述，圖1表示X8比特的情況。這就意味著一組DIN鎖存器364是由8個DIN鎖存器364-1，364-2，…，364-8構成的。
將會理解每個DIN時鐘樹132都帶來了延遲。不經(jīng)過校正，該延遲可導致數(shù)據(jù)輸入的不同步。
回到電路314，還可構成一反饋回路，該反饋回路從可變延遲電路322開始，在相位檢測器324結束。該反饋回路接收寫入時鐘信號PCLKW，并輸出反饋時鐘信號FCLK3。
該反饋回路用于復制DIN時鐘樹362路徑上的延遲。因此，在圖3的實施例中，提供了一個延遲元件372，其可被構造成復制品。特別是，延遲元件372可被構造成為復制DIN時鐘樹372。
現(xiàn)在參考圖4，其示出了用于描述圖3中的電路的操作的時序圖。電路314的操作與電路114的操作相似。但是，通常這兩個電路產(chǎn)生不同的被鎖定的相位延遲量。
內(nèi)部時鐘信號PCLKW相對于輸入時鐘信號CLK被延遲了時間間隔TD5，如可變延遲322所施加的延遲。與輸入時鐘信號CLK相比，PCLKW是一種超前時鐘信號。超前延遲的量是延遲元件372的延遲TD6。一組DIN鎖存器364中的輸入數(shù)據(jù)DIN通過PCLKW2信號進行同步，為了將DIN作為DATA-IN傳送給MCA102，其被調(diào)節(jié)至輸入時鐘信號CLK下一個周期的上升沿。
示例性的鎖定電路或DLL的詳細操作在下列U.S.專利中進行描述，結合其公開文本以供參考6,194,930、6,313,674B1、6,150,856、6,229,363、5,663,665、5,771,264和5,642,082。
由于日益要求器件變得更小，所以日益要求電路更經(jīng)濟。由于包括具有復制電路的兩個反饋回路，所以器件100需要較大的面積。

發(fā)明內(nèi)容
本發(fā)明能夠克服現(xiàn)有技術存在的這些問題和限制。
通常，本發(fā)明提供能夠同步將數(shù)據(jù)組輸入到存儲單元陣列中和從器件中輸出數(shù)據(jù)組的器件、電路和方法。通過內(nèi)部時鐘信號來執(zhí)行同步，兩個時鐘信號都是從單延遲反饋回路中獲得的。
由于一個單回路用于獲取兩個內(nèi)部時鐘信號，在半導體存儲器件中就節(jié)省了空間，并允許它的體積更小。它還需要更少的功耗。


通過下面參考附圖的詳細描述，本發(fā)明將會變得更加清晰，其中圖1是示出了用于從存儲單元陣列中讀出數(shù)據(jù)的電路的、現(xiàn)有技術器件的一部分的方框圖，和用于控制用于讀出數(shù)據(jù)的內(nèi)部時鐘的延遲的延遲鎖定回路的方框圖；圖2是描述圖1中的電路的讀出操作的時序圖；圖3是示出了用于將數(shù)據(jù)寫入存儲單元陣列中的電路的、圖1中的現(xiàn)有技術器件的另一部分的方框圖，和用于控制用于寫入數(shù)據(jù)的內(nèi)部時鐘的延遲的延遲鎖定回路的方框圖；圖4是描述圖3中的電路的寫入操作的時序圖；圖5是根據(jù)本發(fā)明的一個實施例制成的器件中一個電路的方框圖；圖6是根據(jù)本發(fā)明的一個實施例制成的另一個器件中一個電路的方框圖；圖7是根據(jù)本發(fā)明的延遲鎖定回路實施例的圖5或圖6中的所述器件的電路中延遲控制電路的方框圖；圖8是根據(jù)本發(fā)明的相位鎖定回路實施例的圖5或圖6中的所述器件的電路中延遲控制電路的方框圖；圖9是根據(jù)本發(fā)明的一個實施例制成的器件中一個電路的較詳細方框圖；圖10是圖9電路元件的電路圖；圖11是解釋圖9中的電路的讀出操作的時序圖；圖12是解釋圖9中的電路的寫入操作的時序圖；圖13是圖9中的電路元件的電路圖；圖14是解釋根據(jù)本發(fā)明的一個實施例的方法的流程圖。
具體實施例如前所述，本發(fā)明提供了能夠同步輸入數(shù)據(jù)組到存儲單元陣列中和輸出器件中的數(shù)據(jù)組的器件、電路和方法。利用內(nèi)部時鐘信號來進行同步，兩個時鐘信號都是從單延遲反饋回路中獲得的?，F(xiàn)在詳細地描述本發(fā)明。
現(xiàn)在參考圖5，其示出了根據(jù)本發(fā)明的一個常用實施例制成的存儲器件500。
器件500包括用于存儲數(shù)據(jù)的存儲單元陣列(MCA)502。它還接收用于同步其操作的輸入時鐘信號CLK。
器件500還包括一組數(shù)據(jù)輸入(DIN)鎖存器504，和一組DIN緩沖區(qū)505。在DIN緩沖區(qū)505接收到的數(shù)據(jù)通過DIN鎖存器504進行鎖存以便將數(shù)據(jù)作為DATA-IN輸入到MCA502中。
此外，器件500還包括一組數(shù)據(jù)輸出(DOUT)緩沖器507和一組DOUT緩沖區(qū)508。接收作為DATA-OUT的來自MCA502的數(shù)據(jù)和并將其存儲在DOUT緩沖器507中，以便作為DOUT轉發(fā)給DOUT緩沖區(qū)508。
本發(fā)明的所有實施例包括器件，其中，一組數(shù)據(jù)可由任何數(shù)量的數(shù)據(jù)，例如X4，X8，X16，X32，X64等構成。每組將具有適當數(shù)量的元件。
器件500還包括其它的電路，其未在圖5的概要方框圖中示出。這樣的電路沒有包括在圖5中(和其它圖中)，是為了更好地闡述本發(fā)明的描述。從本文件的其余部份以及目前本領域中的常識將會理解用于實現(xiàn)圖5器件的其它電路。
重要的是，器件500包括鎖定回路515，其接收輸入時鐘信號CLK。鎖定回路515將寫入控制信號PGCLKW輸出到DIN鎖存器504。因此寫入控制信號PGCLKW用于同步輸入數(shù)據(jù)到MCA502中。
鎖定回路515還將讀出控制信號PGCLKR輸出到DOUT緩沖器507中。因此讀出控制信號PGCLKR用于同步緩沖從MCA502接收到的數(shù)據(jù)。
在較佳實施例中，鎖定回路515包括延遲控制電路520和至少一個復制延遲526，如圖所示進行連接。
延遲控制電路520接收輸入時鐘信號CLK，并產(chǎn)生內(nèi)部時鐘信號PGCLK。延遲控制電路520還接收反饋時鐘信號FGCLK。
相對于輸入時鐘信號CLK，將內(nèi)部時鐘信號PGCLK延遲一個受反饋時鐘信號FGCLK控制的量。特別是，電路520調(diào)節(jié)其自身的延遲以便反饋時鐘信號FGCLK的一個相位與輸入時鐘信號CLK的相位保持一致。
復制延遲526可由一個單延遲單元(如圖5所示)或由許多單延遲單元構成。復制延遲526接收內(nèi)部時鐘信號PGCLK，并延遲它以能產(chǎn)生反饋時鐘信號FGCLK。
重要的是，復制延遲526沿著在鎖定回路515中如箭頭所示的單回路528，延遲內(nèi)部時鐘信號PGCLK。換句話說，復制延遲526限定了一個具有延遲控制電路520的回路。該回路開始于延遲控制電路520的輸出(這里產(chǎn)生內(nèi)部時鐘信號PGCLK)，并終止于延遲控制電路520的輸入，在此處接收反饋時鐘信號FGCLK。
本發(fā)明的一個重要特征在于寫入控制信號PGCLKW和讀出控制信號PGCLKR都是通過在單回路528的分接點A，B進行抽頭而產(chǎn)生的。更具體的說，從回路528的第一分接點A接收作為內(nèi)部時鐘信號PGCLK的寫入控制信號PGCLKW。從回路528的第二分接點B接收再次作為內(nèi)部時鐘信號PGCLK的讀出控制信號PGCLKR。讀出控制信號PGCLKR在讀取操作過程中啟用，寫入控制信號PGCLKW在寫入過程中啟用。可同時進行某些這樣的操作。
如果分接點A，B不同，那么寫入控制信號PGCLKR具有相對于內(nèi)部時鐘信號PGCLK的第一延遲，讀出控制信號PGCLKR具有相對于內(nèi)部時鐘信號PGCLK的第二延遲。
第一和第二延遲通常不同。其中之一可能正好為零。例如，在圖5中示出了分接點A，其在回路528中的所有復制延遲526之后，因而寫入控制信號PGCLKW與信號FGCLK相同。此外，分接點B在回路528中的所有復制延遲526之前，因而讀出控制信號PGCLKR與信號PGCLK相同。雖然這種組合是可能的，但是對于實現(xiàn)本發(fā)明而言不是必需的。采用其它分接點也是可能的，如下所述，還在復制延遲526的單個延遲元件之間。
本發(fā)明的優(yōu)點在于使用單回路528產(chǎn)生信號讀出控制信號和寫入控制信號。與現(xiàn)有技術相比節(jié)省了空間。
現(xiàn)在參考圖6，其示出了根據(jù)本發(fā)明的另一個常用實施例制成的存儲器件600。
器件600包括用于存儲數(shù)據(jù)的存儲單元陣列(MCA)602。它還接收用于同步其操作的輸入時鐘信號CLK。
器件600還包括一組數(shù)據(jù)輸入(DIN)鎖存器604和一組數(shù)據(jù)輸出(DOUT)緩沖器607。它們用于將數(shù)據(jù)輸入到MCA602中和從MCA602中輸出數(shù)據(jù)。
此外，器件600另外還包括一組DIN/DOUT緩沖區(qū)609。DIN/DOUT緩沖區(qū)609用于輸入數(shù)據(jù)(到DIN鎖存器604中)和用于輸出數(shù)據(jù)(從DOUT697中)。換句話說，存儲器件600在其輸入和輸出操作時共用一組緩沖區(qū)609。雖然該器件在讀出操作時工作，但是DIN/DOUT緩沖區(qū)609是作為DOUT緩沖區(qū)工作的。雖然該器件在寫入操作時工作，但是DIN/DOUT緩沖區(qū)609是作為DIN緩沖區(qū)工作的。通常DRAMs共享DIN/DOUT緩沖區(qū)。
重要的是，器件600包括鎖定回路615，其可以與圖5中的電路515相同。換句話說，本發(fā)明可用存儲器件實現(xiàn)，其中，不共用數(shù)據(jù)輸入/輸出緩沖區(qū)(圖5)或共享數(shù)據(jù)輸入/輸出緩沖區(qū)(圖6)。
更具體地說，鎖定回路615包括形成回路528的延遲控制電路520和復制延遲526。延遲控制電路520接收輸入時鐘信號CLK。鎖定回路515將寫入控制信號PGCLKW輸出到DIN鎖存器604中，將讀出控制信號PGCLKR輸出到DOUT緩沖器607中。這些信號同步數(shù)據(jù)組的寫入和讀出操作。
根據(jù)本發(fā)明，可以以各種方式構造延遲控制電路520。參考圖7和圖8，描述如電路520-A和520-B的兩種方式。
現(xiàn)在參考圖7，延遲控制電路520-A包括可變延遲電路730和相位檢測電路740。變延遲電路730和相位檢測電路740都可用來接收輸入時鐘信號CLK。
可變延遲電路730接收調(diào)節(jié)信號ADJ。因此，它通過延遲輸入時鐘信號CLK產(chǎn)生內(nèi)部時鐘信號PGCLK，以響應調(diào)節(jié)信號ADJ。可變延遲電路730可用本領域中公知的許多方式構造。一種方式是使用n個延遲終端，其中，由調(diào)節(jié)信號ADJ選擇終端之一?？勺冄舆t范圍由預設數(shù)量的延遲終端限定。
相位檢測電路740接收反饋時鐘信號FGCLK。然后通過將輸入時鐘信號CLK與反饋時鐘信號FGCLK相比較而產(chǎn)生調(diào)節(jié)信號ADJ。該調(diào)節(jié)信號ADJ是一種使相位檢測器740的輸入保持同相的信號。換句話說，調(diào)節(jié)信號ADJ是一種使反饋時鐘信號FGCLK的相位與輸入時鐘信號CLK的相位保持一致的信號。
圖7的實施例對應于延遲鎖定回路(DLL)實例。即使DLL電路提供的內(nèi)部時鐘信號相對于輸入時鐘信號CLK發(fā)生了位移，內(nèi)部時鐘信號的相位也超前于輸入時鐘信號CLK的相位。
現(xiàn)在參考圖8，延遲控制電路520-B包括振蕩器830和相位檢測電路840。
振蕩器830接收同步信號SYNC。因此，它通過延遲輸入時鐘信號CLK產(chǎn)生內(nèi)部時鐘信號PGCLK，以響應同步信號SYNC。振蕩器830可用本領域中公知的諸如振蕩器，脈沖發(fā)生器等的多種形式構造。
相位檢測電路840接收輸入時鐘信號CLK和反饋時鐘信號FGCLK。然后它通過將輸入時鐘信號CLK與反饋時鐘信號FGCLK相比較而產(chǎn)生同步信號SYNC。
在一個實施例中，同步信號SYNC是一種使相位檢測器840的輸入保持同相的信號。換句話說，同步信號SYNC是一種使反饋時鐘信號FGCLK的相位與輸入時鐘信號CLK的相位保持一致的信號。
現(xiàn)在參考圖9，存儲器件900具有根據(jù)本發(fā)明的一個實施例形成的電路。該器件包括用于存儲和取回數(shù)據(jù)的存儲單元陣列(MCA)902。
器件900的電路還包括用于將數(shù)據(jù)輸入到MCA902中的輸入分支，該輸入分支是由一組DIN緩沖區(qū)905和一組DIN鎖存器904構成。
此外，器件900的電路包括用于從MCA902中輸出數(shù)據(jù)的輸出分支，該輸出分支是由一組DOUT緩沖器907、一組DOUT驅動器908和一組DOUT緩沖區(qū)909構成。
如本文件其它處所示，可以實現(xiàn)共享數(shù)據(jù)輸入/輸出緩沖區(qū)的器件900的電路。
器件900的電路還包括延遲控制電路920和復制延遲電路。在圖9的實施例中，復制延遲電路是由被排列形成反饋回路928的一個或多個器件構成的。
延遲控制電路920接收輸入時鐘信號CLK，并產(chǎn)生內(nèi)部時鐘信號PCLKR3。然后沿回路928延遲該內(nèi)部時鐘信號PCLKR3，并將其作為反饋時鐘信號FCLK3輸入回電路920。
可以以任何構造延遲控制電路520的方式構造延遲控制電路920，如圖7中的電路520-A，或圖8中的電路520-A。延遲控制電路920接收反饋時鐘信號FCLK3，并由此調(diào)節(jié)內(nèi)部時鐘信號PCLKR3相對于輸入時鐘信號CLK被延遲的量。
在回路928中至少定義了兩個分接點A和B。通過數(shù)據(jù)輸入分支使用分接點A，通過數(shù)據(jù)輸出分支使用分接點B。
在圖9的實施例中，在分接點A，回路928中的中間時鐘信號PCLKW3被饋送給DIN時鐘樹932。從此，其作為寫入控制信號PCLKW4出現(xiàn)，并被發(fā)送給DIN鎖存器904，以同步寫操作。因此，寫入控制信號PCLKW4具有相對于內(nèi)部時鐘信號PCLKR3的第一延遲。
而且在圖9的實施例中，分接點B與延遲控制電路920的輸出相同。這對于實現(xiàn)本發(fā)明而言不是必需的，采用其它實施例也是可能的。
在分接點B，回路928中的內(nèi)部時鐘信號PCLKR3被饋送給DOUT時鐘樹932。從此，其作為讀出控制信號PCLKR4出現(xiàn)，并被發(fā)送給DOUT緩沖器907，以同步讀操作。因此，讀出控制信號PCLKR4具有相對于內(nèi)部時鐘信號PCLKR3的第二延遲。
在圖9中，復制延遲電路是由三個被排列形成反饋回路928的延遲器件950，960，970構成的。下面將對其做詳細描述。
延遲器950是復制數(shù)據(jù)輸出緩沖器(可視為復制DOUT緩沖器950)。它具有由DOUT緩沖器907確定的延遲。
延遲器件960是復制數(shù)據(jù)輸出驅動器(可視為復制DOUT驅動器960)。它在回路928中比特于復制數(shù)據(jù)輸出緩沖器950之后。復制數(shù)據(jù)輸出驅動器960具有由DOUT驅動器908確定的延遲。
延遲器件970是復制時鐘樹(可視為復制DIN/DOUT時鐘樹970)。它在回路928中比特于復制數(shù)據(jù)輸出驅動器960之后。復制時鐘樹970具有由DIN時鐘樹932確定的延遲。
圖9的設計優(yōu)點在于第一分接點A是復制數(shù)據(jù)輸出驅動器960的輸出。這就提供了具有足夠強度的正被輸入到DIN時鐘樹932中的信號PCLKW3。
設計圖9的另一種方式在于延遲器件950和延遲器件960形成第一復制延遲電路，該電路接收內(nèi)部時鐘信號PCLKR3和輸出中間時鐘信號PCLKW3。而且，延遲器件970形成第二復制延遲電路，該電路接收中間時鐘信號PCLKW3和輸出反饋時鐘信號FCLK9。
現(xiàn)在參考圖10，其示出了復制數(shù)據(jù)輸出驅動器960的設計。緩沖器從節(jié)點N1的信號中產(chǎn)生信號PCLKW3。通過改變圖10中的PMOS/NMOS晶體管的尺寸可調(diào)節(jié)延遲。
參考圖11和圖12，解釋圖9中的電路的操作。TD8是延遲控制電路920的延遲。TD9是復制DOUT緩沖器950的延遲。TD10是復制DOUT驅動器960的延遲。TD11是復制DIN/DOUT時鐘樹970的延遲。
返回圖9，它最大的優(yōu)點是使DIN時鐘樹932與DOUT時鐘樹933具有相同的延遲。使其在共享DIN緩沖區(qū)和DOUT緩沖區(qū)的實施例中容易實現(xiàn)。
但是，在具有不同于DOUT時鐘樹933的延遲的DIN時鐘樹932中，最好形成其它結構。其包括對第二復制延遲電路(延遲器件970)的延遲做第一調(diào)節(jié)，然后通過對第一復制延遲電路(延遲器件950，960)的延遲做第二調(diào)節(jié)，以對第一調(diào)節(jié)做可選的補償。
更具體的說，復制時鐘樹970包括第一可調(diào)補償延遲部件982。該部件982用于對復制時鐘樹970的內(nèi)部延遲做第一微調(diào)。第一微調(diào)能使復制時鐘樹970的延遲與DIN時鐘樹932的延遲相匹配。第一微調(diào)最好是由DOUT時鐘樹933和DIN時鐘樹932之間的延遲差確定的。
在一個實施例中，部件982由外部可編程控制信號MRS控制。這個信號可以是方式寄存器設定信號，因而它可以控制時間延遲的量。下面描述另一個實施例。
此外，復制數(shù)據(jù)輸出緩沖器950和復制數(shù)據(jù)輸出驅動器960二者都包括第二可調(diào)補償延遲部件984。該部件984用于對其主器件(host devices)的內(nèi)部延遲做第二微調(diào)。此外，可由外部可編程控制信號控制第二可調(diào)補償延遲部件984。
第二微調(diào)用于補償回路928的全部延遲中的第一微調(diào)。根據(jù)數(shù)據(jù)輸出時鐘樹933的延遲，和可選地根據(jù)數(shù)據(jù)輸入時鐘樹932的延遲做第二微調(diào)。
對于第一個實例來說，如果DOUT時鐘樹933的延遲時間是1.0ns，復制DOUT緩沖器950的延遲時間是1.0ns，且DIN時鐘樹932的延遲時間是0.8ns，那么第一補償延遲982被調(diào)節(jié)為0.8ns的延遲，然后補償延遲984必須被增加到1.2ns的延遲。換句話說，復制DIN/DOUT時鐘樹970的延遲時間最后設定為0.8ns，而復制DOUT緩沖器950的延遲時間最后設定為1.2ns。
作為另一個實施例，如果復制DOUT時鐘樹933的延遲時間是1.0ns，復制DOUT緩沖器950的延遲時間是1.0ns，且DIN時鐘樹932的延遲時間是1.2ns，那么第一補償延遲982被調(diào)節(jié)為1.2ns的延遲，然后補償延遲984必須被減小到0.8ns的延遲。換句話說，復制DIN/DOUT時鐘樹970的延遲時間最后設定為1.2ns，而復制DOUT緩沖器950的延遲時間最后設定為0.8ns。
現(xiàn)在參考圖13，示出了第一可調(diào)補償延遲部件982和第二可調(diào)補償延遲部件984的另一個實施例。將會理解圖13的實施例不包括接收可編程控制信號。
圖13表示復制DIN/DOUT時鐘樹970，或復制DOUT緩沖器950的一個實施例。它包括一系列的反相器1360，1370，…，它們接收信號PCLKR3和在節(jié)點N1(延遲器件950)產(chǎn)生的信號，或者接收信號PCLKW3和產(chǎn)生的信號FCLK9(延遲器件970)。在這些反相器周圍有許多電阻1361，1363，…，許多電容1365，1368和許多保險絲1362，1364。通過切斷保險絲1362，1364，來調(diào)節(jié)增加或減少的延遲的量。
現(xiàn)在參考圖14，用流程圖1400解釋根據(jù)本發(fā)明的一個實施例的方法?？稍诎雽w存儲器件或其它非存儲半導體器件中實踐流程圖1400中的方法。
根據(jù)任選的邏輯框1410，可對回路整體延遲做一次或多次微調(diào)。第二微調(diào)可用于補償回路整體延遲中的第一微調(diào)。或者通過設定一個或多個外部可編程控制信號，或者通過切斷保險絲來進行這些微調(diào)。
根據(jù)下一個邏輯框1420，接收具有第一相位的輸入時鐘信號。
根據(jù)下一個邏輯框1430，將輸入時鐘信號延遲第一延遲量，這就產(chǎn)生了內(nèi)部時鐘信號。
根據(jù)下一個邏輯框1440，沿單回路延遲內(nèi)部時鐘信號，這就產(chǎn)生了具有第二相位的反饋時鐘信號。
根據(jù)下一個邏輯框1445，讀出反饋時鐘信號。
根據(jù)下一個邏輯框1450，控制第一數(shù)量以便使第二相位與第一相位相同?；蛘咄ㄟ^使用延遲鎖定回路，或者通過使用相位鎖定回路，由讀出的反饋時鐘信號執(zhí)行控制。
根據(jù)下一個邏輯框1460，從回路的第一分接點接收內(nèi)部時鐘信號的第一延遲形式。
根據(jù)下一個邏輯框1470，根據(jù)接收到的第一延遲形式同步輸入到器件中的一組數(shù)據(jù)，以便將其寫入到半導體器件中(或者半導體存儲器件的存儲單元陣列中)。
根據(jù)下一個邏輯框1480，從與邏輯框1460中相同回路的第二分接點中接收內(nèi)部時鐘信號的第二延遲形式。
根據(jù)任選的下一個邏輯框1490，根據(jù)接收到的第二延遲形式同步從半導體器件(或存儲單元陣列)中讀取的一組數(shù)據(jù)，以便將其從器件中輸出。
根據(jù)可作為一個整體的本文件提出的描述，本領域的技術人員將能夠實施本發(fā)明。為了提供對本發(fā)明一個較徹底的理解已經(jīng)作出了詳細的描述。在其它情況下，對公知的特征未作詳細的描述，是為了不遮蔽本發(fā)明的重點。
雖然以優(yōu)選的形式公開了本發(fā)明，本文中公開和說明的具體實施例不能被認為具有限定意義。實際上，應該明白，本領域的技術人員根據(jù)本發(fā)明的描述可對本發(fā)明作出各種形式的修改。本發(fā)明人認為本發(fā)明的保護客體包括這里公開的不同部件、特征、功能和/或性能的所有組合和再組合。
下面的權利要求限定了某些組合和再組合，這些權利要求被認為具有新穎性和非顯而易見性。其它特征、功能、元件和/或性能的組合和再組合的附加權利要求可出現(xiàn)在本文件或相關文件中。
權利要求
1.一種在具有存儲單元陣列的半導體存儲器件中的電路，包括延遲控制電路，用于產(chǎn)生內(nèi)部時鐘信號，以響應輸入時鐘信號和反饋時鐘信號；至少一個限定了帶有延遲控制電路的回路的復制延遲電路，該復制延遲電路用于在回路的起點接收內(nèi)部時鐘信號，并在回路的終點從接收的內(nèi)部時鐘信號中產(chǎn)生反饋時鐘信號；一組數(shù)據(jù)輸入鎖存器，用于將數(shù)據(jù)輸入給存儲單元陣列，根據(jù)從回路的第一分接點接收到的具有第一延遲的內(nèi)部時鐘信號同步輸入數(shù)據(jù)；和一組數(shù)據(jù)輸出緩沖器，用于緩存從存儲單元陣列接收到的數(shù)據(jù)，并根據(jù)從回路的第二分接點接收到的具有第二延遲的內(nèi)部時鐘信號同步緩存所接收的數(shù)據(jù)。
2.如權利要求1所述的電路，其中反饋時鐘信號是從回路的第一分接點接收到的具有第一延遲的內(nèi)部時鐘信號。
3.如權利要求1所述的電路，其中延遲控制電路包括可變延遲電路，用于通過延遲輸入時鐘信號來產(chǎn)生內(nèi)部時鐘信號，以響應調(diào)節(jié)信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生調(diào)節(jié)信號。
4.如權利要求1所述的電路，其中延遲控制電路包括振蕩器，用于產(chǎn)生內(nèi)部時鐘信號以響應同步信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生同步信號。
5.如權利要求1所述的電路，還包括數(shù)據(jù)輸出時鐘樹，其被連接在第二分接點和數(shù)據(jù)輸出緩沖器之間；數(shù)據(jù)輸出驅動器；和數(shù)據(jù)輸入時鐘樹，其被連接在第一分接點和數(shù)據(jù)輸入鎖存器之間；和，其中，復制延遲電路包括復制數(shù)據(jù)輸出緩沖器，其具有由數(shù)據(jù)輸出緩沖器確定的延遲，復制數(shù)據(jù)輸出驅動器，其在回路中位于復制數(shù)據(jù)輸出緩沖器之后，該復制數(shù)據(jù)輸出驅動器具有由數(shù)據(jù)輸出驅動器確定的延遲，和復制時鐘樹，其在回路中位于復制數(shù)據(jù)輸出驅動器之后，該復制時鐘樹具有由數(shù)據(jù)輸入時鐘樹確定的延遲，和，其中，第二分接點是復制數(shù)據(jù)輸出緩沖器的輸入。
6.如權利要求5所述的電路，還包括數(shù)據(jù)輸入/輸出緩沖區(qū)，其直接與數(shù)據(jù)輸出驅動器和數(shù)據(jù)輸入鎖存器相連。
7.如權利要求5所述的電路，其中第一分接點是復制數(shù)據(jù)輸出驅動器的輸出。
8.如權利要求5所述的電路，其中復制時鐘樹包括第一可調(diào)補償延遲部件以進行第一微調(diào)，以便使復制時鐘樹的延遲與數(shù)據(jù)輸入時鐘樹的延遲相匹配。
9.如權利要求8所述的電路，其中第一微調(diào)是由數(shù)據(jù)輸出時鐘樹和數(shù)據(jù)輸入時鐘樹的延遲之差確定的。
10.如權利要求8所述的電路，其中第一可調(diào)補償延遲部件是由外部可編程控制信號控制的。
11.如權利要求8所述的電路，其中第一可調(diào)補償延遲部件包括保險絲。
12.如權利要求8所述的電路，其中復制數(shù)據(jù)輸出緩沖器和復制數(shù)據(jù)輸出驅動器的其中之一具有內(nèi)部延遲，并包括第二可調(diào)補償延遲部件以對內(nèi)部延遲進行第二微調(diào)。
13.如權利要求12所述的電路，其中第二可調(diào)補償延遲部件是由外部可編程控制信號控制的。
14.如權利要求12所述的電路，其中第二可調(diào)補償延遲部件包括保險絲。
15.如權利要求12所述的電路，其中第二微調(diào)用于補償回路整體延遲中的第一微調(diào)。
16.一種在具有存儲單元陣列的半導體存儲器件中的電路，包括延遲控制電路，用于產(chǎn)生內(nèi)部時鐘信號以響應輸入時鐘信號和反饋時鐘信號；至少一個限定了帶有延遲控制電路的回路的復制延遲電路，該復制延遲電路用于在回路的起點接收內(nèi)部時鐘信號，并在回路的終點從所接收的內(nèi)部時鐘信號中產(chǎn)生反饋時鐘信號；一組數(shù)據(jù)輸入鎖存器，用于將數(shù)據(jù)輸入到存儲單元陣列中，并根據(jù)從回路的第一分接點接收的具有第一延遲的內(nèi)部時鐘信號同步輸入數(shù)據(jù)；和一組數(shù)據(jù)輸出緩沖器，用于緩存從存儲單元陣列接收的數(shù)據(jù)，并根據(jù)從回路的第二分接點接收的具有第二延遲的內(nèi)部時鐘信號同步緩存所接收的數(shù)據(jù)，和，其中復制延遲電路包括保險絲，和補償延遲部件，其具有可通過切斷保險絲調(diào)節(jié)的延遲。
17.如權利要求16所述的電路，其中延遲控制電路包括可變延遲電路，用于通過延遲輸入時鐘信號來產(chǎn)生內(nèi)部時鐘信號，以響應調(diào)節(jié)信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生調(diào)節(jié)信號。
18.如權利要求16所述的電路，其中延遲控制電路包括振蕩器，用于產(chǎn)生內(nèi)部時鐘信號以響應同步信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生同步信號。
19.如權利要求16所述的電路，還包括數(shù)據(jù)輸出時鐘樹，其被連接在第二分接點和數(shù)據(jù)輸出緩沖器之間；數(shù)據(jù)輸出驅動器；和數(shù)據(jù)輸入時鐘樹，其被連接在第一分接點和數(shù)據(jù)輸入鎖存器之間；和，其中復制延遲電路包括復制數(shù)據(jù)輸出緩沖器，其具有由數(shù)據(jù)輸出緩沖器確定的延遲，復制數(shù)據(jù)輸出驅動器，其在回路中位于復制數(shù)據(jù)輸出緩沖器之后，該復制數(shù)據(jù)輸出驅動器具有由數(shù)據(jù)輸出驅動器確定的延遲，和復制時鐘樹，其在回路中位于復制數(shù)據(jù)輸出驅動器之后，該復制時鐘樹具有由數(shù)據(jù)輸入時鐘樹確定的延遲，和，其中，第二分接點是復制數(shù)據(jù)輸出緩沖器的輸入。
20.一種在具有存儲單元陣列的半導體存儲器件中的電路，包括延遲控制電路，用于產(chǎn)生內(nèi)部時鐘信號以響應輸入時鐘信號和反饋時鐘信號；復制延遲電路，用于輸入內(nèi)部時鐘信號和輸出反饋時鐘信號；一組數(shù)據(jù)輸入鎖存器，用于將數(shù)據(jù)輸入到存儲單元陣列中，并根據(jù)反饋時鐘信號同步輸入數(shù)據(jù)；和一組數(shù)據(jù)輸出緩沖器，用于緩存從存儲單元陣列接收的數(shù)據(jù)，并根據(jù)內(nèi)部時鐘信號同步緩存所接收的數(shù)據(jù)。
21.如權利要求20所述的電路，其中延遲控制電路包括可變延遲電路，用于通過延遲輸入時鐘信號來產(chǎn)生內(nèi)部時鐘信號，以響應調(diào)節(jié)信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生調(diào)節(jié)信號。
22.如權利要求20所述的電路，其中延遲控制電路包括振蕩器，用于產(chǎn)生內(nèi)部時鐘信號，以響應同步信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生同步信號。
23.一種在具有存儲單元陣列的半導體存儲器件中的電路，包括延遲控制電路，用于產(chǎn)生內(nèi)部時鐘信號，以響應輸入時鐘信號和反饋時鐘信號；第一復制延遲電路，用于輸入內(nèi)部時鐘信號和輸出中間時鐘信號；第二復制延遲電路，用于輸入中間時鐘信號和輸出反饋時鐘信號；一組數(shù)據(jù)輸入鎖存器，用于將數(shù)據(jù)輸入到存儲單元陣列中，并根據(jù)中間時鐘信號同步輸入數(shù)據(jù)；和一組數(shù)據(jù)輸出緩沖器，用于緩存從存儲單元陣列接收的數(shù)據(jù)，并根據(jù)內(nèi)部時鐘信號同步緩存所接收的數(shù)據(jù)。
24.如權利要求23所述的電路，其中延遲控制電路包括可變延遲電路，用于通過延遲輸入時鐘信號來產(chǎn)生內(nèi)部時鐘信號，以響應調(diào)節(jié)信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生調(diào)節(jié)信號。
25.如權利要求23所述的電路，其中延遲控制電路包括振蕩器，用于產(chǎn)生內(nèi)部時鐘信號，以響應同步信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生同步信號。
26.如權利要求23所述的電路，其中第一復制延遲電路具有內(nèi)部延遲，和包括第一可調(diào)補償延遲部件以對其內(nèi)部延遲進行第一微調(diào)。
27.如權利要求26所述的電路，其中第一可調(diào)補償延遲部件是由外部可編程控制信號控制的。
28.如權利要求26所述的電路，其中第一可調(diào)補償延遲部件包括保險絲。
29.如權利要求26所述的電路，其中第二復制延遲電路具有內(nèi)部延遲，和包括第二可調(diào)補償延遲部件以對其內(nèi)部延遲進行第二微調(diào)。
30.如權利要求29所述的電路，其中第二可調(diào)補償延遲部件是由外部可編程控制信號控制的。
31.如權利要求29所述的電路，其中第二可調(diào)補償延遲部件包括保險絲。
32.一種在半導體器件中的電路，包括延遲控制電路，用于產(chǎn)生內(nèi)部時鐘信號，以響應輸入時鐘信號和反饋時鐘信號；第一復制延遲電路，用于輸入內(nèi)部時鐘信號和輸出中間時鐘信號；第二復制延遲電路，用于輸入中間時鐘信號和輸出反饋時鐘信號；一組數(shù)據(jù)輸入鎖存器，用于將數(shù)據(jù)輸入到半導體器件中，并根據(jù)中間時鐘信號同步輸入數(shù)據(jù)；和一組數(shù)據(jù)輸出緩沖器，用于輸出來自半導體器件的數(shù)據(jù)，并根據(jù)內(nèi)部時鐘信號同步輸出數(shù)據(jù)。
33.如權利要求32所述的電路，其中復制延遲電路包括保險絲，和補償延遲部件，其具有可通過切斷保險絲調(diào)節(jié)的延遲。
34.如權利要求32所述的電路，其中延遲控制電路包括可變延遲電路，用于通過延遲輸入時鐘信號來產(chǎn)生內(nèi)部時鐘信號，以響應調(diào)節(jié)信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生調(diào)節(jié)信號。
35.如權利要求32所述的電路，其中延遲控制電路包括振蕩器，用于產(chǎn)生內(nèi)部時鐘信號，以響應同步信號，和相位檢測器，用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生同步信號。
36.一種半導體存儲器件，包括用于響應輸入時鐘信號和反饋時鐘信號而產(chǎn)生內(nèi)部時鐘信號的裝置；用于在回路的起點接收內(nèi)部時鐘信號，并在回路的終點從所接收的內(nèi)部時鐘信號中產(chǎn)生反饋時鐘信號的裝置；用于將數(shù)據(jù)輸入到存儲單元陣列中的裝置；用于根據(jù)從回路的第一分接點接收的具有第一延遲的內(nèi)部時鐘信號同步輸入數(shù)據(jù)的裝置；和用于輸出從存儲單元陣列接收的數(shù)據(jù)的裝置；和用于根據(jù)從回路的第二分接點接收的具有第二延遲的內(nèi)部時鐘信號同步輸出所接收的數(shù)據(jù)的裝置。
37.一種半導體器件，包括用于響應輸入時鐘信號和反饋時鐘信號而產(chǎn)生內(nèi)部時鐘信號的裝置；用于在回路的起點接收內(nèi)部時鐘信號，并在回路的終點從所接收的內(nèi)部時鐘信號中產(chǎn)生反饋時鐘信號的裝置；用于將數(shù)據(jù)輸入到半導體器件中的裝置；用于根據(jù)從回路第一分接點接收的具有第一延遲的內(nèi)部時鐘信號同步輸入數(shù)據(jù)的裝置；和用于輸出來自半導體器件的數(shù)據(jù)的裝置；和用于根據(jù)從回路的第二分接點接收的具有第二延遲的內(nèi)部時鐘信號同步輸出所接收的數(shù)據(jù)的裝置。
38.如權利要求37所述的器件，其中用于產(chǎn)生內(nèi)部時鐘信號的裝置包括用于響應調(diào)節(jié)信號而通過延遲輸入時鐘信號來產(chǎn)生內(nèi)部時鐘信號的裝置，和用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生調(diào)節(jié)信號的裝置。
39.如權利要求37所述的器件，其中用于產(chǎn)生內(nèi)部時鐘信號的裝置包括用于響應同步信號而產(chǎn)生內(nèi)部時鐘信號的裝置，和用于通過將輸入時鐘信號與反饋時鐘信號相比較來產(chǎn)生同步信號的裝置。
40.如權利要求37所述的器件，還包括用于對回路整體延遲進行第一微調(diào)的裝置。
41.如權利要求40所述的器件，其中；用于進行第一微調(diào)的裝置包括保險絲。
42.如權利要求40所述的器件，還包括用于對回路整體延遲進行第二微調(diào)的裝置。
43.如權利要求42所述的器件，其中；用于進行第二微調(diào)的裝置包括保險絲。
44.一種用于具有存儲單元陣列的半導體存儲器件的方法，包括接收具有第一相位的輸入時鐘信號；將所接收的輸入時鐘信號延遲第一數(shù)量以產(chǎn)生內(nèi)部時鐘信號；沿單回路延遲內(nèi)部時鐘信號以產(chǎn)生具有第二相位的反饋時鐘信號；控制第一數(shù)量以便使第二相位和第一相位相等；從回路的第一分接點接收內(nèi)部時鐘信號的第一延遲形式；根據(jù)第一延遲形式，同步輸入到器件中的一組數(shù)據(jù)，以便將其輸入到存儲單元陣列中；從回路的第二分接點接收內(nèi)部時鐘信號的第二延遲形式；根據(jù)第二延遲形式，同步從存儲單元陣列中輸出的一組數(shù)據(jù)，以便將其從器件中輸出。
45.一種用于半導體器件的方法，包括接收具有第一相位的輸入時鐘信號；將所接收的輸入時鐘信號延遲第一數(shù)量以產(chǎn)生內(nèi)部時鐘信號；沿單回路延遲內(nèi)部時鐘信號以產(chǎn)生具有第二相位的反饋時鐘信號；控制第一數(shù)量以便使第二相位和第一相位相等；從回路的第一分接點接收內(nèi)部時鐘信號的第一延遲形式；根據(jù)第一延遲形式，同步輸入到器件中的一組數(shù)據(jù)，以便將其輸入到半導體器件中；從回路的第二分接點接收內(nèi)部時鐘信號的第二延遲形式；根據(jù)第二延遲形式，同步從存儲單元陣列中輸出的一組數(shù)據(jù)，以便將其從半導體器件中輸出。
46.如權利要求45所述的方法，還包括讀出反饋時鐘信號以控制第一數(shù)量。
47.如權利要求45所述的方法，還包括對回路整體延遲進行第一微調(diào)。
48.如權利要求47所述的方法，其中；通過切斷保險絲進行第一微調(diào)。
49.如權利要求47所述的方法，其中第一可調(diào)補償延遲部件是通過設定外部可編程控制信號進行的。
50.如權利要求47所述的方法，還包括對回路整體延遲進行第二微調(diào)。
51.如權利要求50所述的方法，其中；通過切斷保險絲進行第二微調(diào)。
52.如權利要求50所述的方法，其中第二可調(diào)補償延遲部件是通過沒定外部可編程控制信號進行的。
53.如權利要求50所述的方法，其中第二微調(diào)是用于補償回路整體延遲中的第一微調(diào)。
全文摘要
同步輸入數(shù)據(jù)組到存儲單元陣列中和輸出來自器件的數(shù)據(jù)組的器件、電路和方法。利用從單延遲反饋回路獲得的內(nèi)部時鐘信號來執(zhí)行該同步。
文檔編號G11C7/10GK1433028SQ0310544
公開日2003年7月30日 申請日期2003年1月9日 優(yōu)先權日2002年1月9日
發(fā)明者全永鉉, 金哲洙, 宋鎬永 申請人:三星電子株式會社