專利名稱：估算靜態(tài)隨機存儲器半導體記憶胞元的記憶狀態(tài)的微分電流估算電路及讀數(shù)放大器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的內(nèi)容主要涉及一種用于半導體記憶裝置的微分估算電路。此外，本發(fā)明的內(nèi)容亦涉及一種估算信號線之間的電壓差的讀數(shù)放大器電路，特別是一種用來讀取及估算與半導體記憶胞元連接的兩條信號線之間的電壓差的讀數(shù)放大器電路。
背景技術(shù)：
半導體記憶胞元(例如靜態(tài)隨機存儲器SRAM)被廣泛用于集成電路中。SRAM既可以被制作成單一的組件，亦可和其它組件一起被整合在同一個芯片上。由于SRAM在微處理器及其它高整合度的邏輯電路上所占的面積百分比最高可達50％，因此對許多應用場合而言，細心的規(guī)劃SRAM及外部電路乃成為一件重要的事。SRAM乃是一種隨機存取的讀寫內(nèi)存。由于只要不切斷供電電壓，被寫入SRAM內(nèi)的數(shù)據(jù)就可以一直被保存下來，因此SRAM又被稱為靜態(tài)內(nèi)存。一種現(xiàn)有的SRAM記憶胞元是由經(jīng)由兩個NMOS選擇晶體管與兩條互補位線連接的兩個反饋的CMOS非門所構(gòu)成。使用互補位線一方面可以提高SRAM記憶胞元的可靠性，另一方面還可以降低SRAM記憶胞元對組件特征值的變化的敏感性。圖1顯示一種現(xiàn)有的電路裝置，這種電路裝置是用來讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)內(nèi)的記憶狀態(tài)。記憶胞元(Z)是經(jīng)由一個位線組(BL及BLB)彼此連接。如果經(jīng)由一條未在圖1中繪出的字線選出一個待讀取的記憶胞元(Z)，電流(ic)就會經(jīng)由位線從記憶胞元(Z)邏輯狀態(tài)為”0”的那一側(cè)流入記憶胞元(Z)內(nèi)，而在記憶胞元(Z)的另一側(cè)，也就是互補信號所在的那一側(cè)，則由于典型的六晶體管記憶胞元的p溝道晶體管很弱，故通常沒有任何可用電流流動。
由于受到字線及位線(BL及BLB)的單位長度電容及單位長度電阻的影響，記憶胞元區(qū)塊在規(guī)定的存取時間內(nèi)能夠含有的記憶胞元(Z)數(shù)量會受到限制。記憶胞元區(qū)塊含有的記憶胞元愈少，能夠達到的存取時間就愈短。但由于每一個記憶區(qū)塊都需要有外部電路、譯碼電路、字線驅(qū)動器、以及測定電路，因此會導致芯片面積變大，并且使外部邏輯電路所占面積與胞元場所占面積的比例往不利的方向發(fā)展。由于與位線(BL及BLB)連接的記憶胞元(Z)的數(shù)量很大，因此位線(BL及BLB)具有的單位長度電容(CBL)很大。為了能夠不必為每一個記憶胞元列均設置一個估算級和一個驅(qū)動級，故使用一種可以經(jīng)由相應的信號控制選選擇位線的多路轉(zhuǎn)換器。在讀取記憶胞元(Z)的記憶狀態(tài)時，電容(CBL)會經(jīng)由記憶胞元電流(ic)被放電。因此而產(chǎn)生的電壓振幅(ΔVEL)會被一個串接的讀數(shù)放大器電路(LV)計算出來，并以邏輯信號“0”或“1”的方式被輸出。電壓振幅(ΔVEL)相當于位線(BL及BLB)之間的電壓差。記憶胞元(Z)的存取時間及容差不敏感性主要是由讀取及估算記憶胞元(Z)的記憶狀態(tài)的估算電路決定。由于SRAM記憶胞元在讀取過程中仍保有所儲存的資料，因此可以用如圖2所示的讀數(shù)放大器電路(LV)作為估算電路?，F(xiàn)有的讀數(shù)放大器LV是一種所謂的閂鎖型讀數(shù)放大器，這種讀數(shù)放大器的主要組成構(gòu)件是兩個經(jīng)由正反饋可以快速作業(yè)的交叉耦合的換流器(Inverter)。除了這兩個正反饋的換流器外，讀數(shù)放大器電路(LV)的第一個部分電路還具有兩個與p溝道晶體管(M2及/或M5)并聯(lián)錯接的p溝道晶體管(M1及M6)。讀數(shù)放大器電路(LV)的第一個部分電路與讀數(shù)放大器電路(LV)的兩個輸出端(SO及SON)連接。此外，晶體管(M1及M6)還以其柵極引線與供輸入激活讀數(shù)放大器電路(LV)估算程序的信號的輸入端(SAEN)形成導電連接。讀數(shù)放大器電路(LV)的第二個部分電路具有n溝道晶體管(M4及M8)，其中晶體管(M4)的柵極引線與讀數(shù)放大器電路(LV)的第一個輸入端形成導電連接，而晶體管(M8)的柵極引線則與讀數(shù)放大器電路(LV)的第二個輸入端形成導電連接。此外，讀數(shù)放大器電路(LV)還具有一個n溝道晶體管(M9)，其一邊與兩個晶體管(M4及M8)連接，另一邊則與讀數(shù)放大器電路(LV)的機殼電位連接。晶體管(M9)以其柵極引線與輸入端(SAEN)連接。當輸入端(INN及INP)之間的電壓差夠大時，讀數(shù)放大器電路(LV)就會經(jīng)由從輸入端(SAEN)輸入的信號被激活。
為了使因為制造關(guān)系造成的非完全對稱(制造誤差)的讀數(shù)放大器電路(LV)也能夠完成正確的估算，電壓振幅ΔVBL不能太小(一般要求ΔVBL＞100mV)。此處可以采用美國專利US 4697112提出的一種具有電流反射負載的差分放大器作為讀數(shù)放大器電路(LV)。
德國專利DE 4105268 C2提出一種微分讀數(shù)放大器電路。這種微分讀數(shù)放大器電路具有兩個至少各含兩個串聯(lián)的互補晶體管的輸入換流器。這兩個輸入換流器的輸出端與一供輸出在輸入端被偵測到的放大的電壓差的用的數(shù)據(jù)傳輸線組連接。讀數(shù)放大器電路具有一個由互補晶體管構(gòu)成的互鎖電路，這個互鎖電路被設置在數(shù)據(jù)傳輸線組之間，使其能夠?qū)蓚€輸入換流器的輸出端之間的電壓差放大。兩個輸入換流器的輸入端分別經(jīng)由柵極引線與串聯(lián)在一起的互補晶體管中的一個晶體管連接，而兩個輸入換流器的輸出端則分別經(jīng)由柵極引線與串聯(lián)在一起的互補晶體管中的其它晶體管連接。
在現(xiàn)有的電路裝置中，用于讀取及估算SRAM記憶胞元的記憶狀態(tài)的時間相當長，這是因為位線電容CBL的再充電進行得很慢的緣故。除此的外，在現(xiàn)代化的半導體技術(shù)中，位線的電阻及電感還會對讀取速度造成愈來愈大的不利影響。因此電路裝置在讀取很大的記憶胞元裝置(位線電容CBL相當大)及很小的供電電壓VDD(記憶胞元電流ic相當小)的情況下，動作會變得相當慢。
一種改善SRAM記憶胞元的記憶狀態(tài)的讀取及估算過程的方式是直接估算流經(jīng)記憶胞元(Z)的晶體管的電流，而不是估算電壓差，這樣就可以避開位線(BL及BLB)的再充電過程。圖3顯示的就是這種設計方式。從圖3中可看出，在現(xiàn)有的讀數(shù)放大器電路(LV)的前有連接一個電流估算電路(SBSA)。流經(jīng)位線(BL)的電流iBL及流經(jīng)位線(BLB)的電流iBLB流向電流估算電路(SBSA)的兩個輸入端。圖4顯示一種由Hlar，H.在其所著的”積體數(shù)字MOS/BICMOS電路”(柏林Springer出版社，1996年，第二版)中提出的一種現(xiàn)有的電流估算電路(SBSA)。這種電流估算電路(SBSA)是由兩個電流放大器(SV1及SV2)構(gòu)成，其中第一個電流放大器(SV1)具有p溝道晶體管(T1及T3)，第二個電流放大器(SV2)具有p溝道晶體管(T2及T4)。二極管連結(jié)晶體管(T3及T4)分別與經(jīng)由末在圖4中繪出的電路維持在起始電壓的數(shù)據(jù)傳輸線(DL及DLB)連接。電流估算電路(SBSA)需能夠使位線(BL)的電壓(VC1)及位線(BLB)的電壓VC2在讀取過程中始終保持相等且不變，而且使流入被選出的記憶胞元(Z)的電流(ic)能夠被測出。在預充電階段，引線y與供電電壓VDD連接，故阻斷了晶體管(T3及T4)。兩條位線(BL及BLB)被充電至電壓VDD-VT的程度。電壓VT為晶體管(T3及T4)的起始電壓。
將信號y連接至機殼電位即可使電流估算電路(SBSA)被激活。在此狀態(tài)下，記憶胞元(Z)尚未被選出。晶體管(T1至T4)位于飽和范圍，并傳送預充電晶體管(T5及T6)提供的電流。如果晶體管(T1至T4)對電流估算電路(SBSA)為高歐姆，而預充電晶體管(T5及T6)為低歐姆，則位線(BL及BLB)的電位變化量就會保持在很小的范圍內(nèi)。此時若經(jīng)由一條未在圖4中繪出的字線將記憶胞元(Z)選出，就會根據(jù)所儲存的資料將如圖4所示的電流(ic)流入記憶胞元(Z)。這將會導致在兩個電流放大器(SV1及SV2)及/或電流估算電路(SBSA)的兩個分支電路內(nèi)會有不同的電流流動。由于電流估算電路(SBSA)內(nèi)出現(xiàn)的電位變化相當?shù)男。虼司w管(T1至T4)會保持在飽和范圍內(nèi)。由于串聯(lián)電路的緣故，第一個電流放大器(SV1)的晶體管(T1至T3)會具有相同的柵源電壓(V1)。同樣的，第二個電流放大器(SV2)的晶體管(T2及T4)也會具有相同的柵源電壓(V2)。由于引線y連接至機殼電位，而且晶體管(T1及T2)系交叉耦合，故可依下式計算位線(BL)的電壓(VC1)及位線(BLB)的電壓(VC2)VC1＝V2+V1VC2＝V1+V2從以上的式子可知，不論電流估算電路(SBSA)內(nèi)電流分配的情況如何，位線電壓電壓(VC1)及位線電壓(VC2)都會相等。在節(jié)點A及節(jié)點B之間會形成一個所謂的虛擬短路，因此晶體管(T5及T6)的漏極電流也會是一樣大。由于記憶胞元(Z)會使電流降低，因此流入晶體管(T2及T4)的電流會大于流入晶體管(T1及T3)的電流。晶體管(T3)的漏極電流與晶體管(T4)的漏極電流的差等于流入記憶胞元(Z)的電流ic。雖然在電流估算電路(SBSA)的兩個分支電路中的電流大小不同，電壓(VC1)與電壓(VC2)卻是相等的，而且在讀取過程中電壓(VC1)與電壓(VC2)均保持不變。這是經(jīng)由一個反饋機構(gòu)的作用造成的效果。在記憶胞元(Z)被激活后，晶體管(T1及T3)內(nèi)的電流會變小，而在第二個電流放大器(SV2)的電流則保持不變。柵源電壓的和(V1+V2)跟著變小。節(jié)點B的電位會因為前面提及的虛擬短路而變低。其結(jié)果是預充電晶體管(T6)會傳送一個造成較大的柵源電壓(V2)的較大的電流，這樣就可以抵消使柵源電壓的和(V1+V2)變小的原因。在讀取過程中，位線電壓(VC1及VC2)均相等且保持不變。位線電容CBL不必被再充電。美國專利US5253137亦有提出這種電路。
如果要將電流估算電路(SBSA)的輸出信號作進一步的處理，可以將晶體管(T3及T4)的漏極引線連接至機殼電位，并將節(jié)點(I及II)的電位連接至一個串接的讀取放大器電路(LV)的輸入端。
這種實施例系由Nobutaro Shibata在其所著的“Current SenseAmplifiers for Low-Voltage Memories”(IEICE Trans.Electron.，vol.E79-C，no.8，1120--1130頁，1996年8月)一文中提出。一種按照圖4的電流估算電路(SBSA)的方式設計的電流估算電路具有用來取代晶體管(T3及T4)的電阻(R1及R2)。在第一種實施例中，串接的讀數(shù)放大器是具有靜態(tài)差分級的電流反射型讀數(shù)放大器。在第二種實施例中，串接的讀數(shù)放大器僅由簡單的換流器構(gòu)成?，F(xiàn)有的電流估算電路(特別是具有兩個簡單的電流放大器的電流估算電路)及現(xiàn)有的讀數(shù)放大器的缺點是功率消耗相當大且占用的面積甚大。其它缺點尚包括讀取及估算記憶胞元的記憶狀態(tài)所需的時間相當長，以及現(xiàn)有的電路配置方式的耐用性相對于制造容差(制造誤差等)而言相當小。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種改良的電路配置方式，這種電路配置方式可以用來讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)。
本發(fā)明的一個任務是提出一種占用面積更小、并能夠以更快的速度讀取及估算一個出現(xiàn)在兩條線之間的信號差的電流估算電路，特別是一種能夠在讀取過程中以更快的速度讀取及估算連接至信號線的半導體記憶胞元的記憶狀態(tài)的電流估算電路。
本發(fā)明的另外一個任務是提出一種讀數(shù)放大器電路，利用這種讀數(shù)放大器可以用很簡單的方式估算出兩條信號線之間的電壓差，特別是經(jīng)由為讀取連接至信號線的記憶胞元內(nèi)儲存的資料而進行的讀取過程所產(chǎn)生的電壓差，而且不論所串接的部分電路是處于何種狀態(tài)都可以將讀取到的資料送至讀數(shù)放大器的輸出端。
本發(fā)明的另外一個任務是提出一種由一個半導體記憶胞元(特別是一個SRAM記憶胞元)、一個電流估算電路、以及一個讀數(shù)放大器所構(gòu)成的電路配置，這種電路配置需具備功率消耗低，以及能夠更快、更好的進行信號處理的優(yōu)點。
采用本發(fā)明提出的一種微分電流估算電路即可達成前面提及的本發(fā)明的一種任務。這種微分電流估算電路具有一個差分信號放大器，這個差分信號放大器的第一個輸入端即為微分電流估算電路的第一個輸入端。差分信號放大器的第一個輸入端與一個數(shù)據(jù)傳輸線組的第一條信號線形成導電連接。差分信號放大器的第二個輸入端即為微分電流估算電路的第二個輸入端。差分信號放大器的第二個輸入端與一個數(shù)據(jù)傳輸線組的第二條信號線形成導電連接。為了能夠調(diào)整電流估算電路的輸入電阻，微分電流估算電路具有能夠與差分信號放大器的輸出端及輸入端、以及與數(shù)據(jù)傳輸線組的信號線形成導電連接的裝置。
利用本發(fā)明提出的微分電流估算電路可以很快測出在兩條信號線(特別是兩條互補的信號線)內(nèi)流動的電流的電流差。此外，由于本發(fā)明的電流估算電路的構(gòu)造相當簡單，而且只需一個輸入端，因此需占用的面積很小，相較于使用兩個分離的電流估算電路而言，這個優(yōu)點更為明顯。
在一種有利的實施例中，調(diào)整輸入電阻的裝置是由兩個第一種導通型的晶體管構(gòu)成。第一個晶體管與差分信號放大器的第一個輸出端、差分信號放大器的第一個輸入端、以及第一條信號線均形成導電連接。第二個晶體管與差分信號放大器的第二個輸出端及第二條信號線均形成導電連接。一種有利的方式是使第一個晶體管的柵極引線與差分信號放大器的第一個輸出端形成導電連接、第二條引線與機殼電位形成導電連接、以及第一條引線與數(shù)據(jù)傳輸線組的第一條信號線形成導電連接，而且這些導電連接最好都是經(jīng)由與差分信號放大器的第一個輸入端形成導電連接的第一個電路節(jié)點來形成；使第二個晶體管的柵極引線與差分信號放大器的第二個輸出端形成導電連接、第二條引線與機殼電位形成導電連接、以及第一條引線與數(shù)據(jù)傳輸線組的第二條信號線形成導電連接，而且這些導電連接最好都是經(jīng)由與差分信號放大器的第二個輸入端形成導電連接的第二個電路節(jié)點來形成。
按照上述方式可以使電流估算電路的作業(yè)方式達到很快的速度。差分信號放大器最好具有兩個并聯(lián)的分支電路，而且在這兩個分支電路內(nèi)均設有串聯(lián)在一起的一個第一種導通型的晶體管和一個第二種導通型的晶體管。這兩個分支電路的一端最好均與一供電電壓(VDD)形成導電連接，另一端則均與另外一個第一種導通型的晶體管的第一個引線形成導電連接。一種可行的設計方式是，使設置在第一個分支電路內(nèi)的第一種導通型的晶體管的柵極引線與差分信號放大器的第二個輸入端形成導電連接，以及使設置在第二個分支電路內(nèi)的第一種導通型的晶體管的柵極引線與差分信號放大器的第一個輸入端形成導電連接。
一種有利的實施例是為微分電流估算電路加裝一個調(diào)整差分信號放大器的工作點的部分電路，這個部分電路與差分信號放大器至少有兩個導電連接。調(diào)整差分信號放大器的工作點的部分電路的一種有利的實施例的特征是，第二種導通型的第一個晶體管的柵極引線與差分信號放大器的第一個分支電路及第二個分支電路均形成導電連接，特別是與在第一個分支電路內(nèi)的第二種導通型的晶體管的柵極引線形成導電連接，以及與在第二個分支電路內(nèi)的第二種導通型的晶體管的柵極引線形成導電連接。一種可行的設計方式是使調(diào)整差分信號放大器的工作點的部分電路具有第二種導通型的第二個晶體管，且這個晶體管的柵極引線與電流估算電路的第三個輸入端形成導電連接。
調(diào)整差分信號放大器的工作點的部分電路的另外一種有利的實施例具有一個第一種導通型的晶體管，這個晶體管的柵極引線與差分信號放大器的一個第一種導通型的晶體管的柵極引線形成導電連接，而且差分信號放大器的這個晶體管與差分信號放大器的分支電路串聯(lián)在一起。
調(diào)整微分電流估算電路內(nèi)的差分信號放大器的工作點的部分電路的其它有利的實施例記載于本發(fā)明的從屬權(quán)利要求中。
微分電流估算電路的另外一種特別有利的實施例的特征是具有一個可以關(guān)閉差分信號放大器的部分電路。這個部分電路至少與差分信號放大器的輸出端、電流估算電路的第三個輸入端、以及電流估算電路的第四個輸入端均形成導電連接。另外，這個部分電路最好還與差分信號放大器的第一個分支電路及電二個分支電路均形成導電連接。由于具有這個可以關(guān)閉差分信號放大器的部分電路，微分電流估算電路的功率消耗會變得很低。特別是在將這種微分電流估算電路用于讀取半導體記憶胞元(特別是SRAM記憶胞元)內(nèi)的記憶狀態(tài)的時候，可以在讀取過程結(jié)束后立即經(jīng)由這個部分電路將差分信號放大器及/或整個電流估算電路切斷，以達到大幅降低功率消耗的目的。
可以關(guān)閉差分信號放大器的部分電路的一種有利的實施例具有第一種導通型的第一個晶體管，這個晶體管與差分信號放大器的第一個輸出端及電流估算電路的第三個輸入端均形成導電連接。這種部分電路至少還具有一個第一種導通型的第二個晶體管，這個晶體管與差分信號放大器的第二個輸出端及電流估算電路的第三個輸入端均形成導電連接。此外，這種可以關(guān)閉差分信號放大器的部分電路還具有兩個第二種導通型的晶體管，其中一個晶體管的柵極引線與電流估算電路的第三個輸入端形成導電連接，另外一個晶體管則與電流估算電路的第四個輸入端形成導電連接。一種可行的設計方式是，將第一種導通型的兩個晶體管的柵極引線與電流估算電路的第三個輸入端形成導電連接，以及將這兩個晶體管的第一條引線分別連接至機殼電位。此外，第一種導通型的第一個晶體管的第二條引線與差分信號放大器的第一個輸出端形成導電連接，而第一種導通型的第二個晶體管的第二條引線則與差分信號放大器的第二個輸出端形成導電連接。
一種有利的方式是使可以關(guān)閉差分信號放大器的部分電路的第二種導通型的第二個晶體管的柵極引線與電流估算電路的第四個輸入端、第一條引線與供電電壓、以及第二條引線與兩個分支電路均形成導電連接。特別是使這個第二種導通型的第二個晶體管與設置在差分信號放大器的一個分支電路內(nèi)的第二種導通型的晶體管的柵極引線形成導電連接。
一種特別有利的方式是將調(diào)整差分信號放大器的工作點的部分電路與可以關(guān)閉差分信號放大器的部分電路錯接，使這兩個部分電路至少有一個共享的組件，也就是說至少有一個組件是同時屬于這兩個部分電路的。一種有利的方式是，在調(diào)整差分信號放大器的工作點的部分電路內(nèi)這個共享的組件是第二種導通型的第二個晶體管，及/或在可以關(guān)閉差分信號放大器的部分電路內(nèi)這個共享的組件是第二種導通型的第一個晶體管。利用在這兩個部分電路設置一個或數(shù)個共享組件的方式可以減少為執(zhí)行微分電流估算電路的功能(也就是執(zhí)行調(diào)整工作點及關(guān)閉差分信號放大器的功能)所需的組件數(shù)量，這樣就可以使微分電流估算電路的結(jié)構(gòu)變得簡單一些，達到減少占用面積的目的。
一種有利的方式是為微分電流估算電路另外再加裝一個激活差分信號放大器及/或整個微分電流估算電路的部分電路。這個激活差分信號放大器及/或整個微分電流估算電路的部分電路與差分信號放大器的兩個輸出端形成導電連接，也與電流估算電路的第五個輸入端及第六個輸入端形成導電連接。一種可行的設計方式是，使這個激活差分信號放大器及/或整個微分電流估算電路的部分電路至少具有兩個第一種導通型的晶體管，而且最好至少具有兩個第二種導通型的晶體管。這4個晶體管在激活差分信號放大器及/或整個微分電流估算電路的部分電路內(nèi)的有利的電路配置方式記載于本發(fā)明的從屬權(quán)利要求中。
本發(fā)明還提出一種讀數(shù)放大器電路，特別是一種能夠用來估算與一個半導體記憶胞元(特別是一個SRAM記憶胞元)連接的兩條數(shù)據(jù)傳輸線(特別是兩條互補的數(shù)據(jù)傳輸線)之間的電壓差的讀數(shù)放大器。這種讀數(shù)放大器電路的第一個部分電路相當于圖2所示的按照現(xiàn)有技術(shù)制作的讀數(shù)放大器電路的第一個部分電路。本發(fā)明的讀數(shù)放大器的第二個部分電路是由兩個各具有兩個晶體管的分支電路所構(gòu)成。設置在兩個分支電路內(nèi)的各兩個晶體管系以并聯(lián)方式聯(lián)接在一起。設置在兩個分支電路內(nèi)的所有晶體管(共計4個)最好都是第一種導通型的晶體管。一種可行的設計方式是，使設置在第一個部分電路內(nèi)的第一個晶體管的柵極引線與讀數(shù)放大器電路的第一個輸入端形成導電連接，設置在第一個部分電路內(nèi)的第二個晶體管的柵極引線則與讀數(shù)放大器電路的第三個輸入端形成導電連接。設置在第二個部分電路內(nèi)的第一個晶體管的柵極引線與讀數(shù)放大器電路的第四個輸入端形成導電連接，設置在第二個部分電路內(nèi)的第二個晶體管的柵極引線則與讀數(shù)放大器電路的第三個輸入端形成導電連接。兩個分支電路均與設置在讀數(shù)放大器的第二個部分電路內(nèi)、且其柵極引線緊鄰讀數(shù)放大器的第三個輸入端的一個第一種導通型的晶體管形成導電連接。此外，第二個部分電路的兩個分支電路還與讀數(shù)放大器的第一個部分電路形成兩個導電連接。
利用本發(fā)明的讀數(shù)放大器電路可以將串接在讀數(shù)放大器電路上的電路配置讀取到的數(shù)據(jù)持續(xù)傳送至讀數(shù)放大器的輸出端。不論與讀數(shù)放大器電路串接的電路配置是處于何種操作狀態(tài)及/或電路狀態(tài)都不會對前述的功能造成影響。即使是在與讀數(shù)放大器電路串接的電路配置處于切斷狀態(tài)亦不會對前述的功能造成影響。
本發(fā)明還提出一種用來讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置，其中半導體記憶胞元的第一條引線與一個數(shù)據(jù)傳輸線組的第一條數(shù)據(jù)傳輸線形成導電連接，第二條引線則與一個數(shù)據(jù)傳輸線組的第二條數(shù)據(jù)傳輸線形成導電連接。這種電路配置具有一個本發(fā)明提出的微分電流估算電路。此外，這種電路配置還具有一個與微分電流估算電路串接在一起的讀數(shù)放大器。一種可行的設計方式是以本發(fā)明提出的讀數(shù)放大器電路作為這種電路配置的讀數(shù)放大器電路，但是也可以采用如圖2所示的現(xiàn)有的讀數(shù)放大器電路及/或讀數(shù)放大器。
本發(fā)明還提出一種用來讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置，其中半導體記憶胞元的第一條引線與一個數(shù)據(jù)傳輸線組的第一條數(shù)據(jù)傳輸線形成導電連接，第二條引線則與一個數(shù)據(jù)傳輸線組的第二條數(shù)據(jù)傳輸線形成導電連接。這種電路配置具有一個電流估算電路，特別是一種具有切斷電流估算電路的裝置的電流估算電路，也就是一種微分電流估算電路。此外，這種電路配置還具有一個與微分電流估算電路串接在一起的讀數(shù)放大器。一種有利的實施例是以本發(fā)明提出的微分電流估算電路作為這種電路配置的電流估算電路。
由一個半導體記憶胞元、一個電流估算電路、以及一個讀數(shù)放大器電路構(gòu)成的電路配置的一種有利的實施例的特征是，這種電路配置具有一個可以在完成一個讀取過程后自動切斷電流估算電路的部分電路。這個自動切斷電流估算電路的部分電路與電流估算電路的至少一個輸入端及讀數(shù)放大器電路的至少一個輸出端均形成導電連接。在將本發(fā)明的一個微分電流估算電路及本發(fā)明的一個讀數(shù)放大器電路組合在一起時，自動切斷電流估算電路的部分電路最好是與讀數(shù)放大器電路的兩個輸出端及第三個輸入端、以及與電流估算電路的第三個輸入端及第四個輸入端均形成導電連接。
自動切斷電流估算電路的部分電路最好具有一個由一個與非門(NAND-Gatter)、一個換流器(Inverter)、以及一個觸發(fā)器(Flip-Flop)構(gòu)成的串聯(lián)電路。在一種有利的實施例中，與非門的的輸入端與讀數(shù)放大器的兩個輸出端連接。觸發(fā)器的一個輸出端與電流估算電路的第四個輸入端、觸發(fā)器的一個反相輸出端與電流估算電路的第三個輸入端及讀數(shù)放大器電路的第四個輸入端均形成導電連接。利用自動切斷電流估算電路的部分電路可以達到進一步減低電路配置的功率消耗，以及縮短讀取及估算SRAM記憶胞元的記憶狀態(tài)所需的時間的目的。


以下配合附圖詳細說明微分電流估算電路、讀數(shù)放大器電路、以及讀取及估算半導體記憶胞元的記憶狀態(tài)的電路配置的實施例。
圖1依據(jù)現(xiàn)有技術(shù)設計的現(xiàn)有的記憶胞元及讀數(shù)放大器電路的配置。
圖2依據(jù)現(xiàn)有技術(shù)設計的現(xiàn)有的讀數(shù)放大器電路。
圖3依據(jù)現(xiàn)有技術(shù)設計的由一個記憶胞元及一個讀數(shù)放大器電路構(gòu)成的一種現(xiàn)有的串聯(lián)電路。
圖4體據(jù)現(xiàn)有技術(shù)計的現(xiàn)有的電流估算電路。
圖5本發(fā)明的電流估算電路的第一種實施例。
圖6本發(fā)明的電流估算電路的第一種實施例的部分放大圖。
圖7本發(fā)明的讀數(shù)放大器電路的第一種實施例。
圖8本發(fā)明的讀取及估算半導體記憶胞元的記憶狀態(tài)的電路配置的第一種實施例，這種電路配置具有自動切斷電流估算電路的部分電路。
圖9如圖8所示的本發(fā)明的電路配置的功能圖。
圖10本發(fā)明的電流估算電路的第二種實施例，這種電流估算電路有串接一個記憶胞元。
圖11本發(fā)明的電流估算電路的第三種實施例，這種電流估算電路有串接一個記憶胞元。
在以上的附圖中，凡同樣的構(gòu)件(包括功能相同的構(gòu)件)均以相同的標號標示。
具體實施例方式
圖5顯示的本發(fā)明的微分電流估算電路(SBS)具有一個差分信號放大器(DV)。差分信號放大器(DV)的第一個輸入端(inp)與一個位線組的第一條位線(BL)形成導電連接。差分信號放大器(DV)的第二個輸入端(inn)與一個位線組的第二條位線(BLB)形成導電連接。這兩個輸入端(inp，inn)同時也是本發(fā)明的微分電流估算電路(SBS)的第一個輸入端及第二個輸入端。差分信號放大器(DV)的第一個輸出端(outp)同時也是電流估算電路(SBS)的第一個輸出端。差分信號放大器(DV)的第一個輸出端(outp)與本實施例中的一個n溝道晶體管(MIN)的柵極引線連接。晶體管(MIN)的源極引線與機殼電位形成導電連接。晶體管(MIN)的漏極引線經(jīng)由第一個電路節(jié)點(SK1)與第一條位線(BL)及差分信號放大器(DV)的第一個輸入端(inp)形成導電連接。差分信號放大器(DV)的第二個輸出端(outn)同時也是電流估算電路(SBS)的第二個輸出端。差分信號放大器(DV)的第二個輸出端(outn)與本實施例中的一個n溝道晶體管(MINB)的柵極引線連接。晶體管(MINB)的源極引線與機殼電位形成導電連接。晶體管(MIN)的漏極引線經(jīng)由第二個電路節(jié)點(SK2)與第二條位線(BLB)及差分信號放大器(DV)的第二個輸入端(inn)形成導電連接。
本實施例所使用的記憶胞元為一種SRAM記憶胞元，這個SRAM記憶胞元與位線(BL)形成第一個導電連接，與位線(BLB)形成第二個導電連接。工作點電流(IB)經(jīng)由p溝道晶體管(ML，MLB)被導入位線(BL，BLB)。工作點電流(IB)流經(jīng)微分電流估算電路(SBS)的輸入晶體管(MIN，MINB)。差分信號放大器(DV)會獲知兩條位線(BL，BLB)之間的電壓差。在一個讀取過程中，工作點電流(IB)會依據(jù)儲存的記憶狀態(tài)(邏輯狀態(tài)“0”或邏輯狀態(tài)“1”)被減去記憶胞元電流(ic)的大小。因此與此相關(guān)的位線的電壓就會略微降低，也就是說在本實施例中位線(BLB)的電壓會略微降低。同樣的，差分信號放大器(DV)的輸入端(inn)的電壓也會因此而降低。通過差分信號放大器(DV)的輸出端(outp，outn)經(jīng)由兩個晶體管(MIN，MINB)的反饋，可以產(chǎn)生在電流估算電路(SBS)的輸入端進行電流檢測所需的一個微小的輸入電阻的調(diào)整，以及將在位線(BLB)發(fā)生的電壓變化調(diào)整為零。例如，在位線(BLB)讀取到邏輯狀態(tài)”0”，則反饋機制就會造成以下的結(jié)果在線位(BLB)內(nèi)的工作點電流(IB)被減去記憶胞元電流(ic)的大小，造成差分信號放大器(DV)的輸入端(inn)的電壓降低；其結(jié)果是差分信號放大器(DV)的第二個輸出端(outn)的輸出電壓降低，同時晶體管(MINB)的柵極電壓也會跟著降低；因此導致電流(ioutn)變??；電流(ioutn)的變小會阻止位線(BLB)內(nèi)電壓的降低；同時在差分信號放大器(DV)的第一個輸出端(outp)的電壓會升高。經(jīng)由一個在圖5中繪出的讀數(shù)放大器即可估算出在差分信號放大器(DV)及/或微分電流估算電路(SBS)的輸出端(outp，outn)產(chǎn)生的電壓差(ΔV)。電壓差(ΔV)是記憶胞元電流(ic)及在記憶胞元(Z)內(nèi)儲存的資料的一個指針。
如圖6所示，差分信號放大器(DV)具有第一個分支電路(SZW1)及第二個分支電路(SZW2)。第一個分支電路(SZW1)具有一個p溝道的晶體管(MLP)。晶體管(MLP)的源極引線與供電電壓(VDD)連接，晶體管(MLP)的漏極引線與n溝道的晶體管(MINN)的漏極引線連接。晶體管(MINN)的柵極引線與差分信號放大器(DV)的第二個輸入端(inn)形成導電連接。此外，晶體管(MLP)的漏極引線及晶體管(MINN)的漏極引線均與差分信號放大器(DV)的第一個輸出端(outp)形成導電連接。第二個分支電路(SZW2)具有一個p溝道的晶體管(MLN)及一個n溝道的晶體管(MINP)。晶體管(MLN)的漏極引線及晶體管(MINP)的漏極引線均與差分信號放大器(DV)的第二個輸出端(outn)形成導電連接。晶體管(MINP)的柵極引線與差分信號放大器(DV)的第一個輸入端(inp)形成導電連接。第二個分支電路(SZW2)系經(jīng)由晶體管(MLN)的源極引線與供電電壓(VDD)連接。兩個分支電路(SZW1，SZW2)系是經(jīng)由晶體管(MINN，MINP)的源極引線與串接的n沒收晶體管(MB1)的漏極引線形成導電連接。
在一種有利的實施例中，差分信號放大器(DV)添加了3個部分電路，第一個部分電路(SAP)可以調(diào)整差分信號放大器(DV)的工作點，第二個部分電路(STD)可以關(guān)閉差分信號放大器(DV)及/或切斷如圖5的整個微分電流估算電路(SBS)，第三個部分電路(STA)可以激活差分信號放大器(DV)及/或整個微分電流估算電路(SBS)。在本實施例中，可以調(diào)整差分信號放大器的工作點的部分電路(SAP)具有一個n溝道的晶體管(MB2)及兩個p溝道的晶體管(MB3，MB4)。晶體管(MB2)的源極引線連接至機殼電位。晶體管(MB2)的柵極引線與差分信號放大器(DV)的晶體管(MB1)的柵極引線形成導電連接。晶體管(MB2)的漏極引線與晶體管(MB2)的柵極引線形成反饋連接，而與晶體管(MB3)的漏極引線則形成導電連接。晶體管(MB3)的柵極引線與如圖5的微分電流估算電路(SBS)的第三個輸入端(PD)形成反饋連接。晶體管(MB4)的源極引線與供電電壓(VDD)連接。晶體管(MB4)的漏極引線與其本身的柵極引線及晶體管(MB3)的源極引線均形成導電連接。此外，晶體管(MB4)的柵極引線還與差分信號放大器(DV)的晶體管(MLP，MLN)的柵極引線形成導電連接。
可以調(diào)整差分信號放大器(DV)的工作點的部分電路(SAP)經(jīng)由晶體管(MB2，MB4)的柵極引線與差分信號放大器(DV)形成兩個導電連接。
在本實施例中，可以切斷微分電流估算電路(SBS)的部分電路(STD)具有兩個n溝道的晶體管(MPD1，MPD2)。此外，部分電路(STD)還具有一個p溝道的晶體管(MPD3)。部分電路(STD)具有的第四個晶體管是一個與部分電路(SAP)共享的晶體管(MB3)。晶體管(MPD1，MPD2)的柵極引線分別與微分電流估算電路(SBS)的第三個輸入端(PD)形成導電連接。晶體管(MPD1，MPD2)的源極引線分別與機殼電位形成導電連接。晶體管(MPD1)的漏極引線與差分信號放大器(DV)的第一個輸出端(outp)形成導電連接。晶體管(MPD2)的漏極引線與差分信號放大器(DV)的第二個輸出端(outn)形成導電連接。晶體管(MPD3)的源極引線與供電電壓(VDD)連接。晶體管(MPD3)的柵極引線與微分電流估算電路(SBS)的第四個輸入端(PDn)形成導電連接。晶體管(MPD3)的漏極引線與晶體管(MB3)的源極引線、晶體管(MB4)的柵極引線、以及晶體管(MLP，MLN)的柵極引線均形成導電連接。因此可以切斷微分電流估算電路(SBS)的部分電路(STD)與第一個分支電路(SZW1)、第二個分支電路(SZW2)、差分信號放大器(DV)的輸出端(outp，outn)、以及電流估算電路(SBS)的第三個輸入端(PD)及第四個輸入端(PDn)均形成導電連接。
在本實施例中，可以激活微分電流估算電路(SBS)的部分電路(STA)具有4個晶體管，其中兩個晶體管(MPREn1，MPREn2)是一種n溝道晶體管，另外兩個晶體管(MPREp1，MPREp2)是一種p溝道晶體管。晶體管(MREp1，MPREp2)的源極引線與晶體管(MB4)的柵極引線及晶體管(MLP，MLN)的柵極引線均形成導電連接。晶體管(MPREp1，MPREp2)的柵極引線分別與電流估算電路(SBS)的第五個輸入端(PRECHn)形成導電連接。晶體管(MPREp1)的漏極引線與第一個輸出端(outp)連接。晶體管(MPREp2)的漏極引線與差分信號放大器(DV)及/或微分電流估算電路(SBS)的第二個輸出端(outn)形成導電連接連接。晶體管(MPREp1，MPREp2)的漏極引線分別與供電電壓(VDD)連接。晶體管(MPREp1，MPREp2)的柵極引線分別與微分電流估算電路(SBS)的第五個輸入端(PRECH)形成導電連接。晶體管(MPREn1)的源極引線與微分電流估算電路(SBS)的第一個輸出端(outp)連接。晶體管(MPREp2)的源極引線與微分電流估算電路(SBS)的第二個輸出端(outn)形成導電連接連接。
以下接著說明圖6所示的差分信號放大器(DV)及其加裝的3個部分電路(SAP，STD，STA)的作用方式。如果要切斷差分信號放大器(DV)及/或圖6所示的不合圖5中的兩個晶體管(MIN，MINB)的微分電流估算電路(SBS)，一種可行的方式是將一個相當于邏輯狀態(tài)”1”的信號傳送至輸入端(PD)，以及將一個與此相反的信號傳送至輸入端(PDn)。例如將一個工作電壓信號傳送至輸入端(PD)。將上述信號傳送至輸入端(PD)及送至輸入端(PDn)即可阻斷晶體管(MB3)，進而切斷通過晶體管(MB2)及晶體管(MB4)的電流。雖然晶體管(MB4)經(jīng)由其本身的反饋作用即可將其本身及與其柵極引線連接的晶體管(MLP，MLN)切斷，晶體管(MPD3)會另外自晶體管(MB4)、晶體管(MLP)、以及晶體管(MLN)的柵極電壓將工作電壓抽出。這樣就可以達到快速阻斷晶體管(MB4，MLP，MLN)的目的。此外，差分信號放大器的輸出端(outp，outn)也會被晶體管(MPD1，MPD2)將機殼電位抽出，這樣就可以阻斷與其連接、但未在圖6中繪出的如圖5所示的微分電流估算電路的輸入晶體管(MIN，MINB)。完成以上的切斷動作后，數(shù)據(jù)傳輸線(BL，BLB)內(nèi)就不會再有任何電流流動，這樣就不會產(chǎn)生任何靜態(tài)功率損耗。
將相當于邏輯狀態(tài)“0”的信號傳送至輸入端(PD)，以及將相當于邏輯狀態(tài)“1”的信號傳送至輸入端(PDn)，即可激活微分電流估算電路(SBS)。為了加速這個激活過程，故將晶體管(MPREp1，MPREn1)設置于輸出端(outp)，以及將晶體管(MPREp2，MPREn2)設置于輸出端(outn)。這4個晶體管(MPREn1，MPREn2，MPREp1，MPREp2)只有在一個很短暫的預充電階段被接通。當這4個晶體管(MREn1，MPREn2，MPREp1，MPREp2)被接通時，傳送至輸入端(PRECH)的信號為邏輯狀態(tài)“1”，傳送至輸入端(PRECHn)的信號為邏輯狀態(tài)“0”。首先n溝道的晶體管(MPREn1，MPREn2)很快的將輸出端(outp，outn)充電至電壓VDD-VT。充電速度比較慢的晶體管(MPREp1，MPREp2)的任務是進行微調(diào)充電，也就是將輸出端(outp，outn)充電至等于晶體管(MB4)的柵極電壓的程度。這種設計方式的好處是，即使預充電時間的變化很大，輸出端(outp，outn)也能夠被充電至一個固定的電壓值。此外，相較于使用單一的晶體管進行預充電，使用互補的晶體管(MPREn1，MPREp1)及/或晶體管(MPREn2，MPREp2)來進行預充電的好處是在晶體管被切斷期間產(chǎn)生的輸出電壓干擾會小很多，這是因為由寄生晶體管電容流入輸出節(jié)點的電荷會相互抵消的關(guān)系。由于加裝了這3個部分電路(SAP，STD，STA)，輸入級及/或微電流估算電路(SBS)可以在一個讀取過程結(jié)束后立刻以相當快的速度被切斷，也能夠在新的讀取過程開始時很快的被再度激活，因此可以大幅降低微電流估算電路(SBS)的功率消耗。
利用一個串接的讀數(shù)放大器即可估算出微電流估算電路(SBS)的輸出端(outp，outn)的電壓差(ΔV)。電壓差(ΔV)的大小與記憶胞元電流(ic)成正比。例如可以將微電流估算電路(SBS)串接一個如圖7所示的本發(fā)明的一種讀數(shù)放大器電路(LV)。讀數(shù)放大器電路(LV)的第一個部分電路(ST1)的錯接方式及構(gòu)造均相當于如圖2所示的現(xiàn)有的讀數(shù)放大器的第一個部分電路。讀數(shù)放大器電路(LV)的第二個部分電路(ST2)的第一個分支電路具有晶體管(M4，MH1)，第二個分支電路則具有晶體管(M8，MH2)。在本實施例中，這4個晶體管(M4，M8，MH1，MH2)均為n溝道的晶體管。設置在第一個分支電路內(nèi)的晶體管(M4，MH1)系并聯(lián)。晶體管(M4)的柵極引線與讀數(shù)放大器電路(LV)的第一個輸入端(NN)形成導電連接。晶體管(MH1)的柵極引線與另外一個輸入端(HOLD)形成導電連接。晶體管(M4，MH1)的漏極引線分別與第一個部分電路(ST1)的晶體管(M3)的源極引線形成導電連接。晶體管(M4，MH1)的源極引線分別與晶體管(M9)的漏極引線形成導電連接。設置在第二個分支電路內(nèi)的晶體管(M8)的柵極引線與讀數(shù)放大器電路(LV)的第二個輸入端(NP)形成導電連接。晶體管(MH2)的柵極引線與輸入端(HOLD)形成導電連接。晶體管(M8，MH2)的漏極引線分別與第一個部分電路(ST1)的晶體管(M7)的源極引線形成導電連接。晶體管(M8，MH2)的源極引線分別與晶體管(M9)的漏極引線形成導電連接。晶體管(M9)的柵極引線與讀數(shù)放大器電路(LV)的輸入端(SAEN)形成導電連接。晶體管(M9)的源極引線與機殼電位連接。
當輸入端(SAEN)收到一個激活估算過程的信號，輸入端(NN，NP)收到的信號，例如一個相當于電壓差(ΔV)且系經(jīng)由一個與讀數(shù)放大器電路(LV)串接的電流估算電路(SBS)產(chǎn)生的信號，就會在讀數(shù)放大器電路內(nèi)被進行估算，同時會在讀數(shù)放大器電路(LV)的兩個輸出端(SO，SON)產(chǎn)生一個相應的輸出信號。如果與讀數(shù)放大器電路(LV)串接并產(chǎn)生傳送至輸入端(NN，NP)的信號的電路配置(例如一個電流估算電路(SBS))被切斷，輸入晶體管(M4，M8)就會切斷。為了使讀數(shù)放大器電路(LV)在與其串接的電路配置(例如一個電流估算電路(SBS))被切斷后仍能夠繼續(xù)將輸入端(NN，NP)收到的資料提供給輸出端(SO，SON)，故以輸入端(HOLD)收到的信號將晶體管(MH1，MH2)激活。這樣就可以將晶體管(M4，M8)跨接，因此即使是在晶體管(M4，M8)被切斷后，也可以繼續(xù)將輸入端(NN，NP)讀取到的資料提供給輸出端(SO，SON)。
圖8顯示本發(fā)明的一種讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置。這種電路配置具有一個與位線(BL，BLB)連接的SRAM記憶胞元(Z)。位線(BL)與電路節(jié)點(SK1)形成導電連接；位線(BLB)與電路節(jié)點(SK2)形成導電連接。此外，這種電路配置還具有一個電流估算電路(SBS)，以及一個與電流估算電路(SBS)串接的讀數(shù)放大器電路(LV)。在圖8的實施例中，電流估算電路(SBS)為如圖5的本發(fā)明的一種微分電流估算電路(SBS)，差分信號放大器(DV)則為如圖6的差分信號放大器(DV)。在圖8的實施例中，讀數(shù)放大器電路(LV)為如圖7的本發(fā)明的一種讀數(shù)放大器電路(LV)。此外，這種電路配置還具有一個使微分電流估算電路(SBS)激活及自動切斷的部分電路(STAD)。部分電路(STAD)具有一個由與非門、一個換流器(I)、以及一個觸發(fā)器(FF)構(gòu)成的串聯(lián)電路。與非門的第一個輸入端與讀數(shù)放大器電路(LV)的第一個輸入端(SO)形成導電連接。與非門的第二個輸入端與讀數(shù)放大器電路(LV)的第二個輸入端(SON)形成導電連接。換流器(I)的輸出信號傳送至觸發(fā)器(FF)的第一個輸入端。經(jīng)由輸入端(PRECHn)傳送至微分電流估算電路(SBS)的相應輸入端的信號被傳送至觸發(fā)器(FF)的第二個輸入端。觸發(fā)器(FF)的第一個輸入端與微分電流估算電路(SBS)及/或差分信號放大器(DV)的輸入端(PDn)形成導電連接。觸發(fā)器(FF)的第二個輸出端(PD)，也就是與第一個輸出端(PDn)反相的(PD)，與差分信號放大器(DV)的輸入端(PD)及讀數(shù)放大器電路(LV)的輸入端(HOLD)均形成導電連接。
以下接著說明激活及自動切斷微分電流估算電路(SBS)的作用方式。首先一個預充電信號會被傳送至微分電流估算電路(SBS)及/或差分信號放大器電路(LV)的輸入端(PRECH)。當電路偵測到預充電信號的上升波，讀取過程就會被激活。一個互補的預充電信號被傳送至輸入端(PRECHn)。經(jīng)由觸發(fā)器(FF)將輸出端(PD)的信號切換為邏輯狀態(tài)“0”，以激活微分電流估算電路(SBS)。在輸入端(PRECH)的預充電信號消失后(相當于邏輯狀態(tài)”0”的信號)，激活微分電流估算電路(SBS)仍舊維持在這個激活狀態(tài)。經(jīng)由一條未在圖中繪出的字線將被選出的SRAM記憶胞元(Z)與位線(BLB)連接，電流(ic)開始流動，這樣在微分電流估算電路(SBS)內(nèi)的電壓信號就會依據(jù)電壓差(ΔV)被轉(zhuǎn)換。將一個激活信號傳送至讀數(shù)放大器電路(LV)的輸入端(SAEN)，這個電壓信號就會依據(jù)電壓差(ΔV)被估算。在經(jīng)由輸入端(SAEN)激活讀數(shù)放大器電路(LV)的前，讀數(shù)放大器電路(LV)的輸出端(SO，SON)會先被充電至工作電壓(邏輯狀態(tài)“1”)。在讀數(shù)放大器電路(LV)處于估算階段期間，輸出端(SO)或輸出端(SON)會被切換為邏輯狀態(tài)”0”。在轉(zhuǎn)換邏輯狀態(tài)的同時，讀取過程正好結(jié)束。與輸出端(SO，SON)連接的與非門(NAND-Gatter)從邏輯狀態(tài)“0”切換為邏輯狀態(tài)“1”。輸出信號(X)被傳送至串接的換流器(I)。換流器(I)產(chǎn)生一個相應的輸出信號將觸發(fā)器(FF)在輸出端(PD)的輸出信號切換為邏輯狀態(tài)“1”，并將微分電流估算電路(SBS)切斷。只要經(jīng)由在輸出端(PRECH)的一個相應的信號就可以產(chǎn)生一個新的激活+切斷作用的循環(huán)。輸出端(PD)的信號也會被傳送至讀數(shù)放大器電路(LV)的輸入端(HOLD)。因此在微分電流估算電路(SBS)的作用被自動切斷后，仍然能夠?qū)⒆x取到的數(shù)據(jù)繼續(xù)提供給讀數(shù)放大器電路(LV)的輸出端(SO，SON)。如同在圖7的實施例中已經(jīng)說明過的，與讀數(shù)放大器電路(LV)的輸入端(NN，NP)連接的晶體管(M4，M8)被跨接(圖7)，晶體管(M4，M8)切斷，由于串接的微分電流估算電路(SBS)的輸出電壓被降低至電壓值零，以便將晶體管(MIN，MINB)切斷。
圖9的功能圖顯示信號隨著時間的變化情形。在T1時間，在輸入端(PERCH)的預充電信號從邏輯狀態(tài)“0”被切換為邏輯狀態(tài)“1”，開始進入讀取過程。與此同時，在觸發(fā)器(FF)的輸出端(PD)的信號從邏輯狀態(tài)“1”被切換為邏輯狀態(tài)“0”。在T2時間，預充電信號再度被切換為邏輯狀態(tài)“0”。在T3時間，字線信號(WL)從邏輯狀態(tài)“0”被切換為邏輯狀態(tài)“1”，并選出記憶胞元(Z)。在T3時間至T4時間之間，記憶胞元電流(ic)會被微分電流估算電路(SBS)偵測到。在T4時間，在讀數(shù)放大器電路(LV)的輸入端(SAEN)的信號從邏輯狀態(tài)“0”被切換為邏輯狀態(tài)“1”。自T4時間起會一直進行對輸入端(NN，NP)的信號的估算，直到輸出端(SO)或輸出端(SON)切換為邏輯狀態(tài)“0”為止。此時讀取過程及/或估算階段即告結(jié)束，同時與非門(圖8)的輸出信號(X)從邏輯狀態(tài)“0”被切換為邏輯狀態(tài)“1”。這個輸出信號(X)會經(jīng)由換流器(I)被傳送至觸發(fā)器(FF)，并在T5時間將輸出端(PD)的信號從邏輯狀態(tài)“0”切換為邏輯狀態(tài)“1”。
另外一種可行的設計方式是，使讀取及估算SRAM記憶胞元的記憶狀態(tài)的電路配置具有一個如圖5所示的本發(fā)明的微分電流估算電路(SBS)，特別是一種具有加裝如圖6所示的部分電路的差分信號放大器(DV)的微分電流估算電路(SBS)，并使這個微分電流估算電路(SBS)串接一個以現(xiàn)有技術(shù)制作的現(xiàn)有的讀數(shù)放大器電路(LV)，例如圖2所示的讀數(shù)放大器電路(LV)。由于這種現(xiàn)有的讀數(shù)放大器電路(LV)沒有輸入端(HOLD)，因此在這種情況下，在微分電流估算電路(SBS)被部分電路(STAD)自動切斷后，就無法繼續(xù)提供在輸入端讀取到的資料。另外一種可行的方式是，不要為設置在本發(fā)明的電流估算電路(SBS)內(nèi)的差分信號放大器(DV)加裝部分電路(STA，STD，SAP)。但是在這種情況下就不具備前面提及的自動切斷的功能，因此部分電路(STAD)就變成沒有必要了。
讀取及估算SRAM記憶胞元的記憶狀態(tài)的電路配置的另外一種可行的設計方式是，使電路配置具有一個以現(xiàn)有技術(shù)制作的現(xiàn)有的電流估算電路，例如圖4所示的電流估算電路(SBS)。為了估算電流估算電路的輸出信號，可以為這種電路配置加裝一個如圖7所示的本發(fā)明的一種病數(shù)放大器電路(LV)。在這種設方式中，除非電流估算電路具有特別的自動切斷裝置，否則就不具備自動切斷電流估算電路(SBS)及部分電路(STAD)在電路配置內(nèi)錯接的功能。
圖10及圖11分別顯示另外兩種可能的電流估算電路的實施例，這兩種實施例都有加裝一個附加電路，這個附加電路具有一個位線多路轉(zhuǎn)換器及可以縮短讀取記憶胞元所需的時間的電路，特別是一個縮短因多路轉(zhuǎn)換器電路而增加的讀取時間的電路。由于讀數(shù)放大器電路(LV)的寬度通常大于記憶胞元(Z)的寬度，因此讀數(shù)放大器電路通常具有比較多條的位線，每次都會有一條位線經(jīng)由這個具有多個開關(guān)的多路轉(zhuǎn)換器電路與讀數(shù)放大器電路接通。多路轉(zhuǎn)換器電路具有一個與讀數(shù)放大器電路及/或電流估算電路的輸入電阻串聯(lián)的電阻，因此多路轉(zhuǎn)換器會對讀取記憶胞元的時間特性曲線造成很大的影響(所需的時間會變長)，經(jīng)由為縮短讀取記憶胞元所需的時間而設置的電路可以縮短多路轉(zhuǎn)換器造成的時間延遲。德國專利DE10023362 A1有提出一種可以縮短在讀取記憶胞元時因多路轉(zhuǎn)換器造成的時間延遲的電路配置，本發(fā)明采用的就是這個德國專利提出的電路配置。
在圖10的電路中，晶體管(MIN，MINB)的漏極引線及微分電流估算電路(SBS)的輸出端(inp，inn)各與一個p溝道晶體管的一條漏極引線形成導電連接。這4個p溝道晶體管構(gòu)成一個位線多路轉(zhuǎn)換器。這4個p溝道晶體管的柵極引線與縮短在讀取一個記憶胞元(Z)及/或具有多個記憶胞元(Z)的記憶胞元場時的時間延遲的電路形成導電連接。這個縮短在讀取記憶胞元(Z)時的時間延遲的電路會產(chǎn)生一個控制構(gòu)成位線多路轉(zhuǎn)換器的4個p溝道晶體管的信號(SEL)。
圖11顯示另外一種實施例。在這種實施例中，多路轉(zhuǎn)換器是由兩個p溝道晶體管所構(gòu)成。這兩個p溝道晶體管均經(jīng)由其柵極引線被信號(SEL)控制。其中一個p溝道晶體管的漏極引線與電路節(jié)點(SK1)形成導電連接，另外一個p溝道晶體管的漏極引線與電路節(jié)點(SK2)形成導電連接。
除了以上圖顯示的實施例外，利用本發(fā)明的方式還可以設計出多種其它的讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置方式。本發(fā)明的微分電流估算電路是構(gòu)成這種電路配置的一個重要成份。本發(fā)明的微電流估算電路具有一個差分信號放大器。這個差分信號放大器的輸出端經(jīng)由調(diào)整差分信號放大器的輸入電阻的裝置與其本身的輸入端及信號線均形成導電連接。前句提及的信號線之間的電壓差會被差分信號放大器測出，并經(jīng)由微分電流估算電路估算出相應的電流。經(jīng)由以上的構(gòu)造方式及線路配置可以使微分電流估算電路的運轉(zhuǎn)速度變得非?？欤覂H需占用很小的面積。特別是在將這種微分電流估算電路用于讀取一個與位線連接的SRAM記憶胞元時，如果位線還連接許多記憶胞元，則可以達到非?？斓墓浪闼俣?。此外，按照本發(fā)明的方式，差分信號放大器及/或微分電流估算電路還可以加裝一些部分電路。這些部分電路包括調(diào)整差分信號放大器的工作點的部分電路、關(guān)閉差分信號放大器及/或切斷電流估算電路的部分電路、以及激活差分信號放大器及/或電流估算電路的部分電路。
也可以直接利用輸入端與兩條信號線連接的本發(fā)明的讀數(shù)放大器電路測出兩條信號線之間的電壓差。在這種情況下，不會在讀數(shù)放大器電路的輸出端提供相應于電流的電壓差，而是提供直接出現(xiàn)在信號線之間的電壓作為邏輯信號。經(jīng)由本發(fā)明的讀數(shù)放大器電路的配線方式，不論兩條信號線的電壓是否被切換為零，可以在輸出端持續(xù)提供偵測到的電壓差。最好將讀數(shù)放大器電路設置在讀職及估算記憶胞元的記憶狀態(tài)的電路配置內(nèi)，因為在這種情況下就不必為讀數(shù)放大器電路串接一個電流估算電路。這樣就可以保證能夠獲得穩(wěn)定并能夠被進一步處理的讀數(shù)放大器電路的輸出信號。
如果讀取及估算半導體記憶胞元的記憶狀態(tài)的電路配置是由一個SRAM記憶胞元、酪電流估算電路、以及一個讀數(shù)放大器電路所構(gòu)成，則本發(fā)明的電路配置的一種可能的實施例的特征是，采用本發(fā)明的微分電流估算電路作為電流估算電路，并搭配一個現(xiàn)有的病數(shù)放大器電路。這種電路配置最好再加裝一個可以自動切斷電流估算電路的部分電路。經(jīng)由加裝這種可以自動切斷電流估算電路的部分電路，可以達到降低電路配置(特別是電流估算電路)的功率消耗的目的，這是因為在加裝這種部分電路后，即可使電流估算電路以最佳的時間效率運轉(zhuǎn)，也就是可以在正要開始進入讀取過程的前才激活電流估算電路，并在讀取過程結(jié)束后立刻切斷電流估算電路。
按照本發(fā)明的方式，另外一種可能的組合方式是由一個現(xiàn)有的電流估算電路及一個與這個電流估算電路串接的本發(fā)明的讀數(shù)放大器電路組成電路配置。這種電路配置的一個優(yōu)點是，在電流估算電路被切斷后，仍然能夠繼續(xù)處理讀數(shù)放大器電路的輸出信號。這是因為在電流估算電路被切斷后，本發(fā)明的讀數(shù)放大器電路仍然能夠繼續(xù)以讀數(shù)放大器電路的輸出信號的型式提供讀取的數(shù)據(jù)。一種特別有利的方式是，按照本發(fā)明的方式為這種電路配置加裝一個可以自動切斷電流估算電路的部分電路。如果電流估算電路本身就具有切斷電流估算電路的裝置，則為這種電路配置加裝一個可以自動切斷電流估算電路的部分電路所需的配線工作就可以大幅簡化。
另外一種特別有利的電路配置方式是由本發(fā)明的微分電流估算電路及本發(fā)明的讀數(shù)放大器電路所組成。這種電路配置可以將讀取及估算記憶狀態(tài)所需的時間降至最低的程度，而且功率消耗也很低。如果為這種電路配置加裝一個可以自動切斷微分電流估算電路的部分電路，就可以達到進一步降低這種電路配置的功率消耗的目的。
即使構(gòu)成一種用來讀取及估算SRAM記憶胞元的記憶狀態(tài)的電路配置的讀數(shù)放大器電路并不是本發(fā)明的讀數(shù)放大器，電流估算電路也不是本發(fā)明的電流估算電路，本發(fā)明提出的為這種電路配置加裝一個適當?shù)牟糠蛛娐返姆椒?，也就是加裝一個可以自動切斷電流估算電路的部分電路(STAD)的方法，也可以應用在這種電路配置上。在這種電路配置中，電流估算電路本身可以具有切斷電流估算電路的裝置，或是為電流估算電路加裝一個部分電路(STAD)，這樣即使是現(xiàn)有的電路配置，特別是具有一個SRAM記憶胞元、一個電流估算電路、以及一個讀數(shù)放大器電路的電路配置，也能夠達到理想的工作時間及/或理想的電流估算電路的運轉(zhuǎn)時間，同時也能夠大幅降低電路配置(特別是電流估算電路)的消耗功率。
所有具有自動切斷電流估算電路的功能的電路配置的實施例都具有一個共同的優(yōu)點，那就是可以防止由于過早切斷電流估算電路而造成的錯誤作用，這是因為在這種電路配置中，只有在與電流估算電路串接的讀數(shù)放大器已經(jīng)結(jié)束讀取過程的時候，才會執(zhí)行自動切斷電流估算電路的動作。
從以上的說明可知，利用本發(fā)明的方式可以提出多種用來讀取及估算記憶胞元的記憶狀態(tài)的電路配置的組合方式，而且每一種組合方式都可以因為采用本發(fā)明提出的自切斷的功能(特別是自動切斷電流估算電路的功能)而獲得更進一步的改良。
權(quán)利要求
1.一種微分電流估算電路，其特征為-具有一個差分信號放大器(DV)，這個差分信號放大器(DV)的第一個輸入端(inp)即為微分電流估算電路(SBS)的第一個輸入端，差分信號放大器(DV)的第一個輸入端(inp)與一個數(shù)據(jù)傳輸線組的第一條信號線(BL)形成導電連接，差分信號放大器(DV)的第二個輸入端(inn)即為微分電流估算電路(SBS)的第二個輸入端，差分信號放大器(DV)的第二個輸入端(inn)與一個數(shù)據(jù)傳輸線組的第二條信號線(BLB)形成導電連接，-具有調(diào)整電流估算電路(SBS)的輸入電阻的裝置(MIN，MINB)，裝置(MIN，MINB)與差分信號放大器(DV)的輸出端(outp，outn)及輸入端(inp，inn)、以及與數(shù)據(jù)傳輸線組的信號線(BL，BLB)均形成導電連接。
2.按照權(quán)利要求1所述的微分電流估算電路，其特征在于調(diào)整輸入電阻的裝置是由兩個第一種導通型的晶體管(MIN，MINB)構(gòu)成，其中，-第一個晶體管(MIN)與差分信號放大器(DV)的第一個輸出端(outp)、差分信號放大器(DV)的第一個輸入端(inp)、以及第一條信號線(BL)均形成導電連接，-第二個晶體管(MINB)與差分信號放大器(DV)的第二個輸出端(outn)、差分信號放大器(DV)的第二個輸入端(inn)、以及第二條信號線(BLB)均形成導電連接。
3.按照權(quán)利要求2所述的微分電流估算電路，其特征在于-第一個晶體管(MIN)的柵極引線與差分信號放大器(DV)的第一個輸出端(outp)形成導電連接、第一條引線與數(shù)據(jù)傳輸線組的第一條信號線(BL)形成導電連接、以及第二條引線與機殼電位形成導電連接，-第二個晶體管(MINB)的柵極引線與差分信號放大器(DV)的第二個輸出端(outn)形成導電連接、第一條引線與數(shù)據(jù)傳輸線組的第二條信號線(BLB)形成導電連接、以及第二條引線與機殼電位形成導電連接。
4.按照權(quán)利要求中的任一項所述的微分電流估算電路，其特征在于差分信號放大器(DV)具有兩個并聯(lián)的分支電路(SZW1，SZW2)，在這兩個分支電路(SZW1，SZW2)內(nèi)均設有串聯(lián)在一起的一個第一種導通型的晶體管(MINN，MINP)和一個第二種導通型的晶體管(MLP，MLN)。
5.按照權(quán)利要求4所述的微分電流估算電路，其特征在于設置在第一個分支電路(SZW1)內(nèi)的第一種導通型的晶體管(MINN)的柵極引線與差分信號放大器(DV)的第二個輸入端(inn)形成導電連接，設置在第二個分支電路(SZW2)內(nèi)的第一種導通型的晶體管(MINP)的柵極引線與差分信號放大器(DV)的第一個輸入端(inp)形成導電連接。
6.按照權(quán)利要求4或5所述的微分電流估算電路，其特征在于兩個分支電路(SZW1，SZW2)的一端均與一供電電壓(VDD)形成導電連接，另一端則均與一個和分支電路(SZW1，SZW2)串聯(lián)的第一種導通型的晶體管(MB1)的第一個引線形成導電連接。
7.如前述申請專利范圍中任一所述的微分電流估算電路，其特征在于具有一個調(diào)整差分信號放大器(DV)之工作點的部分電路(SAP)，這個部分電路(SAP)與差分信號放大器(DV)至少有兩個導電連接。
8.按照權(quán)利要求7所述的微分電流估算電路，其特征在于調(diào)整差分信號放大器(DV)之工作點的部分電路(SAP)具有一個第二種導通型的第一個晶體管(MB4)，晶體管(MB4)的柵極引線與差分信號放大器(DV)的第一個分支電路(SZW1)及第二個分支電路(SZW2)均形成導電連接，特別是與在第一個分支電路(SZW1)內(nèi)的第二種導通型的晶體管(MLP)的柵極引線形成導電連接，以及與在第二個分支電路(SZW2)內(nèi)的第二種導通型的晶體管(MLN)的柵極引線形成導電連接。
9.按照權(quán)利要求7或8所述的微分電流估算電路，其特征在于調(diào)整差分信號放大器(DV)之工作點的部分電路(SAP)具有一個第一種導通型的晶體管(MB2)，這個晶體管(MB2)的柵極引線與差分信號放大器(DV)的一個第一種導通型的晶體管(MB1)的柵極引線形成導電連接，而且差分信號放大器(DV)的這個晶體管(MB1)與差分信號放大器(DV)的分支電路(SZW1，SZW2)串聯(lián)在一起。
10.按照權(quán)利要求7-9中的任一項所述的微分電流估算電路，其特征在于調(diào)整差分信號放大器(DV)之工作點的部分電路(SAP)具有一個第二種導通型的第二個晶體管(MB3)，這個晶體管(MB3)的柵極引線與電流估算電路(SBS)的第三個輸入端(PD)形成導電連接。
11.按照權(quán)利要求8-10中的任一項所述的微分電流估算電路，其特征在于-第二種導通型的第一個晶體管(MB4)的第一條引線連接至一供電電壓(VDD)，晶體管(MB4)的第二條引線與其本身的柵極引線及與第二種導通型的第二個晶體管(MB3)的第一條引線均形成導電連接，-第二種導通型的第二個晶體管(MB3)的第第二條引線與第一種導通型的晶體管(MB2)的第二條引線形成導電連接，-第一種導通型的晶體管(MB2)的第二條引線與其本身的柵極引線交叉耦合，且其第一條引線連接至機殼電位。
12.按照前述權(quán)利要求中的任一項所述的微分電流估算電路，其特征在于具有一個可以切斷差分信號放大器(DV)的部分電路(STD)，這個部分電路(STD)至少與差分信號放大器(DV)的輸出端(outp，outn)、電流估算電路(SBS)的第三個輸入端(PD)、以及電流估算電路(SBS)的第四個輸入端(PDn)均形成導電連接。
13.按照權(quán)利要求12所述的微分電流估算電路，其特征在于可以關(guān)閉差分信號放大器(DV)的部分電路(STD)，-具有第一種導通型的第一個晶體管(MPD1)，這個晶體管(MPD1)與差分信號放大器(DV)的第一個輸出端(outp)及電流估算電路(SBS)的第三個輸入端(PD)均形成導電連接，-至少具有一個第一種導通型的第二個晶體管(MPD2)，這個晶體管(MPD2)與差分信號放大器(DV)的第二個輸出端(outn)及電流估算電路(SBS)的第三個輸入端(PD)均形成導電連接，-具有一個第二種導通型的第一個晶體管(MB3)，其柵極引線與電流估算電路(SBS)的第三個輸入端(PD)形成導電連接，-具有一個第二種導通型的第二個晶體管(MPD3)，這個晶體管(MPD3)與電流估算電路(SBS)的第四個輸入端(PDn)形成導電連接。
14.按照權(quán)利要求13所述的微分電流估算電路，其特征在于第一種導通型的兩個晶體管(MPD1，MPD2)的柵極引線與電流估算電路(SBS)的第三個輸入端(PD)形成導電連接，將這兩個晶體管(MPD1，MPD2)的第一條引線分別連接至機殼電位，第一種導通型的第一個晶體管(MPD1)的第二條引線與差分信號放大器(DV)的第一個輸出端(outp)形成導電連接，第一種導通型的第二個晶體管(MPD2)的第二條引線則與差分信號放大器(DV)的第二個輸出端(outn)形成導電連接。
15.按照權(quán)利要求13或14所述的微分電流估算電路，其特征在于關(guān)閉差分信號放大器(DV)的部分電路(STD)的第二種導通型的第二個晶體管(MPD3)的柵極引線與電流估算電路(SBS)的第四個輸入端(PDn)、第一條引線與供電電壓(VDD)、以及第二條引線與兩個分支電路(SZW1，SZW2)均形成導電連接，特別是這個第二種導通型的第二個晶體管(MPD3)與設置在差頻信器放大器(DV)的一個分支電路(SZW1，SZW2)內(nèi)的第二種導通型的晶體管(MLP，MLN)的柵極引線形成導電連接。
16.按照權(quán)利要求7-11中的任一項和權(quán)利要求12-15中的任一項所述的微分電流估算電路，其特征在于調(diào)整差分信號放大器之工作點的部分電路(SAP)與可以關(guān)閉差分信號放大器(DV)的部分電路(STD)錯接，使這兩個部分電路(SAP，STD)至少有一個共享的組件，也就是說至少有一個組件是同時屬于這兩個部分電路的(SAP，STD)，同時在調(diào)整差分信號放大器之工作點的部分電路(SAP)內(nèi)這個共享的組件是第二種導通型的第二個晶體管(MB3)，及/或在可以關(guān)閉差分信號放大器(DV)的部分電路(STD)內(nèi)這個共享的組件是第二種導通型的第一個晶體管(MB3)。
17.按照前述權(quán)利要求中的任一項所述的微分電流估算電路，其特征在于激活差分信號放大器(DV)的部分電路(STA)與差分信號放大器(DV)的兩個輸出端(outp，outn)形成導電連接，也與電流估算電路(SBS)的第五個輸入端(PRECH)及第六個輸入端(PRECHn)形成導電連接。
18.按照權(quán)利要求17所述的微分電流估算電路，其特征在于部分電路(STA)至少具有兩個第一種導通型的晶體管(VPREn1，MPREn2)，其中，-一個第一種導通型的晶體管(MPREn1)的第一條引線與差分信號放大器(DV)的第一個輸出端(outp)形成導電連接，-另外一個第一種導通型的晶體管(MPREn2)的第一條引線與差分信號放大器(DV)的第二個輸出端(outn)形成導電連接，-第一種導通型的兩個晶體管(MREn1，MPREn2)的第二條引線分別連接至一個供電電壓(VDD)，且其柵極引線與電流估算電路(SBS)的第五個輸入端(PRECH)形成導電連接。
19.按照權(quán)利要求17或18所述的微分電流估算電路，其特征在于部分電路(STA)至少具有兩個第二種導通型的晶體管(MPREp1，MPREp2)，其中，-第二種導通型的兩個晶體管(MPREp1，MPREp2)的第一條引線分別連接至一個電壓，特別是連接至調(diào)整差分信號放大器(DV)之工作點的部分電路的第二種導通型的第一個晶體管(MB4)之柵極引線的電壓，同時第二種導通型的兩個晶體管(MPREp1，MPREp2)的柵極引線與電流估算電路(SBS)的第六個輸入端(PRECHn)形成導電連接。-一個第一種導通型的晶體管(MREp1)的第二條引線與差分信號放大器(DV)的第一個輸出端(outp)形成導電連接，另外一個晶體管(MREp2)的第二條引線與差分信號放大器(DV)的第二個輸出端(outn)形成導電連接。
20.一種具有第一個部分電路及第二個部分電路的讀數(shù)放大器電路，其中，-第一個部分電路(ST1)具有兩個交叉耦合的換流器，其中一個換流器與讀數(shù)放大器電路(LV)的第一個輸出端(SO)形成導電連接，另外一個換流器則與讀數(shù)放大器電路(LV)的第二個輸出端(SON)形成導電連接，-每一個換流器均具有一個第二種導通型的晶體管(M2，M5)，這兩個晶體管(M2，M5)分別與另外一個第二種導通型的晶體管(M1，M6)并聯(lián)，且晶體管(M1，M6)的柵極引線與讀數(shù)放大器電路(LV)的第一個輸入端(SAEN)形成導電連接，-第二個部分電路(ST2)具有第一個分支電路及第二個分支電路，其中第一個分支電路與第一個部分電路的第一個換流器形成導電連接，第二個分支電路與第一個部分電路的第二個換流器形成導電連接，-第二個部分電路具有一個晶體管(M9)，而且晶體管(9)的第一條引線與機殼電位形成導電連接，第二條引線與兩個分支電路形成導電連接，這種讀數(shù)放大器的特征為第二個部分電路(ST2)的第一個分支電路及第二個分支電路均具有兩個晶體管(M4，MH1；M8，MH2)，而且這些晶體管(M4，MH1；M8，MH2)在兩個分支電路內(nèi)均以并聯(lián)方式連接。
21.按照權(quán)利要求20所述的讀數(shù)放大器電路，其特征在于設置在兩個分支電路內(nèi)的晶體管(M4，MH1；M8，MH2)均為第一種導通型的晶體管。
22.按照權(quán)利要求20或21所述的讀數(shù)放大電路，其特征在于-第一個分支電路的第一個晶體管(M4)的柵極引線與讀數(shù)放大器電路(LV)的第二個輸入端(NN)形成導電連接，-第一個分支電路的第二個晶體管(MH1)的柵極引線與讀數(shù)放大器電路(LV)的第三個輸入端(HOLD)形成導電連接，-第二個分支電路的第一個晶體管(M8)的柵極引線與讀數(shù)放大器電路(LV)的第四個輸入端(NP)形成導電連接，-第二個分支電路的第二個晶體管(MH2)的柵極引線與讀數(shù)放大器電路(LV)的第三個輸入端(HOLD)形成導電連接。
23.一種用于讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置，其中半導體記憶胞元(Z)的第一條引線與一個數(shù)據(jù)傳輸線組的第一條數(shù)據(jù)傳輸線(BL)形成導電連接，第二條引線則與一個數(shù)據(jù)傳輸線組的第二條數(shù)據(jù)傳輸線(BLB)形成導電連接，這種電路配置具有-一個按照權(quán)利要求1-19中的任一項所述的微分電流估算電路(SBS)，-一個與微分電流估算電路(SBS)串接在一起的讀數(shù)放大器電路(LV)。
24.按照權(quán)利要求23所述的電路配置，其特征在于具有一個按照權(quán)利要求20-22中的任一項所述的讀數(shù)放大器電路(LV)。
25.一種用于讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置，其中半導體記憶胞元(Z)的第一條引線與一個數(shù)據(jù)傳輸線組的第一條數(shù)據(jù)傳輸線(BL)形成導電連接，第二條引線則與一個數(shù)據(jù)傳輸線組的第二條數(shù)據(jù)傳輸線(BLB)形成導電連接，這種電路配置具有-一個電流估算電路(SBSA；SBS)，特別是一種微分電流估算電路，也就是具有切斷電流估算電路的裝置的電流估算電路，-一個按照權(quán)利要求20-22中的任一項所述的、并與電流估算電路(SBSA；SBS)串接在一起的讀數(shù)放大器電路(LV)。
26.按照權(quán)利要求25所述的電路配置，其特征在于具有一個按照權(quán)利要求1-19中的任一項所述的微分電流估算電路(SBS)。
27.按照權(quán)利要求23-26中任一項所述的電路配置，其特征在于具有一個在完成一個讀取過程后自動切斷電流估算電路(SBS；SBSA)的部分電路(STDA)，這個自動切斷電流估算電路(SBS；SBSA)的部分電路(STDA)與電流估算電路(SBS；SBSA)的至少一個輸入端及讀數(shù)放大器電路(LV)的至少一個輸出端(SO，SON)均形成導電連接。
28.按照權(quán)利要求27所述的電路配置，其特征在于自動切斷電流估算電路的部分電路(STDA)與微分電流估算電路(SBS)的第三個輸入端(PD)及第四個輸入端(PDn)均形成導電連接。
29.按照權(quán)利要求27或28所述的電路配置，其特征在于自動切斷電流估算電路的部分電路(STAD)具有一個由一個與非門、一個換流器(I)、以及一個觸發(fā)器(FF)構(gòu)成的串聯(lián)電路。
30.按照權(quán)利要求29所述的電路配置，其特征在于與非門的的輸入端與讀數(shù)放大器的輸出端(LV)連接，觸發(fā)器(FF)的一個輸出端與微分電流估算電路(SBS)的第四個輸入端(PDn)、觸發(fā)器(FF)的第二個輸出端與微分電流估算電路(SBS)的第三個輸入端(PD)及讀數(shù)放大器電路(LV)的第三個輸入端(HOL)均形成導電連接。
31.一種用于讀取及估算半導體記憶胞元(特別是SRAM記憶胞元)的記憶狀態(tài)的電路配置，其中半導體記憶胞元(Z)的第一條引線與一個數(shù)據(jù)傳輸線組的第一條數(shù)據(jù)傳輸線(BL)形成導電連接，第二條引線則與一個數(shù)據(jù)傳輸線組的第二條數(shù)據(jù)傳輸線(BLB)形成導電連接，這種電路配置具有-一個電流估算電路(SBSA)，特別是一種微分電流估算電路，也就是具有切斷電流估算電路的裝置的電流估算電路，-一個與電流估算電路(SBSA)串接在一起的讀數(shù)放大器電路(LV)，這種電路配置的特征在于具有一個在完成一個讀取過程后自動切斷電流估算電路(SBSA)的部分電路(STAD)，這個自動切斷電流估算電路(SBSA)的部分電路(STAD)與電流估算電路(SBSA)的至少一個輸入端及讀數(shù)放大器電路(LV)的至少一個輸出端(SO，SON)均形成導電連接。
32.按照權(quán)利要求27或28所述的電路配置，其特征在于自動切斷電流估算電路的部分電路(STAD)具有一個由一個與非門、一個換流器(I)、以及一個觸發(fā)器(FF)構(gòu)成的串聯(lián)電路。
33.按照權(quán)利要求29所述的電路配置，其特征在于與非門的的輸入端與讀數(shù)放大器的輸出端(LV)連接，觸發(fā)器(FF)至少具有一個與電流估算電路(SBSA)的一個輸入端形成導電連接的輸出端。
全文摘要
一種微分電流估算電路(SBS)，具有一個差分信號放大器(DV)及調(diào)整電流估算電路(SBS)的輸入電阻的裝置(MIN，MINB)。這個裝置(MIN，MINB)與差分信號放大器(DV)的輸出端(outp，outn)、差分信號放大器(DV)的輸入端(inn，inp)、以及信號線(BL，BLB)均形成導電連接。差分信號放大器(DV)的輸入端(inn，inp)亦與信號線(BL，BLB)形成導電連接。一種具有一個部分電路(ST2)的讀數(shù)放大器電路(LV)，即使在串接的電路(特別是電流估算電路(SBS))被切斷后，部分電路(ST2)的輸入端不再有來自串接的電路(特別是電流估算電路(SBS))提供的信號，在讀數(shù)放大器電路(LV)的輸出端仍然能夠持續(xù)獲得信號。微分電流估算電路(SBS)及讀數(shù)放大器電路(LV)均設置在用于讀取及估算半導體記憶胞元的記憶狀態(tài)的電路配置內(nèi)。一個具有自動切斷功能的部分電路(STAD)可以在讀取過程開始前自動激活電流估算電路，并在讀取過程結(jié)束后自動切斷電流估算電路。
文檔編號G11C7/06GK1455413SQ0312414
公開日2003年11月12日 申請日期2003年5月6日 優(yōu)先權(quán)日2002年5月2日
發(fā)明者B·維奇特, D·施米特·蘭德斯德爾, J－Y·拉古爾 申請人:因芬尼昂技術(shù)股份公司