專利名稱：半導體存儲器的制作方法
技術領域：
本發(fā)明涉及靜態(tài)RAM。
背景技術：
近年來，配備有靜態(tài)RAM(下文中，稱作SRAM)的系統(tǒng)的工作頻率在不斷提高。此外，為了降低便攜設備的總功耗，尤其需要低功耗的SRAM。在此情況下，需要具有更快的訪問時間和更小的空閑期間消耗電流(空閑電流)的SRAM。
未審結的日本專利申請公開No.Hei 11-16363公開了一種SRAM，其包含多個由6個晶體管組成的存儲單元，傳輸晶體管和負載晶體管的襯底(p阱區(qū))與字線(word line)相連。
在其中公開的SRAM中，當字線變?yōu)楦唠娖揭栽L問存儲單元時，傳輸晶體管和負載晶體管的閾值將減小，而當字線變?yōu)榈碗娖揭员Ａ舸鎯卧獌?nèi)的數(shù)據(jù)時，閾值增大。在訪問存儲單元時，流經(jīng)傳輸晶體管和負載晶體管的電流增大，從而縮短訪問時間。在空閑期間，傳輸晶體管和負載晶體管的泄漏電流減小，從而減小了空閑電流。
此外，未審結的日本專利申請公開No.2000-114399中公開了一種SRAM，其包含多個由6個晶體管組成的存儲單元，傳輸晶體管和驅動晶體管的柵極均與其襯底相連。另外，與通常的SRAM一樣，負載晶體管和驅動晶體管形成了輸入端和輸出端相互連接的兩個CMOS反相器。
在其中公開的SRAM中，當字線變?yōu)楦唠娖揭栽L問存儲單元時，傳輸晶體管的閾值減小，而當字線變?yōu)榈碗娖揭员Ａ舸鎯卧獌?nèi)的數(shù)據(jù)時，閾值增大。在柵極施加有低電平時，驅動晶體管的閾值減小。因而，在訪問存儲單元時，流經(jīng)傳輸晶體管的電流增大，從而縮短了訪問時間。在空閑期間，在由負載晶體管和驅動晶體管組成的兩個CMOS反相器中，負載晶體管導通的一個CMOS反相器的泄漏電流減小，從而減小了空閑電流。
在SRAM這樣的半導體集成電路中，晶體管的襯底區(qū)域(阱區(qū))通常是由多個晶體管共用，以便減小這些晶體管的布局面積。換句話說，為多個晶體管形成單個阱區(qū)。因此，根據(jù)上述現(xiàn)有技術，在字線連接到襯底上時，用于驅動字線的驅動器不僅要驅動字線的負載，還要驅動晶體管襯底的負載。結果，即使晶體管的閾值降低了，訪問存儲單元也會花費更長的時間。
此外，構成傳輸晶體管和驅動晶體管的nMOS晶體管的源區(qū)和漏區(qū)由n型擴散層形成。因此，如果字線的高電平電壓比pn結的正向偏壓高，則在把字線的高電平電壓施加到p型阱區(qū)時，電流會由襯底(p型阱區(qū))流到nMOS晶體管的源區(qū)或者漏區(qū)。這會導致在訪問存儲單元時出現(xiàn)故障(數(shù)據(jù)崩潰或者數(shù)據(jù)讀取錯誤)。

發(fā)明內(nèi)容
本發(fā)明的一個目的在于縮短半導體存儲器的訪問時間并減小其空閑電流。
本發(fā)明的另一個目的在于防止在訪問存儲單元時出現(xiàn)故障。
根據(jù)本發(fā)明的半導體存儲器的一個方面，存儲單元分別具有傳輸晶體管和驅動晶體管。傳輸晶體管的柵極分別連接在字線上。傳輸晶體管和驅動晶體管的襯底分別連接在第一襯底線(substrate line)上。第一驅動電路的第一緩存器分別產(chǎn)生提供給字線的電壓。第二驅動電路的第二緩存器與第一緩存器同步工作，分別產(chǎn)生提供給第一襯底線的電壓。傳輸晶體管和驅動晶體管的襯底電壓根據(jù)字線的選擇與否而改變。因此，傳輸晶體管和驅動晶體管的閾值也根據(jù)字線的選擇與否而改變。
當選定字線之一時(當訪問存儲單元時)，各個第二緩存器向其相應的第一襯底線提供電壓，以降低傳輸晶體管和驅動晶體管的閾值；而在未選定這一個字線時(處于空閑期間)，各個第二緩存器向其相應的第一襯底線提供電壓，以提高傳輸晶體管和驅動晶體管的閾值。這可以提高訪問存儲單元時的工作速度并且減小空閑期間的泄漏電流。由于字線和第一襯底線分別連接在第一緩存器和第二緩存器上，所以第一襯底線的電壓可以設置得與字線的電壓不同。由于可以與字線電壓無關地設置第一襯底線的電壓，可以改善存儲單元的電特性。因此，可以縮短半導體存儲器工作時的訪問時間并減小空閑期間的空閑電流。
根據(jù)本發(fā)明的半導體存儲器的另一個方面，在選定一個字線時，各個第二緩存器向其相對應的第一襯底線提供電源電壓。這可以使得生成提供給第一襯底線的高電平電壓的電路變得不必要。從而可以防止半導體存儲器的芯片尺寸和功率消耗增大。
根據(jù)本發(fā)明的半導體存儲器的另外一個方面，在選定一個字線時，各個第二緩存器向其相應的第一襯底線提供第一電壓，其中，第一電壓低于傳輸晶體管的襯底與源區(qū)和漏區(qū)之間的各個pn結的正向偏壓，也低于驅動晶體管的襯底與源區(qū)和漏區(qū)之間的各個pn結的正向偏壓。因此，在訪問存儲單元時，可以防止正向電流流經(jīng)晶體管。即，可以防止存儲單元出現(xiàn)故障。
根據(jù)本發(fā)明的半導體存儲器的另外一個方面，在一個字線未被選定時，各個第二緩存器向其相對應的第一襯底線提供地電壓。這使得生成提供給第一襯底線的低電平電壓的電路變得不必要。因此，可以防止半導體存儲器的芯片尺寸和功率消耗增大。
根據(jù)本發(fā)明的半導體存儲器的另外一個方面，負壓發(fā)生器產(chǎn)生負電壓。在一個字線未被選定時，各個第二緩存器向其相應的第一襯底線提供負電壓。這可以減小在空閑期間存儲單元中的傳輸晶體管和驅動晶體管的泄漏電流，這又進一步減小了空閑電流。
根據(jù)本發(fā)明的半導體存儲器的另外一個方面，在一個字線未被選定時，各個第二緩存器向其相應的第一襯底線提供地電壓。這使得無需用于生成提供給第一襯底線的高電平電壓的電路。從而可以防止半導體存儲器的芯片尺寸和功率消耗增大。
根據(jù)本發(fā)明的半導體存儲器的另外一個方面，存儲單元分別具有傳輸晶體管和負載晶體管。傳輸晶體管的柵極分別連接到字線上。負載晶體管的襯底分別連接到第二襯底線上。第一驅動電路的第一緩存器分別產(chǎn)生提供給字線的電壓。第三驅動電路的第三緩存器與第一緩存器同步工作，分別產(chǎn)生向第二襯底線提供的電壓。因此，負載晶體管的閾值根據(jù)字線的選擇與否而改變。
在選定了一個字線時(當訪問存儲單元時)，各個第三緩存器向第二襯底線提供電壓，以降低負載晶體管的閾值；而一個字線未被選定時(處于空閑期間)，各個第三緩存器向第二襯底線提供電壓，以提高負載晶體管的閾值。這可以提高訪問存儲單元時的工作速度并且減小空閑期間的泄漏電流。由于字線和第二襯底線分別連接到第一緩存器和第三緩存器上，所以第二襯底線的電壓可以設置得不同于字線的電壓。因為可以獨立于字線的電壓而設置第二襯底線的電壓，所以可以改善存儲單元的電特性。從而可以縮短半導體存儲器工作時的訪問時間并減小空閑期間的空閑電流。
根據(jù)本發(fā)明的半導體存儲器的另外一個方面，升壓器產(chǎn)生高于電源電壓的升壓電壓。在選定了一個字線時，各個第三緩存器向其相應的第二襯底線提供電源電壓；并且在未選定這一個字線時，各個第三緩存器向其相應的第二襯底線提供高于電源電壓的升壓電壓。這可以減小在空閑期間存儲單元中的傳輸晶體管和負載晶體管的泄漏電流，這又進一步減小了空閑電流。


由以下的詳細說明，結合附圖，可以清楚地理解本發(fā)明的本質(zhì)、原理和效用，附圖中類似的部件用相同的標號標示，其中圖1是本發(fā)明的半導體存儲器的第一實施例的框圖；圖2是顯示了圖1所示的存儲器核心的關鍵部分的細節(jié)；
圖3是一個截面圖，顯示了圖2所示的存儲單元的結構；圖4是一個時序圖，解釋了第一實施例中的SRAM的工作；圖5是一個框圖，顯示了根據(jù)本發(fā)明的半導體存儲器的第二實施例的存儲單元陣列的關鍵部分；圖6是一個框圖，顯示了本發(fā)明的半導體存儲器的第三實施例；圖7是一個框圖，顯示圖6所示存儲器核心的關鍵部分的細節(jié)；圖8是一個框圖，顯示了根據(jù)本發(fā)明的半導體存儲器的第四實施例的存儲單元陣列的關鍵部分；圖9是一個框圖，顯示了根據(jù)本發(fā)明的半導體存儲器的第五實施例的存儲單元陣列的關鍵部分；圖10是一個框圖，顯示了本發(fā)明的半導體存儲器的第六實施例；圖11是一個框圖，顯示了圖10所示存儲器核心的關鍵部分的細節(jié)；圖12是一個框圖，顯示了阱驅動器的配置的另一個實例；以及圖13是一個框圖，顯示了阱驅動器的配置的另一個實例。
具體實施例方式
以下參照附圖來描述本發(fā)明的優(yōu)選實施例。圖中，各個粗線表示由多條線組成的信號線。前面有“/”的信號是負邏輯的。圖中雙圓圈表示外部端子。在下面的描述中會對信號名稱進行簡化，如將“芯片選擇信號”簡寫為“/CS信號”。
圖1顯示了根據(jù)本發(fā)明的半導體存儲器的第一實施例。該半導體存儲器是通過CMOS工藝在硅襯底上形成的SRAM。
該SRAM具有命令緩存器10、地址緩存器12、數(shù)據(jù)輸入/輸出緩存器14、工作控制電路16、地址解碼器18和20以及存儲器核心22。
命令緩存器10接收來自外部的命令信號(芯片選擇信號/CS、寫使能信號/WE和輸出使能信號/OE)。地址緩存器12通過地址端子接收地址信號AD，并輸出所接收的信號作為行地址信號RAD(高位地址)和列地址信號CAD(低位地址)。
在讀操作中，數(shù)據(jù)輸入/輸出緩存器14通過數(shù)據(jù)總線DB接收來自存儲器核心22的讀出數(shù)據(jù)，并將所接收的數(shù)據(jù)輸出到數(shù)據(jù)端子DQ。在寫操作中，數(shù)據(jù)輸入/輸出緩存器14通過數(shù)據(jù)端子DQ接收寫入數(shù)據(jù)，并將所接收的數(shù)據(jù)輸出到數(shù)據(jù)總線DB。
工作控制電路16對命令緩存器10提供的命令信號進行解碼，并且輸出用于操作存儲器核心22的控制信號。地址解碼器18對行地址信號RAD進行解碼，并將結果作為解碼信號RAD2輸出。地址解碼器20對列地址信號CAD進行解碼，并將結果作為解碼信號CAD2輸出。
存儲器核心22具有存儲單元陣列ARY、字解碼器WDEC、阱驅動器PWD、讀出放大器SA、列解碼器CDEC和輸入/輸出控制電路I/O。存儲單元陣列ARY具有多個字線WL、多個第一襯底線SL1、互補的位線(bit line)BL和/BL以及存儲單元MC，存儲單元位于字線WL和位線BL、/BL的交點上。各第一襯底線SL1在字線WL的布線方向上位于兩個相鄰的存儲單元MC之間。
字解碼器WDEC根據(jù)來自地址解碼器18的解碼信號RAD2驅動(選擇)任何一個字線WL。阱驅動器PWD根據(jù)解碼信號RAD2驅動(選擇)任何一個第一襯底線SL1。列解碼器CDEC根據(jù)來自地址解碼器20的解碼信號RAD2把多個位線對BL、/BL中的任何一個連接到數(shù)據(jù)總線DB。字解碼器WDEC和阱驅動器PWD在位線BL、/BL的布線方向上位于存儲單元陣列ARY的一側(在圖中位于左側)。
圖2顯示了圖1所示存儲器核心22的關鍵部分的細節(jié)。
在存儲單元陣列ARY中，多個存儲單元MC(如粗虛線框所示)排列成矩陣。每個存儲單元MC具有兩個傳輸晶體管TT、兩個驅動晶體管DT和兩個負載晶體管LT。傳輸晶體管TT和驅動晶體管DT由nMOS晶體管組成。負載晶體管LT由pMOS晶體管組成。在下文中，有時會把nMOS晶體管和pMOS晶體管簡稱為nMOS和pMOS。
負載晶體管LT和驅動晶體管DT形成了兩個輸入端和輸出端互連的CMOS反相器。負載晶體管LT的源極連接到電源線VDD上(例如，2V)。驅動晶體管DT的源極連接到地線上(0V)。傳輸晶體管TT將CMOS反相器的輸入端分別連接至位線BL和/BL。傳輸晶體管TT的柵極連接至字線WL。即，構成存儲單元MC的晶體管的連接方式與普通的6晶體管式SRAM存儲單元相同。
傳輸晶體管TT和驅動晶體管DT的襯底(p型阱區(qū)PW；圖中的點劃線所示)連接至第一襯底線SL1。負載晶體管LT的襯底(n型阱區(qū)NW；圖中的雙點劃線所示)連接至電源線VDD，但未在圖中示出。
圖中兩個垂直相鄰的存儲單元MC鏡面對稱。nMOS的襯底區(qū)域(p型阱區(qū))PW在字線WL的布線方向上跨著兩個相鄰的存儲單元區(qū)域。即，每個阱區(qū)PW都是兩個相鄰的存儲單元MC共用的。
與此類似，pMOS的襯底區(qū)域(n型阱區(qū))NW在字線WL的布線方向上跨著兩個相鄰的存儲單元區(qū)域。即，每個阱區(qū)NW都是兩個相鄰的存儲單元MC共用的。兩個存儲單元共用阱區(qū)PW和NW可以減小存儲單元MC之間隔離區(qū)域的尺寸，從而減小存儲單元陣列ARY的尺寸。在SRAM這樣的半導體存儲器中，存儲單元陣列ARY占據(jù)了大部分的芯片面積。因此，減小存儲單元陣列ARY的面積可以減小芯片的尺寸并降低芯片的成本。
字解碼器WDEC分別具有用來對信號RAD2進行解碼的解碼電路(未顯示)和多個用來驅動字線WL的字緩存器BUF1(第一緩存器)?？梢愿鶕?jù)解碼信號RAD2激活任何一個字緩存器BUF1。被激活的字緩存器BUF1向其對應的字線WL提供電源電壓VDD。未被激活的字緩存器BUF1向其對應的字線WL提供地電壓VSS。即，字解碼器WDEC作為具有用于驅動字線WL的字緩存器BUF1的第一驅動電路而工作。
阱驅動器PWD分別具有用來對信號RAD2進行解碼的解碼電路(未顯示)和多個用來驅動第一襯底線SL1的阱緩存器(第二緩存器)BUF2。各個阱緩存器BUF2布置在兩個字緩存器BUF1之間，為每個阱區(qū)PW而形成。因為每個阱緩存器BUF2都布置在兩個字緩存器BUF1之間，第一襯底線SL1可以不與字線WL相交。這便于存儲單元陣列ARY的布線設計。
每個阱緩存器BUF2都由兩個相鄰的字緩存器BUF1共用。當激活兩個相鄰字緩存器BUF1中的任意一個時，激活阱緩存器BUF2。具體而言，向阱驅動器PWD的解碼電路提供解碼信號，該解碼信號比解碼信號RAD2少了一個低位的比特。被激活的阱緩存器BUF2向其對應的第一襯底線SL1提供電源電壓VDD。未激活的阱緩存器BUF2向其對應的第一襯底線SL1提供地電壓VSS。即，阱驅動器PWD作為具有用于驅動第一襯底線SL1的阱驅動器BUF2的第二驅動電路而工作。
圖3顯示了圖2所示存儲單元MC的截面結構。nMOS表示傳輸晶體管TT，pMOS表示負載晶體管LT。在該圖中，“p+”表示高摻雜的p型擴散層，而“n+”表示高摻雜的n型擴散層。
將n型雜質(zhì)注入p型襯底PSUB(硅襯底)中，以形成阱區(qū)NW1和作為pMOS的襯底區(qū)域的n型阱區(qū)NW。將p型雜質(zhì)注入阱區(qū)NW1的表面，以形成作為nMOS的襯底區(qū)域的p型阱區(qū)PW。
如上所述一個阱區(qū)(在此實例中為PW)與襯底PSUB隔離的結構通常被稱為三阱結構。三阱結構便于nMOS的阱區(qū)PW與襯底PSUB之間的電隔離。即，如圖2所示，可以形成多個電隔離的阱區(qū)PW。請注意，通過p型襯底，可以簡單地通過注入n型雜質(zhì)而形成多個電隔離的n型阱區(qū)NW。
nMOS的源區(qū)和漏區(qū)(都位于n+層上)可通過向阱區(qū)PW的表面注入n型雜質(zhì)而形成。nMOS的漏區(qū)和源區(qū)之一被連接至位線BL或/BL。nMOS的柵極連接至字線WL。nMOS的源區(qū)和漏區(qū)中的另一個連接至pMOS的源區(qū)或漏區(qū)。nMOS的襯底(阱區(qū)PW)通過p型擴散區(qū)(p+層)連接至第一襯底線SL1。
pMOS的源區(qū)和漏區(qū)(都位于p+層上)可通過向阱區(qū)NW的表面注入p型雜質(zhì)而形成。PMOS的源區(qū)和漏區(qū)中的一個連接至電源線VDD。PMOS的柵極連接至CMOS反相器(未顯示)的輸出端。PMOS的襯底(阱區(qū)NW)通過注入有n型雜質(zhì)的擴散區(qū)(n+層)連接至電源線VDD。
圖4顯示了第一實施例中SRAM的操作。
在執(zhí)行讀操作或寫操作時，控制SRAM的系統(tǒng)單元把芯片選擇信號/CS變?yōu)榈碗娖?，從而使SRAM處于激活狀態(tài)(在此實例中，將描述讀操作)。在不訪問SRAM時，系統(tǒng)單元把芯片選擇信號/CS變?yōu)楦唠娖?，從而使SRAM處于空閑狀態(tài)。
當在芯片選擇信號/CS的低電平期間提供了地址信號AD(AD1)時，字解碼器WDEC根據(jù)地址信號AD1選擇字線WL并將該字線WL的電壓變?yōu)殡娫措妷篤DD(圖4(a))。阱驅動器PWD根據(jù)一個不包含低位的一個比特的地址信號AD1來選擇第一襯底線SL1，并且將第一襯底線SL1的電壓變?yōu)殡娫措妷篤DD(圖4(b))。在此，阱驅動器PWD的阱緩存器BUF2與字解碼器WDEC的字緩存器BUF1同步工作。
連接到被選字線WL的存儲單元MC通過傳輸晶體管TT和位線BL、/BL將數(shù)據(jù)DATA輸出到數(shù)據(jù)總線DB(圖4(c))。當輸出使能信號/OE處于低電平(圖4(d))時，輸出到數(shù)據(jù)總線DB的數(shù)據(jù)DATA被輸出到數(shù)據(jù)端子DQ。即執(zhí)行了讀操作。
當字線WL被選定時，通過第一襯底線SL1向由字線WL選擇的存儲單元MC的p型阱區(qū)PW提供電源電壓VDD。因此，位于工作中的存儲單元MC中的傳輸晶體管TT和驅動晶體管DT的閾值下降。即，當向字線WL提供用于導通傳輸晶體管TT的電壓時，阱緩存器BUF2向第一襯底線SL1提供電壓，以降低傳輸晶體管TT和驅動晶體管DT的閾值。因此，傳輸晶體管TT和驅動晶體管DT的導通電阻下降，從而增大了源-漏電流。這提高了存儲單元MC的工作速度，從而縮短了訪問時間。
請注意，在存儲單元陣列ARY上形成了多個阱區(qū)PW，且減小了每個阱區(qū)PW的負載，例如寄生電容。因此，在訪問存儲單元MC時可以將阱緩存器BUF2的驅動功率減小到最小，并且將消耗電流降低到最小。
字線WL不連接到阱區(qū)PW上，而是連接到傳輸晶體管TT的柵極上。因此，即使對于要求阱區(qū)PW的電壓隨字線WL的選擇而同步改變的SRAM，也可以防止字線WL的負載增大。因而，與字線WL直接連接到阱區(qū)PW上的SRAM相比，從字緩存器BUF1開始工作到傳輸晶體管TT導通之間的時間顯著縮短。這進一步提高了存儲單元MC的工作速度，而這又進一步縮短了訪問時間。
當芯片選擇信號/CS變?yōu)楦唠娖綍r，SRAM進入空閑狀態(tài)。字解碼器WDEC將字線WL的電壓改變?yōu)榈仉妷篤SS(圖4(e))。阱驅動器PWD將第一襯底線SL1的電壓改變?yōu)榈仉妷篤SS(圖4(f))。通過第一襯底線SL1向存儲單元陣列ARY中的所有阱區(qū)PW提供地電壓VSS。此時傳輸晶體管TT和驅動晶體管DT的閥值比訪問存儲單元MC時要高。換句話說，當向字線WL提供用于關閉傳輸晶體管TT的電壓時，阱緩存器BUF2向第一襯底線SL1提供電壓，以提高傳輸晶體管TT和驅動晶體管DT的閾值。因而，在SRAM的空閑狀態(tài)期間，傳輸晶體管TT和驅動晶體管DT的截止電阻升高，從而減小了漏區(qū)和源區(qū)之間的泄漏電流。所以，在空閑狀態(tài)期間，消耗電流(空閑電流)減小。
如上所述，在本實施例中，傳輸晶體管TT和驅動晶體管DT的閾值與字線WL的選擇周期同步地降低，且與字線WL的非選擇期間同步地提高。這可以提高訪問存儲單元MC時的工作速度并減小空閑期間的泄漏電流。因此，可以縮短SRAM工作時的訪問時間并減小空閑電流。
由于第一襯底線SL1的電壓可以獨立于字線WL的電壓而設置，因而可以改善存儲單元MC的電特性。
向第一襯底線SL1提供電源電壓VDD和地電壓VSS使得無需提供用于產(chǎn)生提供給第一襯底線SL1的電壓的電路。從而可以防止SRAM的芯片尺寸和功率消耗增大。
圖5顯示了根據(jù)本發(fā)明的半導體存儲器第二實施例的存儲單元陣列的關鍵部分。其中與第一實施例中描述的相同元件使用相同的標號或符號表示。此處省略了其詳細描述。
該實施例中的半導體存儲器是通過CMOS工藝在硅襯底上形成的SRAM。構成SRAM的各個模塊與第一實施例(圖1)中的幾乎完全相同。
在此實施例中，當相鄰的字緩存器BUF1向字線WL提供電源電壓VDD時，阱驅動器PWD的阱緩存器BUF2向第一襯底線SL1提供低于電源電壓VDD的第一電壓VDD1。此外存儲單元陣列ARY的配置與第一實施例(圖2)中的配置相同。
第一電壓VDD1是通過電阻分壓或類似方法降低電源電壓而產(chǎn)生的。第一電壓VDD1設置為低于傳輸晶體管TT和驅動晶體管DT的pn結的正向偏壓。即，存在如下關系電源電壓VDD＞正向偏壓＞第一電壓VDD1。因此，在訪問存儲單元MC時，可將第一電壓VDD1提供給第一襯底線SL1，而不會有正向電流流經(jīng)傳輸晶體管TT和驅動晶體管DT的pn結。這就降低了訪問時的工作電流并避免出現(xiàn)故障。
該實施例可以提供與上述的第一實施例相同的效果。此外，這個實施例描述了在字線WL選擇期間供給第一襯底線SL1的第一電壓VDD1，低于傳輸晶體管TT的襯底與源區(qū)、漏區(qū)之間的pn結正向偏壓，并低于驅動晶體管DT的襯底與源區(qū)、漏區(qū)之間的pn結正向偏壓的第一電壓VDD1。因此在訪問存儲單元MC時，可以防止正向電流流經(jīng)晶體管。即可以避免存儲單元MC出現(xiàn)故障。另外，在訪問存儲單元MC時，可以防止不用于訪問的額外電流流經(jīng)存儲單元MC。
圖6顯示了根據(jù)本發(fā)明的半導體存儲器的第三實施例。其中與第一實施例中描述的相同元件使用相同的標號或符號表示。此處省略了其詳細描述。
第三實施例中的SRAM具有存儲器核心22A，而不是第一實施例中的存儲器核心22。此外，還具有用于產(chǎn)生負電壓“-VP”的電荷泵24(負壓發(fā)生器)。由電荷泵24產(chǎn)生的負電壓“-VP”提供給阱驅動器PWD。其它的配置與第一實施例中的基本上相同。
圖7顯示了圖6所示的存儲器核心22A的關鍵部分的細節(jié)。
當兩個相鄰的字緩存器BUF1中的任何一個向字線WL提供電源電壓VDD時，阱驅動器PWD的阱緩存器BUF2分別向第一襯底線SL1提供電源電壓VDD。而當兩個相鄰的字緩存器BUF1都向字線WL提供地電壓VSS時，阱驅動器PWD的阱緩存器BUF2向第一襯底線SL1提供負電壓“-VP”。此外存儲單元陣列ARY的配置與第一實施例(圖2)中的配置相同。
在這個實施例中，阱緩存器BUF2在空閑狀態(tài)時向第一襯底線SL1提供負電壓“-VP”。因此在此實施例的空閑狀態(tài)下，傳輸晶體管TT和驅動晶體管DT的閾值高于第一和第二實施例中的閥值。因此，空閑電流進一步減小。
此實施例可以提供與上述的第一實施例相同的效果。此外，在此實施例中，在沒有選擇字線WL的時候，向第一襯底線SL1提供負電壓“-VP”。因此在空閑狀態(tài)中，可以減小傳輸晶體管TT和驅動晶體管DT的泄漏電流。這又進一步減小了空閑電流。
圖8顯示了根據(jù)本發(fā)明的半導體存儲器的第四實施例的存儲單元陣列的關鍵部分。其中與第一實施例中描述的相同元件使用相同的標號或符號表示。此處省略了其詳細描述。
這個實施例中的半導體存儲器是通過CMOS工藝在硅襯底上形成的SRAM。構成SRAM的各個模塊與第三實施例(圖6)中的基本上相同。
在該實施例中，當兩個相鄰的字緩存器BUF1中的任何一個向字線WL提供電源電壓VDD時，阱驅動器PWD的各個阱緩存器BUF2向它的第一襯底線SL1提供高于電源電壓VDD的第一電壓VDD1。第一電壓VDD1設置為低于傳輸晶體管TT和驅動晶體管DT的pn結的正向偏壓。即，存在如下關系正向偏壓＞第一電壓VDD1＞電源電壓VDD。
此外，當兩個相鄰的字緩存器BUF1都向字線WL提供地電壓VSS時，阱驅動器PWD的阱緩存器BUF2向第一襯底線SL1提供負電壓“-VP”。此外存儲單元陣列ARY的配置與第三實施例(圖7)中的配置相同。
在訪問存儲單元MC時，向傳輸晶體管TT和驅動晶體管DT的襯底(阱區(qū)PW)提供高于電源電壓VDD的第一電壓VDD1。因此，傳輸晶體管TT和驅動晶體管DT的工作速度變得更快。此外，與第二實施例中相同，在訪問存儲單元MC時，沒有正向電流流經(jīng)傳輸晶體管TT和驅動晶體管DT的pn結。這可以防止產(chǎn)生不用于訪問存儲單元的額外電流，防止了訪問時出現(xiàn)故障。
在空閑狀態(tài)下，向傳輸晶體管TT和驅動晶體管DT的襯底(阱區(qū)PW)提供負電壓“-VP”。從而如同第三實施例中一樣減小了空閑電流。
該實施例可提供與上述的第一到第三實施例中所具有的相同效果。
圖9顯示了根據(jù)本發(fā)明的半導體存儲器的第五實施例的存儲單元陣列的關鍵部分。其中與第一實施例中描述的相同元件使用相同的標號或符號表示。此處省略了其詳細描述。
該實施例中的半導體存儲器是通過CMOS工藝在硅襯底上形成的SRAM。構成SRAM的各個模塊與第三實施例(圖6)中的基本上相同。
在這個實施例中，當兩個相鄰的字緩存器BUF1中的任何一個向字線WL提供電源電壓VDD時，阱驅動器PWD的各個阱緩存器BUF2向它的第一襯底線SL1提供地電壓VSS。地電壓VSS也是低于傳輸晶體管TT和驅動晶體管DT的pn結的正向偏壓的第一電壓。提供給阱緩存器BUF2的輸入端的信號邏輯與提供給字緩存器BUF1的輸入端的信號邏輯相同，其中字緩存器BUF1向字線WL提供電源電壓VDD。此外，當兩個相鄰的字緩存器BUF1均向字線WL提供地電壓VSS時，阱驅動器PWD的阱緩存器BUF2向第一襯底線SL1提供負電壓“-VP”。此外存儲單元陣列ARY的配置與第三實施例(圖(7))中的配置相同。
這個實施例可應用于這樣的SRAM為了實現(xiàn)高速工作，存儲單元MC的nMOS晶體管設置為較低的閾值。如果本發(fā)明不是應用于閥值電壓設置為較低值的SRAM，則晶體管會有較高的亞閾值電流(泄漏電流)，并且因此導致空閑電流增大。選擇了字線WL時(進行訪問時)，傳輸晶體管TT和驅動晶體管DT的襯底(阱區(qū)PW)設置為地電壓VSS；而沒有選擇字線WL時(空閑狀態(tài))，則設置為負電壓“-VP”。從而即使閾電壓設為較低值，也可抑制空閑電流并且縮短訪問時間。
該實施例可以提供與由第一和第三實施例中獲得的相同效果。此外，在該實施例中，在沒有選擇字線WL時，向第一襯底線SL1提供地電壓VSS。這就使得無需用于生成提供給第一襯底線SL1的高電平電壓的電路。因此，可以防止SRAM的芯片尺寸和功率消耗增大。
圖10顯示了根據(jù)本發(fā)明的半導體存儲器的第六實施例。其中與第一和第三實施例中描述的相同元件使用相同的標號或符號表示。此處省略了其詳細描述。
該實施例中的SRAM使用存儲器核心22B代替了第三實施例中的存儲器核心22A。此外，還形成有產(chǎn)生第二電壓VDD2，即升壓電壓的電荷泵26(升壓器)。把電荷泵26產(chǎn)生的第二電壓VDD2提供給阱驅動器NWD(將在以后描述)，該阱驅動器NWD是存儲單元MC的pMOS晶體管的襯底。其它的配置和第三實施例中的基本上相同。除了字解碼器WDEC和阱驅動器PWD之外，存儲器核心22B還具有附加的阱驅動器NWD。阱驅動器NWD的輸出端連接到第二襯底線SL2上。
圖11顯示了圖10所示存儲器核心22B的關鍵部分的細節(jié)。
圖11在中部顯示了pMOS晶體管(n型阱區(qū)NW)的襯底。與第一實施例中相同，兩個垂直相鄰的存儲單元MC呈鏡面對稱。nMOS的襯底(p型阱區(qū)PW)由兩個相鄰的存儲單元MC共用。同樣地，如同上述的實施例中一樣，pMOS的襯底(n型阱區(qū)NW)由兩個相鄰的存儲單元MC共用。阱區(qū)NW(負載晶體管LT的襯底)連接到第二襯底線SL2上。
存儲器核心22B具有位于存儲單元陣列ARY一側的字解碼器WDEC、阱驅動器PWD以及阱驅動器NWD。阱驅動器PWD和阱驅動器NWD與字解碼器WDEC交錯布置。字解碼器WDEC和阱驅動器PWD和第三實施例(圖(7))中的相同。字解碼器WDEC具有字緩存器BUF1，字緩存器BUF1的輸出端分別連接到字線WL上。阱驅動器PWD具有阱緩存器BUF2，阱緩存器BUF2的輸出端分別連接到第一襯底線SL1上。
阱驅動器NWD具有用來對信號RAD2進行解碼的解碼電路(未示出)，以及多個分別用來驅動第二襯底線SL2的阱緩存器BUF3(第三緩存器)。當兩個相鄰的字線WL中的任何一個被選定時，各個阱緩存器BUF3向它的第二襯底線SL2提供電源電壓VDD。當兩個相鄰的字線WL均被選定時，阱緩存器BUF3向第二襯底線SL2提供高于電源電壓VDD的第二電壓VDD2。這樣，阱驅動器NWD作為具有用于驅動第二襯底線SL2的阱緩存器BUF3的第三驅動電路。
在該實施例中，當SRAM處于空閑狀態(tài)的時候，向負載晶體管LT提供高于電源電壓的第二電壓。這提高了負載晶體管LT的閾值并減小了泄漏電流。在訪問存儲單元MC時，向負載晶體管LT的襯底提供電源電壓VDD。因此，降低了負載晶體管LT的閾值，實現(xiàn)了較低的導通電阻。傳輸晶體管TT和驅動晶體管DT的操作與第三實施例中的相同。
負載晶體管的閥值與傳輸晶體管TT和驅動晶體管DT的閾值一同根據(jù)字線WL的選定/非選定而發(fā)生改變。因而，當訪問存儲單元MC的時候，晶體管以高速工作。當沒有訪問存儲單元MC的時候(空閑期間)，減小了晶體管的泄漏電流。
此實施例可以提供與上述的第一和第三實施例相同的效果。此外，在此實施例中，負載晶體管LT的閾值與字線WL的選擇周期同步地降低，并與字線WL的非選擇周期同步地升高。因此，可以提高訪問存儲單元MC時的工作速度，且降低空閑狀態(tài)時的泄漏電流。從而可以縮短SRAM工作時的訪問時間并且減小空閑電流。
而當字線WL未被選定時，向第二襯底線SL2提供高于電源電壓VDD的第二電壓VDD2。從而可以減小在空閑期間存儲單元MC的負載晶體管LT的泄漏電流。這可以進一步減小空閑電流。
在上述的實施例中，已經(jīng)描述了阱驅動器PWD和字解碼器WDEC布置在存儲單元陣列ARY一側的情況。另外，也描述了阱驅動器PWD、NWD和字解碼器WDEC布置在存儲單元陣列ARY一側的情況。然而，本發(fā)明并不局限于這些實施例。
例如，如圖12所示，阱驅動器PWD和NWD(或阱驅動器PWD、NWD兩者之一)可以布置在存儲單元陣列ARY上與字解碼器WDEC相對的一側。采用圖12中的布局可以縮短設計時間，特別是當本發(fā)明應用于現(xiàn)有的存儲器核心時。當阱驅動器PWD、NWD如圖中所示布置在存儲單元陣列ARY的另一側時，可以通過交替地布置阱緩存器BUF2和BUF3而減小其布局面積。
此外，在上述的實施例中，已經(jīng)描述了阱驅動器PWD的阱緩存器BUF2布置在字緩存器BUF1之間的情況。另外，也描述了阱驅動器PWD的阱緩存器BUF2和阱驅動器NWD的阱緩存器BUF3交替布置在字緩存器BUF1之間的情況。然而，本發(fā)明并不局限于這些實施例。
例如，如圖13所示，阱驅動器PWD和NWD(或阱驅動器PWD、NWD兩者之一)可以分別沿著字解碼器WDEC布置。采用圖13中的布局可以縮短設計時間，特別是當本發(fā)明應用于現(xiàn)有的存儲器核心時。在形成有阱驅動器PWD和NWD兩者的情況下，如圖13所示，可以通過交替地布置阱緩存器BUF2和BUF3來減小其布局面積。
上述實施例均涉及本發(fā)明應用到SRAM上的情況。然而，本發(fā)明并不局限于這些實施例。例如，本發(fā)明也可以應用到邏輯LSI上，例如CPU或者系統(tǒng)存儲器中的SRAM核心。
本發(fā)明并不局限于上述的實施例，在不脫離本發(fā)明的原理和范圍的情況下，可以進行各種修改。部分或全部的組成部分都可以進行改進。
權利要求
1.一種半導體存儲器，包括多個存儲單元，其分別具有傳輸晶體管和驅動晶體管；多個字線，其分別連接到所述傳輸晶體管的柵極上；第一驅動電路，其具有多個用于分別產(chǎn)生向所述字線提供的電壓的第一緩存器；多個第一襯底線，其分別連接到所述傳輸晶體管和所述驅動晶體管的襯底上；以及第二驅動電路，其具有多個第二緩存器，所述第二緩存器與所述第一緩存器同步工作，分別產(chǎn)生向所述第一襯底線提供的電壓。
2.根據(jù)權利要求1所述的半導體存儲器，其中當向所述字線中的一個提供用于導通所述傳輸晶體管的電壓時，每個所述的第二緩存器向所述第一襯底線中對應的第一襯底線提供電壓，以降低所述傳輸晶體管和驅動晶體管的閾值；當向所述字線中的一個提供用于關閉所述傳輸晶體管的電壓時，每個所述的第二緩存器相對應的第一襯底線提供電壓，以提高所述傳輸晶體管和驅動晶體管的閾值。
3.根據(jù)權利要求2所述的半導體存儲器，其中當向所述字線中所述的一個提供用于導通所述傳輸晶體管的電壓時，每個所述的第二緩存器向所述對應的第一襯底線提供電源電壓。
4.根據(jù)權利要求2所述的半導體存儲器，其中當向所述字線中所述的一個提供用于導通所述傳輸晶體管的電壓時，每個所述的第二緩存器向所述對應的第一襯底線提供第一電壓，所述的第一電壓低于所述傳輸晶體管的襯底與源區(qū)和漏區(qū)之間、以及所述驅動晶體管的襯底與源區(qū)和漏區(qū)之間的各個pn結的正向偏壓。
5.根據(jù)權利要求4所述的半導體存儲器，其中所述的第一電壓低于電源電壓。
6.根據(jù)權利要求4所述的半導體存儲器，其中所述的第一電壓高于電源電壓。
7.根據(jù)權利要求2所述的半導體存儲器，其中當向所述字線中的所述一個提供用于關閉所述傳輸晶體管的電壓時，每個所述的第二緩存器向所述對應的第一襯底線提供地電壓。
8.根據(jù)權利要求2所述的半導體存儲器，還包括負壓發(fā)生器，用于產(chǎn)生負電壓，其中當向所述字線中的所述一個提供用于關閉所述傳輸晶體管的電壓時，每個所述的第二緩存器向所述對應的第一襯底線提供所述負電壓。
9.根據(jù)權利要求8所述的半導體存儲器，其中當向所述字線中的所述一個提供用于導通所述傳輸晶體管的電壓時，每個所述的第二緩存器向所述對應的第一襯底線提供地電壓。
10.根據(jù)權利要求1所述的半導體存儲器，包括存儲單元陣列，其由所述的存儲單元組成，其中所述的第一和第二驅動電路布置在所述存儲單元陣列的一側。
11.根據(jù)權利要求10所述的半導體存儲器，其中每個所述第二驅動電路的第二緩存器布置在所述第一驅動電路的兩個第一緩存器之間。
12.根據(jù)權利要求1所述的半導體存儲器，包括存儲單元陣列，其由所述存儲單元組成，其中所述第一驅動電路位于所述存儲單元陣列的一側，所述第二驅動電路位于所述存儲單元陣列的另一側。
13.根據(jù)權利要求1所述的半導體存儲器，其中所述第一襯底線分別連接到第一襯底區(qū)域，每個所述的第一襯底區(qū)域由所述存儲單元中兩個相鄰的存儲單元共用；且所述第二緩存器分別對應于所述第一襯底區(qū)域。
14.一種半導體存儲器，包括多個存儲單元，其分別具有傳輸晶體管和負載晶體管；多個字線，其分別連接到所述傳輸晶體管的柵極上；第一驅動電路，其具有多個分別產(chǎn)生向所述字線提供的電壓的第一緩存器；多個第二襯底線，其分別連接到所述負載晶體管的襯底上；以及第三驅動電路，其具有多個第三緩存器，所述第三緩存器與所述第一緩存器同步工作，分別產(chǎn)生向所述第二襯底線提供的電壓。
15.根據(jù)權利要求14所述的半導體存儲器，其中當向所述字線中的一個提供用于導通所述傳輸晶體管的電壓時，每個所述的第三緩存器向所述第二襯底線中對應的第二襯底線提供電壓，以降低所述負載晶體管的閾值；并且當向所述字線中所述的一個提供用于關閉所述傳輸晶體管的電壓時，每個所述的第三緩存器向所述對應的第二襯底線提供電壓，以提高所述負載晶體管的閾值。
16.根據(jù)權利要求15所述的半導體存儲器，還包括升壓器，用于產(chǎn)生高于電源電壓的升壓電壓，其中當向所述字線中所述的一個提供用于導通所述傳輸晶體管的電壓時，每個所述的第三緩存器向所述對應的第二襯底線提供所述的電源電壓；并且當向所述字線中所述的一個提供用于關閉所述傳輸晶體管的電壓時，每個所述的第三緩存器向所述對應的第二襯底線提供所述的升壓電壓。
17.根據(jù)權利要求14所述的半導體存儲器，還包括存儲單元陣列，其由所述存儲單元組成，其中所述第一和第三驅動電路布置在所述存儲單元陣列的一側。
18.根據(jù)權利要求14所述的半導體存儲器，其中所述第三驅動電路的每個所述第三緩存器布置在所述第一驅動電路的兩個第一緩存器之間。
19.根據(jù)權利要求14所述的半導體存儲器，包括存儲單元陣列，其由所述存儲單元組成，其中所述第一驅動電路位于所述存儲單元陣列的一側，所述第三驅動電路位于所述存儲單元陣列的另一側。
20.根據(jù)權利要求14所述的半導體存儲器，其中所述第二襯底線分別連接到第二襯底區(qū)域，每個所述的第二襯底區(qū)域由所述存儲單元中兩個相鄰的存儲單元共用；且所述的第三緩存器分別對應于所述的第二襯底區(qū)域。
全文摘要
第一驅動電路的第一緩存器分別產(chǎn)生提供給字線的電壓。第二驅動電路的第二緩存器與第一緩存器同步工作，分別產(chǎn)生提供給第一襯底線的電壓。在訪問存儲單元時，各個第二緩存器向對應的第一襯底線提供用以降低傳輸晶體管和驅動晶體管的閾值的電壓，在空閑期間提供用以提高傳輸晶體管和驅動晶體管的閾值的電壓。這可以提高訪問存儲單元時的工作速度并且減小空閑期間的泄漏電流。因而可以縮短半導體存儲器工作時的訪問時間并減小空閑期間的空閑電流。
文檔編號G11C11/417GK1484314SQ0315339
公開日2004年3月24日 申請日期2003年8月12日 優(yōu)先權日2002年8月13日
發(fā)明者蘆澤哲夫, 橫關亙 申請人:富士通株式會社