專利名稱：帶有單元比率小的存儲單元的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置，特別涉及帶有靜態(tài)存儲單元的半導體存儲裝置。
背景技術：
作為半導體存儲裝置的一個代表的SRAM(Static Random AccessMemory)是一種不需要進行用來保持存儲數(shù)據(jù)的更新工作的RAM。SRAM的存儲單元這樣構成通過讀取晶體管，將使由負載元件以及驅動晶體管組成的2個反相器交叉連接的觸發(fā)器連接到位線對上。
在SRAM的存儲單元中，觸發(fā)器中的2個存儲節(jié)點的電位狀態(tài)對應于存儲數(shù)據(jù)，例如2個存儲節(jié)點的電位分別相當于H(邏輯高)電平、L(邏輯低)電平時，對應于存儲數(shù)據(jù)“1”，其相反狀態(tài)則對應于存儲數(shù)據(jù)“0”。交叉連接的存儲節(jié)點上數(shù)據(jù)為雙穩(wěn)定狀態(tài)，只要提供電源電壓就能維持狀態(tài)。
在SRAM的存儲單元中，執(zhí)行數(shù)據(jù)寫入時，對對應寫入數(shù)據(jù)對位線對施加相反的電壓，通過激活字線，使讀取晶體管為ON狀態(tài)，設定觸發(fā)器的狀態(tài)。另一方面，通過激活字線，使讀取晶體管為ON狀態(tài)，將2個存儲節(jié)點的電位分別傳遞給位線對，然后檢測出此時的位線對的電位變化來進行數(shù)據(jù)的讀出。
在SRAM中，帶有對位線對預充電的位線預充電電路。位線預充電電路由N溝道MOS晶體管構成，接收預充電指令期間，將位線對預充電到電源電壓Vcc-Vth的電位。這里，Vth為構成位線預充電電路的N溝道MOS晶體管的閾值電壓。
以往，為了防止讀出動作時破壞存儲數(shù)據(jù)，SRAM存儲單元將驅動晶體管和讀取晶體管的電流驅動能力比(也稱之為單元比或β比)設定為2.5-3以上。設定單元比的理由是因為，在數(shù)據(jù)讀出時如果激活字線，就將來自位線的電荷提供給處于接地電位的某個存儲節(jié)點，如果驅動晶體管由于持有充足的驅動力而不能使該提供的電荷放電，則由于提供的電荷而使存儲節(jié)點的電位上升，由于另一個驅動晶體管為ON狀態(tài)，因此，會破壞存儲數(shù)據(jù)。
為此，通常，SRAM中需要使驅動晶體管的柵極寬度大于讀取晶體管的柵極寬度，由此，SRAM的存儲單元就為大型化。
因此，在特開昭63-128662號公報上公開了可以使單元比為1或1附近(以下，稱其為“小比率”(レシォレス)，并由此謀求縮小存儲單元面積的SRAM。該SRAM帶有與位線對相連的觸發(fā)器型讀出放大器。該讀出放大器在啟動數(shù)據(jù)讀出動作、讀出位線對上的存儲數(shù)據(jù)后，通過進行小比率處理而僅僅在破壞了存儲數(shù)據(jù)之前的時間里使該讀出放大器有效，放大讀出數(shù)據(jù)，再次對存儲器進行寫入。由此，即使進行小比率的處理，作為結果，也能實現(xiàn)沒有破壞存儲數(shù)據(jù)的SRAM。
在SRAM中，存在所謂存儲單元大型化的問題，另一方面，從所謂提高讀出速度的觀點來看，最好增加驅動晶體管的電流驅動能力。但是，一旦驅動晶體管的電流驅動能力增大，驅動晶體管導通時的電阻就變得太小，存在所謂不能寫入的問題。反之，如果減小驅動晶體管的電流驅動能力以便于容易寫入，則如上所述，讀出動作時會破壞存儲數(shù)據(jù)。
因此，在特開昭62-257698號公報上公開了謀求解決上述問題的SRAM。該SRAM在驅動晶體管的漏極和一定電位之間連接電容。由此，利用該電容的放電狀態(tài)來提高存儲數(shù)據(jù)的讀出速度的同時，可以通過該電容的累積電荷來防止讀出動作時存儲數(shù)據(jù)的破壞。
近年來，IT技術飛速發(fā)展的同時，在各種電子設備中，對于小型化以及高性能化的要求越來越高。對于裝載在電子設備上的半導體存儲裝置，要求共同滿足高集成化以及高性能化(高速且低功耗)。
在上述特開昭63-128662號公報上公開的SRAM雖可以說是實現(xiàn)小比率、適合于高度集成化的SRAM，但是該SRAM中的讀出動作為一次性破壞存儲器內的存儲數(shù)據(jù)的破壞讀出，因此，在讀出動作時，需要從存儲器的外部再次將數(shù)據(jù)寫入存儲器中。對于連接到被激活字線上的所有存儲器都必須執(zhí)行該再次寫入動作。因此，該SRAM當然難以實現(xiàn)高速化以及低功耗。
并且，這些年，以電子設備的便攜式以及節(jié)省能量為背景下，對半導體存儲裝置的低功耗的需求一直都特別高。功耗由于和電源電壓的2次方成正比，對于降低功耗而言，降低電源電壓的電壓最為有效。因此，當然將新建議的半導體存儲裝置假定為在低電壓條件下使用，并且即使在低電壓條件下，也需要有高性能。
包含上述特開昭63-128662號公報以及特開昭62-257698號公報上公開的SRAM的現(xiàn)有的SRAM不能充分適應這樣的低電壓。即，例如，外部電源電壓為1.8V，如果假定構成存儲單元的讀取晶體管以及驅動晶體管的閾值電壓為1.0V，則現(xiàn)有SRAM將存儲單元存儲節(jié)點電位最大只能上升到0.8V，不能使驅動晶體管為ON狀態(tài)。
這里，雖然考慮了降低晶體管的閾值電壓，但是如果閾值電壓下降，則會增加OFF時的漏電流，從而增加待機中的功耗。因此，現(xiàn)有SRAM不能充分適應低功耗。
另外，在上述特開昭62-257698號公報上公開的SRAM雖然可以實現(xiàn)讀出速度的提高以及防止讀出破壞，但是其寫入動作所需的時間變長。隨著上述低電壓化的推進，電容的充放電時間變得越來越長，難于實現(xiàn)半導體存儲裝置的高速化。

發(fā)明內容
因此，為了解決有關問題而提出本發(fā)明，其目的在于提供一種半導體存儲裝置，它實現(xiàn)小比率，在縮小存儲單元的面積實現(xiàn)高集成化的同時，可以在低電壓下穩(wěn)定并且高速地工作。
根據(jù)本發(fā)明，半導體裝置帶有存儲數(shù)據(jù)的存儲單元、與存儲單元相連的字線、與存儲單元相連并且各條位線帶有第1電容值的位線對、將位線對預充電到電源電位的位線預充電電路、產生比電源電位高的第1電位電壓的升壓電路、接受來自升壓電路的第1電位電壓并用第1電位電壓激活字線的字線激活電路；存儲單元包含各個由負載元件以及驅動元件組成、并且交叉連接的第1以及第2反相器；與第1反相器的輸出節(jié)點以及第2反相器的輸入節(jié)點相連、具有大于第1電容值的1/8的第2電容值的第1存儲節(jié)點；與第2反相器的輸出節(jié)點以及第1反相器的輸入節(jié)點相連、具有第2電容值的第2存儲節(jié)點；將第1以及第2存儲節(jié)點分別連接到位線對的一方以及另一方上的第1以及第2選通元件。驅動元件的電流驅動能力小于第1以及第2選通元件電流驅動能力的2倍。
根據(jù)本發(fā)明，半導體存儲裝置帶有呈行列狀配置并且包含存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列，排列在存儲單元陣列每行上的多條字線，排列在存儲單元陣列每列上并且各位線帶有第1電容值的多條位線對，將相應的位線對預充電到電源電位的多個位線預充電電路，產生比電源電位高的預定電位電壓的升壓電路，接受來自升壓電路的預定電位電壓并用預定電位電壓激活相應的字線的多個字線激活電路，多個存儲單元中的每個包含各個由負載元件以及驅動元件組成、并且交叉連接的第1以及第2反相器，與第1反相器的輸出節(jié)點以及第2反相器的輸入節(jié)點相連、具有大于第1電容值的1/8的第2電容值的第1存儲節(jié)點，與第2反相器的輸出節(jié)點以及第1反相器的輸入節(jié)點相連、具有第2電容值的第2存儲節(jié)點，將第1以及第2存儲節(jié)點分別連接到位線對的一方以及另一方位線上的第1以及第2選通元件；驅動元件的電流驅動能力小于第1以及第2選通元件電流驅動能力的2倍，激活多條字線中的任一條時，不激活對應于與這個被激活字線正交的位線對的位線預充電電路。
根據(jù)本發(fā)明的半導體存儲裝置，確保包含在存儲單元中的存儲節(jié)點的電容值，使存儲單元小比率，并且在讀出數(shù)據(jù)時，由于能夠充分確保自位線對提供給存儲節(jié)點的電荷量，因此，在縮小存儲單元面積實現(xiàn)集成化的同時，可以以低電壓實現(xiàn)穩(wěn)定并且高速的工作。


圖1是概念性示出本發(fā)明實施例1的半導體存儲裝置結構的整體框圖。
圖2是示出呈行列狀配置在實施例1的半導體存儲裝置中的存儲單元陣列上的存儲單元以及其周邊電路結構的電路圖。
圖3是示出數(shù)據(jù)讀出時的存儲節(jié)點、位線對以及字線的電位變化圖。
圖4是示出在圖2所示的存儲單元讀出工作中存儲節(jié)點的最大電位對于電容的電容值的依賴性的圖。
圖5是示出圖1所示存儲單元陣列中的存儲單元陣列配置圖。
圖6是說明圖5所示位線預充電電路激活狀態(tài)的時序圖。
圖7是示出呈行列狀配置在實施例2的半導體存儲裝置中的存儲單元陣列上的存儲單元及其周邊電路結構的電路圖。
圖8是概念性示出本發(fā)明實施例3的半導體存儲裝置結構的整體框圖。
圖9是示出呈行列狀配置在實施例3的半導體存儲裝置中的存儲單元陣列上的存儲單元及其周邊電路結構的電路圖。
圖10是示出呈行列狀配置在實施例4的半導體存儲裝置中的存儲單元陣列上的存儲單元及其周邊電路結構的電路圖。
具體實施例方式
以下，參照附圖詳細說明本發(fā)明的實施例。圖中相同或相應部分采用相同符號，不反復對其說明。
(實施例1)圖1是概念性示出本發(fā)明實施例1的半導體存儲裝置10結構的整體框圖。
參見圖1，半導體存儲裝置10具有行地址端子12、列地址端子14、控制信號端子16、數(shù)據(jù)輸入輸出端子18、以及電源端子20。半導體存儲裝置10具有行地址緩沖器22、列地址緩沖器24、控制信號緩沖器26、以及輸入輸出緩沖器28。半導體存儲裝置10具有行地址解碼器30、列地址解碼器32、讀出放大器/寫入驅動器34、多路復用器35、存儲單元陣列36、以及升壓電源產生電路38。
行地址端子12以及列地址端子14分別接收行地址信號X0-Xm以及列地址信號Y0-Yn(m、n為自然數(shù))?？刂菩盘柖俗?6接收寫入控制信號/W、輸出許可信號/0以及片選信號/CS。
行地址緩沖器22取入行地址信號X0-Xm，產生內部行地址信號并輸出到行地址解碼器30。列地址緩沖器24取入列地址信號Y0-Yn，產生內部列地址信號并輸出到列地址解碼器3 2?？刂菩盘柧彌_器26取入寫入控制信號/W、輸出許可信號/OE以及片選信號/CS，將寫入許可信號WE以及輸出許可信號OE輸出到讀出放大器/寫入驅動器34。
數(shù)據(jù)輸入輸出端子18為在半導體存儲裝置10中與外部之間獲取讀出寫入數(shù)據(jù)的端子，數(shù)據(jù)寫入時，接收自外部輸入的數(shù)據(jù)DQ0-DQi(i是自然數(shù))，數(shù)據(jù)讀出時，向外部輸出數(shù)據(jù)DQ0-DQi。
輸入輸出緩沖器28在數(shù)據(jù)寫入時，鎖存得到的數(shù)據(jù)DQ0-DQi，將內部數(shù)據(jù)IDQ0-IDQi輸出到讀出放大器/寫入驅動器34。另一方面，輸入輸出緩沖器28在數(shù)據(jù)讀出時，將從讀出放大器/寫入驅動器34接收到的內部數(shù)據(jù)IDQ0-IDQi輸出到數(shù)據(jù)輸入輸出端子18。
電源端子20自外部接收電源電壓Vcc以及接地電壓Vss。升壓電源產生電路38自電源端子20接收電源電壓Vcc以及接地電壓Vss，產生電壓Vpp(Vpp＞電源電壓Vcc+Vthn)，將所產生的電壓Vpp輸出到包含在行地址解碼器30中的字線驅動器。這里，電壓Vthn是構成包含在存儲單元陣列36中的存儲單元的N溝道MOS晶體管的閾值電壓。并且該升壓電源產生電路38構成“升壓電路”。
行地址解碼器30選擇對應于行地址信號X0-Xm的存儲單元陣列36上的字線，通過圖中沒有示出的字線驅動器，用電壓Vpp激活所選字線。列地址解碼器32向多路復用器35輸出用來選擇對應于列地址信號Y0-Yn的存儲單元陣列36上的位線對的列選擇信號。
讀出放大器/寫入驅動器34在數(shù)據(jù)寫入時，接收來自控制信號緩沖器26的寫入許可信號WE，根據(jù)接收到的來自輸入輸出緩沖器28的內部數(shù)據(jù)IDQ0-IDQi的邏輯電平，在對應于各個內部數(shù)據(jù)的I/O線對任一個的I/O線上施加電源電壓Vcc，在另一個I/O線上施加接地電壓GND。讀出放大器/寫入驅動器34在數(shù)據(jù)讀出時，接收來自于控制信號緩沖器26的輸出許可信號OE，根據(jù)讀出數(shù)據(jù)，檢測/放大I/O線對中產生的微小電壓變化，判斷讀出數(shù)據(jù)的邏輯電平，并且將讀出數(shù)據(jù)輸出到輸入輸出緩沖器28。
多路復用器35根據(jù)從列地址解碼器32接收到的列選擇信號，將I/O線對與所選擇的位線對相連。
存儲單元陣列36為將存儲單元排列為行列狀的存儲元件群，通過各行相應的字線與行地址解碼器30相連，通過各列相應的字線與多路復用器35相連。
在該半導體存儲裝置10中，數(shù)據(jù)寫入時，通過行地址解碼器30，用電壓Vpp激活對應于行地址信號X0-Xm的字線，通過列地址解碼器32選擇對應于列地址信號Y0-Yn的位線對，并通過多路復用器35與I/O線對相連。然后，讀出放大器/寫入驅動器34將輸入輸出緩沖器28接收到的內部數(shù)據(jù)IDQ0-IDQi寫入I/O線對，由此，可以將內部數(shù)據(jù)IDQ0-IDQi寫入由行地址信號X0-Xm和列地址信號Y0-Yn選擇的存儲單元中。
另一方面，數(shù)據(jù)讀出時，通過圖中沒有示出的位線預充電電路將各位線對預充電到電源電位Vcc之后，通過列地址解碼器32選擇對應于列地址信號Y0-Yn的位線對，由多路復用器35將所選的位線對與I/O線對相連。然后，一旦通過行地址解碼器30用電壓Vpp激活對應于行地址信號X0-Xm的字線，則將數(shù)據(jù)從所選擇的存儲單元中讀到位線對以及I/O線對上。
然后，讀出放大器/寫入驅動器34根據(jù)讀出數(shù)據(jù)，檢測/放大I/O線對中產生的微小電壓變化，將讀出數(shù)據(jù)輸出到輸入輸出緩沖器28。由此，從通過行地址信號X0-Xm以及列地址信號Y0-Yn選擇出的存儲單元中讀出內部數(shù)據(jù)IDQ0-IDQi。
圖2是示出呈行列狀配置在實施例1的半導體存儲裝置10中的存儲單元陣列36上的存儲單元及其周邊電路結構的電路圖。
參見圖2，在存儲單元陣列36中正交配置了位線對140、142以及字線148，將存儲單元100連接到位線對140、142以及字線148上。在位線對140、142上連接位線預充電電路130。
字線驅動器150自升壓電源產生電路38中接受將電源電壓Vcc升壓后的電壓Vpp，一旦通過圖中沒有示出的行地址解碼器30選擇字線148時，則用電壓Vpp激活字線148。另一方面，沒有選擇字線148時，字線驅動器150利用接地電壓GND使字線148無效。該字線驅動器150組成“字線激活電路”。
BLPC信號產生電路152在不激活字線148期間或在激活字線148之前，以H電平輸出位線預充電信號BLPC。反相器156接收位線預充電信號BLPC，向位線預充電電路130輸出其反相信號/BLPC。
位線預充電電路130包含P溝道MOS晶體管132-136、電源節(jié)點122。將P溝道MOS晶體管132連接在電源節(jié)點122與位線140之間，在柵極接收信號/BLPC。將P溝道MOS晶體管134連接在電源節(jié)點122與位線142之間，在柵極接收信號/BLPC。將P溝道MOS晶體管136連接在位線140、142之間，在柵極接收信號/BLPC。
位線預充電電路130在信號/BLPC為L電平期間，即，位線預充電信號BLPC為H電平期間，將位線140、142預充電到電源電位Vcc。
存儲單元100包含N溝道MOS晶體管102-108，P溝道薄膜晶體管(以下，稱薄膜晶體管為TFT(Thin Film Transistor))110、112，存儲節(jié)點118、120，電容114、116，電源節(jié)點122，以及接地節(jié)點124。
P溝道TFT110、112為由多晶硅形成的、帶有開關功能的電阻元件，是具有T(太拉，“T”表示1012)Ω級的OFF電阻和G(千兆，“G”表示109)Ω級的ON電阻的高電阻元件。
P溝道TFT110連接在電源節(jié)點122與存儲節(jié)點118之間，其柵極連接到存儲節(jié)點120。P溝道TFT112連接在電源節(jié)點122與存儲節(jié)點120之間，其柵極連接到存儲節(jié)點118。N溝道MOS晶體管102連接在存儲節(jié)點118與接地節(jié)點124之間，其柵極連接到存儲節(jié)點120。N溝道MOS晶體管104連接在存儲節(jié)點120與接地節(jié)點124之間，其柵極連接到存儲節(jié)點118。
由多晶硅組成的P溝道TFT110、112由于能夠形成在襯底中形成的整體N溝道MOS晶體管102、104的上層，因此有助于存儲單元尺寸的縮小。
P溝道TFT110以及N溝道MOS晶體管102和P溝道TFT112以及N溝道MOS晶體管104分別構成反相器，通過這兩個反相器交叉連接構成觸發(fā)器。由此，存儲節(jié)點118、120上以雙穩(wěn)定狀態(tài)鎖存互補的數(shù)據(jù)，在存儲單元100上存儲數(shù)據(jù)。
N溝道MOS晶體管106連接在存儲節(jié)點118與位線140之間，其柵極連接到字線148。N溝道MOS晶體管108連接在與位線140互補的位線142和存儲節(jié)點120之間，其柵極連接到字線148。
N溝道MOS晶體管106、108在激活字線148時構成使存儲單元100與位線對140、142相連的選通元件(以下，稱其為“讀取晶體管”)。另一方面，N溝道MOS晶體管102、104構成分別牽引存儲節(jié)點118、120上電荷的驅動元件(以下，稱其為“驅動晶體管”)。
所謂作為驅動晶體管的N溝道MOS晶體管102、104與作為讀取晶體管的N溝道MOS晶體管106、108，是單元比為1，并且各個N溝道MOS晶體管具有制造上允許的最小尺寸柵極寬度和柵極長度。
電容114連接在存儲節(jié)點118與固定電位的單元板CP之間。電容116連接在存儲節(jié)點120與單元板CP之間。電容114、116形成在襯底上部，因而不會由于設置電容114、116而造成存儲單元100面積的增加。
電容144、146表示位線140、142的寄生電容。
以下，說明該存儲單元100的工作。
(1)讀出工作說明存儲單元100上寫入數(shù)據(jù)“1”的情況，即，存儲節(jié)點118、120電位分別為相當于“H電平”、“L電平”的電位情況下的讀出工作。
在讀出工作之前，BLPC信號產生電路152以H電平輸出位線預充電信號BLPC，激活位線預充電電路130，位線預充電電路130將位線140、142預充電到電源電位Vcc。然后，通過字線驅動器150，在用電壓Vpp激活字線148之前，BLPC信號產生電路152使位線預充電信號BLPC為L電平，從而不激活位線預充電電路130。
之后，用電壓Vpp激活字線148，一旦N溝道MOS晶體管106、108為ON狀態(tài)，則位線140、142的電位分別隨著存儲節(jié)點118、120的電位而變化，通過由圖中沒有示出的讀出放大器檢測該變化，讀出存儲單元100的存儲數(shù)據(jù)。
圖3是示出數(shù)據(jù)讀出時的存儲節(jié)點118、120、位線對140、142以及字線148的電位變化圖。
參見圖3，縱軸以及橫軸分別表示電位和經(jīng)過時間。曲線C1、C2分別表示存儲節(jié)點118、120的電位變化，曲線C3、C4分別表示位線140、142的電位變化，曲線C5表示字線148的電位變化。
在開始讀出工作前的時刻T0中，存儲節(jié)點118、120的電位分別為電源電位Vcc以及接地電位GND，通過位線預充電電路130將位線140、142預充電到電源電位Vcc。字線148的電位為接地電位GND。
在T1時刻，在激活字線148后，字線148的電位就開始上升。在T2時刻，在字線148的電位超過N溝道MOS晶體管106、108的閾值電壓Vthn后，N溝道MOS晶體管106、108就為ON狀態(tài)。這樣，通過N溝道MOS晶體管108就可以將電荷自字線142提供給存儲節(jié)點120以及與其相連的電容116，存儲節(jié)點120的電位開始上升，位線142的電位開始下降。
在T3時刻，字線148的電位達到Ypp，在其后的T4時刻，存儲節(jié)點120的電位變?yōu)樽罡摺Ｗ晕痪€142提供給存儲節(jié)點120的電荷由于通過N溝道MOS晶體管104被放電，在T4時刻以后，位線142的電位下降，隨之，存儲節(jié)點120的電位也下降。
因此，該存儲單元100單元比為1，作為驅動晶體管的N溝道晶體管104的電流驅動能力不充分，但是，由于不通過N溝道MOS晶體管104放電，而是與存儲節(jié)點120相連的電容116吸收引起存儲節(jié)點120電位上升的電荷，因此可以將存儲節(jié)點120的電位上升抑制在比閾值電壓Vthn小的范圍內。
即，假使不設置電容116，如果假定存儲節(jié)點120自身電容小，則存儲節(jié)點120的電位就超過N溝道MOS晶體管102的閾值電壓Vthn。這樣，N溝道MOS晶體管102就變?yōu)镺N，存儲節(jié)點118的電位降低，N溝道MOS晶體管104隨之OFF，存儲數(shù)據(jù)反向。即，就破壞了存儲數(shù)據(jù)。
適當?shù)卮_定電容116的電容以便于存儲節(jié)點120的電位不超過N溝道MOS晶體管102的閾值電壓Vthn。
圖4是示出在圖2所示存儲單元100的讀出工作中，存儲節(jié)點120的最大電位對于電容116的電容值的依賴性的圖。
參見圖4，橫軸以及縱軸分別表示電容116的電容值以及存儲節(jié)點120的最大電位。畫有菱形標記的曲線表示位線142的寄生電容為180fF的情況，畫有方形標記的曲線表示位線142的寄生電容為360fF的情況。該實施例1中，電源電壓Vcc為1.6V，N溝道MOS晶體管102的閾值電壓Vthn為1.0V的程度。
由于存儲節(jié)點120的最大電位為1.0V，位線142的寄生電容在180fF之時約為23fF，位線142的寄生電容在360fF之時約為43fF。因而，例如，位線142的寄生電容為180fF時，如果設置電容值比23fF大的電容116，則存儲節(jié)點120的電位不會超過N溝道MOS晶體管102閾值電壓1.0V，即使存儲單元100的單元比為1，存儲數(shù)據(jù)也不會反向，不破壞存儲數(shù)據(jù)就能將其讀出。
能允許的存儲節(jié)點120的最大電位為1.0V時，位線142的寄生電容與電容116的電容之比(以下，僅稱其為“電容比”)，在位線142的寄生電容在180fF之時約為7.8，在位線142的寄生電容在360fF之時約為8.3。通常，DRAM中的位線與存儲單元的電容之比為3左右，上述值比DRAM的值大。
在上述例子中，雖然將存儲節(jié)點120的最大電位設定為1.0V，但是在電源電壓的低電壓化過程中，希望將N溝道MOS晶體管102的閾值電壓低電壓化(在N溝道MOS晶體管104中也相同)，因而，希望存儲節(jié)點120的最大電位也下降。存儲節(jié)點120的最大電位比1.0V小的情況下，如同根據(jù)圖4所知的那樣，需要減小電容比，為了抑制存儲節(jié)點120的電位上升，考慮上述數(shù)據(jù)，希望至少使電容比為8以下。由于該存儲單元100與DRAM不同而具有保持數(shù)據(jù)的鎖存電路，因此不需要電容比低于DRAM的值。因而，考慮使電容比設定為大于3而小于8。
如上所述，在該存儲單元100中，相對于DRAM，可以加大電容比，相對于DRAM，擴大了電容比的允許范圍。因而，與DRAM相比，在一對位線對上連接多個存儲單元，可以使位線對變長，從而提高設計上的自由度。
如果電容116的電容值要大，由于數(shù)據(jù)寫入時存儲節(jié)點120以及電容116的充電時間變長，因此寫入工作延遲。因此，電容116的電容值以圖4中所說明的電容值為基準，考慮由于電源電壓變動而導致提供給存儲節(jié)點120的電荷變化，需要適當確定具有保證工作余量的值。
在該實施例1中，如上所述，通過由P溝道MOS晶體管構成的位線預充電電路130將位線對140、142預充電到電源電位Vcc。將位線對140、142預充電到電源電位Vcc(不是電源電壓Vcc-Vthn)的理由如下。
如上所述，N溝道MOS晶體管102-108的閾值電壓Vthn為1.0的程度。在低電壓下使用該半導體存儲裝置10的情況，即，例如電源電壓Vcc為1.6V的情況，如果如現(xiàn)有SRAM那樣，假定位線對140、142的預充電電位為電源電壓Vcc-Vthn，即為0.6V，作為H電平的存儲節(jié)點118的電位伴隨著讀出工作，從1.6V降低為0.6V。因此，由于N溝道MOS晶體管104為OFF，則存儲單元100執(zhí)行誤工作。
因此，用P溝道MOS晶體管來構造位線預充電電路130以便于不會由于電源節(jié)點122的電源電位Vcc而引起閾值電壓Vthn的降低。由此，將位線對140、142預充電到由電源節(jié)點122提供的電源電位Vcc。
上述例子中，說明了將數(shù)據(jù)“1”存儲在存儲單元100中的情況，但是對于存儲數(shù)據(jù)“0”的情況，也可以有同樣的考慮。
(2)寫入工作說明將數(shù)據(jù)“1”寫入存儲單元100中的情況，即，說明使存儲節(jié)點118、120的電位分別相當于“H電平”、“L電平”電位的情況。
再次參見圖2，通過字線驅動器150，用電壓Vpp激活字線148，N溝道MOS晶體管106、108為ON狀態(tài)，一旦通過圖中沒有示出的讀出放大器/寫入驅動器34，分別將電源電壓Vcc以及接地電壓GND施加到位線140、142上時，通過N溝道MOS晶體管106自字線140將電荷提供給存儲節(jié)點118以及電容114。另一方面，通過N溝道MOS晶體管108將電荷自存儲節(jié)點120以及電容116放電給位線142，從而設定由P溝道TFT110、112以及N溝道MOS晶體管102、104組成的觸發(fā)器的狀態(tài)。
這里，用比電源電壓Vcc的電壓高出N溝道MOS晶體管106、108的閾值電壓Vthn的電壓還要高的電壓Vpp激活字線148的理由如下。
在低電壓下使用該半導體存儲裝置10的情況，即，電源電壓Vcc為1.6V的情況，假定將被激活的字線148的電位設為電源電壓Vcc，則由于N溝道MOS晶體管102-108的閾值電壓Vthn為1.0V的程度，因此，存儲節(jié)點118的電位只能上升到0.6V。因此作為驅動晶體管的N溝道MOS晶體管104不處于ON狀態(tài)，不能設定觸發(fā)器的狀態(tài)。
這里，雖然考慮到使N溝道MOS晶體管102-108的閾值電壓Vthn下降，但是，一旦閾值電壓Vthn下降，N溝道MOS晶體管102-108為OFF時的漏電流就會增加，從而增加待機時的功耗。
雖然考慮了通過P溝道TFT110的ON電流使存儲節(jié)點118充電，但是由于在襯底上形成P溝道TFT110(P溝道TFT112也相同)，因此，不能增大ON電流相對于OFF電流之比，由于OFF電流的大小是根據(jù)待機中的低功耗的需要來確定的，因此不能增大ON電流。
即，該存儲單元100中，P溝道TFT110、112的ON電流以及OFF電流分別為1×10-11A(安培)以及1×10-13A的程度，電容114、116的電容由于為25fF(飛法拉第，“f”表示10-15。)程度，通過P溝道TFT110的ON電流使存儲節(jié)點118的電位超過作為N溝道MOS晶體管104的閾值電壓Vthn的1.0V時，需要下述時間t。
t＝電荷Q/電流I＝(25×10-15F)×(1.0V-0.6V)/(1×10-11A)＝1.0×10-3秒 ……(1)
因而，在通過P溝道TFT110的ON電流使存儲節(jié)點118為1.0V以上時，需要m(微)秒級時間，在短時間的寫入周期內難以將存儲節(jié)點118的電位提高到N溝道MOS晶體管104閾值電壓Vthn以上。
根據(jù)上述內容，通過被升壓后的電壓Vpp(Vpp＞Vcc+Vthn)來激活字線148，通過僅由位線140提供的電荷，就必須使存儲節(jié)點118為電源電位Vcc。
由于通過如此將字線148的電壓升壓，而提高了N溝道MOS晶體管106、108的電流驅動能力，因此，可以抑制添加電容114、116所導致的存儲節(jié)點118、120充放電時間的增加，而與P溝道TFT110、112的電流驅動能力無關，存儲單元100可以高速并且穩(wěn)定地工作。
在上述例子中，說明了有關將數(shù)據(jù)“1”寫入存儲單元100的情況，對于寫入數(shù)據(jù)“0”的情況，也能進行相同的考慮。
圖5是示出圖1所示存儲單元陣列36中的存儲單元100的陣列配置圖。
參見圖5，在存儲單元陣列36上，呈行列狀配置了圖2所示的存儲單元100，各個存儲單元100每行每列分別與排列的字線148以及位線對140、142相連。對應各條字線148設置了激活該字線的字線驅動器150，對應于各位線對140、142設置了將該條位線預充電到電源電位的位線預充電電路130。對應于個位線預充電電路130設置BLPC信號產生電路152。
該存儲單元陣列36中，在激活其字線148期間，不激活對應于與被激活字線148相連的非選擇存儲單元100相連的位線對140、142的位線預充電電路130。即，伴隨著從某個選擇的存儲單元100中讀出數(shù)據(jù)的工作而激活字線148時，即使在與被激活的字線148相連的非選擇存儲單元中，作為讀出晶體管的N溝道MOS晶體管106、108也為ON狀態(tài)，但是此時，不激活所有的位線預充電電路130。
因此，對應于非選擇存儲單元的位線對140、142為與通常數(shù)據(jù)讀出時相同的狀態(tài)，在非選擇存儲單元中，即使激活字線148，讀出晶體管為ON，如讀出工作說明所述，也不會破壞存儲數(shù)據(jù)，從而實現(xiàn)陣列配置了該存儲單元100的存儲單元陣列36。
圖6是說明圖5所示位線預充電電路152激活狀態(tài)的時序圖。
參見圖6，在沒有激活字線148的T1時刻之前，在T2-T3以及T4時刻以后，BLPC信號產生電路152以H電平輸出位線預充電信號BLPC。因此，位線預充電電路130在上述期間被激活的同時，將相應的位線對140、142預充電到電源電位。
在激活字線148的T1-T2時刻以及T3-T4時刻期間，BLPC信號產生電路152以L電平輸出位線預充電信號BLPC。因此，在上述期間不激活位線預充電電路130，從而不會破壞與被激活的字線148相連的非選擇存儲單元100的存儲數(shù)據(jù)。
在上述例子中，雖然沒有提及塊分割存儲單元陣列36的情況，但是，將存儲單元陣列36分割為多個塊的情況，在至少包含被激活字線148的塊中，在上述期間也可以不激活位線預充電電路130。
如上所述，根據(jù)該實施例1的半導體存儲裝置10，由于設置了與存儲節(jié)點118、120相連的電容114、116，通過位線預充電電路130將位線140、142預充電到電源電位Vcc，用電壓Vpp激活字線148，可以使存儲單元100成為小比率，縮小單元面積，從而縮小裝置面積。
存儲單元100即使在低電壓下也能穩(wěn)定工作，從而能夠實現(xiàn)半導體存儲裝置10的低功耗。此外，存儲單元100能夠不破壞地讀出數(shù)據(jù)，不需要為此進行的再次寫入工作，因而能夠實現(xiàn)半導體存儲裝置10的高速工作。
(實施例2)實施例2中，位線預充電電路由N溝道MOS晶體管構成。
再次參照圖1，實施例2中的半導體存儲裝置10A在實施例1的半導體存儲裝置10的結構中，具有代替升壓電源產生電路38的升壓電源產生電路38A。升壓電源產生電路38A將產生的電壓Vpp輸出到包含在行地址解碼器30中的字線驅動器的同時，在還向圖中沒有示出的BLPC信號產生電路輸出這方面與升壓電源產生電路38不同。
半導體存儲裝置10A中的其他結構由于與半導體存儲裝置10的結構相同，因此不再反復說明。
圖7是示出呈行列狀配置在實施例2的半導體存儲裝置10A中的存儲單元陣列36上的存儲單元及其周邊電路結構的電路圖。
參見圖7，BLPC信號產生電路152A從升壓電源產生電路38A中接受將電源電壓Vcc升壓之后的電壓Vpp，在沒有激活字線148期間或在激活字線148之前，將由電壓Vpp組成的H電平的位線預充電信號BLPC輸出到位線預充電電路230。
位線預充電電路230包含N溝道MOS晶體管232-236和電源節(jié)點122。將N溝道MOS晶體管232連接在電源節(jié)點122與位線140之間，在柵極接收位線預充電信號BLPC。將N溝道MOS晶體管234連接在電源節(jié)點122與位線142之間，在柵極接收位線預充電信號BLPC。將N溝道MOS晶體管236連接在位線140、142之間，在柵極接收位線預充電信號BLPC。
位線預充電電路230在位線預充電信號BLPC為H電平期間，即，從BLPC信號產生電路152A中接收作為位線預充電信號BLPC的電壓Vpp時，將位線140、142預充電到電源電位Vcc。
圖7所示的其它電路結構與圖2所示的電路結構相同，因此不再反復對其說明。實施例2中的存儲單元100及其周邊電路的工作與實施例1中存儲單元100及其周邊電路工作相同，因此不再重復對其的說明。
根據(jù)實施例2中的半導體存儲裝置10A，由于以與組成存儲單元100的體晶體管相同導電型的N溝道MOS晶體管來構成位線預充電電路230，因此在存儲單元周圍不需要形成新的N型陷阱(well)區(qū)域，從而能縮小裝置面積。
(實施例3)圖8是概念性示出本發(fā)明實施例3的半導體存儲裝置10B結構的整體框圖。
參見圖8，半導體存儲裝置10B在圖1所示的實施例1的半導體存儲裝置10的結構中還具有降壓電源產生電路40，具有分別代替升壓電源產生電路38以及存儲單元陣列36的升壓電源產生電路38B和存儲單元陣列36A。
降壓電源產生電路40接受來自電源端子20的電源電壓Vcc以及接地電壓Vss，產生由一定電位組成的電壓VDC，將所產生的電壓VDC輸出到升壓電源產生電路38B、圖中沒有示出的位線預充電電路以及包含在存儲單元陣列36A中的存儲單元。另外，該降壓電源產生電路40還構成“內部電源產生電路”。
升壓電源產生電路38B自降壓電源產生電路40接受電壓VDC，產生電壓Vpp(Vpp＞VDC+Vthn)，將所產生的電壓Vpp輸出到包含在行地址解碼器30中的字線驅動器。
存儲單元陣列36A為與實施例1、2中存儲單元陣列36相同的結構，但是，在提供給包含在其中的各個存儲單元的電壓為從降壓電源產生電路40輸出的電壓VDC這一點上，與存儲單元陣列36不同。
由于半導體存儲裝置10B中的其他結構與實施例1中的半導體存儲裝置10的結構相同，因此不再反復說明。
圖9是示出呈行列狀配置在實施例3的半導體存儲裝置10B中的存儲單元陣列36A上的存儲單元及其周邊電路結構的電路圖。
參見圖9，存儲單元100A以及位線預充電電路130A，是分別在實施例1中的存儲單元100以及位線預充電電路130的結構中，包含施加從圖中沒有示出的降壓電源產生電路40中輸出的電壓VDC的電源節(jié)點222，來代替電源電壓Vcc的電源節(jié)點122。
由于存儲單元100A以及位線預充電電路130A中的其他結構分別與存儲單元100以及位線預充電電路130的結構相同，因此，不重復說明。此外，實施例3中存儲單元100A及其周邊電路工作也與實施例1中存儲單元100A及其周邊電路工作相同，因此不重復說明。
實施例3中，由于將由降壓電源產生電路40而被控制在一定電位的電壓VDC提供給存儲單元100A以及位線預充電電路130A，因此，能夠將包含在存儲單元100A中的電容114、116的電容值做在所需最低限度。
即，如果將位線140、142的寄生電容設為Cb，位線的電位設為Vb，則由下述(2)式來表示寫入工作時從位線流入作為接地電位上的某個存儲節(jié)點的電荷。
Q＝Cb×Vb……(2)從(2)式中可知，如果電壓Vb變化，則流入的電荷量Q也變化，尤其是，如果電壓Vb向高的方向變化，電荷量Q就增加。電荷量Q的增加引起存儲節(jié)點電位上升，導致驅動晶體管的誤動作。因此，由于作為相對于電壓變化而頑強的存儲單元，因此，有必要在電容114、116的電容值中保持余量。
但是，實施例3中，電壓Vb由于是由降壓電源產生電路40被控制在一定電位的電壓VDC，因此，流入存儲單元100A的電荷量Q也是一定的。為此，包含在存儲單元100A中的電容114、116可以將其電容值抑制在所需最低限度。因此，在存儲單元100A中，數(shù)據(jù)寫入時，可以將電容114或電容116的充電時間抑制為所需最小限度。
如上所述，根據(jù)實施例3的半導體存儲裝置10B，由于在數(shù)據(jù)讀出寫入時穩(wěn)定了從字線提供給存儲單元的電荷量，因此能夠將包含在存儲單元中的電容的電容值做到所需最低限度，其結果縮短了寫入工作時間。
(實施例4)實施例4使用被降壓電源產生電路40控制在一定電位的電壓VDC，并且由N溝道MOS晶體管構成位線預充電電路。
再次參見圖8，實施例4的半導體存儲裝置10C在實施例3的半導體存儲裝置10B中具有升壓電源產生電路38C，以代替升壓電源產生電路38B。升壓電源產生電路38C將所產生的電壓Vpp輸出到包含在行地址解碼器30中的字線驅動器的同時，還向圖中沒有示出的BLPC信號產生電路輸出這一點上與升壓電源產生電路38B不同。由于半導體存儲裝置10C中的其他結構與半導體存儲裝置10B中的結構相同，因此，不再重復說明。
圖10是示出呈行列狀配置在實施例4的半導體存儲裝置10C中的存儲單元陣列36A上的存儲單元及其周邊電路結構的電路圖。
參見圖10，在位線對140、142上連接了位線預充電電路230A。位線預充電電路230A，包含是在實施例2的位線預充電電路230結構中，包含有施加被控制在一定電位上的電壓Vpp的電源節(jié)點222，來代替電源電位Vcc的電源節(jié)點122。位線預充電電路230A的其他結構與位線預充電電路230的結構相同，不再重復說明。
圖10所示的其他電路結構與圖7所示的電路結構相同，不再重復說明。實施例4中的存儲單元100A及其周邊電路的工作也與實施例1中的存儲單元100及其周邊電路的工作相同，因此不再重復說明。
根據(jù)實施例4的半導體存儲裝置10C，數(shù)據(jù)讀出寫入時穩(wěn)定自位線提供給存儲單元的電荷量方面，尤其由于用與構成存儲單元100A的體晶體管相同導電型N溝道MOS晶體管來構成位線預充電電路230A，因此在縮短寫入工作時間的同時，可以縮小裝置面積。
至此所示的實施例中，使存儲單元的單元比為1，如果單元比比2小，則相對于單元比為2.5-3以上的現(xiàn)有的SRAM而言，具有縮小單元面積的效果。
至此所示的實施例中，通過設置電容114、116，即使單元比為1也能實現(xiàn)穩(wěn)定的讀出工作，如果存儲節(jié)點118、120具有相當于電容114、116的電容值，則沒有必要在存儲節(jié)點118、120中設置其他電容，這種情況能夠實現(xiàn)與設置電容114、116情況下相同的功能。
至此所示的實施例中，將P溝道TFT 110、112設置為負載元件，還可以設置由多晶硅組成的高電阻元件以代替P溝道TFT110、112。
當前公開的實施例所有部分是以例子示出，可以考慮為不是作為限制。本發(fā)明的范圍不是由上述實施例的說明而是由權利要求的范圍來表示，其意圖在于包含在與權利要求的范圍相同的含義以及范圍內的所有變化。
權利要求
1.一種半導體存儲裝置，帶有存儲數(shù)據(jù)的存儲單元；與所述存儲單元相連的字線；與所述存儲單元相連并且各條位線帶有第1電容值的位線對；將所述位線對預充電到電源電位的位線預充電電路；產生比所述電源電位高的第1電位電壓的升壓電路；接受來自所述升壓電路的所述第1電位電壓、用所述第1電位電壓激活所述字線的字線激活電路；其特征在于，所述存儲單元包含各個由負載元件以及驅動元件組成、并且交叉連接的第1以及第2反相器；與所述第1反相器的輸出節(jié)點以及所述第2反相器的輸入節(jié)點相連、具有大于所述第1電容值的1/8的第2電容值的第1存儲節(jié)點；與所述第2反相器的輸出節(jié)點以及所述第1反相器的輸入節(jié)點相連、具有所述第2電容值的第2存儲節(jié)點；將所述第1以及所述第2存儲節(jié)點分別連接到所述位線對的其一以及另一位線上的第1以及第2選通元件；所述驅動元件的電流驅動能力小于所述第1以及所述第2選通元件電流驅動能力的2倍。
2.如權利要求1記載的半導體存儲裝置，其特征在于，所述存儲單元還包含一端與所述第1存儲節(jié)點相連，另一端與固定電位節(jié)點相連的第1電容元件；一端與所述第2存儲節(jié)點相連，另一端與所述固定電位節(jié)點相連的第2電容元件；所述第1以及第2存儲節(jié)點通過分別與所述第1以及第2電容元件相連而具有所述第2電容值。
3.如權利要求1記載的半導體存儲裝置，其特征在于，所述驅動元件由第1導電型的第1晶體管組成；所述第1以及第2選通元件由第1導電型的第2晶體管組成；所述負載元件由以高電阻的多晶硅形成的電阻元件組成。
4.如權利要求3記載的半導體存儲裝置，其特征在于，所述電阻元件由第2導電型的薄膜晶體管組成。
5.如權利要求3記載的半導體存儲裝置，其特征在于，所述第2電容值在讀出工作時，通過自所述其一的位線提供給所述第1存儲節(jié)點的電荷而上升的所述第1存儲節(jié)點的電位為不超過所述第1晶體管的閾值電壓值。
6.如權利要求3記載的半導體存儲裝置，其特征在于，所述電源電位比由所述第1晶體管的閾值電壓值與所述第2晶體管的閾值電壓值之和組成的第2電位低。
7.如權利要求3記載的半導體存儲裝置，其特征在于，所述第1電位比僅高于所述電源電位的所述第2晶體管的閾值電壓的第2電位還要高。
8.如權利要求3記載的半導體存儲裝置，其特征在于，所述位線預充電電路由在柵極接受所述第1電位電壓工作的第1導電型晶體管構成。
9.如權利要求3記載的半導體存儲裝置，其特征在于，所述位線預充電電路由在柵極接受所述電源電位電壓工作的第2導電型晶體管構成。
10.如權利要求1記載的半導體存儲裝置，其特征在于，還具有內部電源產生電路，它基于外部電源電壓產生由一定的所述電源電位組成的內部電壓；所述存儲單元以及所述位線預充電電路接受由所述內部電源產生電路提供的所述內部電壓工作。
11.如權利要求1記載的半導體存儲裝置，其特征在于，所述驅動元件的電流驅動能力為所述第1以及第2選通元件電流驅動能力的0.8以上1.2以下。
12.一種半導體存儲裝置，具有呈行列狀配置并且包含存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列；排列在所述存儲單元陣列每行上的多條字線；排列在所述存儲單元陣列每列上并且各位線帶有第1電容值的多條位線對；將相應的位線對預充電到電源電位的多個位線預充電電路；產生比所述電源電位高的預定電位電壓的升壓電路；接受來自于所述升壓電路的所述預定電位電壓并用所述預定電位電壓激活相應的字線的多個字線激活電路；所述多個存儲單元的每個包含各個由負載元件以及驅動元件組成、并且交叉連接的第1以及第2反相器；與所述第1反相器的輸出節(jié)點以及所述第2反相器的輸入節(jié)點相連、具有大于所述第1電容值的1/8的第2電容值的第1存儲節(jié)點；與所述第2反相器的輸出節(jié)點以及所述第1反相器的輸入節(jié)點相連、具有所述第2電容值的第2存儲節(jié)點；分別與所述第1及第2存儲節(jié)點對應的位線對的其一及另一位線連接的第1以及第2選通元件；所述驅動元件的電流驅動能力小于所述第1以及所述第2選通元件的電流驅動能力的2倍，在所述多條字線中的某條被激活時，對應于與其不被激活的字線正交的位線對的位線預充電電路不被激活。
全文摘要
存儲單元(100)中，作為驅動晶體管的N溝道MOS晶體管(102、104)和作為讀出晶體管的N溝道MOS晶體管(106、108)的單元比為1，第1以及第2存儲節(jié)點(118、120)上分別連接了電容(114、116)。字線驅動器(150)自升壓電源產生電路(38)接受將電源電壓升壓后的電壓(Vpp)，用升壓后的電壓(Vpp)激活字線(148)。位線預充電電路(130)根據(jù)自BLPC信號產生電路(152)輸出的信號，在沒有激活字線(148)時，將位線(140、142)預充電到電源電壓(Vcc)。
文檔編號G11C11/417GK1508806SQ0315508
公開日2004年6月30日 申請日期2003年8月27日 優(yōu)先權日2002年12月16日
發(fā)明者井筒隆 申請人:株式會社瑞薩科技