專利名稱：鐵電存儲器及其數(shù)據(jù)讀取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種鐵電存儲器，并且尤其涉及一種用于將寫至鐵電電容器的數(shù)據(jù)讀出的數(shù)據(jù)讀取電路。
背景技術(shù)：
近來，一種稱為“位線GND感應(yīng)方法”的鐵電存儲器讀取方法(IEEEJournal of Solid-state Circuits，Vol.37，No.5，pp.592-597，May 2002；及日本待審專利申請公開號No.2002-133857)被提出來。
圖1示出使用傳統(tǒng)位線GND感應(yīng)方法的鐵電存儲器的主要部分。存儲單元陣列ARY具有稱為“2T2C單元”的存儲單元MC及列開關(guān)CSW。為保持1位信息，每個2T2C單元包括兩個轉(zhuǎn)移(transfer)晶體管和兩個鐵電電容器FC。每個鐵電電容器FC的一端經(jīng)由相關(guān)的轉(zhuǎn)移晶體管連接至位線BL或XBL，并且另一端連接至板線(plate line)PL。每個轉(zhuǎn)移晶體管的柵極連接至字線WL。標(biāo)號Cbl表示每條位線的電容。響應(yīng)由地址信號激活的列選擇信號，列開關(guān)CSW將位線BL和XBL連接至數(shù)據(jù)總線。數(shù)據(jù)總線通過總線接地信號BUSG放電至地電勢，并通過總線導(dǎo)通信號BUSON而連接至各位線GND感應(yīng)電路BGS。
每個位線GND感應(yīng)電路BGS具有一反相放大器IAMP，一電荷轉(zhuǎn)移CT，一絕緣(隔離)柵ISO，一閾值電壓生成器VTG，一負(fù)電壓生成器NEGG，一負(fù)電壓控制電路NEGC，以及用于將負(fù)電壓轉(zhuǎn)換為正電壓的一耦合電容器Ctrans。
在讀取操作期間，反相放大器IAMP被高電平的短信號SHORT激活，當(dāng)位線BL或XBL的電壓增加時，反相放大器IAMP降低電荷轉(zhuǎn)移CT(pMOS晶體管)的控制節(jié)點VT的電壓。
閾值電壓生成器VTG具有接收控制信號VTGEN的反相邏輯的電容器Cgate，及連接至節(jié)點GT的箝位電路。節(jié)點GT的電勢被該箝位電路設(shè)為-0.7至0.7V。響應(yīng)控制信號VTGEN至高電平的變化，閾值電壓生成器VTG在節(jié)點GT處生成一負(fù)電壓(-0.7V)。此負(fù)電壓等于電荷轉(zhuǎn)移CT的閾值電壓。
負(fù)電壓生成器NEGG具有接收控制信號NEGGEN的反相邏輯的電容器Ctank，以及用于將負(fù)電壓節(jié)點VNEG初始化至地電勢的pMOS晶體管。響應(yīng)控制信號NEGGEN至高電平的變化，負(fù)電壓生成器NEGG在節(jié)點VNEG處生成一負(fù)電壓。
負(fù)電壓控制電路NEGC具有接收各控制信號CLP2GEN和CLP1GEN的反相邏輯的多個電容器，用于將節(jié)點CLP2初始化至地電勢的pMOS晶體管，及連接至節(jié)點CLP1的箝位電路。節(jié)點CLP1的電勢被該箝位電路設(shè)為-2.1至0.7V范圍內(nèi)的值。當(dāng)節(jié)點CLP1的電勢設(shè)為-2.1V時，節(jié)點CLP2被可靠地初始化至地電勢。響應(yīng)控制信號CLP2GEN至高電平的變化，負(fù)電壓控制電路NEGC將一負(fù)電壓供應(yīng)至絕緣柵ISO(pMOS晶體管)的控制柵。因此，當(dāng)絕緣柵ISO導(dǎo)通時，節(jié)點GT的負(fù)電壓(-0.7V)被可靠地傳送至節(jié)點VT。
上述傳統(tǒng)的位線GND感應(yīng)電路BGS按以下方式工作，并由此執(zhí)行讀取操作。
首先，控制信號CLP1GEN兩次變?yōu)楦唠娖?，?jié)點CLP2由此被初始化至地電勢。因為總線導(dǎo)通信號BUSON變?yōu)楦唠娖?，位線BL和XBL連接至位線GND感應(yīng)電路BGS。因為短信號SHORT變?yōu)楦唠娖?，反相放大器IAMP被激活。
此后，因為控制信號CLP2GEN變?yōu)楦唠娖?，?jié)點CLP2的電勢變?yōu)樨?fù)電壓，于是絕緣柵ISO導(dǎo)通。因為控制信號VTGEN變?yōu)楦唠娖?，?jié)點GT和VT的電勢變?yōu)?0.7V。
因為字線WL的電勢變?yōu)楦唠娖?，鐵電電容器FC連接至各位線BL和XBL。因為列選擇信號CL變?yōu)楦唠娖?，位線BL和XBL連接至各數(shù)據(jù)總線。當(dāng)總線接地信號變?yōu)榈碗娖綍r，位線BL和XBL以及數(shù)據(jù)總線的預(yù)充電周期結(jié)束。
隨后，控制信號NEGGEN變?yōu)楦唠娖?，?jié)點VNEG的電勢由此變?yōu)樨?fù)電壓。然后，板線PL的電勢變?yōu)楦唠娖?，于是位線BL和XBL的電勢分別隨鐵電電容器FC的殘余電介質(zhì)極化值而升高，并且依次，由于反相放大器IAMP的反饋作用，節(jié)點VT的電勢降低。因此，在各位線BL和XBL上的電荷被負(fù)電壓生成器NEGG的電容器Ctank所吸收。也就是說，位線BL和XBL上的電勢返回至地電勢。
每個鐵電電容器FC的殘余電介質(zhì)極化值表現(xiàn)為在連接至電容器Ctank的節(jié)點VNEG處的電壓變化。節(jié)點VNEG的該(負(fù))電壓被耦合電容器Ctrans轉(zhuǎn)換為正電壓。感應(yīng)放大器SA差動放大相應(yīng)于各位線BL和XBL從位線GND感應(yīng)電路BGS輸出的電壓。也就是說，由存儲單元MC保持的數(shù)據(jù)被讀出至外部。
為在讀取操作期間保持位線BL和XBL的電勢，上述位線GND感應(yīng)電路BGS都需要反相放大器IAMP，其是增大電路面積的一個因素。反相放大器IAMP具有約100μA的工作電流。使用2T2C單元的鐵電存儲器對于每一I/O位需要兩個位線GND感應(yīng)電路。例如，具有16位數(shù)據(jù)端的鐵電存儲器需要32位線GND感應(yīng)電路BGS。因此，每個反相放大器IAMP的電路面積和電流消耗對于鐵電存儲器的芯片尺寸和功耗分別具有很大影響。
此外，為使反相放大器IAMP能夠正確工作，用于使節(jié)點VT和GT彼此絕緣的絕緣柵ISO是必需的。為將在節(jié)點GT生成的負(fù)電壓經(jīng)由絕緣柵ISO傳送至節(jié)點VT，就必須將一深度負(fù)電壓施加至絕緣柵ISO。這需要復(fù)雜的負(fù)電壓控制電路NEGC。為使復(fù)雜的負(fù)電壓控制電路NEGC能夠在讀取操作的初始階段工作，節(jié)點VT的電勢設(shè)定周期(預(yù)充電周期)就需要足夠長(約30ns)。但長的預(yù)充電周期是縮短讀取訪問時間的阻礙。
以下列出與本發(fā)明有關(guān)的現(xiàn)有技術(shù)參考文獻。
(專利參考文獻)(1)日本待審專利申請公開號No.2002-133857(非專利參考文獻)(1)IEEE Journal of Solid-State Circuits，Vol.37，No.5，pp.592-597，May 2002發(fā)明內(nèi)容本發(fā)明的一個目的是減小鐵電存儲器的設(shè)計尺寸。
本發(fā)明的另一目的是降低鐵電存儲器的功耗。
本發(fā)明的又一目的是縮短鐵電存儲器的訪問時間。
按照本發(fā)明的一個方案，一第一pMOS晶體管連接至一第一節(jié)點，一條位線，其連接至具有鐵電電容器的存儲單元。該第一節(jié)點的電勢由一負(fù)電壓生成器預(yù)先初始設(shè)定為一規(guī)定負(fù)電壓。該第一pMOS晶體管的柵電壓(第二節(jié)點)由一閾值電壓生成器設(shè)定為略低于其閾值電壓的一恒定電壓。因此，該第一pMOS晶體管持續(xù)導(dǎo)通，以當(dāng)從該存儲單元讀取數(shù)據(jù)時允許小電流流通。根據(jù)該鐵電電容器的殘余電介質(zhì)極化值而從該存儲單元流入該位線的電流泄漏至該第一節(jié)點。基于電壓存儲在該存儲單元中的數(shù)據(jù)的邏輯值在該第一節(jié)點處升高。
由于該第一pMOS晶體管的柵極電壓被設(shè)定為略小于其自身閾值電壓的一個值，電流總是從該位線泄漏至該第一節(jié)點，以在讀取操作期間增加該第一節(jié)點的電勢。因此，例如用于在讀取操作期間將該位線的電勢保持在地電勢的一控制電路(一反饋電路，例如反相放大器)就不是必需的。這就能夠減小該鐵電存儲器的設(shè)計尺寸。由于此控制電路不是必需的，該鐵電存儲器的功耗就可被降低。
按照本發(fā)明的另一方案，一第二pMOS晶體管被一第二節(jié)點的電壓所導(dǎo)通，并將該第一節(jié)點連接至一地線。在從該存儲單元讀取數(shù)據(jù)之前，由一第二耦合電容器將電荷從該第二節(jié)點提取出，該第二節(jié)點的電勢由此被暫時設(shè)定在一深度負(fù)電壓。在當(dāng)該第二節(jié)點的電勢設(shè)定為該深度負(fù)電壓的周期內(nèi)，由用于將該第二節(jié)點的電勢設(shè)定為恒定電壓的箝位電路將電荷供應(yīng)至該第二節(jié)點。在當(dāng)該第二節(jié)點的電勢從該深度負(fù)電壓變至該恒定電壓的下沖(undershoot)周期內(nèi)，該第二pMOS晶體管導(dǎo)通以將該第一節(jié)點初始化至地電勢。隨后，由一第一耦合電容器從該第一節(jié)點提取電荷，以將該第一節(jié)點的電勢設(shè)定在該規(guī)定負(fù)電壓。由于利用該第二節(jié)點的電勢暫時變?yōu)樯疃蓉?fù)電壓的事實，僅通過導(dǎo)通該第二pMOS晶體管即可將該第一節(jié)點的電勢初始化至地電勢，因而該第一節(jié)點可被高速初始化。因此，讀取操作之前的初始化周期(預(yù)充電周期)可被縮短，并且因而讀取訪問時間可被縮短。由于通過利用用于將該第二節(jié)點保持在恒定電壓的電路，該第一節(jié)點的電勢可被初始化，因而在讀取操作之前的初始化所必需的電路可在結(jié)構(gòu)上被簡化。因此，該鐵電存儲器的尺寸可被減小。
按照本發(fā)明的又一方案，該箝位電路包括一第三pMOS晶體管，該第三pMOS晶體管的源極、漏極和柵極分別連接至該第二節(jié)點、該地線和該第二節(jié)點。該第三pMOS晶體管的閾值電壓低于該第一pMOS晶體管的閾值電壓。因此，該箝位電路易于生成低于該第一pMOS晶體管的閾值電壓的該恒定電壓。通過使該第一和第三pMOS晶體管的柵極寬度W與溝道長度L的比率W/L彼此不同，該第一和第三pMOS晶體管的閾值電壓可容易地以高精度設(shè)定。
按照本發(fā)明的再一方案，該第二pMOS晶體管的閾值電壓低于該第三pMOS晶體管的閾值電壓。這就能夠防止以下的現(xiàn)象，即在該第二節(jié)點的電勢已從該深度負(fù)電壓變至相應(yīng)于該第三MOS晶體管的閾值電壓的該恒定負(fù)電壓之后，電荷被從該地線經(jīng)由該第三pMOS晶體管供應(yīng)至該第一節(jié)點。這就能夠依次將該第一節(jié)點的電勢可靠地設(shè)定為該規(guī)定負(fù)電壓。通過使該第二和第三pMOS晶體管的柵極寬度W與溝道長度L的比率W/L彼此不同，該第二和第三pMOS晶體管的閾值電壓可被容易地以高精度設(shè)定。
按照本發(fā)明的進一步的方案，設(shè)置在該第一節(jié)點和一第三節(jié)點之間的一第三耦合電容器，根據(jù)該第一節(jié)點的負(fù)電壓而在該第三節(jié)點處生成一正電壓。一源極跟隨器電路的輸入端連接至該第三節(jié)點。為預(yù)先將該第三節(jié)點的電勢設(shè)定在規(guī)定正電壓，一分壓(dividing)電容器經(jīng)由該第三節(jié)點連接至該第三耦合電容器。以此方法，隨著從該存儲單元流入該位線的電流而上升的該第一節(jié)點的負(fù)電壓，可被容易地轉(zhuǎn)換為一正電壓，該正電壓利用該第三耦合電容器和該分壓電容器通過電容型分壓而允許該源極跟隨器電路正常工作。


圖1是使用傳統(tǒng)位線GND感應(yīng)方法的鐵電存儲器的主要部分的電路圖；圖2是本發(fā)明第一實施例的框圖；圖3是示出圖2所示各存儲單元的細部的電路圖；圖4是圖2主要部分的電路圖；圖5是示出圖2所示各感應(yīng)放大器的細部的電路圖；圖6是示出第一實施例的讀取操作的時序圖；圖7是本發(fā)明第二實施例的框圖；圖8是示出圖7所示各存儲單元的細部的電路圖；以及圖9是示出第二實施例的讀取操作的時序圖。
具體實施例方式
下面將參照附圖描述本發(fā)明的實施例。附圖中的雙圈表示外部終端。在附圖中，畫作粗線的各信號線實際上包括多條線。與粗線連接的方框部分各由多個電路所組成。由外部終端供應(yīng)的各信號被給定與其終端名稱相同的標(biāo)號。用于傳輸信號的各信號線被給定與信號名稱相同的標(biāo)號。
圖2示出按照本發(fā)明第一實施例的鐵電存儲器。通過使用CMOS工藝，在硅襯底上形成鐵電存儲器芯片。
例如，該鐵電存儲器被用作諸如移動電話等手持終端的工作存儲器。該鐵電存儲器具有一地址緩沖器ADB，一指令緩沖器CMDB，一行解碼器RDEC，一時序生成器TGEN，一列解碼器CDEC，一板驅(qū)動器PD，一字驅(qū)動器WD，一存儲內(nèi)核CORE，及一數(shù)據(jù)輸出緩沖器BUF。圖2主要示出對于讀取操作所必需的電路。因此，省略了對于寫操作所需的電路，例如數(shù)據(jù)輸入緩沖器和寫放大器。
地址緩沖器ADB經(jīng)由地址終端接收地址信號，并將接收到的信號輸出至行解碼器RDEC和列解碼器CDEC。行解碼器RDEC通過對地址信號的高位(upper bits)(行地址)解碼而生成行解碼信號，并將生成的信號輸出至字驅(qū)動器WD。列解碼器CDEC通過對地址信號的低位(lower bits)(列地址)解碼而生成列解碼信號，并將生成的信號輸出至列解碼器CDEC陣列。
指令緩沖器CMDB經(jīng)由指令終端接收指令信號，例如片選信號/CS或?qū)懩苄盘?WE，并將接收到的信號輸出至?xí)r序生成器TGEN。時序生成器TGEN對由接收到的指令信號所表示的操作模式進行解碼，并根據(jù)解碼結(jié)果輸出板驅(qū)動器PD、字驅(qū)動器WD、數(shù)據(jù)輸出緩沖器OBF等操作所必需的時序信號。
板驅(qū)動器PD響應(yīng)來自時序生成器TGEN的時序信號和來自行解碼器RDEC的行解碼信號而選擇板線PL。選定的板線PL的電勢變?yōu)楦唠娖?，并在預(yù)定周期內(nèi)保持該電平。
字驅(qū)動器WD響應(yīng)來自時序生成器TGEN的時序信號和來自行解碼器RDEC的行解碼信號而選擇字線WL。選定的字線WL的電勢從低電平變?yōu)楦唠娖健?br> 存儲內(nèi)核CORE具有存儲單元陣列ARY，相應(yīng)于各位線BL和XBL的位線GND感應(yīng)電路BGS，以及各相應(yīng)于一對位線BL和XBL的感應(yīng)放大器SA。
該存儲單元陣列ARY具有以矩陣形式排列的多個存儲單元MC，以及連接至存儲單元MC的多條字線WL和多條位線BL和XBL。如圖3所示，各存儲單元MC是2T2C存儲單元(下述)。
在從相關(guān)的存儲單元MC讀取數(shù)據(jù)的過程中，每對位線GND感應(yīng)電路BGS工作。各位線GND感應(yīng)電路BGS將讀出至相關(guān)位線BL或XBL的電荷轉(zhuǎn)換為電壓，并將所得電壓輸出至相關(guān)的感應(yīng)放大器SA。
各感應(yīng)放大器SA將從相關(guān)的位線GND感應(yīng)電路BGS輸出的相應(yīng)于相關(guān)的一對位線BL和XBL的讀出電壓放大，并將放大的電壓輸出至數(shù)據(jù)輸出緩沖器BUF。
根據(jù)列解碼信號，數(shù)據(jù)輸出緩沖器BUF從由存儲內(nèi)核CORE讀取的讀出數(shù)據(jù)中選擇16位，并將讀出數(shù)據(jù)的選定部分輸出至數(shù)據(jù)輸入/輸出端I/O，其具有16位結(jié)構(gòu)。
圖3示出各存儲單元MC的細部。
存儲單元MC具有鐵電電容器FC1和FC2以及轉(zhuǎn)移晶體管M1和M2，轉(zhuǎn)移晶體管M1和M2是nMOS晶體管。鐵電電容器FC1的一端經(jīng)由轉(zhuǎn)移晶體管M1連接至位線BL，且其另一端連接至板線PL。鐵電電容器FC2的一端經(jīng)由轉(zhuǎn)移晶體管M2連接至位線XBL，且其另一端連接至板線PL。轉(zhuǎn)移晶體管M1和M2的柵極連接至字線WL。在圖3中，伴隨各鐵電電容器FC1和FC2的箭頭表示其極化狀態(tài)。向上的箭頭代表邏輯值“0”被存儲的狀態(tài)，而向下的箭頭代表邏輯值“1”被存儲的狀態(tài)。以此方式，在2T2C單元中，相反的數(shù)據(jù)被寫至兩個鐵電電容器FC1和FC2。
圖4示出各位線GND感應(yīng)電路BGS的細部。連接至數(shù)據(jù)總線的存儲單元陣列ARY和晶體管以與圖1所示相同的方式構(gòu)成，因此不再描述。
位線GND感應(yīng)電路BGS具有pMOS晶體管的一電荷轉(zhuǎn)移CT，一閾值電壓生成器VTG，一負(fù)電壓生成器NEGG，及一電壓轉(zhuǎn)換電路VCON。
閾值電壓生成器VTG具有與圖1所示相同的功能。也就是說，閾值電壓生成器VTG具有一電容器Cgate(第二耦合電容器)和一箝位電路。然而，該箝位電路的pMOS晶體管P1(第三pMOS晶體管)的閾值電壓不同于圖1中相應(yīng)晶體管的閾值電壓。pMOS晶體管P1的閾值電壓設(shè)定為低于(深于)電荷轉(zhuǎn)移CT(第一pMOS晶體管)的閾值電壓。例如，電荷轉(zhuǎn)移CT和pMOS晶體管P1的閾值電壓分別設(shè)定為-0.7V和-0.8V。因此，當(dāng)節(jié)點VT(第二節(jié)點)的電勢被pMOS晶體管P1鉗位在負(fù)電壓時，電荷轉(zhuǎn)移CT導(dǎo)通以允許小電流的流通。
通過使其柵極寬度W與溝道長度L的比率W/L彼此不同，為電荷轉(zhuǎn)移CT和pMOS晶體管P1設(shè)定不同的閾值電壓。在此例中，pMOS晶體管P1的比率W/L設(shè)定為小于電荷轉(zhuǎn)移CT的比率W/L。
負(fù)電壓生成器NEGG具有一電容器Ctank(第一耦合電容器)，其在一端接收控制信號NEGGEN的反相邏輯；以及一pMOS晶體管P2(第二pMOS晶體管)，用于將節(jié)點VNEG(第一節(jié)點)初始化至地電勢。pMOS晶體管P2的閾值電壓設(shè)定為低于pMOS晶體管P1的閾值電壓。例如，pMOS晶體管P2的閾值電壓設(shè)定為-0.9V。因此，當(dāng)節(jié)點VT(第二節(jié)點)的電勢被pMOS晶體管P1鉗位在-0.8V時，pMOS晶體管P2截止。更具體地，如下文所述，僅當(dāng)節(jié)點VT的電勢響應(yīng)控制信號VTGEN至高電平的變化而暫時變得低于-0.9V時，pMOS晶體管P2才導(dǎo)通。
通過使柵極寬度W與溝道長度L的比率W/L彼此不同，為pMOS晶體管P1和P2設(shè)定不同的閾值電壓。在此例中，pMOS晶體管P2的比率W/L設(shè)定為小于pMOS晶體管P1的比率W/L。
電壓轉(zhuǎn)換電路VCON具有一pMOS晶體管P3及一nMOS晶體管N1，設(shè)置在電源線VDD和地線之間，并經(jīng)由一節(jié)點GTN(第三節(jié)點)相互串聯(lián)連接；一電容器Cbias(分壓電容器)和一nMOS晶體管N2，設(shè)置在節(jié)點GTN和地線之間，并相互串聯(lián)連接；一電容器Ctrans(第三耦合電容器)，設(shè)置在節(jié)點GTN和節(jié)點VNEG之間；以及一源極跟隨器電路SFW。源極跟隨器電路SFW具有nMOS晶體管N3和pMOS晶體管P4，nMOS晶體管N3和pMOS晶體管P4設(shè)置在電源線VDD和地線之間，并經(jīng)由感應(yīng)放大器SA的輸出節(jié)點SF或XSF相互串聯(lián)連接。pMOS晶體管P3及nMOS晶體管N1和N2的柵極分別接收復(fù)位信號RES1、RES2和RES3。
源極跟隨器電路SFW(即nMOS晶體管N3)的柵極電壓(即節(jié)點GTN的電勢)被初始化，以響應(yīng)在位線GND感應(yīng)電路BGS的感應(yīng)操作中出現(xiàn)的節(jié)點VNEG處的電壓變化，而變得高于nMOS晶體管N3的閾值電壓且低于(電源電壓VDD)-(閾值電壓Vth)。
圖5示出圖2所示各感應(yīng)放大器SA的細部，其是一公知電路。
感應(yīng)放大器SA具有一對CMOS反相器，其輸入和輸出彼此相連；多個pMOS和nMOS晶體管，將CMOS反相器的電源端和接地端分別連接至電源線VDD和地線；一CMOS發(fā)射柵極，將CMOS反相器的輸入節(jié)點VSA與XVSA彼此相連；一CMOS發(fā)射柵極，將節(jié)點SF連接至節(jié)點VSA；以及一CMOS發(fā)射柵極，將節(jié)點XSF連接至節(jié)點XVSA。
在響應(yīng)短信號SHRT和XSHRT平衡(equalize)節(jié)點VSA和XVSA后，感應(yīng)放大器SA經(jīng)由節(jié)點SF和XSF從圖4所示的位線GND感應(yīng)電路BGS接收讀出數(shù)據(jù)。此時，節(jié)點SF和VSA彼此電連接，并且節(jié)點XSF和XVSA同樣彼此電連接。隨后，感應(yīng)放大器激活信號SAON和XSAON被激活規(guī)定時間，讀出數(shù)據(jù)由此被差動放大。所得數(shù)據(jù)被輸出至輸出端OUT和XOUT，并被轉(zhuǎn)送至圖2所示的數(shù)據(jù)輸出緩沖器BUF。
圖6示出第一實施例的讀取操作。圖6上部示出的波形是輸入信號，圖6下部示出的波形是模擬結(jié)果。
在此例中，邏輯值“1”存儲在連接至位線BL的鐵電電容器FC中，并且邏輯值“0”存儲在連接至位線XBL的鐵電電容器FC中。因為沒有反向極化，其中存儲邏輯值“0”的鐵電電容器FC的有效電容較小。相反，因為發(fā)生了反向極化，其中存儲邏輯值“1”的鐵電電容器FC的有效電容較大。在模擬波形中，標(biāo)號給定為“1”的節(jié)點GTN和VNEG是相應(yīng)于位線BL的節(jié)點，邏輯值“1”將被讀出至該位線BL。標(biāo)號給定為“0”的節(jié)點GTN和VNEG是相應(yīng)于位線XBL的節(jié)點，邏輯值“0”將被讀出至該位線XBL。
讀取操作包括一預(yù)充電周期PRE，在該預(yù)充電周期PRE中，在從存儲單元MC讀取數(shù)據(jù)之前初始化規(guī)定的電路；一感應(yīng)周期SEN，在該感應(yīng)周期SEN中，通過促使位線GND感應(yīng)電路和感應(yīng)放大器SA而從存儲單元MC讀取數(shù)據(jù)；以及一重寫周期REW，在該重寫周期REW中，將放大的數(shù)據(jù)重寫至存儲單元MC。
首先，在預(yù)充電周期PRE中，總線導(dǎo)通信號BUSON變至高電平，由此，位線BL和XBL經(jīng)由列開關(guān)CSW連接至位線GND感應(yīng)電路BGS(圖6(a))。高電平脈沖出現(xiàn)在復(fù)位信號RES3中，并且復(fù)位信號RES2變至低電平；由此，圖4所示的電壓轉(zhuǎn)換電路VCON的電容器Cbias的兩端都接地(圖6(b))。復(fù)位信號RES3變至低電平，由此，連接至節(jié)點GTN的電容器Cbias的電容被無效。隨后，在復(fù)位信號RES1中出現(xiàn)低電平脈沖，節(jié)點GTN由此連接至電源線VDD(圖6(c))。
當(dāng)控制信號VTGEN變至高電平(圖6(d))時，從節(jié)點VT提取電荷。閾值電壓生成器VTG的節(jié)點VT的電勢暫時降低至約-1.7V(深度負(fù)電壓)(圖6(e))。隨后，節(jié)點VT的電勢被箝位電路的pMOS晶體管P1的箝位作用而升高，并在其后保持在約-0.8V(恒定電壓)。
在當(dāng)節(jié)點VT的電勢低于-0.9V的周期(下沖周期)期間，負(fù)電壓生成器NEGG的pMOS晶體管P2持續(xù)導(dǎo)通，并且節(jié)點VNEG被初始化至地電勢(圖6(f))。以此方式，由單一控制信號VTGEN引起節(jié)點VT初始化至-0.8V以及VNEG初始化至地電勢。因此，可使得預(yù)充電周期PRE比傳統(tǒng)情形更短。此外，由于圖1所示的負(fù)電壓控制電路NEGC不是必需的，每個位線GND感應(yīng)電路BGS的電路規(guī)?？杀粶p小。
隨后，字線WL的電勢變至高電平(圖6(g))，鐵電電容器FC由此連接至各位線BL和XBL。列選擇信號CL變至高電平(圖6中未示出)，位線BL和XBL由此連接至各數(shù)據(jù)總線。隨后，總線接地信號BUSG變至低電平(圖6(h))，位線BL和XBL以及數(shù)據(jù)總線上的預(yù)充電由此被取消。
隨后，控制信號NEGGEN變至高電平(圖6(i))，由此從節(jié)點VNEG提取電荷。節(jié)點VNEG被初始化至負(fù)電壓(約2.5V)(圖6(j))。跟隨由耦合電容器Ctrans引起的節(jié)點VNEG的電壓變化，節(jié)點GTN的電勢變至規(guī)定的正電壓。通過延長復(fù)位信號RES3的高電平周期直到復(fù)位信號RES1(在圖6中由虛線表示)的低電平脈沖到來以后，電容器Cbias被充電至電壓電壓VDD。因此，根據(jù)電容器Cbias和Ctrans之間的電容比，可設(shè)定節(jié)點VTG的初始電壓，而不會引起DC電流的流通。
通過利用節(jié)點VT的下沖周期而將節(jié)點VNEG初始化至地電勢，縮短了預(yù)充電周期PRE。因而縮短了讀取訪問時間。利用由電容器Cgate從節(jié)點VT提取的電荷而將節(jié)點VNEG初始化至地電勢，這就能夠減小初始化所需要的電路的規(guī)模。因此，使鐵電存儲器的芯片尺寸更小。
隨后，在感應(yīng)周期SEN中，首先，板線PL的電勢變至高電平(圖6(k))。相應(yīng)于鐵電電容器FC的殘余電介質(zhì)極化值的電流分別流入位線BL和XBL，位線BL和XBL的電勢由此略微升高(圖6(1))。連接至具有較大有效電容的鐵電電容器FC的位線BL的電勢變?yōu)楦哂谶B接至具有較小有效電容的鐵電電容器FC的位線XBL的電勢。
在此狀態(tài)中，略低于電荷轉(zhuǎn)移CT的閾值電壓(-0.7V)的一電壓(-0.8V)被施加至電荷轉(zhuǎn)移CT的柵極(節(jié)點VT)。因此，電荷轉(zhuǎn)移CT被導(dǎo)通以允許小電流的流通，由此，已流入各位線BL或XBL的電流泄漏至節(jié)點VNEG。因此，根據(jù)鐵電電容器FC的殘余電介質(zhì)極化值，節(jié)點VNEG的電勢增加(圖6(m))。
在此實施例中，用于將位線BL或XBL的電勢控制到0V的反饋電路例如反相放大器不是必需的，因此用于將節(jié)點VT和電容器Cgate相互絕緣的絕緣柵也不是必需的。此外，用于生成深度負(fù)電壓以導(dǎo)通絕緣柵的電路也不是必需的。因此，電路規(guī)模被縮小，并且鐵電存儲器的芯片尺寸被減小。由于電路規(guī)模的縮小，鐵電存儲器的功率消耗也被降低。特別是，去除反相放大器極大地促成了功耗的降低。由于在預(yù)充電周期PRE中不需進行復(fù)雜的初始設(shè)定，預(yù)充電周期PRE和讀取訪問時間也被進一步縮短。
因為電壓轉(zhuǎn)換電路VCON的耦合電容器Ctrans的存在，節(jié)點GTN的電勢隨節(jié)點VNEG的電壓變化而改變(圖6(n))。換句話說，節(jié)點VNEG的負(fù)電壓被耦合電容器Ctrans轉(zhuǎn)換為節(jié)點GTN的正電壓。源極跟隨器電路SFW隨節(jié)點GTN的電壓變化工作，節(jié)點SF和XSF的電勢由此升高(圖6(o))。
在位線GND感應(yīng)電路BGS的感應(yīng)操作期間，通過節(jié)點GTN電勢的初始化，使得源極跟隨器電路SFW(即nMOS晶體管N3)的柵極電壓高于nMOS晶體管N3的閾值電壓Vth，并且低于(電源電壓VDD)-(閾值電壓Vth)。因此，源極跟隨器電路SFW能夠工作以響應(yīng)節(jié)點VNEG在整個電壓變化范圍內(nèi)的任何變化。因此，相比于傳統(tǒng)值為60％，源極跟隨器電路SFW的增益增長至90％。源極跟隨器電路SFW的增益是輸出電壓(SF-XSF)與輸入電壓(VNEG“1”-VNEG“0”)之比。
隨后，感應(yīng)放大器激活信號XSAON激活(圖6(p))，由此，輸入節(jié)點SF和XSF之間的電壓差被放大(差動放大)。經(jīng)由數(shù)據(jù)輸入/輸出端，將已從存儲單元MC讀取出并被放大的數(shù)據(jù)讀出至外部。應(yīng)注意，在圖6的模擬中，節(jié)點SF和XSF并未連接至感應(yīng)放大器SA，因此節(jié)點SF和XSF的電壓未被放大。
總線導(dǎo)通信號BUSON變至低電平(圖6(q))，由此，位線BL和XBL從位線GND感應(yīng)電路BGS斷開。復(fù)位信號RES2變至高電平(圖6(r))，由此，節(jié)點GTN的電勢變至地電勢。各源極跟隨器電路SFW響應(yīng)節(jié)點GTN的電壓變化，從而降低節(jié)點SF和XSF的電勢(圖6(s))。
接下來，在重寫周期REW中，重寫信號REWRITEX激活(圖6(t))，以開始重寫操作。由于重寫操作，由感應(yīng)放大器SA放大的電壓被傳送至位線BL和XBL。位線BL的電勢增大至電源電壓VDD(圖6(u))，同時位線XBL的電勢降低至地電勢(圖6(v))。為將一高電壓施加至將被訪問的鐵電電容器FC，高于電源電壓VDD的一升高(boosted)電壓被施加至板線PL(圖6(w))。在板線PL的電勢被設(shè)定為該升高電壓期間，邏輯值“0”被重寫。
隨后，字線WL的電勢被設(shè)定為高于電源電壓VDD的一升高電壓(圖6(x))，并且板線PL的電勢被設(shè)定為地電勢(圖6(y))。將字線WL的電勢設(shè)定為該升高電壓允許位線BL的高電平電壓可靠地傳送至鐵電電容器FC。從而，邏輯值“1”被重寫。
如上所述，按照此實施例，通過將電荷轉(zhuǎn)移CT的柵極電壓設(shè)定為略低于其閾值電壓，就不必需要諸如反相放大器的反饋電路。因此，鐵電存儲器的芯片尺寸可被減小，且其功率消耗可被降低。
通過利用當(dāng)節(jié)點VT的電勢從深度負(fù)電壓變至恒定負(fù)電壓的下沖周期而導(dǎo)通pMOS晶體管，節(jié)點VNEG可被初始化至地電勢。因此，節(jié)點VNEG可被快速初始化，并且預(yù)充電周期PRE可被縮短。因而，讀取訪問時間可被縮短。此外，預(yù)充電所必需的電路在結(jié)構(gòu)上可被簡化。這有助于減小鐵電存儲器的芯片尺寸。
通過使用具有比電荷轉(zhuǎn)移CT低的閾值電壓的pMOS晶體管P1，形成了箝位電路。因此，箝位電路可容易地生成低于電荷轉(zhuǎn)移CT的閾值電壓的一恒定負(fù)電壓。
pMOS晶體管P2的閾值電壓低于pMOS晶體管P1的閾值電壓。這就能夠防止以下現(xiàn)象在節(jié)點VT的電勢已從該深度負(fù)電壓變至相應(yīng)于pMOS晶體管P1的閾值電壓的該恒定負(fù)電壓之后，電荷從地線經(jīng)由pMOS晶體管P2被供應(yīng)至節(jié)點VNEG。這就能夠依次將節(jié)點VNEG的電勢可靠地設(shè)定為一規(guī)定負(fù)電壓。
通過使其柵極寬度W與溝道長度L的比率W/L彼此不同，電荷轉(zhuǎn)移CT與pMOS晶體管P1和P2的閾值電壓可以高精度被簡單設(shè)定。
由電容器Cbias和Ctrans將節(jié)點GTN的電勢預(yù)先設(shè)定為一規(guī)定正電壓。這有利于將隨著從存儲單元MC流入位線BL或XBL的電流而上升的節(jié)點VNEG的負(fù)電壓轉(zhuǎn)換為允許源極跟隨器電路SFW正常工作的正電壓。這就能夠增大源極跟隨器電路SFW的增益。
將電容器Cbias預(yù)先充電至一規(guī)定電壓，就能夠利用電容器Cbias和Ctrans通過電容型分壓而將節(jié)點GNT的電勢設(shè)定為所需的初始電壓。
圖7是本發(fā)明第二實施例的框圖。與第一實施例中所述相同的電路和信號被指定與第一實施例相同的附圖標(biāo)記，并不再詳細描述。
此實施例的存儲單元陣列ARY不同于圖2所示的第一實施例的存儲單元陣列ARY。此實施例的存儲單元陣列ARY使用1T1C存儲單元MC。連接至字線WLE的每個存儲單元都連接至位線BLE。連接至字線WLO的每個存儲單元都連接至位線BLO。存儲單元陣列ARY對于每對位線BLE和BLO具有一參考存儲單元RMC。第二實施例的其它部分結(jié)構(gòu)與第一實施例大致相同。
圖8示出圖7所示存儲單元陣列ARY的細部。
各存儲單元MC具有鐵電電容器FC1和轉(zhuǎn)移晶體管M1，該轉(zhuǎn)移晶體管M1為一nMOS晶體管。鐵電電容器FC1的一端經(jīng)由轉(zhuǎn)移晶體管M1連接至位線BLE或BLO，且其另一端連接至板線PL。相關(guān)存儲單元MC的轉(zhuǎn)移晶體管M1的柵極連接至不同的字線WLE和WLO。也就是說，連接至互補位線BLE或BLO的存儲單元MC不被同時訪問。
參考存儲單元RMC具有兩個nMOS晶體管N10和N11以及一參考電容器，該參考電容器包括與各存儲單元MC的鐵電電容器FC1相同的四個鐵電電容器C0和C1。當(dāng)參考字線RWLO的電勢處于高電平時，nMOS晶體管N10將該參考電容器連接至位線BLE。當(dāng)參考字線RWLE的電勢處于高電平時，nMOS晶體管N11將該參考電容器連接至位線BLO。
該參考電容器按以下方式成形，即兩個電容對相互并聯(lián)連接，其中該兩個電容對的每一個是分別用于存儲邏輯值“0”和“1”的鐵電電容器C0和C1的串聯(lián)連接。每個電容對的一端連接至參考板線RPL。該參考電容器的電容等于(C0+C1)/2，是用于存儲邏輯值“0”的鐵電電容器FC1的電容和用于存儲邏輯值“1”的鐵電電容器FC1的電容的中間值。通過將參考電容器形成為與存儲單元電容器相同的多個鐵電電容器的組合，可容易地以高精度獲得中間電容值。
在包括1T1C單元的存儲單元陣列ARY中，當(dāng)字線WLE的電勢變至高電平且連接至位線BLE的存儲單元MC被選定時，參考字線RWLE的電勢變至高電平，以將該參考電容器連接至位線BLO。類似地，當(dāng)字線WLO的電勢變至高電平且連接至位線BLO的存儲單元MC被選定時，參考字線RWLO的電勢變至高電平，以將該參考電容器連接至位線BLE。取決于鐵電電容器FC1的電容的位線BLE(或BLO)的電勢和取決于該參考電容器的電容的位線BLO(或BLE)的電勢被傳送至各位線GND感應(yīng)電路。
圖9示出第二實施例的讀取操作。圖9上部示出的波形是輸入信號，圖9下部示出的波形是模擬結(jié)果。
輸入信號之間的時序關(guān)系與第一實施例中相同。對于模擬波形，節(jié)點SF和XSF的電壓略微不同于第一實施例，其是由單元結(jié)構(gòu)(1T1C或2T2C)的不同而造成的。以“ref”結(jié)尾的標(biāo)號表示相應(yīng)于參考存儲單元RMC的節(jié)點的波形。以帶“ref”的標(biāo)號表示的節(jié)點的電壓等于分別以帶“1”和“0”的標(biāo)號表示的相關(guān)節(jié)點的電壓之間的中間值。從圖9顯見，模擬波形與第一實施例中基本相同。
此實施例可提供與第一實施例相同的優(yōu)點。
雖然上述實施例是使本發(fā)明應(yīng)用至鐵電存儲器芯片的，但本發(fā)明并不限于這些實施例。例如，本發(fā)明可應(yīng)用至包含在系統(tǒng)LSI中的鐵電存儲器內(nèi)核。
本發(fā)明不限于上述實施例，只要不背離本發(fā)明的精神和范圍，可做出各種變動?？蓪Σ糠只蛉吭M行任意改進。
工業(yè)實用性在本發(fā)明的鐵電存儲器及其數(shù)據(jù)讀取方法中，用于在讀取操作期間將位線的電勢保持在地電勢的控制電路(時鐘電路和反饋電路)不是必需的。這就能夠減小鐵電存儲器的設(shè)計尺寸。由于不需此控制電路，鐵電存儲器的功耗可被降低。
在本發(fā)明的鐵電存儲器及其數(shù)據(jù)讀取方法中，由于僅通過利用第二節(jié)點的電勢暫時變?yōu)樯疃蓉?fù)電壓的事實而導(dǎo)通第二pMOS晶體管，第一節(jié)點的電勢可被初始化至地電勢，因而第一節(jié)點可被高速初始化。因此，讀取操作之前的初始化周期(預(yù)充電周期)可被縮短，因而讀取訪問時間可被縮短。此外，讀取操作之前的初始化所必需的電路在結(jié)構(gòu)上可被簡化。因此，鐵電存儲器的尺寸可被減小。
在本發(fā)明的鐵電存儲器中，箝位電路可容易地生成低于第一pMOS晶體管的閾值電壓的恒定電壓。
在本發(fā)明的鐵電存儲器中，能夠防止以下現(xiàn)象，即在該第二節(jié)點的電勢已從深度負(fù)電壓變至相應(yīng)于第三MOS晶體管的閾值電壓的恒定負(fù)電壓之后，電荷被從地線經(jīng)由第三pMOS晶體管供應(yīng)至第一節(jié)點。這就能夠依次將第一節(jié)點的電勢可靠地設(shè)定為規(guī)定的負(fù)電壓。
在本發(fā)明的鐵電存儲器中，通過使其柵極寬度W與溝道長度L的比W/L相互不同，用以初始化第一和第二節(jié)點的晶體管的閾值電壓可被容易地以高精度設(shè)定。
在本發(fā)明的鐵電存儲器中，以此方法，隨著從存儲單元流入位線的電流而上升的第一節(jié)點的負(fù)電壓可被容易地轉(zhuǎn)換為一正電壓，該正電壓利用第三耦合電容器和分壓電容器通過電容型分壓允許源極跟隨器電路正常工作。
權(quán)利要求
1.一種鐵電存儲器，包括一存儲單元，具有一鐵電電容器；一位線，連接至所述存儲單元；一第一pMOS晶體管，其源極、漏極和柵極分別連接至一第一節(jié)點、所述位線和一第二節(jié)點；一負(fù)電壓生成器，將所述第一節(jié)點的電勢初始設(shè)定為一規(guī)定的負(fù)電壓；以及一閾值電壓生成器，在所述第二節(jié)點處生成比所述第一pMOS晶體管的閾值電壓略低的一恒定電壓。
2.如權(quán)利要求1所述的鐵電存儲器，其中所述負(fù)電壓生成器包括一第一耦合電容器，連接至所述第一節(jié)點；以及一第二pMOS晶體管，其源極、漏極和柵極連接至所述第一節(jié)點、一地線和所述第二節(jié)點；并且所述閾值電壓生成器包括一第二耦合電容器，其連接至所述第二節(jié)點；以及一箝位電路，其連接至所述第二節(jié)點，所述第二耦合電容器從所述第二節(jié)點提取電荷時，該箝位電路將所述第二節(jié)點的電勢箝位在所述恒定電壓。
3.如權(quán)利要求2所述的鐵電存儲器，其中所述箝位電路包括一第三pMOS晶體管，該第三pMOS晶體管的源極、漏極和柵極分別連接至所述第二節(jié)點、所述地線和所述第二節(jié)點；并且所述第三pMOS晶體管的閾值電壓低于所述第一pMOS晶體管的所述閾值電壓。
4.如權(quán)利要求3所述的鐵電存儲器，其中，通過使所述第一和第三pMOS晶體管的柵極寬度W與溝道長度L的比率W/L彼此不同，將所述第一和第三pMOS晶體管的所述閾值電壓設(shè)定為不同的電壓。
5.如權(quán)利要求3所述的鐵電存儲器，其中，所述第二pMOS晶體管的閾值電壓低于所述第三pMOS晶體管的所述閾值電壓。
6.如權(quán)利要求5所述的鐵電存儲器，其中，通過使所述第二和第三pMOS晶體管的柵極寬度W與溝道長度L的比率W/L彼此不同，將所述第二和第三pMOS晶體管的所述閾值電壓設(shè)定為不同的電壓。
7.如權(quán)利要求2所述的鐵電存儲器，進一步包括一第三耦合電容器，設(shè)置在所述第一節(jié)點和一第三節(jié)點之間，其根據(jù)所述第一節(jié)點的一負(fù)電壓而在所述第三節(jié)點處生成一正電壓；一源極跟隨器電路，具有連接至所述第三節(jié)點的一輸入端；以及一分壓電容器，經(jīng)由所述第三節(jié)點連接至所述第三耦合電容器，以預(yù)先將所述第三節(jié)點的電勢設(shè)定為一規(guī)定的正電壓。
8.一種用于鐵電存儲器的數(shù)據(jù)讀取方法，包括以下步驟將一第一pMOS晶體管的柵極電壓設(shè)定為略低于所述第一pMOS晶體管的閾值電壓的一恒定電壓，該第一pMOS晶體管用于將連接至具有一鐵電電容器的一存儲單元的一位線連接至一第一節(jié)點，該第一節(jié)點的電勢被預(yù)先設(shè)定為一規(guī)定的負(fù)電壓；將根據(jù)所述鐵電電容器的殘余電介質(zhì)極化值而從所述存儲單元流入所述位線的電流泄漏至所述第一節(jié)點；以及基于所述第一節(jié)點處的電壓升高來判斷存儲在所述存儲單元中的數(shù)據(jù)的邏輯值。
9.如權(quán)利要求8所述的用于鐵電存儲器的數(shù)據(jù)讀取方法，進一步包括在從所述存儲單元讀取所述數(shù)據(jù)之前執(zhí)行的下列步驟由一第二耦合電容器從連接至所述第一pMOS晶體管柵極的一第二節(jié)點提取電荷，以暫時將所述第二節(jié)點的電勢設(shè)定為一深度負(fù)電壓；在所述第二節(jié)點的所述電勢被設(shè)定為所述深度負(fù)電壓的周期內(nèi)，由用于將所述第二節(jié)點的所述電勢設(shè)定為所述恒定電壓的一箝位電路將電荷供應(yīng)至所述第二節(jié)點；在所述第二節(jié)點的所述電勢從所述深度負(fù)電壓變至所述恒定電壓的下沖周期內(nèi)，通過導(dǎo)通一第二pMOS晶體管而將所述第一節(jié)點初始化至地電勢，該第二pMOS晶體管的源極、漏極和柵極分別連接至所述第一節(jié)點、一地線和所述第二節(jié)點；以及由一第一耦合電容器從所述第一節(jié)點提取電荷，以將所述第一節(jié)點的所述電勢設(shè)定為所述規(guī)定的負(fù)電壓。該位線預(yù)先將至第一節(jié)點的第一pMOS晶體管設(shè)置為一規(guī)定的負(fù)電壓
全文摘要
一條位線經(jīng)由第一pMOS晶體管連接至設(shè)定為預(yù)定負(fù)電壓的第一節(jié)點。第一pMOS晶體管的柵極電壓設(shè)定為略低于第一pMOS晶體管的閾值電壓的一恒定電壓。在讀取操作期間，根據(jù)鐵電電容器中的殘余極化值而從存儲單元流入位線的電流總是泄漏入第一節(jié)點，增高了第一節(jié)點的電壓。從第一節(jié)點的電壓升高量來判斷存儲在存儲單元中的數(shù)據(jù)的邏輯值。不需要用于在讀取操作期間將位線保持至地電壓的控制電路，從而減小了鐵電存儲器的設(shè)計尺寸和功耗。
文檔編號G11C11/22GK1679115SQ0382007
公開日2005年10月5日 申請日期2003年4月10日 優(yōu)先權(quán)日2003年4月10日
發(fā)明者川島將一郎, 遠藤徹, 平山智久 申請人:富士通株式會社