專利名稱：差分浮柵非揮發(fā)性存儲器的制作方法
技術領域：
本發(fā)明針對非揮發(fā)性存儲器(NVM)。特別針對用pFET(p通道場效晶體管)浮柵裝置以差分構造建構的NVM。
背景技術：
許多CMOS(互補型金屬氧化物半導體)集成電路都需要少量的芯片上非揮發(fā)性存儲器(NVM)。典型應用包括存儲安全設定、RFID(射頻識別)數據、系統(tǒng)構造、序列號、校準和微調設定等?？紤]到成本和產量原因，理想的NVM應為具有零額外處理遮罩的最新技術的邏輯CMOS。不幸地是，主要的存儲器制造商都關注于開發(fā)能生產不斷增加的存儲密度(如，256Mb閃存)的定制NVM制程，而幾乎都忽略了對相對少量的NVM的應用(數百字)的需求。因此，要求少量非揮發(fā)性存儲的CMOS設計人員就必須(1)使用如芯片上熔絲等技術；(2)支付成本并承擔關于使用高密度嵌入式NVM的產品降級的費用；(3)采用芯片外存儲；或(4)使用由相關備用電池供電的SRAM(靜態(tài)隨機存取存儲器)存儲。
在高度集成的CMOS應用中需要少量NVM的設計人員會面臨某些令人不悅的取舍問題。顯而易見的方法是使用具有嵌入式NVM的CMOS制程。不幸地是，嵌入式NVM制程不僅要負擔更高的晶片成本，同時趨向成為較早一代的技術。更高成本歸因于NVM制程一般需要額外的遮罩和制作步驟(如，為了得到第二多晶硅層)的事實。由于將NVM添加到邏輯制程會耗費時間和測試，所以才出現較早一代的技術，，因此NVM制程通常落后于最新技術一年。其結果可能是，為很少的NVM比特，使整個CMOS芯片成本更高且性能降低。
嵌入式NVM的一個替代方案是使用激光或電子編程的熔絲(或反熔絲)。需要一次編程的應用可發(fā)現此替代方案具有吸引力，但是如熔絲“愈合”和編程成本等重大技術難題依然是令人困擾的問題。此外，熔絲和反熔絲通常在最新技術CMOS制程中不可用。
另一選擇是使用芯片外解決方案，諸如一個分離NVM芯片或芯片上SRAM的備用電池。不幸地是，此種解決方案需要額外的裝置，且在芯片外NVM的情況下，數據暴露在潛在的黑客襲擊(hacking)下。當然，益處是設計人員可用前沿技術建構芯片的其余部分，而不會引入NVM制程的間接費用。缺點是在PCB(印刷電路板)領域和零件數方面的更高成本。
CMOS設計人員所需要的是在最新技術邏輯CMOS方面的NVM能力。

發(fā)明內容
本發(fā)明涉及大量利用差分pFET浮柵晶體管來存儲信息的差分浮柵非揮發(fā)性存儲器和存儲器陣列的設計。本發(fā)明也提供建構所述存儲器和存儲器陣列的方法以及與所述存儲器和存儲器陣列有關的操作和測試方法。


并入本發(fā)明且成為本說明書一部分的附解了本發(fā)明的一個或多個實施例，并連同詳細描述一起解釋了本發(fā)明的原理和建構。
圖1A為圖1B浮柵MOSFET的漏極電流對比控制柵電源電壓的曲線圖。
圖2A為根據本發(fā)明實施例的裝置的正視橫截面圖。
圖2B為圖2A裝置的MOS能帶圖。
圖3為根據本發(fā)明實施例的存儲器的電示意圖。pFET M2用于通過信號“偏壓”來設定該差分對偏流，而浮柵pFET M0和M1充當存儲裝置。短路的pFET T0和T1用以從浮柵中除去電荷從而和/或充當控制柵。如所屬領域的技術人員將顯而易見的是，可使用短路的nFET來替代地建構T0和T1。
圖4為與柵極到漏極電壓對比注入效率的曲線圖，其中注入效率定義為柵電流除以源電流。
圖5A為根據本發(fā)明一個替代實施例的存儲器的電示意圖，其包含一個無穿隧接合(tunneling junction)的差分存儲器?？墒褂肬V光或所屬技術領域人員熟知的其它技術來擦除浮柵，且可使用注入對存儲器進行一次編程。
圖5B為根據圖5A電路的替代實施例的存儲器電示意圖。
圖6A為差分存儲器電示意圖，其具有選擇晶體管(select transistor)以判定存儲器之哪一側將經受本發(fā)明實施例的注入。
圖6B為根據圖6A存儲器的替代實施例的存儲器電示意圖，其包括一個根據本發(fā)明實施例的行選擇開關。
圖7為耦合到pFET電流源的差分存儲器電路的電示意圖，其具有在此情況下以根據本發(fā)明實施例的nFET建構的選擇晶體管(S0、S1)(在此有時稱作“序列選擇開關”)。
圖8為差分存儲器電路的電示意圖，其中在根據本發(fā)明實施例，電流被控制在浮柵注入晶體管的漏極。因為存在兩個單獨的電流控制，所以可在M0和M1中分別控制注入。
圖9為根據本發(fā)明另一實施例的圖8差分存儲器電路的電示意圖。在此版本中，對節(jié)點偏差0或節(jié)點偏差1施加正偏壓并對其它節(jié)點施加0V將寫入所述存儲器。
圖10為根據本發(fā)明實施例的存儲器電路的電示意圖，其包括與每一浮柵有關的pFET讀取晶體管。
圖11為根據類似圖10的本發(fā)明實施例的存儲器電路的電示意圖，但是其包括行選擇晶體管(M0、M1)以從差分讀出放大器(sense amplifier)選擇性隔離個別存儲位置。
圖12為根據本發(fā)明實施例的圖11方框12內所含有的電路的替代部分的電示意圖。
圖13為建構雙向穿隧的本發(fā)明實施例的電示意圖。
圖14為基于圖13的本發(fā)明替代實施例的電示意圖。在此版本中，通過電子注入寫入存儲器，并且pFET讀取晶體管與每一浮柵相關聯。電容性耦合的控制柵輸入節(jié)點促進本文描述的邊界讀取(margin read)和寫干擾減輕處理。
圖15為本發(fā)明實施例的電示意圖，其中一半的差分存儲位置由一行存儲器陣列的所有存儲位置(memory location)共享的。此實施例對差分存儲器的內存條(memory bank)尤其有用。
圖16為通過添加一對浮柵晶體管(M2、M3)以監(jiān)視穿隧處理的結束來修改圖14版本的本發(fā)明實施例的電示意圖。
圖17為本發(fā)明實施例的電示意圖，其使用反饋以在穿隧期間審慎地少量注入存儲器，來預防存儲器浮柵的過穿隧問題。
圖18為展現圖17存儲器簡化的本發(fā)明實施例的電示意圖。所述Read not信號用于將存儲器配置為讀取模式。
圖19和20為本發(fā)明實施例的電示意圖，其說明了可在所述注入晶體管的漏極側控制存儲器電流。圖20的實施例具有控制所述寫入和讀取電流的明確的nFET電流槽(current sink)M0。
圖21為根據本發(fā)明實施例的pFET穿隧接合裝置的布局圖。
圖22為沿圖21的線22-22截取的橫截面圖。
圖23為根據本發(fā)明實施例的n井整體(bulk)nFET穿隧接合裝置的布局圖。
圖24為根據本發(fā)明實施例的MOSCAP型穿隧接合裝置的橫截面圖。
圖25為根據本發(fā)明實施例的差分存儲器的電示意圖。
圖26為根據本發(fā)明另一實施例的替代差分存儲器的電示意圖。
圖27為另一個差分存儲器的電示意圖。
圖28為差分存儲器的電示意圖，其具有使其不同側經獨立寫入的能力。
圖29為另一替代差分存儲器的電示意圖。
圖30為另一個替代差分存儲器的電示意圖。
圖31為另一個替代差分存儲器的電示意圖。
圖32為另一個替代差分存儲器的電示意圖。
圖33為另一個替代差分存儲器的電示意圖。
圖34為用于說明邊界讀取的第一方法的另一個替代差分存儲器的電示意圖。
圖35為用于說明邊界讀取的第二方法的另一個替代差分存儲器的電示意圖。
圖36為如那些本發(fā)明所涵蓋的存儲器的寫入電流和寫干擾電流對比寫入電壓的曲線圖。
圖37為設計用以降低寫干擾的經修改的存儲器的電示意圖。
圖38、39和40為具有各種類型差分存儲器的差分存儲器陣列的替代建構。
圖41和42為外部注入電路的替代建構，其用以分開以相對高的浮柵制造的存儲器，其反而可能阻止電子注入到浮柵上。
圖43為說明根據本發(fā)明實施例存儲器的陣列布局圖。
圖44為根據本發(fā)明實施例的示范性寫入電路的電示意圖。
圖45為根據現有技術的示范性差分讀出放大器電路的電示意圖。
圖46為根據現有技術UV可擦除的視窗存儲裝置的正視橫截面圖。
具體實施例方式
本文以差分浮柵非揮發(fā)性存儲器描述本發(fā)明的實施例。所屬領域的技術人員將了解本發(fā)明的下列詳細說明僅是說明性的，并且無意以任何方式限制。受益于此揭示內容的所屬領域技術人員容易明了本發(fā)明的其它實施例?，F在將詳細參照如在本發(fā)明隨附圖式中所說明的本發(fā)明的建構。貫穿圖式和下列詳細說明使用相同的參考代號以指代相同或類似部分。
為清晰起見，并不在此展示和描述所有的所述建構的常規(guī)特征。當然應了解在任何所述實際建構的開發(fā)中，必須判定無數特定建構以便達到開發(fā)商的特定目標，諸如順應應用和商業(yè)相關的約束，并且這些特定目標會依各建構和各開發(fā)商而改變。此外，應了解所述開發(fā)工作可能復雜而耗時，但對于受益于此揭示內容的所屬領域技術人員其會成為工程的常規(guī)任務。
本發(fā)明一般用于非揮發(fā)性存儲器，且具有如在嵌入式CMOS應用中可能發(fā)現的低密度嵌入式非揮發(fā)性存儲器的特別應用。所述嵌入式CMOS應用包括(但不限于)存儲(1)芯片序列號(即，芯片標簽)；(2)ASIC(應用特定集成電路)中的配置信息；(3)射頻識別(RFID)集成電路中的產品、封裝和/或資產數據；(4)嵌入式微控制器的編碼或數據；(5)模擬微調信息；(6)FPGA配置信息；和(7)如所屬領域技術人員明了的許多其它應用。與常規(guī)的基于nFET的非揮發(fā)性存儲器相比，使用pFET具有至少以下優(yōu)點電荷泵功率降低、編程/擦除循環(huán)持久性(由于氧化磨損減少)增加，和在邏輯CMOS制程中可用(由于存儲器泄漏減少和事實上存儲器僅使用nFET和pFET)。
任何可重新編程的NVM技術必須符合兩個關鍵要求(1)持久性和(2)保持性。持久性指的是擦除/寫入循環(huán)的次數(NVM理想上可具有無限次讀取循環(huán))。保持性指的是存儲器存儲時間。在過去的二十年中，閃存和EEPROM技術的以致使產生一套商業(yè)上可接受的NVM設計標準。標準CMOS制程中的任何設計應該符合這些相同標準。所述兩項標準是10年的保持性和10,000次(最小)的擦除/寫入循環(huán)。
NVM裝置通過改變晶體管或其它電路元件的物理屬性來存儲信息。在浮柵存儲器(如，閃存或EEPROM)的情況下，所述物理屬性是存儲在硅MOSFET(金屬氧化半導體場效晶體管)的電隔離(浮動)柵上的電子量。所有的NVM裝置磨損，意味著在一定次數的擦除/寫入循環(huán)后，所述存儲器將不再符合其10年保持性的要求。在浮柵存儲器的情況下，因為移動電子通過圍繞電隔離柵的氧化絕緣體總是損害該絕緣氧化物。
浮柵存儲器技術是以硅MOSFET的浮柵上的電子來存儲信息。從浮柵添加或除去電子會改變MOSFET的閾值電壓。圖1A是用于圖1B的浮柵MOSFET的漏極電流對比控制柵電源電壓的曲線圖。為了讀取存儲器，要測量浮柵MOSFET的通道電流。如觀察圖1A的左側曲線，那么所存儲的存儲器是邏輯“1”；如果觀察圖1A的右側曲線，那么所存儲的存儲器是邏輯“0”，或反過來也如此。在不存在控制柵時，浮柵的電壓確定其相關晶體管的狀態(tài)。對于pFET，低浮柵電壓意味著晶體管更多為“on”(即，較高的源極-漏極電流)，然而高浮柵電壓意味著晶體管更多為“off”(即，較低的源極-漏極電流)。可基于浮柵晶體管的相對on/off狀態(tài)而讀取邏輯“1”或邏輯“0”。
NVM設計人員可使用n通道或p通道浮柵MOSFET作為存儲器晶體管。自從20世紀80年代早期已使用n通道MOSFET，這是因為尺寸較小并且存在將nFET通道電子注入到浮柵上的直接方法。這個選擇啟動高度經修改的CMOS制程的高密度閃存和EEPROM。然而，在邏輯CMOS中，情況相反——pFET大大優(yōu)于nFET，因為與nFET NVM相比pFET NVM具有較好的保持性，并且與nFET NVM相比pFET NVM允許更多的擦除/寫入循環(huán)。
當然，使用pFET NVM也存在缺點。在專用制程中發(fā)現與nFET NVM相比pFET NVM具有較大尺寸，并且趨向具有較長的寫入時間。對于小存儲器(即，那些小于或等于大約60kbits的存儲器)，保持性和持久性利益和零制程遮罩增加顯著勝過這些缺點。
圖2A是用于根據本發(fā)明實施例的裝置正視橫截面圖。圖2B是用于圖2A的裝置的MOS能帶圖。圖2A和2B說明pFET NVM為什么具有與nFETNVM相比較好的保持性。裝置物理性展示對于從pFET的電子泄漏的能障是4.16eV，然而對于nFET僅為3.04eV。這個差別意味著在相同的氧化物厚度下，pFET存儲器可以其較高的能障展現出顯著小于nFET存儲器的穿過柵氧化物的電子穿隧現象。在專用CMOS制程中，這個差異并沒有實際影響，因為制程工程師僅需加厚所述柵氧化，直到存儲器具有10年的保持性。所有目前商用基于nFET的NVM都使用80或更厚的氧化物。不幸地是，在現代邏輯CMOS中并不存在80的氧化物(0.35μm和更小的制程線寬)。從而，在邏輯CMOS中以70?；蜉^薄的柵氧化物構造的nFET NVM在正常的制程變化和溫度變化上根本無法滿足10年保持性的要求。解決方案是使用pFET NVM。如在現代雙柵氧化物CMOS制程中可用的70pFET具有與專用制程中的82nFET相同的數據保持性。簡而言之，保持性對于NVM很關鍵，并且在目前技術邏輯CMOS中pFET具有10年的保持性，然而nFET沒有。
Diorio等人的題目為“Hole Impact Ionization Mechanism for Hot E1ectronInjection and Four Terminal pFET Semiconductor Structure for Long-TermLearning”的美國專利第5,990,512號描述了用于向并從浮柵pFET的柵傳送電荷的方法。本發(fā)明的某些實施例使用浮柵pFET作為存儲器存儲晶體管，而512專利中所描述的撞擊離子化熱電子注入(IHEI)和穿隧方法用于寫入存儲器。本發(fā)明其它實施例運用直接穿隧代替IHEI。因為IHEI和穿隧并不要求特定裝置制程，所以可使用與制造標準數字邏輯晶體管相同的IC制程建造浮柵裝置。
差分存儲器技術通過采用差分存儲器，而不是標準單端存儲器，使根據本發(fā)明制作的存儲器展現出增加的讀取速度、降低的讀取電流和功率消耗、降低的穿隧和注入效率的變化的敏感度、寬松的芯片上電流和電壓參考的精確度的要求，以及降低的溫度和電源電壓敏感度。從而，使用差分式的基于pFET的存儲器的組合方法可啟動邏輯CMOS中的NVM。
圖3是根據本發(fā)明實施例的存儲器的電示意圖。pFET M2用以通過信號“偏壓”來設定差分對偏流Ib，且浮柵pFET M0和M1充當存儲裝置。短路的pFET T0和T1用以從浮柵除去電子和/或充當控制柵。如所屬領域的技術人員將顯而易見的，可使用短路的nFET或MOSCAP替代地建構T0和T1。(控制柵是電容器或電容性耦合到浮柵的節(jié)點。根據本發(fā)明，所述控制柵可以建構為電容器或短路的pFET等，而無需將另一層添加到半導體晶片)可通過存儲在兩個浮柵FG0和FG1上，而不是如基于nFET的NVM中常見的單一存儲器元件的開-關狀態(tài)上的電荷差，來確定差分存儲器的邏輯狀態(tài)。無論存儲器元件存儲的是邏輯0或邏輯1，兩個晶體管都具有反相通道。常規(guī)差分讀出放大器電路D1分別地讀出M0與M1的漏極電流I0和I1，來確定存儲器的狀態(tài)。
基本存儲器元件的擦除循環(huán)可以如下運作。可以通過使用Fowler-Nordheim穿隧以從兩個浮柵除去電子的方式來擦除差分存儲器。根據本發(fā)明的一個實施例，這可以通過使兩者穿隧接合(T0和T1)到大約10V而完成。為了在pFET浮柵晶體管隧道到完全關閉狀態(tài)之前停止所述擦除處理，所以將在擦除處理期間以常規(guī)方式監(jiān)視漏極電流(I0和I1)。一旦特別存儲器元件的漏極電流達到預定最小值后(如，根據本發(fā)明一個實施例的約10nA)，穿隧完成(TunDone)信號就以常規(guī)方式產生。這個信號可以用來停止在那個浮柵上或在浮柵的區(qū)塊上的穿隧處理。這個反饋處理確保當擦除時沒有浮柵晶體管被完全關閉。
基本存儲器元件的編程循環(huán)可以如下運作。為了將邏輯1編程到存儲位置，可以使用晶體管M2對存儲器元件施加偏流，而同時在晶體管M1上施加相對大的漏極到源極電壓(通過向M1漏極施加低或負電壓)。0.18μmCMOS制程中的典型值是Vdd＝1.8V并且V_M1drain＝-3.3V。晶體管M2和M1導電，并且使用如美國專利第5,990,512號所論述的IHEI制程將電子注入到浮柵FG1上。隨后進行相同程序以寫入邏輯0，除了是注入晶體管M0而不是M1以外。
所述注入制程是自限性的，意味著當電子注入到浮柵上時，晶體管自身會停止所述注入制程。不像nFET、pFET會自限其IHEI電流，因為注入會引起其浮柵電壓降低。隨著柵極電壓降落，注入晶體管的漏極到柵極電壓也會降低。因為IHEI會隨著漏極到柵極電壓的降低而按指數規(guī)律地降低(如，圖4所說明的，其為柵極電流/電源電流對柵極到漏極電壓的曲線圖)，所述晶體管自身停止IHEI制程。
或者，所屬領域的技術人員現將認識到也可以創(chuàng)建一個可以用于終止注入制程的發(fā)信號電路，如，通過當注入晶體管的浮柵觸達到預定電壓時，通過晶體管M2來阻擋電流。
基本差分存儲器元件的讀取循環(huán)可以如下運作。為了讀取差分存儲器元件的內容，首先使用晶體管M2向存儲器元件施加偏流。讀取根據區(qū)別在兩個半個差分存儲器元件之間的較為導電路徑的原理而操作。如果FG0具有比FG1低的電壓，那么M0將會更為導電，并且大部分的偏流將按I0而穿過。如果FG1具有比FG0低的電壓，那么保持互補情況。接著，常規(guī)差分讀出放大器通過比較I0和I1來判定存儲器元件是否保持邏輯1或邏輯0。因為所述存儲器為差分的，所以當讀取存儲器時，可以在晶體管M2內使用任意小的偏流。從而，在讀取操作期間，存儲器可以使用任意低的功率。穿隧接合圖5A是本發(fā)明的替代實施例的存儲器的電示意圖，其中包含無穿隧接合的差分存儲器，以從浮柵FG0和FG1除去電子。在此，可通過使用透過含有芯片C上的裝置的封裝P中的適當視窗W的諸如展示在浮柵上的UV光的電磁輻射，或所屬領域的技術人員熟知的其它技術，根據本實施例來擦除封裝P(如圖46說明)的芯片C上的浮柵FG0和FG1，并且通過使用由電流源、電阻器、FET或電壓源(本文通稱為電流源)供電的注入來對存儲器進行一次編程。以此方式可以節(jié)省與穿隧接合相關的布局面積。除去穿隧接合的選擇適用于所有本發(fā)明的實施例，而將穿隧接合放入基板的相同或單獨的n井內的選擇也同樣適用。如果穿隧接合形成在單獨n井中，那么可以為擦除的目的而選擇存儲器的單一節(jié)點(即，單側)。如果穿隧接合形成在相同的n井內，那么可以保留晶粒區(qū)域，并且同時擦除差分存儲器的兩側。特別實施例中使用的精確構造將取決于設計人員。圖5B說明了圖5A存儲器的替代實施例，其包括分別由選擇線路Sel_0、Sel_1控制的選擇晶體管S0、S1。在這個版本中并沒有提供穿隧接合。
本文描述的裝置可以為可擦除或可一次編程的。對于可一次編程的裝置，并不要求穿隧接合(盡管其可包括作為一個設計選擇)。那些要求擦除的本發(fā)明的實施例可以建構穿隧接合以使電子穿隧離開浮柵?？梢栽S多不同方式建構穿隧接合。在一個實施例中，將單獨的n井遠離浮柵晶體管所位于的n井而放置。所述浮柵晶體管是一個pFET，其可用于IHEI、直接穿隧或另外用于跨越絕緣體將電子移動到浮柵的類似制程。根據本實施例，將浮柵放置在兩個n井之間。所述穿隧接合可以是(1)一個MOSCAP，諸如如圖24中所展示的元件124，其建構為安置在n井中的n+區(qū)；(2)一個短路的nFET(具有相互連接的漏極和源極)；(3)一個短路的pFET(具有相互連接的漏極、源極和井接觸)；或如現將對所屬領域的技術人員顯而易見的其它排置方式。參見圖2A關于根據本發(fā)明一個實施例的存儲器的一般布局。
現轉向圖21和22，圖中說明了一個pFET穿隧接合。圖21為pFET穿隧接合的布局(上)圖，并且圖22為沿圖21的線22-22截取的橫截面圖。如可以看到，所述裝置安置在n井100中，其中n井安置在基板102中。pFET穿隧接合裝置104包括n+井接觸區(qū)106和源極p+區(qū)108以及漏極p+區(qū)110，在可能的地方，所有這些都可以被頁面內的逐個存儲器元件所共享。浮柵112座落于形成在源極和漏極之間通道上，并且通過諸如二氧化硅的介電層114與通道分離。井接觸、源極和漏極通過導體116而共同短路，所述導體116由任何適當的導電材料構成。
現轉向圖23，在所述橫截面圖中說明了nFET穿隧接合裝置118。在本實施例里，將n井100安置在p基板102中。在n井100內是一對構成晶體管源極和漏極的n+區(qū)120和122。這些如上所述的通過導體116而彼此短路。如上所述，浮柵112座落于形成在源極和漏極之間的通道上，并且通過諸如二氧化硅的介電層114與通道分離。
現轉向圖24，在橫截面圖中說明了MOSCAP穿隧接合裝置124。在本實施例中，將n井100安置在p基板102中。在n井100內是耦合到導體116的n+區(qū)126。本裝置的其余細節(jié)如上文所述。
到差分存儲器一側的限制性注入圖6A為具有選擇晶體管的差分存儲器電示意圖，所述選擇晶體管判定存儲器的哪一側經受根據本發(fā)明實施例的注入。圖6A的存儲器超過圖3存儲器的優(yōu)點，在于兩個注入晶體管M0、M1的漏極在注入期間可被降低，并且可以通過施加選擇信號到其對應的選擇線路Sel_0、Sel_1，來啟動對應的選擇晶體管S0、S1，來選擇一側用于寫入?？梢詫⑦@個差分對的輸入節(jié)點X連接到如圖3中的偏壓晶體管或任何其它類型的可選電流源電路。如在本文所展示的每一個實施例中，所述輸入節(jié)點X可以是安置在實際存儲器內的電流源，或通向安置在其它地方的另一電流源的導體。例如在陣列列中的存儲器元件之中共享電流源可節(jié)省布局面積，但是由于在共享節(jié)點處的增加的電容可能降低速度。如果合乎設計，也可以通過使用適當的選擇晶體管將電流引導到作為適當的節(jié)點X，而對于讀出/寫入操作之一使用元件內電流源，對于其它操作使用元件外電流源。在權利要求書中，術語“電流源”意思是表達可以從其中汲取電流的節(jié)點的概念，因而，例如，如果在存儲器元件內存在供應有電流的節(jié)點，那么所述節(jié)點可以為電流源，即使其是由在存儲器元件自身外部的晶體管供應電流也是如此。
行選擇現轉向圖6B，將行選擇晶體管M2添加到圖6A的基本構造上。耦合到M2柵極的Row_Sel線路的控制電流源C1是否耦合到節(jié)點X。因為多達一半的晶體管使其源極/漏極連接到節(jié)點，所以以此方式通過外部(列)電流源所觀察到的電容降低。由于降低的電容，所以這種方法提供了較快的讀取和寫入。
圖7為耦合到pFET電流源的差分存儲器的電示意圖，并且所述選擇晶體管(S0、S1)根據本發(fā)明實施例與nFET一起建構。所述存儲器通過將Vdd拉升(到大約5V)、通過設定其柵極電壓到Vdd以開啟選擇晶體管(S0、S1)之一、并且通過設定其電壓到接地以關閉另一個選擇晶體管來進行編程。在“開”側的浮柵晶體管(M0、M1)將經受IHEI，引起其柵極電壓降落。在“關閉”側的浮柵的晶體管(M0、M1)不具有任何通道電流，將其注入降低到可以忽略的級別，并且使其柵極電壓仍然大致不變。
在替代實施例中，圖7中的選擇晶體管可以與pFET一起建構。還可以使用圖7中的選擇晶體管將陣列中的多個存儲器元件從單一讀出放大器D1分離。
圖8為差分存儲器電路的電示意圖，其中在根據本發(fā)明實施例的浮柵注入晶體管的漏極處控制電流。因為存在兩個單獨的電流控制，所以在M0和M1中可用單獨地控制IHEI。在本實施例中，電流“源”C0和C1可以是電流槽。電流“槽”可以沉降電流，而電流源可以供應電流。
圖9為根據本發(fā)明實施例的圖8版本電路的電示意圖。在這個版本中，向偏差0或偏差1施加偏壓，并且向其它信號施加0V將寫入所述存儲器。如果將偏差0設定為偏壓電壓并且將偏差1設定為0V，那么電流將流過M2和M0，引起M1中的IHEI并且降低FG0上的電壓。在這種情況下，將沒有電流流過M3和M1，因此在M1處的注入率會遠小于在M0處的。而當將偏差1設定為偏壓并且將偏差0設定為0V時，則會是相反情況。在讀取期間，可將偏差0和偏差1兩者設定為0V，來防止電流繞過讀出放大器。
關于圖6A、6B、7、8和9的存儲器的讀取操作類似于圖3所述的。
通過將pFET讀取晶體管(M2、M3)添加到如圖10電路中的每個浮柵來分離編程和讀取功能。圖10為根據本發(fā)明實施例的示意圖，其包括與每個浮柵相關的pFET讀取晶體管。這項修改允許使晶體管的漏極電壓(Vinj)低于接地，而在寫入期間加速IHEI處理。這也會增加差分讀出放大器設計上的彈性。
圖11為類似圖10的本發(fā)明實施例的示意圖，但是其包括行選擇晶體管(S2、S3，這些將通過“EN”信號選擇性地激活)，以從差分讀出放大器隔離存儲器元件。這項修改允許多個存儲器元件共享單一差分讀出放大器D1。視需要，選擇晶體管(S2、S3)可以為nFET(如圖中所示)或pFET。
圖12為根據本發(fā)明一個實施例的圖11的方框12內所含有的電路的替代部分的電示意圖。在這個替晶代實施例中，選擇晶體管(S2、S3)為pFET，且與pFET讀取體管M2、M3呈不同排列。但是效果相同。
圖13為建構雙向穿隧的本發(fā)明實施例的電示意圖。在本實施例中，使用雙向Fowler-Nordheim(FN)穿隧而非FN穿隧和IHEI來進行編程/擦除。為提供單井CMOS制程中的雙向式穿隧，添加控制柵極CG0、CG1(在本例中pFET具有短路的源極、漏極和井(這也是一款MOSCAP)，其電容性耦合到浮柵，允許浮柵電壓改變。為了編程存儲器，將MOSCAP控制柵極之一設定為高電壓(Vcg為大約10V)，并且將穿隧接合設定為接地。通過使用相對于穿隧接合電容和任何寄生電容的大的控制柵極MOS電容器，通過電容性耦合和從該浮柵上的穿隧接合的電子隧道，使浮柵電壓接近Vcg。為擦除存儲器，使穿隧接合升高(到大約10V)，且將控制柵極拉到接地。電子穿隧離開浮柵而到穿隧接合。圖13中的控制柵極也可以適用于如在圖3中說明的存儲器，因為其可以向浮柵加偏壓以最大化寫入效率。在一個實施例中，可以將圖13所示的MOSCAP安置在單獨的n井中?；蛘?，這兩個MOSCAP也可以共享單一n井以節(jié)省面積。為了節(jié)省更多面積，以降低的MOSCAP電容為代價，其可以如存儲器中的其它pFET(M0和M1)一樣放置在相同的n井中?；蛘?，給定足夠電容的M0和M1可以接管CG0和CG1的功能，接著再將其忽略。
圖14為基于圖13的本發(fā)明替代實施例的電示意圖。在這個版本中，將讀出放大器添加到圖13的存儲器上，并且存儲器是以注入而不是以雙向穿隧方式寫入。如果pFET最初為關，那么浮柵電壓可通過電容性耦合而拉低，以推動注入處理的開始。同樣，當穿隧完成后，可以通過將浮柵拉高、降低氧化物電壓(即，減少穿隧電壓和浮柵電壓之間的差值)并且連同穿隧電流，來使用控制柵極結束穿隧處理。后面的這個實例要求讀出(sensing)和反饋電路，如現在所屬領域的技術人員可以容易地設計。在此所用的控制柵晶體管具有與圖13中的控制柵晶體管相同的與其n井連接相關的選擇。
圖15為本發(fā)明實施例的電示意圖，其中一半的差分存儲器是由一行存儲器中的所有存儲器元件所分享。在圖15中的實施例中，每個存儲器元件中的差分對的右側已經被包含以Sel0和FG0作為其柵極的晶體管的單一、共享右側取代。在本實施例中，將共享存儲器元件寫入到邏輯0和邏輯1狀態(tài)之間的一半處，并且每個未共享的存儲器元件(在圖的左側)到0狀態(tài)或1狀態(tài)是取決于存儲值。在讀出期間，除一個外(這個是用作位選擇)，將為了所有x而將Sel1_x設定為Vdd。使用右側作為中性參考，差分讀出放大器將判定在圖左側的選擇浮柵晶體管是否已被寫到0狀態(tài)或1狀態(tài)。一項對這個存儲器的可能修改是除去圖上部所示的電流源。在這種情況下，將所有選擇晶體管的源極連接到Vdd。雖然電路不再像真實差分對那樣運作，但是差分讀出放大器仍然會將參考電流(來自電路的FG0支腳)與數據電流(來自電路的FGx支腳)相比較?；蛘?，可以存在兩個共享的存儲器元件(取代圖中的Sel0和FG0裝置)，其中之一被寫入到邏輯0狀態(tài)，并且另一個被寫入到邏輯1狀態(tài)，使得在讀取操作期間將邏輯0和邏輯1電流均分，以產生在邏輯0和邏輯1之間一半的值?；蛘撸梢源嬖谌魏螖的?高達N個)的讀出放大器，以允許一次地讀取在相同行內的多個存儲器元件。在讀出期間中，同時將復數個Sel1_x線路降到低電壓，僅提供那些存儲器元件并且允許多位讀取。在構造中可能要求一個電流反射鏡(current mirror)而不要求偏壓晶體管，以為每個位制成所述參考電流的復本。
圖16為本發(fā)明實施例電示意圖，其通過添加一對浮柵晶體管(M2、M3)以監(jiān)視穿隧處理的結束來修改圖14的版本。通過施加適當的Tun_done_Vdd，所屬領域的技術人員現在將了解由電路產生的TunDone0和TunDone1信號可用于啟動和/或關閉該穿隧處理。這項設計特別適用于確保該穿隧不會完全關閉存儲器中的任何pFET浮柵晶體管。
圖17為本發(fā)明實施例的電示意圖，其說明如何在穿隧期間使用反饋來將少量的IHEI明確地施加到存儲器，以預防存儲器的過穿隧。隨著浮柵(FG0或FG1)的電壓增加，增加的電流量就將流過注入晶體管(M2、M3)。最終結果是，當浮柵已經穿隧到其高電壓時，由IHEI添加到浮柵的電子數量將等于并且與由穿隧除去的電子數量相對。在這種狀態(tài)下，浮柵電壓穩(wěn)定。調節(jié)電路的謹慎的設計允許由設計人員確定最終浮柵電壓。(主要取決于圖中所示的Vtrip電壓(Vtrip0、Vtrip1)這種方法可以確保存儲器絕不會完全關閉，并且允許確保大致與穿隧速率失配、IHEI失配、裝置失配和其它操作條件無關的擦除處理。
圖18為呈現圖17存儲器的簡化的本發(fā)明實施例的電示意圖。所述Read_not信號用于將存儲器配置為相對寫入/擦除的讀取模式。在寫入/擦除期間，關閉Read_not晶體管M4，將存儲器元件分離成兩個半元件，并且簡化寫入/擦除。在讀取期間，開啟Read_not晶體管M4，并且兩個電流源M2和M3結合以構成單一電流源，其供應圖17中的I偏差_read的對等物。在注入期間，將S0和S1用作選擇晶體管，并且在穿隧期間則用作電流控制器。(其承擔圖1中M3和M4的相同角色)圖19和20為本發(fā)明實施例的電示意圖，其說明了可以在注入晶體管的漏極側控制電流。圖20的實施例具有控制寫入和讀取電流的明確nFET電流槽M2。SEL_0和SEL_1對圖6A的存儲器中的相同信號具有類似功能。用于這個存儲器的差分讀出放大器必須接受與用于上文呈現的存儲器的放大器相比較呈反極性的電流。注意，如圖10中，當讀取和寫入功能分離時，也可以施加這種形式的電流控制。
實例存儲器現轉向圖25，其說明了新穎存儲器128。存儲器128在節(jié)點130具有離出存儲器元件偏流，其充當用于存儲器128的電流源。存儲器的左側和右側132和134各自分別包含選擇晶體管(在這里是一個pFET)S0、S1，其分別地將該電流源節(jié)點130分別地耦合到浮柵電荷注入晶體管M0、M1的源極(在這里展示為pFET)。提供穿隧接合電路T0、T1(其為可選的并且可以如上文所述來構造)以分別地從浮柵FG_0和FG_1除去電子。M0、M1的漏極分別地耦合到節(jié)點136、138，并且這些各自分別地耦合到寫入電路W0、W1，并且耦合到差分讀出放大器電路143的差分輸入140、142。為了讀取這個存儲器元件，可以通過在節(jié)點144發(fā)出Row_Sel信號，并且通過例如所說明的偏流電路146對節(jié)點130施加偏流，來選定含有存儲器元件的行(一般為存儲器元件的二維陣列的一行)。接著使用差分讀出放大器電路143讀取選定存儲器元件的內容。通過在節(jié)點144發(fā)出選定所述行的Row_Sel信號并且對節(jié)點130施加偏流，來完成寫入。通過使電子注入分別浮柵(FG_0或FG_1)，來開啟左側寫入電路W0或右側寫入電路W1，以將分別的0或1(或視構造而相反)寫入到存儲器128。以這種方式，將相同的晶體管用于讀取和寫入兩者，并且如果需要，寫入電路、差分讀出放大器電路與電流源電路可以位于存儲器元件的外部，并且由大量增加密度的不同存儲器元件所共享，如所屬領域的技術人員現在將完全了解。
現轉向圖26，其說明了存儲器148，所述存儲器148與圖25的存儲器128的不同之處在于由Row_Sel信號所控制的行選擇晶體管被安置在電流源節(jié)點130和節(jié)點131之間，而其又會被耦合到選擇晶體管S0、S1的源極。這項改進降低由其中并未發(fā)出Row_Sel的存儲器元件的電流源電路146所觀察到的電容。降低的電容可以改進性能，代價是每個存儲器元件一個單一額外晶體管。所述存儲器的操作基本上與圖25的存儲器的相同。
現轉向圖27，其說明了存儲器150，所述存儲器150與圖25的存儲器128的不同之處在于電流源電路152被安置在存儲器150內并且耦合到電流源節(jié)點130。為讀取存儲器，如前文所述使用Row_Sel來選定行，對偏壓晶體管的柵極(在這里是一個pFET)156的節(jié)點154施加電壓偏壓，并且通過差分讀出放大器電路143來測量輸出。通過使用Row_Sel來選定所述行、對節(jié)點154施加偏壓并且開啟兩個寫入電路W0、W1中之一，來執(zhí)行寫入。根據本版本，對于整個存儲器陣列，施加到節(jié)點154的偏壓信號可以是整體凈值(global net)。將電流源晶體管156安置在存儲器元件自身內，可以降低充電以完成讀取和寫入所需要的電容，因而，實現改進的性能。存在一個可能或不能展出各種存儲器應用的困難的與本實施例相關的不利。從存儲器元件匹配到存儲器元件的電流源將不足，因為每個存儲器元件將具有其本身的電流源晶體管156，并且其傾向于因裝置而異導致較多變化的小面積裝置。如果必要，在特別應用中可以通過運用已知的匹配技術而得以克服，而代價是增加電路復雜性和/或面積。
現轉向圖28，其說明了存儲器160，所述存儲器160與圖25存儲器128的不同之處在于省略了電流源節(jié)點130，而替代地提供了一對的獨立電流源162、164(其可以是晶體管或其它適當的電流源裝置或耦合到其它電流源的導體)。選擇晶體管S2(在此為一pFET)具有耦合在節(jié)點166和168之間的源極和漏極，用于耦合和去耦合節(jié)點166和168。這樣，視施加到選擇晶體管S2的柵極的信號Diff_Sel_b狀態(tài)而定，允許存儲器元件同時耦合到電流源162和164兩者，或是存儲器右側和存儲器左側僅耦合到其分別的電流源162、164。以這種方式，可以通過Diff_Sel_b信號去耦所述側而獨立地(且因而為單端地)且同時地寫入該存儲器元件的兩側。通過如前文所述使用Row_Sel信號選定行、啟動電流源162和164、在選擇晶體管S2的柵極上發(fā)Diff_Sel_b信號(以耦合存儲器元件的右側和左側)，并且通過差分感測放大器143讀取存儲器來完成讀取。通過使用Row_Sel選定行、啟動電流源162和164、在選擇晶體管S2的柵極上解發(fā)Diff_Sel_b信號，并且使用寫入電路W0和W1中之一或兩個來將信息寫入到存儲器160，來完成寫入。
在本應用中的開關S2很重要，因為其允許將差分存儲器元件改變成兩個單端存儲器元件。通過閉合開關S2，所述存儲器為差分式。應用包括差分讀出，其中基于浮柵電壓，可以將電流從存儲器元件的一側導向到存儲器元件的另一側。在這種模式下，盡管可能存在兩個(如，在這個版本中為162、164)，但是電路仍會像存在單一電流源一樣操作。通過打開開關S2，存儲器元件會被分成兩個單獨的半個元件?，F在可以在一個時間寫入存儲器元件的一側上，而在另一個時間寫入存儲器元件的另一側上，或同時獨立地寫入存儲器元件兩側上，而完全不影響另一側。以除錯模式從存儲器的一側一次性讀出電流以便確定每個浮柵電壓也是可能的。
現轉向圖29，其說明了存儲器172和支持電路。這個存儲器與圖28中所說明不同之處如下。電流源162、164被耦合到選擇晶體管S0和S1的源極(節(jié)點176和178)。同樣耦合到那些節(jié)點的是差分讀出放大器電路174。注入晶體管M0、M1的漏極被耦合到節(jié)點180，以及電流源182和寫入電路184。為了讀取存儲器，發(fā)出Row_Sel以選定行、施加來自電流源182的偏流、關閉電流源162和164，并且通過差分讀出放大器174來讀取存儲器狀態(tài)。為了寫入存儲器，如前文所述通過Row_Sel信號選定行、關閉來自電流源182的偏流、通過電流源162與164中之一施加偏流，并且啟動寫入電路184來寫入存儲器。這個存儲器可以同時寫入右側和左側兩者(開啟電流源兩者)，并且相對于呈現在本文其它設計中使用兩個而僅要求一個寫入電路。
現轉向圖30，其說明了存儲器186，所述存儲器186類似于圖29，但是具有稍微不同的支持電路。在這個版本中，將單一寫入電路184耦合到節(jié)點180，而未將額外電流源耦合到所述節(jié)點，如圖29實施例。使用電壓輸入差分讀出放大器電路174′來讀取存儲器。為了讀取存儲器元件，如前文所述發(fā)出Row_Sel信號、將偏流施加在存儲器元件兩側上，存儲器的每一側充當后隨者的獨立源極。通過差分讀出放大器174′讀取電壓。為寫入存儲器，發(fā)出Row_Sel信號、開啟電流源162、164之一或兩個，并且啟動寫入電路184。
現轉向圖31，其說明了根據本發(fā)明的存儲器190的另一個實施例。這個存儲器具有一對的浮柵注入晶體管M0、M1，(如果需要)其浮柵可以如上文所述耦合到穿隧接合T0、T1。寫入電路W0、W1分別耦合到M0、M1的漏極，而這些漏極也可以包含差分讀出放大器174的輸入。電源晶體管(pFET)S0和S1分別地使其柵極耦合到V偏差，并且使其源極耦合到VS_0和VS_1。S0和S1的漏極被耦合到M0和M1的源極，并且通過選擇晶體管S2(在這里為pFET)而交叉耦合，所述選擇晶體管S2的柵極由Diff_Sel_b信號所控制。VS_0、VS_1、Diff_Sel_b和V_偏差是在線路上傳送的信號，所述所有線路被共享在存儲器元件的二維陣列的行存儲器元件之中。通過設定VS_0和VS_1到Vdd、將具有V-偏差的偏壓施加到電源晶體管S0和S1、發(fā)出Diff_Sel_b以耦合存儲器190的左和右側，并且使用差分讀出放大器174讀取存儲器，來完成讀取。為了寫入存儲器，設定VS_0和VS_1到Vdd、以V_偏差施加偏壓、解發(fā)Diff_Sel_b以隔離存儲器190的左和右側，并且啟動寫入電路W0、W1之一或兩個以寫入存儲器的內容。本實施例使用存儲器(S0、S1)內的電流源用以更快操作，可以同時寫入存儲器的兩側(即，浮柵FG_0和FG_1兩者)，并且對于圖30的實施例僅使用一個額外的晶體管(S2)。
圖32中說明了圖31實施例的一個變體。在圖32實施例中，浮柵注入晶體管包括控制柵極(并沒有明確展示實施例中不要求的，但是對于任何存儲器其總為一個選擇)。控制柵極終端C0、C1分別地耦合到電源晶體管S0、S1的源極，且分別地示意性表示為電容器194、196。以這種方式，將控制柵極連接到VS_x信號線路有助于有效布線，因為VS_x擔任控制柵極輸入(對Cx)，和用于電流源的電源(Sx)兩者(x適當地表示0或1)。將VS_x設定為低不僅會切斷存儲器內的電流源，還會將浮柵FG_x拉到較低電壓，以減少寫干擾。注意，并不要求控制柵極信號與VS_x信號結合，且可能修改本文描述的存儲器的其它版本以運用這個特征。其它方面，存儲器192以圖31的存儲器190的相同方式操作。
在圖33中說明了圖31實施例的另一種變體。在圖33的實施例中，VS_x信號不清楚，并且存在施加到節(jié)點200的代替標注為VS的信號，所述節(jié)點200連接到電源晶體管S0、S1源極。本實施例節(jié)省第二VS線路的布線，但是抑制了和圖34一起圖32的技術的使用。這是因為一旦VS_0和VS_1合并為一個信號VS，如圖33，就無法獨立控制圖34的兩個控制電容器。其它發(fā)面，存儲器198以圖31的存儲器190相同方式操作。
多位存儲一種在諸如本文所描述的那些差分存儲器結構中存儲多個位的信息的方式是在存儲器的一側上寫入參考并且在所述存儲器的另一側存儲許多級之一。通過添加各種偏移到讀出系統(tǒng)，并且確定要求多少偏移以使讀出改變狀態(tài)，可以收回存儲的多位值。這是一個二位系統(tǒng)的實例1.將0.5值寫入到A側；2.將下列{1，0.75，0.25，0}中任何一個寫入B側；3.在讀出期間，通過偏移{0，+/-3/8}來比較A側和B側；4.根據第一次比較結果，將確定所存儲的值為{1，0.75}之一或為{0.25，0}之一。在這個二位的情況中，第二次比較的偏移將列表縮窄到一個值。通常，通過不同偏移來繼續(xù)進行比較，直到確定出所述值為止。每次比較產生一個位的信息。
為了施加偏移，可以將電流添加到存儲器或可以使用電容性耦合的控制輸入節(jié)點，以直接地移動浮柵電壓。
在另一個實例中，將對存儲器結構的兩側寫入不同值，對其進行一些運算(諸如減法)，接著取得結果并且將其與某些固定的參考集合相比較。
邊界讀取在最終客戶送貨之前的品質控制處理通常要求存儲器能夠適當地存儲并且可靠地收回所需要的值。因而，用于檢驗所述限界并且通過其所述存儲器可以讀取存儲值的方法是很有價值的。在這個揭示案中所述的存儲器元件在設計和進行所述檢驗時展出某些有趣的挑戰(zhàn)。問題在于在這里呈現的多數存儲器所用的差分讀出機制是如此的牢固，使得即使非常小的差分浮柵電壓也將可以產生正確操作。目標是對于最好的保持性和真正牢固設計能夠確保相當大的差分浮柵電壓。根據第一種基本方法，在圖34中說明了存儲器128′。除了明確要求控制柵極之外，存儲器128′在大多數方面與圖25的存儲器128相同。為了檢測邊界，使用下列程序在存儲器中存儲零......
1.如果存儲器中存儲零，那么FG_0電壓應所述低于FG_1電壓；2.向control_gate_0的節(jié)點C0施加電壓，所述電壓比施加到control_gate_1的節(jié)點C1的電壓高出某想要的很小量；3.由于電容性耦合，FG_0的電壓相對于FG_1的而增加，所以更難正確地讀出存儲器的內容；和4.如果在這些條件下存儲器仍然正確地讀出，那么FG_0和FG_1之間的電壓邊界是如所要的。
在存儲器中存儲一......
1.如果在存儲器中存儲1那么FG_0電壓應所述大于FG_1電壓；2.向control_gate_0的節(jié)點C0施加電壓，所述電壓比施加到節(jié)點control_gate_1的節(jié)點C1的電壓小某想要的很小量；
3.由于電容性耦合，FG_1電壓相對于FG_0而增加，所以更難正確地讀出存儲器的內容；和4.如果在這些條件下存儲器仍然正確地讀出，那么FG_0和FG_1之間的電壓邊界是如所要的。
這項技術可用于本文所述其它版本的存儲器。另外，可以接受一個特定的測試協議，為在芯片上或陣列中的存儲器元件提供控制柵極用以執(zhí)行上文所述的測試，而無需對所有的提供控制柵極，并且對一些或所有控制柵極供應的存儲器元件的測試可以認為是在不存在對芯片上的所有存儲器元件的個別測試時足夠驗證特定芯片。同樣注意本質上并不要求“控制柵極”，僅低泄漏電容器，每個具有一個耦合到(或為)浮柵的終端。要求電容器是彼此獨立的，使得可以獨立地操縱浮柵。
現轉向圖35，其說明了替代邊界讀取方法。在大多數方面存儲器128″類似于圖25的存儲器128。差別是提供了對讀出放大器輸入(節(jié)點136、138)增加/減少偏移電流的機制。根據圖35中所說明的實施例，提供了邊界電流源(或槽)電路202。開關204和206是獨立可控制的，以將電路202耦合到節(jié)點136或節(jié)點138(在這里有時又稱作“讀出節(jié)點”，因為其耦合到差分讀出放大器143的輸入)。將電路202所提供的電流設定或設計用于存儲器元件的適當電流邊界。如果隨著電流從讀出放大器電路143的輸入增加/減少，存儲器仍然正確地讀出，那么存在適當邊界。如果不是，即，存儲器元件輸出改變狀態(tài)，那么接著存在不當邊界和潛在缺陷。例如，這可以通過下列程序而完成1.在存儲器128″中存儲0，并且V(FG_0)小于V(FG_1)。這意味著穿過M0的源極-漏極電流I0大于穿過M1的源極-漏極電流I1。為了使存儲器元件具有適當的電流邊界，I0應所述比I1大一個預定邊界。
2.閉合開關204以從節(jié)點136處“竊取”預定量的電流。這將減少從節(jié)點136流入差分讀出放大器143的電流。
3.如果讀出放大器的狀態(tài)沒有改變，那么存在適當的電流邊界。如果確實有改變，那么限界為不當的并且存在潛在缺陷。
或者1.存儲器128″中存儲0，并且V(FG_0)大于V(FG_1)。這意味著穿過M0的源極-漏極電流I0小于穿過M1的源極-漏極電流I1。為了使存儲器元件具有適當的電流邊界，I0應所述比I1小一個預定邊界。
2.閉合開關206以從節(jié)點138“竊取”預定量的電流。這將減少從節(jié)點138流入差分讀出放大器143的電流。
3.如果讀出放大器的狀態(tài)沒有改變，那么存在適當的電流邊界。如果確實有改變，那么邊界是不當的并且存在潛在缺陷。
降低寫干擾現轉向圖36，其展示用于0.25微米制程裝置的寫干擾對柵極到漏極電壓曲線圖。當柵極處于相對高電壓而漏極處于相對低電壓時，就會出現寫干擾。標記為“A”的數據表示在橫軸上展示的柵極到漏極的電壓的范圍內的在豎軸上所展示的以安培計的熱電子柵極電流(寫入電流)。標記為“B”的數據集合表示帶對帶穿隧引入的柵極電流(寫干擾)。寫干擾與在其它存儲器元件的寫入操作期間的關閉狀態(tài)下的存儲器元件的漏極處的帶對帶穿隧電流有關。寫干擾可導致數據訛誤，因此需要將其最小化。如可以觀察到，較低的柵極到漏極電壓導致較低的寫干擾電流，并且寫入電流與寫干擾電流之間的差別的幅度將隨著降低的電壓而顯著增加。數據集合A表示井電壓Vwell原來是3.3伏特，柵極電壓Vg原來是2.2伏特而源極電壓Vs原來是3.3伏特的數據。數據集合B表示Vwell＝3.3伏特、Vg＝2.2伏特和Vs＝1.5伏特的數據。如從圖36可以觀察到，在0.25微米制程中，在5.25伏特處的寫入電流比寫干擾電流高六個階的幅度。隨著制程大小繼續(xù)縮小，估計這個邊界在0.13微米制程里將縮小到4大約階的幅度。降低柵極漏極將把所述結果轉移到圖左側，因而將寫干擾電流降低到寫入電流的很小部分。
現轉向圖37，其展示了非常類似圖25的存儲器128的存儲器208。這個存儲器包括分別耦合到FG0與FG1的電容器210、212，其分別地包括節(jié)點C0和C1。例如，這些可以是控制柵極。
為了降低柵極-漏極電壓，可以使用下列程序(control_gate_x指的是control_gate_0和control_gate_1；Cx指的是C0和C1)1.對于選擇行(所寫入行)，將節(jié)點Cx的control_gate_x設定為高；2.對未選擇行(未被寫入行)，將節(jié)點Cx的control_gate_x設定為低；和3.電容器將未選擇行中的的浮柵耦合到較低電壓，因而，降低其柵極-漏極電壓，依次，降低其帶對帶穿隧電流，進而降低寫干擾。
注意這個概念現在可以適用于本文所描述的各種存儲器構造，而不限于僅使用在諸如圖37的特定存儲器中。
NVM陣列圖38、39和40為說明可以根據本發(fā)明實施例制造的NVM陣列的實例的電示意圖。現轉向圖38，其展示了圖32中所描述的存儲器陣列。在本實例中，VS_0和VS_1導體充當電容器輸入，根據本發(fā)明的圖21和22的設計以pFET來建構穿隧結合，并且特定行內的所有穿隧接合通過導體連接在一起(例如V_tunnel<1>)。將分頁定義為一組共享通用的擦除信號并且因此可以同時擦除的存儲器元件。這個實例具有兩個分頁。分頁0在陣列底部含有四個位，而分頁1在陣列頂部含有兩個位?？梢酝ㄟ^將不同數目的行的穿隧結合耦合到一起來構造所述分頁的數量和尺寸。
現轉向圖39，其展示了圖25中所描繪的存儲器陣列。因38的為在本實施例中每列僅要求一個電流源，所以可以提供較少的導體布線，與圖相比顯著降低了電路的復雜度。這種設計的缺陷在于通用電流源導體上相對大的電容導致較慢的讀取時間。然而，對于整個存儲器列共享單一電流源具有好處，因為在陣列中其可以較大并且其數量可以較少，提供了較好的內部匹配。
現轉向圖40，其展示了圖34中描繪的存儲器陣列。根據本發(fā)明的這個實施例，如上文所論述的，每列存在一個電流源，并且使用電容器(控制柵極或其它)提供邊界讀取能力并且減少寫干擾。
重要的是要注意，圖38、39和40中并不包含本文呈現的存儲器陣列構造的廣泛集合。所述實例清楚地說明，所屬領域的技術人員可以根據本文呈現的存儲器來設計實際上任何尺寸的功能性存儲器陣列。
現轉向圖44，其說明了諸如在各個圖中標注為“W0”和“W1”的樣品負極性電荷泵寫入電路。將輸出連接到讀出節(jié)點之一。如果需要，那么二極管D1可以是二極管連接的pFET。電容器C1可以是MOSCAP或任何其它適當的電容器。在本實施例里，柵極G1可以是與門，并且當發(fā)出“ENABLE”和“CLOCK”時，電路使存儲器被寫入。所屬領域的技術人員現在將認識到可以使用任何數量的不同電路來完成相同的基本功能。
現轉向圖45，其說明了一個樣品現有技術讀出放大器電路。本實施例使用nFET T1、T2、T3和T4。讀出輸入S+和S-接收來自差分存儲器的分別讀出節(jié)點的電流I+和I-。放大器輸出是在節(jié)點V+和V-。如果I+＞I-，那么V+＞V-；如果I+＜I-，那么V+＜V-。所屬領域的技術人員現在將認識可以構建任何數量的替代電路(包括那些以pFET而不是nFET制造的)以達到相同的基本功能。
外部注入雖然不常見，但是根據本發(fā)明所構建的NVM用放置在浮柵上的某位準的電荷(和相對高的柵極電壓)的制作復原。所述構想是將施加的電壓以外部方式連接到存儲器的漏極和/或源極，以便使其經受IHEI和/或帶對帶穿隧。這適用于下列情況，其中存儲器用將其柵極設為“關”，使得內部電荷泵因為在注入裝置中不存在漏極-源極電流而不能引起大量的IHEI的制作制程而得以復原。
現轉向圖41，一種方式是在負電壓下切換到存儲器的漏極?？梢允褂瞄_關通過針來選擇性設定漏極電壓(稱為V_External_Inject)。通過外部施加的電壓，可以將漏極設定到非常低的電壓(在0.18μm制程中為大約-5到-4伏特)，這將引起帶對帶穿隧。
根據圖41，通過一對開關222、224將每列的讀出放大器和寫入電路220耦合到標注V_external_inject的外部電壓源，這將降低相對于浮柵的注入晶體管的漏極的電壓，而從浮柵上的漏極引入帶對帶穿隧以“分開(unstick)”存儲器。這是以下列程序建構的1.向V_External_Inject線路施加相對低的電壓。
2.閉合開關222、224，以將V_External_Inject耦合到存儲器的浮柵pFET的漏極(這可以按列接列的基準，或如果需要同時按陣列寬度來完成)。
3.當位“分開(unstick)”時等待。
4.打開開關222、224來終止處理。
5.通過差分讀出放大器來測量位電流，以檢驗適當操作。
根據圖42中說明的實施例，pFET可以用作開關222、224。在這種情況下，將開關222和224建構為pFET，并使其源極耦合到存儲器讀出線路226、228。需要另一個外部施加的信號External_Inject_Gate。這個信號必須比V_External_Inject低至少一個Vt，同樣考慮對pFET的體效應，因為其井電壓與其源極電壓并不匹配。這需要打開開關222、224。井本身(由External_Inject_en_b驅動)應從0V(啟動外部注入模式)切換到Vdd(關閉外部注入模式)。需要這項切換以降低pFET中的pn接合上的電壓。否則可能發(fā)生故障。根據本發(fā)明的一個實施例，將External_Inject_Gate設定為大約-5伏特，將V_External_Inject設定為大約-3伏特，并且將External_Inject_en_b設定為大約0伏特。
如所屬領域的技術人員將認識到，可用其它方式達到相同目的。例如，將IHEI晶體管上的“源極”電壓設定成非常高同時使其漏極保持低(接地或更低)可具有相同的最終結果，但是不是很容易建構。注意在正常操作期間，“源極”側在這里可實際上是晶體管的“漏極”側。
現轉向圖45，其展示了圖44中說明的構想的更特定的建構。在這個版本中，將開關222和224建構為pFET，使其源極耦合到存儲器讀出線路226、228。將其井耦合到標注External_Inject_en_b的線路，將其柵極耦合到標注External_Inject_Gate的線路，并且使其漏極耦合到標注V_External_inject的線路。在一個實例中，將External_Inject_Gate線路設定成大約-5伏特，將V_External_inject線路設定成大約-3伏特，并且將External_Inject_en_b線路設定成大約0伏特。
穿隧接合布局本發(fā)明中期待的大多數陣列在許多存儲器元件之中共享穿隧接合。一些穿隧接合要求其本身的n井從支持其余存儲器的n井分離。因為n井與n井的間隔由于制造的約束而傾向于相對較大，所以使穿隧接合n井交錯可以提供有效布局。當使用這個方案時，存儲器分頁尺寸是兩個存儲器元件行的數倍。圖43中說明了根據本發(fā)明一個實施例的穿隧接合布局的實例。這個實例展示了用于4列、3行、2分頁的存儲器陣列的n井。線路230-276是浮柵，如所說明的，其使主存儲器n井278、280與對應的穿隧接合n井282、284耦合。
總結在NVM應用中，pFET浮柵晶體管具有優(yōu)于nFET的若干優(yōu)點1.p通道浮柵MOSFET可以以比用于n通道浮柵MOSFET的典型的電流小的通道電流，將電子注入到其浮柵上。從而，基于pFET存儲器的電荷泵(晶片上通常要求的以便提供超過用于擦除和寫入操作的Vdd的電壓的電路)通常消耗比那些為nFET存儲器設計的能量少的能量。
2.pFET中的IHEI主要產生通道熱電子，然而nFET中的等效機制(通道熱電子注入或CHEI)產生通道熱電子洞。因為熱電子對柵極氧化物的損害遠小于熱電子洞，所以與nFET相比，pFET具有減少的氧化物磨損和更好的編程/擦除循環(huán)持久性。
3.離出具有p+摻雜柵極的浮柵pFET的位壘高度會大約是4.2eV(參看圖2)，比較而言用于具有n+摻雜柵極的nFET大約是3.04eV。從而，nFET中的泄漏電流比pFET中的小，因此，具有相同氧化物厚度的pFET浮柵存儲器的數據保持性特征好于nFET浮柵存儲器的。結果，pFET存儲器可使用較薄的柵極氧化物，諸如在標準雙柵極氧化物CMOS制程中所看到的70(通過3.3V I/O裝置)。相比較之下，基于nFET浮柵晶體管的存儲器需要額外制程步驟以制作較厚的柵極氧化物(最小厚度一般為80)。
在NVM應用中，差分存儲器具有優(yōu)于單端存儲器的若干優(yōu)點1.差分存儲器的邏輯狀態(tài)是由兩個浮柵上的電荷差值所確定的。當“0”浮柵上的電子比“1”浮柵的電子多時，讀出電流主要通過具有“1”柵極的晶體管而穿過，并且反過來也是如此。從而，雖然相對于n井電壓兩個浮柵帶負電，但是仍有可能區(qū)別邏輯1與邏輯0狀態(tài)。這個特性意味著任一側都不具有無法被隨后開啟和注入的如此高柵極電壓。
2.電荷泄漏機制傾向于引起“1”和“0”浮柵上的電荷沿相同方向泄漏(即，雙方使電荷泄漏到其柵極上，或沿共同方向離出其柵極)。差分存儲器具有共模抑止，意思是其對浮柵之間的電壓差而不是對其電壓絕對值敏感。從而，共模電荷泄漏并不會影響存儲的邏輯狀態(tài)。因此，差分存儲器的保持用區(qū)分性優(yōu)于單端存儲器。
3.讀取操作是使用區(qū)別差分存儲器的兩個半部之間較具有導電性的路徑的原理。讀取存儲器時，只要差分讀出放大器具有可以確定電流走哪條路徑來穿過存儲器的足夠敏感度，就可使用任意小的尾端電流。從而，本文描述的存儲器允許低能量存儲器電路。
4.因為差分存儲器的兩個半部通常會在晶片上緊密靠近，所以其與晶體管特征適當匹配。例如，兩個鄰近的浮柵晶體管的柵極氧化物厚度比兩個間隔很遠的晶體管的更緊密匹配。結果，差分存儲器設計對于可以影響單端存儲器的讀取精確度的晶體管變化不是很敏感。
5.差分存儲器是自參考式，意思是存儲器一側是另一側的參考。從而，差分存儲器排除了對單端存儲器中典型的對晶片上或外的電流或電壓參考電路的精確度的需要。這項自參考特性可以保持，無論存儲器中的每個元件是否是差分的(如圖3)，或是多個存儲器元件是否共享單一半存儲器元件(如圖15)。
6.由于差分存儲器是自參考式，所以其具有優(yōu)異的共模抑止。共模抑止為差分存儲器提供比單端存儲器更好的對電源和溫度波動的抗擾性。
7.差分NVM元件具有類似于CMOS設計中所熟知的SRAM元件的差分輸出。從而，差分NVM元件可以使用在SRAM設計中常見的(為所屬領域的技術人員所熟知，并且為了避免使本揭示內容過于復雜在此不還描述)的超快差分讀出放大器和位線路預充電技術。結果是與單端存儲器元件相比，差分NVM元件允許更快的讀出同時能量消耗較低。
總之，基于pFET浮柵晶體管的差分存儲器具有許多優(yōu)于單端存儲器、nFET存儲器和差分nFET存儲器的優(yōu)點。其在邏輯CMOS中提供低能耗、高速度和高可靠性的NVM。
雖然已展示并描述了本發(fā)明實施例和應用，但是得益于本揭示內容的所屬領域的技術人員將容易了解多于上文提到的許多修改都是可能的而不會脫離本文的發(fā)明概念。
例如，請注意，雖然本發(fā)明的觀點可以實施在單一井、單一多制程中并且將與低電壓制程(例如，＜＝3伏特)一起運作，但是本發(fā)明并不受其限制，而且本發(fā)明可實施在支持多個多晶硅層、多個井和/或較高(或較低)電壓裝置的制程中。
此外，本文使用的n井概念不僅僅涵蓋常規(guī)n井裝置，而且還涵蓋增加裝置的可靠柵極-漏極和漏極-源極電壓的NLDD(N型稍微摻雜漏極)裝置和其它稍微摻雜或隔離的結構，使得其實際上在這個方面可以像常規(guī)n井裝置一樣運作。其還可以以相同的薄膜結構建構在基板上的薄膜中。
在本發(fā)明的一個實施例中，可整體地或部分地使用電流槽裝置用作上文所述的電流源裝置的替代物。
在本發(fā)明的另一個實施例中，如上文所論述的選擇晶體管S0、S1、S2等如果需要通常可以以nFET而不是pFET建構。
最后，因為可謹慎地并且精確地寫入浮柵上的電荷，所以可以使用與較高清晰度讀出電路耦合的、現有技術中已知的這些結構，來存儲每個存儲器元件的多個數位。通過本文所揭示的存儲器，例如使用圖15的存儲器將直接存儲四個不同位準的電荷。可以存在分別地存儲、和 的三個參考半對FG0_A、FG0_B和FG0_C以代替存儲電荷值的單一參考半對FG0。在讀出期間，差分讀出放大器依次地比較存儲在一個浮柵上的值，如FG1，依次是FG0_A、FG0_B和FG0_C。如果存儲在FG1上的值小于FG0_A上的，那么FG1存儲零。如果FG1上的值大于FG0_A但是小于FG0_B，那么FG1存儲一。如果FG1上的值大于FG0_B但是小于FG0_C，那么FG1存儲二。如果FG1上的值大于FG0_C，那么FG1存儲三。通過存儲四個可辨別的電荷值，每個半元件持有兩個位的信息。這種方法可清楚地擴展到每個存儲器存儲三個或更多位，僅受寫入、保持和讀取處理精確度的限制。因此，本發(fā)明僅限制于上述權利要求書精神。
權利要求
1.一種差分非揮發(fā)性浮柵存儲器，其包含一個具有一個第一浮柵的第一pFET浮柵晶體管；一個具有一個第二浮柵的第二pFET浮柵晶體管；和一個經耦合以接收來自所述第一pFET浮柵晶體管和所述第二pFET浮柵晶體管的電流的差分讀出放大器。
2.根據權利要求1所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
3.根據權利要求1所述的存儲器，其還包含用于從所述第一浮柵除去電子的構件；和用于從所述第二浮柵除去電子的構件。
4.根據權利要求1所述的存儲器，還包含一個用于將光耦合到所述第一和第二浮柵的視窗。
5.一種差分浮柵非揮發(fā)性存儲器，其包含一個用于存儲電荷的第一構件；一個用于存儲電荷的第二構件；一個用于將電荷添加到所述第一構件的第三構件；一個用于將電荷添加到所述第二構件的第四構件；一個用于從所述第一構件除去電荷的第五構件；一個用于從所述第二構件除去電荷的第六構件；和一個耦合到所述第一和第二構件的第七構件，其用于讀出所述第一構件和所述第二構件中的哪一個存儲較大量的電荷。
6.根據權利要求1所述的存儲器，其還包含一個與所述第一pFET浮柵晶體管串聯耦合的第一選擇開關；和一個與所述第二pFET浮柵晶體管串聯耦合的第二選擇開關，所述第一和第二選擇開關由施加到其的信號所控制，以確定所述第一浮柵和所述第二浮柵中的哪一個可以在一定時間內經受電子注入。
7.根據權利要求2所述的存儲器，其還包含一個與所述第一pFET浮柵晶體管串聯耦合的第一選擇開關；和一個與所述第二pFET浮柵晶體管串聯耦合的第二選擇開關，所述第一和第二開關由施加到其的信號所控制，以確定所述第一浮柵和所述第二浮柵中的哪一個可以在一定時間經受電子注入。
8.根據權利要求5所述的存儲器，還包含一個與所述第三構件串聯耦合的第八構件，所述第八構件用于控制所述第三構件的操作；和一個與所述第四構件串聯耦合的第九構件，所述第九構件用于控制所述第四構件的操作。
9.一種差分浮柵非揮發(fā)性存儲器，其包含一個具有一個第一浮柵的第一pFET浮柵晶體管；一個具有一個第二浮柵的第二pFET浮柵晶體管；一個耦合到所述第一浮柵的一個第一晶體管的第一柵極；一個耦合到所述第二浮柵的一個第二晶體管的第二柵極；和一個經耦合以使電流從一個并聯的單一節(jié)點通過所述第一和所述第二晶體管傳遞到一個差分讀出裝置的偏流源極，所述第一浮柵和所述第二浮柵上的電荷通過所述各自第一和第二晶體管控制電流的所述流動。
10.根據權利要求9所述的存儲器，其中所述第一和所述第二晶體管為pFET。
11.根據權利要求9所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合，和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
12.根據權利要求9所述的存儲器，其中所述第一和第二晶體管為nFET。
13.根據權利要求9所述的存儲器，其還包含一個與所述第一pFET浮柵晶體管串聯耦合的第一選擇開關，和一個與所述第二pFET浮柵晶體管串聯耦合的第二選擇開關。
14.根據權利要求13所述的存儲器，其中所述第一選擇開關和所述第二選擇開關為pFET晶體管。
15.根據權利要求9所述的存儲器，其還包含一個與所述第一晶體管串聯耦合的第一啟動開關，和一個與所述第二晶體管串聯耦合的第二啟動開關，所述啟動開關控制電流流動到所述差分讀出裝置。
16.根據權利要求1所述的存儲器，其還包含一個電容性耦合到所述第一浮柵的第一控制輸入節(jié)點；和一個電容性耦合到所述第二浮柵的第二控制輸入節(jié)點。
17.根據權利要求16所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
18.根據權利要求9所述的存儲器，其還包含一個電容性耦合到所述第一浮柵的第一控制輸入節(jié)點；和一個電容性耦合到所述第二浮柵的第二控制輸入節(jié)點。
19.根據權利要求18所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
20.一種用于將信息存儲在半導體裝置中的方法，所述半導體裝置具有一個第一浮柵pFET和一個第二浮柵pFET，所述方法包含將電荷放置在所述第一浮柵pFET的一個浮柵上；將電荷放置在所述第二浮柵pFET的一個浮柵上；從所述第一浮柵pFET的所述浮柵除去電荷；從所述第二浮柵pFET的所述浮柵除去電荷；和測量在所述第一和第二浮柵pFET的所述浮柵上的電荷。
21.一種用于將信息存儲在半導體裝置中的方法，所述半導體裝置具有一個有第一浮柵的第一浮柵pFET和一個有一個第二浮柵的第二浮柵pFET，所述方法包含(1)測量在所述第一浮柵上的電荷；和(2)測量在所述第二浮柵上的電荷。
22.根據權利要求21所述的方法，其中同時執(zhí)行步驟(1)和(2)。
23.根據權利要求21所述的方法，其中在步驟(2)之前執(zhí)行步驟(1)。
24.根據權利要求20所述的方法，其中所述測量是由一個差分讀出放大器來執(zhí)行。
25.根據權利要求21所述的方法，其中步驟(1)和(2)是由一個差分讀出放大器來執(zhí)行。
26.一種用于將多位信息存儲在一個半導體裝置中的方法，所述半導體裝置具有一個第一浮柵和一個第二浮柵，每一個所述浮柵耦合到一個對應第一和第二浮柵pFET的所述柵極，所述方法包含將一個具有多個位準之一的第一電荷放置在所述第一浮柵上；將一個具有多個位準之一的第二電荷放置在所述第二浮柵上；測量在所述第一浮柵上的所述第一電荷，以確定在其上存儲了哪一個位準的電荷；測量在所述第二浮柵上的所述第二電荷，以確定在其上存儲了哪一個位準的電荷；和基于所述測量第一電荷和所述測量第二電荷，來確定一個多位輸出。
27.一種用于將多位信息存儲在半導體裝置中的方法，所述半導體裝置具有一個有一個第一浮柵的第一浮柵pFET，和具有一個有第二浮柵的第二浮柵pFET，所述方法包含將一個第一參考電荷放置在所述第一浮柵上；將一個具有多個預定位準之一的第二電荷放置在所述第二浮柵上；和首先比較存儲在所述第一浮柵pFET上的所述電荷和存儲在所述第二浮柵pFET上的所述電荷。
28.一種差分浮柵非揮發(fā)性存儲器，其包含一個具有一個第一浮柵的第一pFET浮柵晶體管；多個第二pFET浮柵晶體管，各自具有一個對應的單獨浮柵，并且通過每一個晶體管至少一個選擇開關而使其漏極和源極共同耦合；和一個差分讀出放大器，其經耦合以接收來自所述第一pFET浮柵晶體管和所述第二pFET浮柵晶體管中的經選擇的一個的漏極電流。
29.一種差分浮柵非揮發(fā)性存儲器，其包含一個具有一個第一浮柵并且耦合到一個偏差節(jié)點的第一pFET浮柵晶體管；多個第二pFET浮柵晶體管，各自具有一個對應的單獨浮柵和至少一序列選擇開關，并且使其源極共同耦合到所述偏差節(jié)點，并且使其漏極共同耦合到一個漏極節(jié)點；和一個差分讀出放大器，其耦合到所述漏極節(jié)點且耦合到所述第一pFET浮柵晶體管的一個漏極，一個選擇信號選擇所述多個第二pFET浮柵晶體管中的一個。
30.根據權利要求1所述的存儲器，其還包含一個第一選擇晶體管，其經耦合以在一個第一節(jié)點與所述第一pFET浮柵晶體管的一個源極之間選擇性導電；和一個第二選擇晶體管，其經耦合以在所述第一節(jié)點與所述第二pFET浮柵晶體管的一個源極之間選擇性導電。
31.根據權利要求30所述的存儲器，其還包含一個經耦合以在一個電流源與所述第一節(jié)點之間選擇性導電的行選擇晶體管。
32.根據權利要求30所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
33.根據權利要求1所述的存儲器，其還包含一個第一選擇晶體管，其經耦合以在所述第一pFET浮柵晶體管的一個漏極與一個第一讀出節(jié)點之間選擇性導電；和一個第二選擇晶體管，其經耦合以在所述第二pFET浮柵晶體管的一個漏極與一個第二讀出節(jié)點之間選擇性導電。
34.根據權利要求33所述的存儲器，其還包含一個耦合到所述第一pFET浮柵晶體管的一個源極和耦合到所述第二pFET浮柵晶體管的一個源極的第一節(jié)點。
35.根據權利要求34所述的存儲器，其還包含一個耦合到所述第一節(jié)點電流源。
36.根據權利要求35所述的存儲器，其還包含一個經耦合以在所述電流源與所述第一節(jié)點之間選擇性導電的行選擇晶體管。
37.根據權利要求36所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
38.根據權利要求1所述的存儲器，其還包含一個耦合到所述第一pFET浮柵晶體管的一個源極和耦合到所述第二pFET浮柵晶體管的一個源極的第一節(jié)點；一個耦合到所述第一pFET浮柵晶體管的一個漏極的第二節(jié)點；一個耦合到所述第二pFET浮柵晶體管的一個漏極的第三節(jié)點；一個在一個第四節(jié)點與所述第二節(jié)點之間耦合的第一偏差晶體管；一個在一個第五節(jié)點與所述第三節(jié)點之間耦合的第二偏差晶體管。
39.根據權利要求38所述的存儲器，其中所述第一和第二偏差晶體管為nFET。
40.一種差分非揮發(fā)性浮柵存儲器，其包含一個具有一個第一浮柵的第一pFET浮柵晶體管；一個具有一個第二浮柵的第二pFET浮柵晶體管；一個與所述第一pFET浮柵晶體管串聯耦合的第一選擇開關；一個與所述第二pFET浮柵晶體管串聯耦合的第二選擇開關，所述第一和第二選擇開關由施加到其的信號來控制一個第一pFET讀取晶體管；一個第二pFET讀取晶體管；耦合到一個共同節(jié)點的所述第一pFET讀取晶體管的一個源極和所述第二pFET讀取晶體管的一個源極；一個耦合到所述第一浮柵的所述第一pFET讀取晶體管的柵極；一個耦合到所述第二浮柵的所述第二pFET讀取晶體管的柵極；和一個差分讀出放大器，其經耦合以接收來自所述第一pFET讀取晶體管和所述第二pFET讀取晶體管的電流。
41.根據權利要求40所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
42.根據權利要求40所述的存儲器，其還包含一個第三選擇晶體管，其經安置以選擇性地允許在第一pFET讀取晶體管的所述漏極與所述差分讀出放大器之間導電；和一個第四選擇晶體管，其經安置以選擇性地允許在第二pFET讀取晶體管的所述漏極與所述差分讀出放大器之間導電。
43.根據權利要求42所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
44.一種差分非揮發(fā)性浮柵存儲器，其包含一個具有一個源極、漏極和浮柵的第一pFET浮柵晶體管；一個具有一個源極、漏極和浮柵的第二pFET浮柵晶體管；一個具有一個源極、漏極和浮柵的第一選擇晶體管，所述第一選擇晶體管與所述第一pFET浮柵晶體管串聯耦合以選擇性地中斷在所述第一pFET浮柵晶體管中的源極-漏極電流；一個具有一個源極、漏極和浮柵的第二選擇晶體管，所述第二選擇晶體管與所述第二pFET浮柵晶體管串聯耦合以選擇性地中斷在所述第二pFET浮柵晶體管中的源極-漏極電流；和一個耦合到一個第一節(jié)點的行選擇信號源，所述第一節(jié)點耦合到所述第一和第二選擇晶體管的所述柵極。
45.根據權利要求44所述的存儲器，其還包含一個經耦合以從所述第一浮柵晶體管的所述浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵晶體管的所述浮柵除去電子的第二穿隧接合。
46.根據權利要求45所述的存儲器，其還包含一個經耦合以將信息寫入所述第一浮柵晶體管的所述浮柵上的第一寫入電路。
47.根據權利要求46所述的存儲器，還包含一個經耦合以將信息寫入所述第二浮柵晶體管的所述浮柵上的第二寫入電路。
48.根據權利要求46所述的存儲器，其還包含一個差分讀出電路，其經耦合以讀取存儲在所述第一和第二pFET浮柵晶體管的所述浮柵上的信息的所述值。
49.根據權利要求47所述的存儲器，其還包含一個差分讀出電路，其經耦合以讀取存儲在所述第一和第二pFET浮柵晶體管的所述浮柵上的信息的所述值。
50.根據權利要求49所述的存儲器，其還包含一個耦合到所述第一和第二選擇晶體管的所述源極的電流源。
51.根據權利要求49所述的存儲器，其還包含一個通過一個開關而耦合到所述第一和第二選擇晶體管的所述源極的電流源。
52.根據權利要求51所述的存儲器，其中所述開關由所述行選擇信號所控制。
53.根據權利要求44所述的存儲器，其還包含一個經耦合以向所述第一pFET浮柵晶體管提供電流的第一電流源；和一個經耦合以向所述第二pFET浮柵晶體管提供電流的第二電流源。
54.根據權利要求53所述的存儲器，其還包含一個經耦合以選擇性地將所述第一和所述第二電流源的輸出彼此耦合的選擇開關。
55.一種差分非揮發(fā)性浮柵存儲器，其包含一個具有一個源極、漏極和浮柵的第一pFET浮柵晶體管；一個具有一個源極、漏極和浮柵的第二pFET浮柵晶體管；一個具有一個源極、漏極和浮柵的第一選擇晶體管，所述第一選擇晶體管與所述第一pFET浮柵晶體管串聯耦合以選擇性地中斷在所述第一pFET浮柵晶體管中的源極-漏極電流；一個具有一個源極、漏極和浮柵的第二選擇晶體管，所述第二選擇晶體管與所述第二pFET浮柵晶體管串聯耦合以選擇性地中斷在所述第二pFET浮柵晶體管中的源極-漏極電流；一個耦合到所述第一和第二選擇晶體管的柵極的行選擇信號源；一個經耦合以向所述第一pFET浮柵晶體管提供電流的第一電流源節(jié)點；和一個經耦合以向所述第二pFET浮柵晶體管提供電流的第二電流源節(jié)點。
56.根據權利要求55所述的存儲器，其還包含一個與所述第一pFET浮柵晶體管相關的第一電容性耦合控制節(jié)點；一個與所述第二pFET浮柵晶體管相關的第二電容性耦合控制節(jié)點；耦合到所述第一電流源節(jié)點的所述第一控制節(jié)點；和耦合到所述第二電流源節(jié)點的所述第二控制節(jié)點。
57.一種用于檢測一個存儲在一個差分非揮發(fā)性浮柵存儲器中的值邊界的方法，所述存儲器具有各自具有一個源極、漏極、浮柵和一個電容性耦合到所述浮柵的控制節(jié)點的一個第一和一個第二pFET浮柵晶體管，所述方法包含通過將一個第一量電荷存儲在所述第一pFET浮柵晶體管的所述浮柵上，和將一個第二量電荷存儲在所述第二pFET浮柵晶體管的所述浮柵上，而將一個值存儲在所述差分存儲器中；向兩個pFET浮柵晶體管中的至少一個的所述控制節(jié)點施加一個預定電壓；讀取所述存儲器；和比較所述讀取的所述結果與所述已知存儲值。
58.一種用于檢測一個存儲在一個差分非揮發(fā)性浮柵存儲器中的邊界的方法，所述存儲器具有各自具有一個源極、漏極、浮柵和一個電容性耦合到所述浮柵的控制節(jié)點的一個第一和一個第二pFET浮柵晶體管，所述方法包含通過將一個第一量電荷存儲在所述第一pFET浮柵晶體管的所述浮柵上，和將一個第二量電荷存儲在所述第二pFET浮柵晶體管的所述浮柵上，而將一個值存儲在所述存儲器中；第一次讀取所述存儲器；向所述兩個pFET浮柵晶體管的至少一個的所述控制節(jié)點施加一個預定電壓；第二次讀取所述存儲器；和比較所述第一讀取和所述第二讀取的結果。
59.根據權利要求57所述的方法，其還包含如果所述讀取的結果和所述已知存儲值相同，那么確定所述存儲器為良好。
60.根據權利要求58所述的方法，其還包含如果所述第一讀取和所述第二讀取的結果相同的，那么確定所述存儲器為良好。
61.根據權利要求57所述的方法，其還包含如果所述讀取結果和所述已知存儲值不同，那么確定所述存儲器為不良的。
62.根據權利要求58所述的方法，其還包含如果所述第一讀取和所述第二讀取結果是不同的，那么確定所述存儲器為不良的。
63.一種用于檢測一個存儲在一個差分非揮發(fā)性浮柵存儲器中的值邊界的方法，所述存儲器具有各自具有一個源極、漏極和一個浮柵的一個第一和一個第二pFET浮柵晶體管，所述方法包含通過將一個第一量電荷存儲在所述第一pFET浮柵晶體管的所述浮柵上，并將一個第二量電荷存儲在所述第二pFET浮柵晶體管的所述浮柵上，而將一個值存儲在所述存儲器中；以一個具有一對輸入的差分電流讀出電路來第一次讀取所述存儲器；向所述一對輸入的的至少一個輸入添加一個可能為正或負的預定電流；第二次讀取所述存儲器；和比較所述第一讀取和所述第二次讀取的結果。
64.一種用于檢測一個存儲在一個差分非揮發(fā)性浮柵存儲器中的值邊界的方法，所述存儲器具有各自具有一個源極、漏極和一個浮柵的一個第一和一個第二pFET浮柵晶體管，所述方法包含通過將一個第一量電荷存儲在所述第一pFET浮柵晶體管的所述浮柵上，并將一個第二量電荷存儲在所述第二pFET浮柵晶體管的所述浮柵上，而將一個值存儲在所述存儲器中；向所述一對輸入的至少一個輸入添加一個可能為正或負的預定電流；讀取所述存儲器；和比較所述讀取的結果和所述已知存儲值。
65.根據權利要求63所述的方法，其還包含如果所述第一與第二讀取結果相同，那么確定所述存儲器為良好。
66.根據權利要求64所述的方法，其還包含如果所述讀取結果和所述已知存儲值相同，那么確定所述存儲器為良好。
67.根據權利要求63所述的方法，其還包含如果所述第一讀取和所述第二讀取結果不同，那么確定所述存儲器為不良。
68.根據權利要求64所述的方法，其還包含如果所述讀取結果和所述已知存儲值不同，那么確定所述存儲器為不良。
69.一種用于降低安置在一個分成多行的相同存儲器元件的陣列中的差分非揮發(fā)性浮柵存儲器中的寫干擾的方法，每個存儲器具有各自具有一個源極、漏極、浮柵和電容性耦合到其浮柵的控制柵極的一個第一和一個第二pFET浮柵晶體管，所述方法包含選擇一個行，在其中寫入一個存儲器；向并非所述經選擇的行的行中的元件的所述控制柵極施加一個相對低的電壓信號；向所述經選擇的行中的所述元件存儲器的所述控制柵極施加一個相對高的電壓信號；和將一個值寫入所述經選擇的行中的存儲器中。
70.一種用于選擇性地引導電子轉移到一個差分非揮發(fā)性浮柵極存儲器的所述浮柵上的方法，所述存儲器具有各自具有一個源極、漏極、和浮柵的一個第一和一個第二pFET浮柵晶體管，所述方法包含向每一個所述第一和第二pFET浮柵晶體管的所述源極施加一個第一電壓；向一個外部注入導體施加一個小于所述第一電壓的具有一個相對大幅度的第二電壓；和選擇性地將每個所述第一和所述第二pFET浮柵晶體管的所述漏極切換成與所述導體電接觸，而向其施加所述第二電壓，以在每個所述第一和所述第二pFET浮柵晶體管上產生一個相對大的漏極到柵極電壓。
71.根據權利要求70所述的方法，其中所述選擇性切換是通過一個pFET晶體管所執(zhí)行。
72.一種用于選擇性地引導電子轉移到一個差分非揮發(fā)性浮柵存儲器的浮柵上的電路，所述電路包含一個具有保持在第一電壓的第一浮柵、一個第一漏極和一個第一源極的第一pFET；一個具有一個第二浮柵、一個第二漏極和一個第二源極的第二pFET；一個載有一個外部注入信號的第一節(jié)點，所述外部注入信號相對于所述第一電壓為負；一個經耦合以在所述第一節(jié)點和所述第一漏極之間選擇性導電的第一開關；和一個經耦合以在所述第一節(jié)點和所述第二漏極之間選擇性地導電的第二開關。
73.根據權利要求72所述的電路，其中所述第一開關是一個具有一個第三柵極、第三漏極、第三源極和一個第一井連接的pFET；所述第二開關是一個具有一個第四柵極、第四漏極、第四源極和一個第二井連接的pFET；并且還包含一個載有一個外部注入選擇信號的第二節(jié)點，所述第二節(jié)點耦合到所述第三柵極和所述第四柵極。
74.根據權利要求72所述的電路，其還包含一個載有所述相同相位的一個如所述外部注入信號的信號的第三節(jié)點，所述第三節(jié)點耦合到所述第一井連接并耦合到所述第二井連接。
75.一種用于選擇性地引導電子轉移到一個差分非揮發(fā)性浮柵極存儲器的所述浮柵上的電路，所述電路包含一個具有一個第一浮柵、一個第一漏極和一個第一源極的第一pFET；一個具有一個第二浮柵、一個第二漏極和一個第二源極的第二pFET；用于在所述第一和所述第二pFET上產生一個相對大的漏極到柵極電壓，以進而引導電子轉移到所述第一和所述第二浮柵上的構件。
76.根據權利要求27所述的方法，其中所述初始比較是通過比較所述第一浮柵pFET的一個源極-漏極電流和所述第二浮柵pFET的一個源極-漏極電流而執(zhí)行的；和所述初始比較包括將所述第一浮柵pFET的所述源極-漏極電流與所述第二浮柵pFET的所述源極-漏極電流的至少一個與一個第一固定電流結合。
77.根據權利要求76所述的方法，還包含隨后比較所述第一浮柵pFET的所述源極-漏極電流和所述第二浮柵pFET的所述源極-漏極電流，其中所述隨后地比較包括在所述隨后比較步驟期間，將所述第一浮柵pFET的所述源極-漏極電流與所述第二浮柵pFET的所述源極-漏極電流的至少一個與一個第二固定電流結合。
78.一種差分非揮發(fā)性浮柵存儲器，其包含一個具有一個源極、漏極和第一浮柵的第一pFET浮柵晶體管；一個具有一個源極、漏極和第二浮柵的第二pFET浮柵晶體管；一個經耦合以向所述第一pFET浮柵晶體管提供電流的第一電流源；一個經耦合以向所述第二pFET浮柵晶體管提供電流的第二電流源；和一個經耦合以將所述第一和所述第二電流源的輸出選擇性地彼此耦合的選擇開關。
79.根據權利要求78所述的存儲器，其中所述第一電流源和所述第二電流源為pFET。
80.根據權利要求79所述的存儲器，其還包含一個與所述第一pFET浮柵晶體管相關的第一電容性耦合控制節(jié)點；和一個與所述第二pFET浮柵晶體管相關的第二電容性耦合控制節(jié)點。
81.根據權利要求80所述的存儲器，其中所述第一控制節(jié)點被耦合到所述第一電流源的所述源極，并且所述第二控制節(jié)點被耦合到所述第二電流源的所述源極。
82.根據權利要求81所述的存儲器，其還包含一個經耦合以從所述第一浮柵除去電子的第一穿隧接合；和一個經耦合以從所述第二浮柵除去電子的第二穿隧接合。
83.根據權利要求80所述的存儲器，其中所述第一控制節(jié)點被耦合到所述第一電流源的所述漏極，并且所述第二控制節(jié)點被耦合到所述第二電流源的所述漏極。
全文摘要
本發(fā)明涉及利用差分pFET浮柵晶體管來存儲信息的差分浮柵非揮發(fā)性存儲器和存儲器陣列的若干設計。本發(fā)明也提供建構所述存儲器和存儲器陣列的方法以及與所述存儲器和存儲器陣列有關的操作和測試方法。
文檔編號G11C16/34GK1679110SQ03820492
公開日2005年10月5日 申請日期2003年7月3日 優(yōu)先權日2002年7月5日
發(fā)明者查德·A·林霍斯特, 克里斯托弗·J·迪奧里奧, 特洛伊·N·吉利蘭, 阿爾貝托·佩薩文托, 沙伊爾·斯利尼瓦斯, 馬彥軍, 特里·哈斯, 卡姆比茲·拉希米 申請人:伊皮杰有限公司