專利名稱：一種新單體式復(fù)合型非易失性存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大致上是關(guān)于一種非易失性IC存儲器(nonvolatile integratedcircuit memory)，特別是關(guān)于電可擦除可編程只讀存儲器(EEPROM)及快閃電可擦除可編程只讀存儲器(Flash Memory)。
背景技術(shù)：
公知的浮置柵非易失性存儲器(floating gate nonvolatile memory)的結(jié)構(gòu)及應(yīng)用眾所皆知，浮置柵非易失性存儲器有三種可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)及快閃電可擦除可編程只讀存儲器，EPROM的程序化是以電性注入電荷至浮置柵，以紫外光抹除EPROM的浮置柵的程序化電荷，EEPROM及閃存(Flash Memory)的個體單元(individual cell)結(jié)構(gòu)上很相似，但具有不同的組織，EEPROM及閃存可借由通道熱電荷注入(Channel Hot Injection)或富爾諾罕穿隧效應(yīng)(Fowler-Nordheim Tunneling)穿過一通道氧化層將電荷傳輸至浮置柵以進行程序化，EEPROM及閃存的抹除通常是以富爾諾罕穿隧效應(yīng)穿過一通道氧化層來達成。
非易失性存儲器的主要應(yīng)用是用于微處理器或微控制器系統(tǒng)的永久性存儲器，依其演進，微處理器的永久性程序存儲器是由典型光罩可編程只讀存儲器(MASK ROM)所組成的，后來由EPROM所組成，程序存儲器的修改需要實體改變存儲器，因為還新微處理器程序的需求愈來愈重要，因此可字節(jié)改變的EEPROM(byte-alterable EEPROM)被發(fā)展以提供系統(tǒng)可再寫入的存儲器，此外，因為微處理器及微控制器的應(yīng)用愈來愈普遍，所以當(dāng)電源關(guān)掉時，要求永久儲存且不會失效或消失，在大多數(shù)的應(yīng)用中，程序不會常常修改，然而，相對地數(shù)據(jù)會經(jīng)常還改，程序存儲器(program memory)可分成組態(tài)(configuration)、追蹤(traceablity)、啟動程序(boot program)或主程序(mainprogram)，數(shù)據(jù)包括任何外部輸入至系統(tǒng)的信息，例如應(yīng)用程序、儀器、記錄器、或用于歷史用途或當(dāng)電源關(guān)掉或功率損失時為維持操作連續(xù)性所需的傳感器數(shù)據(jù)，數(shù)據(jù)存儲器(data memory)基本上在整個應(yīng)用生命周期中常常會還改。
程序存儲器通常建置在閃存內(nèi)，閃存每次抹除的存儲器大小通常很大，以8KB(64K-bit)至64KB(512K-bit)的扇區(qū)為單位，另一方面，數(shù)據(jù)存儲器通常建置在EEPROM內(nèi)，用于數(shù)據(jù)記憶的EEPROM必須具有可被抹除的段(segment)，其抹除大小(size)可小至單字節(jié)(8bits)、單頁(128-byte)及甚至整顆芯片。
EEPROM及閃存的可再程序化能力要求系統(tǒng)中的該組件能夠被修改，且具有最低的硬件或軟件困難度，修改次數(shù)決定該組件的耐久性需求，非易失性是在未施加功率時該組件在應(yīng)用壽命周期內(nèi)能夠保存數(shù)據(jù)，應(yīng)用壽命周期決定該組件的數(shù)據(jù)保存需求，耐久性及數(shù)據(jù)保存的可靠性需求會與故障率相關(guān)聯(lián)，故障率需降低，因為閃存應(yīng)用于程序存儲器，其再程序化的次數(shù)最少，具有數(shù)據(jù)保存最長及耐久性需求最低(大約100,000次程序化/抹除(program/erase cycles))，相反地，EEPROM應(yīng)用于數(shù)據(jù)存儲器，必須能夠重復(fù)修改及具有高耐久性(超過一百萬次程序化/抹除)。
為了達到一百萬次程序化/抹除及具有單字節(jié)抹除段(single-byte erasesegment)，傳統(tǒng)的EEPROM使用一個非常大的單元尺寸(cell size)(大約為技術(shù)最小特征尺寸的100倍)，另一方面，閃存具有一遠較小的單元尺寸(大約為技術(shù)最小特征尺寸的10倍)。
在需要高數(shù)據(jù)改變率(data rate change)的應(yīng)用中，如所述的數(shù)據(jù)存儲器，非易失性存儲器要求較快的數(shù)據(jù)改變(程序化/抹除)周期，因此，EEPROM需要1毫秒(ms)的寫入或程序化速率，另一方面，閃存能夠容忍100毫秒級數(shù)的寫入速率。
圖1a至圖1d說明一公知浮置柵存儲單元(floating gate memory cell)，快閃存儲單元10形成在一p型基板2內(nèi)，一n+漏區(qū)(drain region)6及一n+源區(qū)(source region)4在該p型基板2內(nèi)。
一相對薄柵極介電層(gate dielectric)或通道氧化層(tunneling oxide)8沉積在該p型基板2的表面上，一多晶硅浮置柵(poly-crystalline silicon floatinggate)12形成在位于漏區(qū)6及源區(qū)4之間的通道區(qū)5上方的通道氧化層8表面上，一多晶硅層間介電層14布置在浮置柵12上，以將浮置柵12與形成一控制柵16的第二多晶硅層隔開。
在大多數(shù)的EEPROM及閃存應(yīng)用中，p型基板2連接于一基板偏壓，其大部分情況是接地參考電壓(0V)，源區(qū)4通過源線端子(source line terminal)22連接于一源極電壓產(chǎn)生器，控制柵16通過字符線端子(word line terminal)20連接于控制柵電壓產(chǎn)生器，漏區(qū)6通過層間接觸件(contact)24連接于位線，再連接至一位線電壓產(chǎn)生器。
借由淺溝隔絕(shallow trench isolation)26將存儲單元10與位于基板上的相鄰存儲單元或IC電路隔離，該淺溝隔絕26提供一層隔離，以隔離來自相鄰存儲單元任何操作的干擾信號。
如眾所周知，控制柵16與浮置柵12的耦合系數(shù)是決定引起電荷流向或離開浮置柵12所施加于通道氧化層8兩端的電壓大小的關(guān)鍵，因此希望維持一相對大的浮置柵12的耦合系數(shù)，為達此目的，浮置柵12延伸超過淺溝隔絕26，以形成一般所謂的翼(wings)28，翼28使得施加于控制柵16的電壓相對較低，且仍使得電荷流向或離開浮置柵12，然而，該翼限制存儲單元10的設(shè)計達到最小尺寸。
依據(jù)公知操作，存儲單元10的程序化是通過字符線20施加一相對高電壓(10V的數(shù)量級)于控制柵16上，漏極電壓產(chǎn)生器VD設(shè)定為適度高電壓(5V的數(shù)量級)，而源極電壓產(chǎn)生器VS設(shè)定為接地參考電壓(0V)，由于這些電壓，靠近漏區(qū)6的通道5會產(chǎn)生熱電子，這些熱電子具有足夠能量以加速越過通道氧化層8，而陷位在浮置柵12上，陷位熱電子會引起存儲單元10所形成的場效晶體管的臨界電壓(threshold voltage)增加3至5伏特，因陷位熱電子所引起的臨界電壓改變會導(dǎo)致該存儲單元從未程序化狀態(tài)的邏輯一(logicalone)程序化至邏輯零(logical zero)。
傳統(tǒng)上，存儲單元的抹除是將字符線20設(shè)定為一相對大負電壓(-18V的數(shù)量級)，位線18及源線22分開，使得漏區(qū)6及源區(qū)4浮置，另一方面，位線18及源線22連接在一起，使得漏區(qū)6及源區(qū)4連接至接地參考電壓，在這種情況下，有一大電場發(fā)展跨置在通道區(qū)5的通道氧化層8上，這電場使得陷位在浮置柵12上的電子流至通道區(qū)5、漏區(qū)6及源區(qū)4，然后借由富爾諾罕穿隧將電子從浮置柵12移出，因陷位電子的移出使得臨界電壓改變而導(dǎo)致存儲單元變成抹除(未程序化)狀態(tài)。
若存儲單元是要寫入邏輯一，該存儲單元不被程序化，且沒有或極少負電荷放置在浮置柵12上，因此，若該存儲單元欲抹除，相對大負電壓通過字符線20施加在控制柵16上，使得該存儲單元10變成過抹除，事實上正電荷儲存在浮置柵12上，這現(xiàn)象引起存儲單元10的場效晶體管變成空乏模態(tài)(depletion-mode)，實際上，漏區(qū)6及源區(qū)4會變成短路，當(dāng)這種情形發(fā)生時，被選存儲單元會因陣列上同一位線上具有過抹除存儲單元10而誤讀數(shù)據(jù)，為了克服這問題，如圖2a至圖2c所示，一選擇柵晶體管(STx)30布置在存儲單元10與源線22之間，當(dāng)選擇柵晶體管(STx)30維持在Off狀態(tài)時，可防止任何過電流流經(jīng)存儲單元10。
現(xiàn)在請參考圖2a至圖2c，進一步討論公知雙晶體管存儲單元，存儲單元10形成在一p型井36內(nèi)，該p型井36形成在一位在一p型基板2上的n型井34內(nèi)，一n+漏區(qū)(drain region)6及一n+源區(qū)(source region)4在該p型井36內(nèi)。
一相對薄通道氧化層8沉積在該p型基板2的表面上，一多晶硅浮置柵12形成在位于漏區(qū)6及源區(qū)4間的通道區(qū)5上方的通道氧化層8表面上，一多晶硅層間介電層14布置在浮置柵12上，以將浮置柵12與形成一控制柵16的第二多晶硅層隔開。
基本上，源區(qū)4就是選擇柵晶體管30的漏區(qū)，選擇柵晶體管30的源區(qū)38和存儲單元10的漏區(qū)6及源區(qū)4是同時形成的，選擇柵晶體管30的柵極40是布置在位于存儲單元10的源區(qū)4與選擇柵晶體管30的源區(qū)38之間的柵極氧化層39上面。
當(dāng)通道氧化層8形成時，柵極氧化層39形成在位于存儲單元10的源區(qū)4與選擇柵晶體管30的源區(qū)38之間的通道區(qū)上，柵極40連接于選擇控制線SG，其傳導(dǎo)一選擇信號至該選擇柵晶體管30，以控制該存儲單元過抹除的沖擊。
在大多數(shù)具有雙晶體管結(jié)構(gòu)的EEPROM或閃存應(yīng)用中，p型井36連接于一基板偏壓，其大部分情況是接地參考電壓(0V)，選擇柵晶體管30的源區(qū)38通過源線端子22連接于一源極電壓產(chǎn)生器，控制柵16通過字符線端子20連接于控制柵電壓產(chǎn)生器，選擇柵線32連接至一選擇信號產(chǎn)生器，以提供該選擇信號至選擇柵晶體管30的柵極40，漏區(qū)6通過層間接觸件(contact)24連接于位線18，再連接至一位線電壓產(chǎn)生器。
存儲單元10及選擇柵晶體管30借由淺溝隔絕(shallow trench isolation)26與位于基板上的相鄰存儲單元或IC電路隔離，該淺溝隔絕26提供一層隔離，以隔離來自相鄰存儲單元的任何操作干擾信號。
如眾所周知及如上所述，浮置柵延伸超過淺溝隔絕26，以形成翼28，翼28使得施加于控制柵16的電壓相對較低，且使得電荷流向及離開浮置柵12，然而，該翼限制存儲單元10的設(shè)計達到最小尺寸。
存儲單元10的程序化是借由設(shè)定存儲單元10的漏區(qū)6的電壓為+15.0V以上，控制柵16設(shè)定為接地參考電壓，源區(qū)4未與源線連接，制作成浮置式，以避免漏電流，施加在漏區(qū)6及通道區(qū)5的電壓+15.0V是連接自位線18，柵極40通過選擇柵線32設(shè)定為接地參考電壓，這將造成高電壓的漏區(qū)6及通道區(qū)5導(dǎo)致電荷從浮置柵12穿隧至漏區(qū)6的富爾諾罕穿隧。
傳統(tǒng)上，存儲單元的抹除是將字符線及控制柵16設(shè)定偏壓大約為+15.0V～+17.0V，漏區(qū)6通過位線18、源區(qū)4通過選擇柵晶體管30及源線22連接至接地參考電壓，選擇柵晶體管30的柵極40賦予+3.0V～+5.0V電壓，位線18賦予接地參考電壓，以確保漏區(qū)6設(shè)定為接地參考電壓。
已知公知的其它結(jié)構(gòu)的存儲單元，是通過增加控制柵與浮置柵緊密結(jié)合的面積以增加耦合系數(shù)，其它結(jié)構(gòu)有效地結(jié)合選擇柵晶體管與存儲單元，來協(xié)助改善存儲單元的尺寸，還有其它結(jié)構(gòu)提供還多柵晶體管，將存儲單元與位線及源線隔離，以避免來自連接于位線及源線上的存儲單元操作的干擾。這些及其它結(jié)構(gòu)的例說明如后美國專利第6,370,081號(Sakui，et al)揭露一種具有一存儲單元及二個將該存儲單元夾在中間的選擇晶體管的非易失性存儲單元，一塊非易失性存儲單元具有一條控制柵線，連接至一條控制柵線的非易失性存儲單元形成一頁(page)，一具有閂鎖功能的感測放大器連接至一位線，在數(shù)據(jù)還改操作中，一頁的存儲單元數(shù)據(jù)被讀取至該感測放大器，數(shù)據(jù)被感測及儲存在該感測放大器后，即進行頁抹除，該感測放大器內(nèi)的數(shù)據(jù)的程序化是在一頁存儲單元內(nèi)，在重復(fù)程序化之前，該感測放大器內(nèi)的數(shù)據(jù)允許做字節(jié)或頁數(shù)據(jù)程序化的還改。
美國專利第6,400,604號(Noda)教示一種具有數(shù)據(jù)重復(fù)程序化模式的非易失性半導(dǎo)體存儲器組件，該存儲器具有一存儲單元陣列及一依據(jù)頁地址信號選定用以儲存欲程序化至存儲單元的一頁數(shù)據(jù)的頁緩沖區(qū)，該存儲器還具有一內(nèi)部行地址產(chǎn)生電路，用以產(chǎn)生頁地址信號輸入頁的行地址，以傳輸儲存在頁緩沖區(qū)的數(shù)據(jù)至存儲單元、一用以接收從內(nèi)部行地址產(chǎn)生電路所產(chǎn)生的行地址的行譯碼器、以及一具有數(shù)據(jù)重復(fù)程序模式的控制電路，該數(shù)據(jù)重復(fù)程序模式抹除儲存在依據(jù)頁地址信號選定的存儲單元內(nèi)的一頁數(shù)據(jù)，及程序化儲存在頁緩沖區(qū)的一頁數(shù)據(jù)至所選定的存儲單元內(nèi)。
美國專利第6,307,781號(Shum)提供一種雙晶體管單元NOR結(jié)構(gòu)的閃存，浮置柵晶體管布置在選擇晶體管與一關(guān)聯(lián)位線之間，該閃存沉積在一三重井(triple well)上，且依據(jù)富爾諾罕穿隧機制操作，存儲單元的程序化是涉及載子從一通道區(qū)穿隧柵極氧化層至一浮置柵，而非從一漏區(qū)或源區(qū)穿隧至浮置柵。
美國專利第6,212,102號(Georgakos，et al.)闡述一種具有源極側(cè)選擇的雙晶體管存儲單元(two-transistor memory cells)的EEPROM，程序化存儲單元所需的電壓是經(jīng)由一源線傳輸。
美國專利第6,266,274號(Pockrandt，et al.)是關(guān)于一種非易失性雙晶體管存儲單元，其具有一N型通道選擇晶體管及一N型通道存儲晶體管，該存儲單元的驅(qū)動電路包括一P型通道傳輸晶體管，一傳輸通道連接于該存儲單元前的列線。
美國專利第6,174,759號(Verhaar，et al.)教示一種EEPROM單元，其設(shè)有一個類似于圖2a至圖2c所描述的選擇晶體管的高壓晶體管，與n型井布植不同，p型通道高壓晶體管大都是借由與p型通道邏輯晶體管相同制備步驟制成的，因此，制備步驟數(shù)受限制。
美國專利第6,326,661號(Dormans，et al.)描述一種浮置柵存儲單元，其在控制柵與浮置柵之間具有大電容耦合，控制柵電容耦合于浮置柵上大致呈平面部分及至少面對源區(qū)及漏區(qū)的浮置柵側(cè)壁部分，且結(jié)束于選擇柵上大致呈平面部分的上方，這專利提供一半導(dǎo)體組件，其在控制柵與該存儲單元的浮置柵之間具有大電容耦合，以增加耦合系數(shù)。
美國專利第5,748,538號(Lee，et al.)的發(fā)明人與本發(fā)明相同，其描述一種具有位寫入能力的閃存的OR平面存儲單元陣列，一EEPROM的該存儲單元陣列包括排列成行與列的非易失性存儲單元，在相同存儲塊(memory block)內(nèi)的非易失性存儲單元的源區(qū)通過一控制柵連接至一主源線，同樣地，相同存儲塊內(nèi)的非易失性存儲單元的漏區(qū)連接至一主位線，在行方向上分開的源區(qū)與漏區(qū)設(shè)計為一位寫入能力，一被選非易失性存儲單元的寫入(如抹除或程序化)是以富爾諾罕穿隧方法來達成的，此乃因為程序化或抹除禁止電壓施加于未被選非易失性存儲單元。

發(fā)明內(nèi)容
本發(fā)明的目的是要提供一種非易失性存儲器陣列，其具有合并成閃存的單晶體管存儲單元及合并成EEPROM的雙晶體管存儲單元。
本發(fā)明的另一目的是要提供一種單晶體管快閃非易失性存儲單元，其具有一低耦合系數(shù)的浮置柵，使存儲單元得以縮小。
本發(fā)明的又一目的是要提供一種雙晶體管EEPROM非易失性存儲單元，其具有一低耦合系數(shù)的浮置柵串接一個小型選擇晶體管，使存儲單元得以縮小。
本發(fā)明的再一目的是要提供一種存儲器陣列，其中快閃存儲單元及EEPROM存儲單元可用相同制備技術(shù)整合在相同的基板上。
為了達到這些目的的至少一個及其它目的，一非易失性存儲器陣列形成在一基板上，該非易失性存儲器陣列具有排列成列與行的非易失性存儲單元，每一非易失性存儲單元具有一布置在基板表面上的源區(qū)及漏區(qū)，該漏區(qū)與該源區(qū)布置隔開一段距離，以在基板內(nèi)形成一通道區(qū)，一通道絕緣層布置在源區(qū)及漏區(qū)之間的通道區(qū)表面上，一浮置柵布置在該通道絕緣層上面，該浮置柵與源區(qū)的邊緣及漏區(qū)的邊緣對齊，且具有一由源區(qū)邊緣及漏區(qū)邊緣的寬度所界定的寬度，一控制柵布置在該浮置柵上面，且借由一層層間絕緣層與浮置柵隔開，該浮置柵與該控制柵具有一小于50％的相對小耦合系數(shù)，沒有翼，可縮小非易失性存儲單元尺寸。
每一行非易失性存儲器有一條位線連接該行非易失性存儲單元上所有非易失性存儲單元的漏區(qū)，同樣地，每一列非易失性存儲單元有一條源線連接該列非易失性存儲單元上所有非易失性存儲單元的源區(qū)，該非易失性存儲器陣列有一條字符線連接每一列非易失性存儲單元上所有非易失性存儲單元的柵極。
在非易失性存儲器陣列具有單晶體管非易失性存儲單元的情形，一被選非易失性存儲單元的程序化是首先施加一適度高正電壓大約+10V～+12V于連接于被選非易失性存儲單元的控制柵的字符線，以將電荷放置在該被選非易失性存儲單元的控制柵上，一中等正電壓大約5V施加于連接于該被選非易失性存儲單元的漏區(qū)的位線，使得中等正電壓傳輸至漏區(qū)，一接地參考電壓施加于連接于該被選非易失性存儲單元的源區(qū)的源線。
施加適度高正柵極電壓、中等正漏極電壓及接地參考源極電壓的單晶體管快閃存儲單元的程序化時間大約1～100微秒(μS)之間。
一具有單晶體管的被選存儲單元的抹除是施加一非常高負電壓大約-15V～-22V從浮置柵移除負電荷至連接于該被選存儲單元的控制柵的字符線。
分開連接于該被選存儲單元的源區(qū)的源線及連接該被選非易失性存儲單元的漏區(qū)的字符線，使得該源區(qū)及該漏區(qū)浮置，另一方面，抹除該被選非易失性存儲單元時，一接地參考電壓施加于連接于該被選存儲單元的源區(qū)的源線及連接于該被選非易失性存儲單元的漏區(qū)的字符線，非易失性存儲單元的抹除時間大約1毫秒(mS)至1秒之間。
非易失性單晶體管閃存陣列具有非易失性存儲單元，其具有一用于分割位線陣列架構(gòu)的柵晶體管，該柵晶體管具有一借由第一金屬線連接于具有浮置柵的晶體管的漏區(qū)的源區(qū)，該柵晶體管也具有一借由第二金屬線連接于主位線的漏區(qū)、以及一連接于一選擇線的柵極，以接收選擇柵信號，用以選擇性地施加一位線電壓信號至該漏區(qū)，非易失性存儲器陣列還具有一柵選擇線，每一柵選擇線連接于一列非易失性存儲單元的每一非易失性存儲單元的柵晶體管的柵極。
將電荷放置在非易失性存儲單元的控制柵上的程序化首先是施加一適度高正電壓大約+10V～+12V于連接于該被選非易失性存儲單元的控制柵的字符線，一中等正電壓大約6V施加于連接于該被選非易失性存儲單元的柵晶體管的漏區(qū)的主位線，使得中等正電壓5V傳輸至具有浮置柵的晶體管的漏區(qū)，一接地參考電壓施加于連接于該被選非易失性存儲單元的具有浮置柵的晶體管的源區(qū)的源線，一非常高正電壓施加于連接于該被選非易失性存儲單元的柵晶體管的柵極的選擇線。
在施加非常高正選擇柵極電壓、適度高正控制柵電壓、中等正位線電壓及接地參考電壓進行程序化該被選非易失性存儲單元的時間大約為1～100微秒(μS)之間。
將被選非易失性存儲單元的浮置柵上的電荷移除的抹除，首先是施加一非常高負電壓大約-15V～-22V于連接于被選非易失性存儲單元的柵晶體管的控制柵的字符線，選擇信號設(shè)定為接地參考電壓，且施加于連接于該被選非易失性存儲單元的柵晶體管的柵極的選擇線，源線連接于該被選非易失性存儲單元的具有浮置柵的晶體管的源區(qū)，且位線連接于該被選非易失性存儲單元的柵晶體管的漏區(qū)。
另一方面，一接地參考電壓施加于連接于該被選非易失性存儲單元的具有浮置柵的晶體管的源區(qū)的源線、以及連接于該被選非易失性存儲單元的柵晶體管的漏極的位線，非易失性存儲單元的抹除時間大約1毫秒(mS)至1秒之間。


圖1a至圖1d是一種公知單晶體管非易失性浮置柵存儲單元的剖面圖；圖2a至圖2c是一種公知雙晶體管非易失性浮置柵存儲單元的剖面圖；圖3a至圖3c是一種本發(fā)明單晶體管非易失性浮置柵存儲單元的剖面圖；圖4是一種本發(fā)明單晶體管非易失性存儲單元的陣列示意圖；圖5a至圖5c是一種本發(fā)明雙晶體管非易失性浮置柵存儲單元的剖面圖；圖6是一種本發(fā)明雙晶體管非易失性存儲單元的陣列示意圖；圖7是本發(fā)明雙晶體管非易失性存儲單元的選擇柵晶體管的通道寬度與選擇柵信號電壓的關(guān)系圖；圖8a是描述程序化及抹除本發(fā)明閃存非易失性存儲單元的電壓準位表；圖8b是描述程序化及抹除本發(fā)明EEPROM非易失性存儲單元的電壓準位表；圖9a及圖9b是本發(fā)明非易失性存儲單元程序化及抹除的臨界電壓分布圖；
圖10是本發(fā)明非易失性存儲單元的臨界電壓與時間的關(guān)系圖，用以決定本發(fā)明非易失性存儲單元的程序化及抹除操作時間；圖11a至圖11m是一基板的截面圖，用以說明本發(fā)明單晶體管非易失性存儲單元的形成步驟；圖12a至圖12c是一基板的截面圖，用以說明本發(fā)明雙晶體管非易失性存儲單元的形成附加步驟。
其中，附圖標記說明如下2-p型基板；4-n+源區(qū)；5-通道區(qū)；6-n+漏區(qū)；8-柵極介電層、通道氧化層；10-快閃存儲單元；12-浮置柵；14-多晶硅層間介電層；16-控制柵；20-字符線端子、字符線；22-源線端子、源線；24-層間接觸件；26-淺溝隔絕；28-翼；30-選擇柵晶體管(STx)；32-選擇柵線；34-n型井；36-p型井；38-源區(qū)；39-柵極氧化層；40-柵極；90-曲線；95-曲線；100-非易失性存儲單元、浮置柵組件、浮置柵晶體管、存儲單元晶體管；102-p型基板；104-n+漏區(qū)；105-通道區(qū)；106-n+源區(qū)；108-柵極介電層或通道氧化層；110-邊緣；112-多晶硅浮置柵；114-多晶硅層間介電層；116-控制柵；118-位線BL、位線端子、位線；120-字符線端子WL、字符線端子、字符線WL；122-源線端子SL、源線SL、源線；124-層間接觸件；126-淺溝隔絕；128-邊緣；130-選擇柵晶體管、柵組件；132-選擇控制線、選擇柵線、選擇柵SG；138-漏區(qū)；139-柵極氧化層；140-柵極；200、205-塊或次陣列；210a、…、210m、215a、…、215m-柵晶體管；220-選擇柵線SG、柵線；225a、…、225k-字符線；
230a、…、230k-源線；240a、240m-主源線；245a、…、245m、250a、…、250m-第二金屬主位線；255a、…、255m、260a、…、260m-第一金屬位線；300a、…、300k、305a、…、305k-存儲單元組；320-柵線；320a、…、320k-選擇柵線；325a、…、325k、327a、…、3271-字符線；330a、…、330k、332a、…、332k-源線；340a、…、340m-主源線；345a、…、345m、350a、…、350m-位線；400-p型硅基板；402-植入氧化層；404-光阻；406-布植；408-高壓(HV)柵極氧化層；410-光阻；412-布植；414-光阻；416-通道氧化層；418-第一多晶硅層、浮置柵；420-多晶硅層間介電層；422-第二多晶硅層；424-光阻；426-離子布植；428-源區(qū)；430-漏區(qū)；432-光罩；434-布植；436-漏區(qū)、雙擴散漏區(qū)；438-絕緣間隔材；440-布植；442-源區(qū)；444-漏區(qū)；446-漏區(qū)。
具體實施例方式
如上所述，EEPROM非易失性存儲器不同于閃存，因為EEPROM的可字節(jié)改變特性用于儲存數(shù)據(jù)碼，不同于閃存的可區(qū)塊(頁或整顆芯片)改變性用于儲存程序代碼。因為EEPROM用于保存經(jīng)常還改的信息如數(shù)據(jù)(data)，所以EEPROM用于以字節(jié)為單位的程序化及抹除的次數(shù)較多，因此，EEPROM必須有還高的耐久性，為了達到一百萬次的高耐久性，在重復(fù)程序化及抹除操作期間，高電壓位線(程序化)及字符線(抹除)對未被選字節(jié)的干擾必須消除，這導(dǎo)致雙晶體管EEPROM非易失性存儲單元體積很大且不可縮小，但不會有位線程序化干擾問題，此外，EEPROM單元陣列的字符線傳統(tǒng)上一直被分開，以避免對未被選字節(jié)的字符線抹除干擾，另一方面，該閃存是一種單晶體管非易失性存儲單元，其雖具有較小存儲單元，但以塊(block)為單位的程序化及抹除時間較長。為了降低存儲單元的尺寸及提供一種整合的閃存及EEPROM設(shè)計，本發(fā)明提供一種晶體管在非易失性存儲單元內(nèi)，其具有一位在源區(qū)及漏區(qū)之間、且與源區(qū)及漏區(qū)的邊緣對齊而不重迭的浮置柵，此外，如圖1a至圖1d及圖2a至圖2c所示的翼被刪除，以降低控制柵及浮置柵的耦合系數(shù)，降低的耦合系數(shù)需要較高的控制電壓以維持程序化及抹除操作的相同效率。
圖3a至圖3d說明一種本發(fā)明單晶體管浮置柵快閃存儲單元，非易失性存儲單元100形成在一p型基板102內(nèi)，一n+漏區(qū)(drain region)104及一n+源區(qū)(source region)106形成在該p型基板102內(nèi)。
一相對薄柵極介電層(gate dielectric)或通道氧化層(tunneling oxide)108沉積在該p型基板102的表面上，一多晶硅浮置柵(poly-crystalline siliconfloating gate)112形成在位于漏區(qū)104及源區(qū)106間的通道區(qū)105上方的通道氧化層108表面上，一多晶硅層間介電層114布置在浮置柵112上，以將浮置柵112與形成一控制柵116的第二多晶硅層隔開。
浮置柵112位在通道區(qū)105上方，且被限制與漏區(qū)104及源區(qū)106的邊緣110對齊，此外，其并無如圖1d所示的翼28，浮置柵受限于漏區(qū)104及源區(qū)106的邊緣128的寬度，因此其耦合系數(shù)(＜50％)低于圖1a至圖1d所示的非易失性存儲單元。
在一閃存內(nèi)的本發(fā)明單晶體管非易失性存儲單元的應(yīng)用中，p型基板102連接于一基板偏壓，其大部分情況是接地參考電壓(0V)，源區(qū)106通過一源線端子SL 122連接于一源極電壓產(chǎn)生器，控制柵116通過一字符線端子WL120連接于一控制柵電壓產(chǎn)生器，漏區(qū)104通過一層間接觸件(contact)124連接于位線118，再連接至一位線電壓產(chǎn)生器。
存儲單元100借由淺溝隔絕126與位于基板上的相鄰存儲單元或IC電路隔離，該淺溝隔絕126提供一層隔離，以隔離來自相鄰存儲單元任何操作的干擾信號。
為了彌補較低的控制柵116與浮置柵112的耦合系數(shù)，施加于控制柵的電壓大小必須增加，以維持穿越相同厚度的通道氧化層108時具有相同的穿隧電場，而致使電荷流向或離開浮置柵112，在本發(fā)明單晶體管快閃非易失性存儲單元中，程序化及抹除電壓只需幾伏特，比公知使用通道氧化層(ETOX)快閃技術(shù)的EPROM大，ETOX是英特爾公司的注冊商標。
依據(jù)本發(fā)明非易失性存儲單元的操作，如圖8a所示，存儲單元100的程序化是通過字符線WL 120施加一相對高電壓(+10V～+12V的數(shù)量級)于控制柵116上，漏極電壓產(chǎn)生器設(shè)定為適度高電壓(5V的數(shù)量級)，使位線BL 118及漏區(qū)104設(shè)定為適度高電壓，而源極電壓產(chǎn)生器設(shè)定為接地參考電壓(0V)，使源線SL 112及源區(qū)106設(shè)定為接地參考電壓，由于這些電壓，靠近漏區(qū)104的通道區(qū)105會產(chǎn)生熱電子，這些熱電子具有足夠能量以加速越過通道氧化層108，而陷位在浮置柵112上，該陷位熱電子會引起存儲單元100所形成的場效晶體管的臨界電壓增加3至5伏特，因陷位熱電子所引起的臨界電壓改變會導(dǎo)致該存儲單元從未程序化狀態(tài)的邏輯一(logical one)程序化至邏輯零(logical zero)。
本發(fā)明單晶體管快閃存儲單元的抹除是通過字符線WL 120將字符線產(chǎn)生器及控制柵116設(shè)定為一相對高負電壓-15.0V～-22.0V，最好是-18.0V，位線電壓產(chǎn)生器及位線BL 118與源線產(chǎn)生器及源線SL 122可分開，使得漏區(qū)104及源區(qū)106浮置，另一方面，位線電壓產(chǎn)生器及位線BL 118與源線產(chǎn)生器及源線SL 122可連接，使得漏區(qū)104及源區(qū)106連接至接地參考電壓，在這種情況下，有一大電場發(fā)展跨置在通道區(qū)105的通道氧化層108上，這電場使得陷位在浮置柵112上的電子借由富爾諾罕穿隧流至通道區(qū)105。
圖4說明由圖3a至圖3d的單晶體管快閃非易失性存儲單元所形成的一塊閃存陣列的應(yīng)用；單晶體管非易失性存儲單元100的群組排列成列與行，在閃存中，存儲單元可為一具有如圖3a至圖3d所示的共享p型基板的單群組，然而，其結(jié)構(gòu)可歸類為一般所謂的三重井(triple well)結(jié)構(gòu)，其中一大n型井形成在p型基板上，且較小p型井布置在該n型井內(nèi)，然后，非易失性存儲單元100的相對大塊或次陣列200、205形成在分開的p型井內(nèi)，陣列的每一列上的每一非易失性存儲單元100的控制柵連接至一字符線225a、…、225k，同樣地，陣列的每一列上的每一非易失性存儲單元100的源極連接至一源線230a、…、230k，陣列的每一行上的每一非易失性存儲單元100的漏極連接至一第一金屬位線255a、…、255m、260a、…、260m。
實際上，次陣列可有垂直次陣列(圖中未示)，為了進一步分割陣列及控制陣列，個別的位線255a、…、255m、260a、…、260m通過柵晶體管210a、…、210m、215a、…、215m連接至主位線245a、…、245m、250a、…、250m，陣列的每一行上的柵晶體管210a、…、210m、215a、…、215m的漏極連接至第二金屬主位線245a、…、245m、250a、…、250m，每一柵晶體管210a、…、210m、215a、…、215m的源極連接至陣列的每一行上的每一非易失性存儲單元100的漏極，一塊200或一塊205或多塊200、205的柵晶體管210a、…、210m、215a、…、215m的柵極連接至選擇柵線SG 220，每一塊200、205的源線230a、…、230k分別連接至主源線240a及240m。
請參考圖8a，被選存儲單元的程序化如同單一存儲單元所述，對包含欲被程序化的存儲單元(每條字符線上的多個存儲單元可被程序化)的字符線225a、…、225k施加電壓至相對高電壓(+10.0V～+12.0V的數(shù)量級)，柵線SG 220及柵晶體管210a、…、210m、215a、…、215m的柵極設(shè)定為非常高電壓(+15.0V～+22.0V的數(shù)量級)，以啟動?xùn)啪w管210a、…、210m、215a、…、215m，不同于公知技術(shù)的只需大約10V，由于柵線SG 220的非常高電壓，柵晶體管210a、…、210m、215a、…、215m可制成體積遠小于公知的類似組件，以節(jié)省硅面積，包含被選非易失性存儲單元100的行上的第二金屬主位線245a、…、245m、250a、…、250m設(shè)定為適度高電壓(5V的數(shù)量級)，主源線240a、…、240m設(shè)定為接地參考電壓(0V)，如前所述，這會引起被選非易失性存儲單元100的浮置柵的通道熱電子(CHE)充電。
不包含被選非易失性存儲單元100(這些單元未被程序化，設(shè)定為抹除狀態(tài)邏輯一)的主位線245a、…、245m、250a、…、250m設(shè)定為接地參考電壓(0V)，柵線SG 220設(shè)定為非常高電壓，以啟動程序化操作期間不包含被選非易失性存儲單元的位線255a、…、255m、260a、…、260m上的柵晶體管210a、…、210m、215a、…、215m，因此，不位在不包含被選非易失性存儲單元的位線255a、…、255m、260a、…、260m上的未被選存儲單元的漏極設(shè)定為接地參考電壓(0V)。
在包含被選非易失性存儲單元的字符線225a、…、225k上的未被選非易失性存儲單元，在程序化操作期間，其控制柵設(shè)定為非常高電壓(+10.0V～+12.0V)，被選或未被選塊的每一非易失性存儲單元的源極設(shè)定為接地參考電壓(0V)。
在包含被選非易失性存儲單元的位線255a、…、255m、260a、…、260m上的未被選非易失性記憶位，其漏極設(shè)定為相對高電壓大約+5.0V，因為具有浮置柵的晶體管的柵極及源極設(shè)定為接地參考電壓(0V)，所以可避免發(fā)生通道熱電子現(xiàn)象及干擾未被選非易失性存儲單元。
不在被選非易失性存儲單元的相同塊或次陣列的這些非易失性存儲單元，其柵線220、字符線225a、…、225k、位線255a、…、255m、260a、…、260m、及源線230a、…、230k設(shè)定為接地參考電壓(0V)，以避免次陣列內(nèi)的任何干擾信號。
抹除是以整塊或次陣列發(fā)生，基本上是如同單一存儲單元所述，在次陣列內(nèi)的所有字符線225a、…、225k設(shè)定為非常高負電壓(-15.0V～-22.0V)，柵線SG 220及柵晶體管210a、…、210m、215a、…、215m的柵極設(shè)定為接地參考電壓(0V)，以停止柵晶體管210a、…、210m、215a、…、215m，次陣列的主位線245a、…、245m、250a、…、250m設(shè)定為接地參考電壓(0V)，次陣列的主源線240a、…、240m及源線230a、…、230k設(shè)定為接地參考電壓(0V)，如前所述，這會引起富爾諾罕電荷穿隧，從塊200、205的非易失性存儲單元100的浮置柵移除所有電荷。
因為塊200、205的所有非易失性存儲單元100被抹除，所以在塊200、205內(nèi)并無未被選非易失性存儲單元，不在被選非易失性存儲單元的相同塊或次陣列的這些非易失性存儲單元，其柵線SG 220、字符線225a、…、225k、位線255a、…、255m、260a、…、260m、及源線230a、…、230k設(shè)定為接地參考電壓(0V)，以避免次陣列內(nèi)的任何干擾信號。
在具有較短時間間距的抹除及需具還耐久性(能夠抵抗高次數(shù)的程序化及抹除)的應(yīng)用中，如最常應(yīng)用的EEPROM，雙晶體管存儲單元是最適于避免非易失性存儲單元過抹除，圖5a至圖5c說明本發(fā)明雙晶體管存儲單元，存儲單元100形成在一p型基板102上，一n+漏區(qū)(drain region)104及一n+源區(qū)(source region)106形成在該p型基板102內(nèi)。
一相對薄通道氧化層(tunneling oxide)108沉積在該p型基板102的表面上，一多晶硅浮置柵(poly-crystalline silicon floating gate)112形成在位于漏區(qū)104及源區(qū)106間的通道區(qū)105上方的通道氧化層108表面上，一多晶硅層間介電層114布置在浮置柵112上，以將浮置柵112與形成一控制柵116的第二多晶硅層隔開。
基本上，漏區(qū)104就是選擇柵晶體管130的源區(qū)，選擇柵晶體管130的漏區(qū)138通過一層間接觸件(contact)124連接于位線118，選擇柵晶體管130的柵極140是布置在位于存儲單元100的漏區(qū)104與選擇柵晶體管130的漏區(qū)138之間的柵極氧化層139上面，柵組件的氧化層139厚度比浮置柵組件100的通道氧化層108厚，以抵抗程序化操作期間柵組件的柵極上的電壓+18.0V。
當(dāng)通道氧化層108形成時，一較厚柵極氧化層139形成在位于存儲單元100的源區(qū)104與選擇柵晶體管130的漏區(qū)138之間的通道區(qū)，柵極140連接于選擇控制線132，其傳導(dǎo)一選擇信號至該選擇柵晶體管130，以控制該存儲單元過抹除的沖擊。
在大多數(shù)具有雙晶體管結(jié)構(gòu)的EEPROM或閃存的應(yīng)用中，p型基板102連接于一基板偏壓，其大部分情況是接地參考電壓(0V)，選擇柵晶體管130的漏區(qū)138通過層間接觸件(contact)124及位線端子118連接于一位線電壓產(chǎn)生器6V，控制柵116通過字符線端子120連接于控制柵電壓產(chǎn)生器，選擇柵線132連接至一選擇信號產(chǎn)生器，以提供選擇信號至選擇柵晶體管130的柵極140，源區(qū)106連接至源線122，再連接至一源線電壓產(chǎn)生器。
類似于圖3a至圖3d的單晶體管非易失性存儲單元，浮置柵112位在通道區(qū)105上方，且被限制與漏區(qū)104及源區(qū)106的邊緣110對齊，此外，其并無如圖1d所示的翼28，使浮置柵受限于漏區(qū)104及源區(qū)106的邊緣128的寬度，因此其耦合系數(shù)(＜50％)小于圖2a至圖2c的非易失性存儲單元。
如圖8b所示，存儲單元100的程序化是于存儲單元100的漏極104設(shè)定電壓大約為+5.0V，控制柵116設(shè)定為相對高正電壓(大約為+10.0V～+12.0V)，源區(qū)106設(shè)定為接地，出現(xiàn)在漏極104及通道105的+5.0V電壓是接自位線118并經(jīng)過選擇柵晶體管130，柵極140通過選擇柵SG 132設(shè)定電壓為大約+17.0V～+22.0V，這會產(chǎn)生漏區(qū)104高電壓，且通道區(qū)105會產(chǎn)生通道熱電子程序化，從漏區(qū)104注入電子至浮置柵112上。
本發(fā)明的雙晶體管EEPROM存儲單元結(jié)構(gòu)是一種可比例縮小的結(jié)構(gòu)，因為在通道熱電子程序化期間，選擇柵晶體管130需要位線118大約為+6.0V，存儲單元的漏極104大約為+5V，因此，跨越柵組件130的壓差(Vds)大約只有1伏特，柵組件130的漏極至源極的低電壓(Vds)需求及位線118的低電壓6V并不會迫使選擇柵晶體管130具有較高接面崩潰及較大通道長度，因此，一小柵組件130可制作成與快閃存儲單元100相同節(jié)距寬度，其現(xiàn)在適用于小于0.13μm的制備技術(shù)。
該存儲單元的抹除是將字符線及控制柵116設(shè)定偏壓為-15.0V～-22.0V，漏區(qū)104通過選擇柵晶體管130及源區(qū)106通過源線122維持在接地參考電壓位準，選擇柵晶體管130的柵極140賦予+3V電壓，位線118賦予接地參考電壓，以確保漏區(qū)104設(shè)定為接地參考電壓，另一方面，位線118及源線122可強制為浮置。
圖6說明由圖5a至圖5c的雙晶體管非易失性存儲單元所形成的一種EEPROM陣列的應(yīng)用，雙晶體管非易失性存儲單元100的群組排列成存儲單元組300a、…、300k、305a、…、305k，這些單元組通常是一個字節(jié)，且排列成列與行，在閃存中，存儲單元可為一具有如圖3a至圖3d所示的共享p型基板的單一群組，在本較佳實施例中，存儲單元組300a、…、300k、305a、…、305k建構(gòu)形成在不具任何三重井的p型基板上，陣列的每一列上的每一非易失性存儲單元100的控制柵連接至一字符線325a、…、325k、327a、…、327k，同樣地，陣列的每一列上的每一非易失性存儲單元100的源極連接至一源線330a、…、330k、332a、…、332k，陣列的每一行上的每一非易失性存儲單元100的漏極連接至一位線345a、…、345m、350a、…、350m。
每一存儲單元組300a、…、300k、305a、…、305k的每一非易失性存儲單元100通過存儲單元100的柵晶體管的漏極連接至主位線345a、…、345m、350a、…、350m，在每一列上的存儲單元組300a、…、300k、305a、…、305k的每一存儲單元中，柵晶體管的柵極連接至選擇柵線320a、…、320k，每一存儲單元組300a、…、300k、305a、…、305k的源線330a、…、330k、332a、…、332k分別主源線340a及340m。
請參考圖8b，被選存儲單元的程序化如同單一存儲單元所述，對包含欲被程序化的存儲單元(在每一被選存儲單元組內(nèi)，每條字符線上的多個存儲單元可被程序化)的字符線325a、…、325k、327a、…、327k施加電壓至相對高電壓(+10.0V～+12.0V的數(shù)量級)，柵線320及欲被程序化的存儲單元組300a、…、300k、305a、…、305k的柵晶體管存儲單元100的柵極設(shè)定為非常高電壓(+15.0V～+22.0V的數(shù)量級)，以啟動存儲單元組300a、…、300k、305a、…、305k的柵晶體管存儲單元100的柵晶體管，包含被選非易失性存儲單元100的行上的位線345a、…、345m、350a、…、350m設(shè)定為適度高電壓(6.0V的數(shù)量級)，主源線340a、…、340m設(shè)定為接地參考電壓(0V)，如前所述，這會引起被選非易失性存儲單元100的浮置柵的通道熱電子充電。
不包含被選非易失性存儲單元100(這些單元未被程序化，設(shè)定為抹除狀態(tài)邏輯一)的位線345a、…、345m、350a、…、350m設(shè)定為接地參考電壓，選擇柵線320a、…、320k設(shè)定為非常高電壓(+15.0V～+22.0V)，以啟動不包含被選非易失性存儲單元100的位線345a、…、345m、350a、…、350m上的該存儲單元100的選擇柵晶體管，因此，不位在不包含被選非易失性存儲單元的位線345a、…、345m、350a、…、350m上的未被選存儲單元的漏極設(shè)定為接地參考電壓(0V)。
在包含被選非易失性存儲單元的字符線325a、…、325k、327a、…、327k上的未被選非易失性存儲單元，其控制柵設(shè)定為相對高電壓(+10.0V～+12.0V)，被選或未被選塊的每一非易失性存儲單元的源極設(shè)定為接地參考電壓(0V)。
在包含被選非易失性存儲單元的位線345a、…、345m、350a、…、350m上的未被選非易失性記憶位，其漏極設(shè)定為相對高電壓(+6.0V)，因為具有浮置柵的晶體管的柵極及源極設(shè)定為接地參考電壓(0V)，所以可避免發(fā)生通道熱電子現(xiàn)象及干擾未被選非易失性存儲單元100。
不在被選存儲單元組300a、…、300k、305a、…、305k內(nèi)的這些非易失性存儲單元，其選擇柵線320a、…、320k、字符線325a、…、325k、327a、…、327k、源線330a、…、330k、332a、…、332k、及位線345a、…、345m、350a、…、350m設(shè)定為接地參考電壓(0V)，以避免未被選存儲單元組300a、…、300k、305a、…、305k內(nèi)的任何干擾信號。
抹除系以存儲單元100的整個存儲單元組300a、…、300k、305a、…、305k或存儲單元100的存儲單元組300a、…、300k、305a、…、305k群體發(fā)生，基本上是如同單一存儲單元所述，在一被選存儲單元100的存儲單元組300a、…、300k、305a、…、305k內(nèi)的字符線325a、…、325k、327a、…、327k設(shè)定為非常高負電壓(-15.0V～-22.0V)，該被選存儲單元組300a、…、300k、305a、…、305k的選擇柵線320a、…、320k及該存儲單元100的柵晶體管的柵極設(shè)定為接地參考電壓(0V)，以停止該存儲單元100的柵晶體管，該被選存儲單元組300a、…、300k、305a、…、305k的位線345a、…、345m、350a、…、350m設(shè)定為接地參考電壓(0V)，主源線340a、…、340m及被選存儲單元組300a、…、300k、305a、…、305k的源線330a、…、330k、332a、…、332k設(shè)定為接地參考電壓(0V)，如前所述，這會引起富爾諾罕電荷穿隧，從被選存儲單元組300a、…、300k、305a、…、305k的非發(fā)性存儲單元100的浮置柵移除所有電荷。
因為被選存儲單元組300a、…、300k、305a、…、305k的所有非易失性存儲單元100被抹除，所以不在被選非易失性存儲單元100的相同存儲單元組300a、…、300k、305a、…、305k的這些非易失性存儲單元，其選擇柵線320a、…、320k、字符線325a、…、325k、327a、…、327k、及位線345a、…、345m、350a、…、350m設(shè)定為接地參考電壓(0V)，以避免次陣列內(nèi)的任何干擾信號。
圖7是說明圖4的柵晶體管210a、…、210m、215a、…、215m或圖5a至圖5c的每一雙晶體管非易失性存儲單元的選擇柵晶體管130的通道寬度與選擇柵晶體管的柵極電壓的關(guān)系圖，一存儲器陣列的升壓電路(chargepumping circuit)的位線電壓產(chǎn)生器設(shè)定位線為大約6.5V電壓，這是基于存儲單元需要漏極電壓5V及漏極電流500μA以執(zhí)行通道熱電子程序化的假設(shè)條件下訂定的，選擇柵晶體管設(shè)計成具有通道長度固定為0.4μm，此圖說明在不同柵極電壓下提供需求條件下所需的最小通道寬度，圖中顯示公知非易失性存儲單元的控制柵設(shè)定為10V電壓，其通道寬度必須為1.7μm，然而，本發(fā)明的非易失性存儲單元的控制柵施加電壓增加為20V，這使得選擇柵晶體管的通道寬度可大大地降至僅0.45μm，使得選擇柵晶體管具有足夠小尺寸以配適在存儲單元節(jié)距寬度內(nèi)(在一陣列中一行存儲單元的寬度)，建構(gòu)在一EEPROM陣列內(nèi)的雙晶體管非易失性存儲單元包含有與建構(gòu)在本發(fā)明閃存陣列內(nèi)的單晶體管非易失性存儲單元相同的存儲單元結(jié)構(gòu)，兩種陣列結(jié)構(gòu)使用相同的富爾諾罕穿隧抹除及通道熱電子程序化方法，這使EEPROM陣列結(jié)構(gòu)及閃存陣列結(jié)構(gòu)得以整合在基板上相同的集成電路內(nèi)。
圖9a及圖9b說明本發(fā)明非易失性存儲單元的臨界電壓分布，作為讀取操作時的參考臨界電壓(Vread)的電壓定義為非易失性存儲單元的抹除(邏輯一)及程序化(邏輯零)之間的分界線，因為抹除時從浮置柵移除或程序化時放置在浮置柵的電荷量會改變，所以非易失性存儲單元的臨界電壓的分布如圖所示，包含一陣列的被選非易失性存儲單元的位線設(shè)定一足以檢測是否該被選非易失性存儲單元被程序化或抹除的電壓，包含該被選非易失性存儲單元的字符線設(shè)定為參考臨界電壓(Vread)，若該被選非易失性存儲單元為抹除，則該被選非易失性存儲單元即導(dǎo)通，邏輯一被檢測到，另一方面，若該被選非易失性存儲單元為程序化，則該被選非易失性存儲單元即不導(dǎo)通，邏輯零被檢測到。
如前所述，一直未被程序化(即被抹除)且重復(fù)抹除操作的非易失性存儲單元可能變成如圖9b所示的過抹除，相反地，一塊非易失性存儲單元的具有較快速抹除速度的非易失性存儲單元也可能產(chǎn)生過抹除，基本上，非易失性存儲單元的浮置柵晶體管是在增強模式(enhancement mode)下操作，且隨時導(dǎo)通，這種情況在圖3a至圖3d的單晶體管快閃非易失性存儲單元是不被允許的，然而，圖5a至圖5c的雙晶體管EEPROM非易失性存儲單元允許過抹除存儲單元，并借由避免位線電流流經(jīng)增強式浮置柵晶體管，以避免其它存儲單元數(shù)據(jù)破壞，一種稱為「校正」(correction)、「修復(fù)」(repair)、「恢復(fù)」(recover)、「收斂」(converge)或「軟程序化」(soft-programming)的特殊操作被用于將這些過抹除非易失性存儲單元的臨界電壓調(diào)整回來，設(shè)定在快閃存儲單元希望的參考臨界電壓(Vread)。
因為本發(fā)明的單晶體管快閃非易失性存儲單元及雙晶體管EEPROM非易失性存儲單元使用與EEPROM及閃存相同的應(yīng)用結(jié)構(gòu)，所以程序化及抹除時間相同，實際上，閃存抹除時間大約幾百毫秒(mS)，而EEPROM的產(chǎn)品規(guī)格是幾毫秒(mS)，兩種存儲器的程序化使用相同的通道熱電子方法，因此，程序化時間是相同的，目前的產(chǎn)品規(guī)格是從1至10微秒(μS)的范圍，請參考圖10，其是討論本發(fā)明非易失性存儲單元的程序化及抹除時間，以通道熱電子進行程序化來改變臨界電壓的時間如曲線90所示，以富爾諾罕穿隧移除浮置柵上的電荷來抹除非易失性存儲單元的時間如曲線95所示，如前所述非易失性存儲單元的程序化施加至所需電壓的時間大約從1至10微秒(μS)，非易失性存儲單元的抹除時間大約從1毫秒至1秒。
請參考圖11a至圖11m，其是討論非易失性存儲單元100及圖4的閃存結(jié)構(gòu)的柵晶體管210a、…、210m、215a、…、215m或圖5a至圖5c的雙晶體管非易失性存儲單元的柵晶體管130的制造方法，在這說明中，浮置柵晶體管100及選擇柵晶體管130具有包括二個多晶硅層(第一多晶硅層及第二多晶硅層)的堆棧柵結(jié)構(gòu)，但是非易失性存儲單元100的控制柵116及浮置柵112被多晶硅層間介電層114隔開，選擇柵組件130的第二多晶硅層控制柵及第一多晶硅層浮置柵短路，沒有隔開，對浮置柵晶體管100而言，第一多晶硅層作為浮置柵，第二多晶硅層作為控制柵，選擇柵晶體管130也有堆棧柵結(jié)構(gòu)，但是柵電壓是直接施加于第一多晶硅層。
請參考圖11a，準備一具有<100>結(jié)晶構(gòu)造方位的p型硅基板400，接著借由熱氧化或沉積一厚度約介于100～300之間的植入氧化層402形成在硅基板400上，然后沉積一層光阻(photoresist)404，并借由選擇柵晶體管130區(qū)光罩圖案化，然后該選擇柵晶體管130區(qū)進行臨界電壓調(diào)整(Vt)布植及場布植406，兩種布植使用p型雜質(zhì)(p-type impurity)如硼或氟化硼(BF2)來調(diào)整選擇柵晶體管130的臨界電壓及場晶體管導(dǎo)通電壓，選擇柵晶體管130的臨界電壓大約介于0.6～1.5V之間，而場晶體管的臨界電壓通常大于18V，選擇柵晶體管130Vt布植能量大約介于5～50KeV之間，硼離子劑量大約介于3×1011～5×1012ions/cm2之間，選擇柵晶體管130的場布植406能量大約介于30～180KeV之間，硼離子劑量大約介于1×1012～1×1014ions/cm2之間，場布植能量大于選擇柵晶體管130Vt布植能量，乃因為布植離子必須穿通場氧化層，在程序化期間，選擇柵電壓大約介于15～22V之間，高于字符線電壓，因此，場布植需要增加場晶體管的臨界電壓，以確保當(dāng)選擇柵極高電壓時，場晶體管不導(dǎo)通。
光阻404及植入氧化層402剝除后，接著，如圖11b所示，一層厚度約介于100～300之間的高壓(HV)柵極氧化層408熱成長在硅基板400上，硅基板400借由存儲單元晶體管光學(xué)微影法圖案化，形成光阻410，浮置柵晶體管100區(qū)進行非易失性存儲單元晶體管100臨界電壓調(diào)整(Vt)布植及場布植412，存儲單元Vt布植用以調(diào)整非易失性存儲單元晶體管100的臨界電壓大約介于1.0～3.0V之間，場布植是要增加N型場晶體管(圖中未示)的臨界電壓至大于20.0V，非易失性存儲單元晶體管100Vt布植能量大約介于5～50KeV之間，硼離子劑量大約介于1×1012～1×1013ions/cm2之間，場布植能量大約介于30～180KeV之間，硼離子劑量大約介于1×1012～1×1014ions/cm2之間。
如圖11d所示的非易失性存儲單元晶體管100區(qū)的高壓(HV)柵極氧化層408被去除，然后光阻414被去除，如圖11e所示，在溫度介于900～1100℃之間以傳統(tǒng)干式氧化法熱成長一厚度約介于70～120之間的通道氧化層416在硅晶圓上，成長在選擇柵晶體管130區(qū)的通道氧化層416比成長在非易失性存儲單元晶體管100區(qū)的氧化層薄，這是因為高壓(HV)柵極氧化層408已經(jīng)存在在該區(qū)，通道氧化層416及高壓(HV)柵極氧化層408結(jié)合成選擇柵晶體管130的柵極氧化層，其厚度大約介于150～350之間。
參考圖11f，接著使用低壓化學(xué)氣相沉積法(LPCVD)沉積第一多晶硅層418，其厚度大約介于1000～2000之間，然后多晶硅層418借由第一多晶硅層光學(xué)微影法圖案化，在第一多晶硅層窗區(qū)的多晶硅層418被去除。
接著，使用低壓化學(xué)氣相沉積法(IPCVD)、等離子體輔助化學(xué)氣相沉積法(PECVD)、或高密度等離子體化學(xué)氣相沉積法(HDPCVD)沉積一層多晶硅層間介電層420如二氧化硅、氮化硅、或氧化物/氮化物/氧化物復(fù)合層，或使用熱氧化法(thermal oxidation procedure)亦可用以產(chǎn)生氧化硅層，所有方法產(chǎn)生的厚度大約介于100～300之間，圖11g所示，接著，使用低壓化學(xué)氣相沉積法(LPCVD)沉積一層厚度大約介于1500～3000之間的第二多晶硅層422，另在沉積過程中借由就地摻雜添加砷、磷至硅烷環(huán)境中，或增加一層硅化鎢層(WSi)，用于后續(xù)非易失性存儲單元100的控制柵，如圖11h所示。
接著，光學(xué)微影及反應(yīng)性離子蝕刻(reactive ion etching，RIE)制備用以在第一多晶硅層418及第二多晶硅層422產(chǎn)生堆棧柵結(jié)構(gòu)，其截面示意結(jié)構(gòu)如圖11i所示，第二多晶硅層422及第一多晶硅層418的各向異性反應(yīng)性離子蝕刻(RIE)制備是以氯氣(Cl2)進行，但是多晶硅層間介電層420是以包含在CHF3中的氟進行圖案化，非易失性存儲單元100的堆棧柵結(jié)構(gòu)具有由第二多晶硅層422所形成的控制柵、多晶硅層間介電層420及第一多晶硅層418所形成的浮置柵，所述的堆棧柵結(jié)構(gòu)位在通道氧化層416上。
參考圖11j，沉積一層光阻424，存儲單元光罩界定非易失性存儲單元100區(qū)，該區(qū)光阻被移除，接著，借由離子布植426制備形成非易失性存儲單元的源區(qū)428及漏區(qū)430接面，其能量大約介于30～60KeV之間，砷離子劑量大約介于1×1015～7×1015ions/cm2之間，非易失性存儲單元的漏區(qū)430接面是一陡峭接面，以提升通道熱電子的碰撞電離，存儲單元的離子布植426是要在存儲單元漏區(qū)產(chǎn)生一高摻漏區(qū)(HDD)接面，此外，非易失性存儲單元的源區(qū)428及漏區(qū)430建構(gòu)成與非易失性存儲單元100的浮置柵及控制柵的堆棧柵結(jié)構(gòu)的邊緣對齊，如圖3d所示，堆棧柵結(jié)構(gòu)受限于界定非易失性存儲單元的邊界的淺溝隔絕(圖中未示)。
如圖11k所示，選擇柵晶體管130的漏區(qū)436接面需要比非易失性存儲單元的漏區(qū)430接面維持較高接面崩潰電壓，另一方面，不希望接近選擇柵晶體管130的漏區(qū)436接面有碰撞電離情形，選擇柵晶體管130的漏區(qū)436接面與非易失性存儲單元的漏區(qū)430接面有不同的摻雜濃度分布，選擇柵晶體管130光罩432界定選擇柵晶體管漏區(qū)436，且以磷離子布植434，其能量大約介于50～150KeV之間，離子劑量大約介于1×1014～2×1015ions/cm2之間，布植434在選擇柵晶體管130漏區(qū)產(chǎn)生一雙擴散漏區(qū)(DDD)436接面，該雙擴散漏區(qū)(DDD)436接面比非易失性存儲單元的漏區(qū)430接面具有一還緩的摻雜濃度分布。
大略如圖11l所示，借由低壓化學(xué)氣相沉積法(LPCVD)或等離子體輔助化學(xué)氣相沉積法(PECVD)沉積一層厚度大約介于1000～2000之間的絕緣層而形成絕緣間隔材438，接著以氟基化合物(CF4)作為蝕刻液，進行反應(yīng)性離子蝕刻(RIE)制程，然后，借由離子布植制備進行源區(qū)/漏區(qū)N+布植440，其能量大約介于30～60KeV之間，砷或磷離子劑量大約介于5×1014～1×1016ions/cm2之間，以降低源區(qū)/漏區(qū)442、444、446串聯(lián)電阻。
接下來，借由低壓化學(xué)氣相沉積法(LPCVD)或等離子體輔助化學(xué)氣相沉積法(PECVD)沉積一層厚度大約介于8000～15000之間的層間介電層(ILD)，其是由二氧化硅所組成的，該層間介電層(ILD)完全填滿堆棧柵結(jié)構(gòu)之間的空間，該層間介電層的平坦化是借由化學(xué)機械平坦化(CMP)制備來完成，而使得該層間介電層具有一平滑的上表面形貌，降低后續(xù)用于源區(qū)/漏區(qū)開口的光學(xué)微影制備的困難度，以氟基蝕刻液如CHF4對層間介電層(ILD)進行反應(yīng)性離子蝕刻(RIE)制備產(chǎn)生接觸孔口，以六氯化鎢借由低壓化學(xué)氣相沉積(LPCVD)或射頻濺射鍍(RF sputtering)沉積一層厚度大約介于3000～4000之間的金屬層(如鎢)，完全填滿接觸孔口，借由化學(xué)機械平坦化(CMP)制程或以氯氣作為蝕刻液的選擇性反應(yīng)性離子蝕刻(RIE)制程來去除層間介電層(ILD)上的鎢層，該鎢填充(tungsten plug)提供源區(qū)、漏區(qū)及多晶硅柵的電性接觸，借由射頻濺射鍍(RF sputtering)沉積一層厚度大約介于3000～8000之間的金屬層如鋁層，作為第一金屬內(nèi)接線(metal interconnects)。
選擇柵晶體管的堆棧柵結(jié)構(gòu)(418、420、422)具有一連接至如圖6所示的選擇柵線320a、…、320k的第一多晶硅層?xùn)艠O的外部接線(externalconnection)，所示的非易失性存儲單元及選擇柵晶體管的制備步驟可由任何現(xiàn)行半導(dǎo)體制備的對應(yīng)半導(dǎo)體制備來執(zhí)行，且適用于未來可獲得的先進制備步驟，而高電壓相關(guān)的可靠性問題可借由小心地選擇存儲單元結(jié)構(gòu)參數(shù)如通道長度、柵極氧化層厚度、及淺溝隔絕深度等予以最佳化控制，一NAND型陣列快閃非易失性存儲單元的現(xiàn)行半導(dǎo)體制備已經(jīng)證明具有非常高的可靠性，該制備能夠維持在高于20V以上，且具有超過一百萬次的耐久性，足以制造本發(fā)明的非易失性存儲單元。
該制備的改變?nèi)鐖D12a至圖12c所示，這種改變是一種自動對齊制程(self-aligned process)，其中第一多晶硅層自動與場氧化層及非易失性存儲單元100的源區(qū)及漏區(qū)的寬度對齊(如圖3d所示)，以減少非易失性存儲單元的寬度，第一多晶硅層418沉積后，圖3d所示的淺溝隔絕126被形成，使得第一多晶硅層418與圖12a的非易失性存儲單元的活性邊緣(active edge)自動對齊。
第一多晶硅層418的沉積與形成可由眾所周知的方法如低壓化學(xué)氣相沉積法(LPCVD)或等離子體輔助化學(xué)氣相沉積法(PECVD)來制作，致使在所述的通道氧化層上形成一層厚度大約介于500～650之間的多晶硅層，以化學(xué)氣相沉積法(CVD)沉積一層厚度最好約1500的氮化硅(silicon nitride)層，當(dāng)隔絕形成時，活化區(qū)光罩用于界定活化區(qū)，在氮化硅層上涂布一層光阻，在選擇區(qū)執(zhí)行屏蔽制備，蝕刻氮化硅、第一多晶硅層及其下面絕緣層，光阻未被剝除之處，氮化硅、第一多晶硅層及下面絕緣層保留在其上面，光阻被剝除之處，氮化硅、第一多晶硅層及下面絕緣層被蝕刻掉。隔絕區(qū)的形成有兩種方法硅區(qū)域氧化(LOCOS)法及淺溝隔絕(STI)法，在淺溝隔絕(STI)法中，蝕刻延伸入基板大約2800～3200的深度，硅溝槽填滿如二氧化硅的隔絕材料，在該區(qū)可為熟知的硅區(qū)域氧化(LOCOS)法形成局部場氧化層或淺溝隔絕法(STI)法形成二氧化硅層，較佳方法是形成淺溝，因此希望采用淺溝隔絕法，這是因為其可形成相對于第一多晶硅層418的平面，非易失性存儲單元100的浮置柵418結(jié)構(gòu)是自動對齊于非易失性存儲單元100的源區(qū)及漏區(qū)。
隔絕區(qū)形成后，接著，使用低壓化學(xué)氣相沉積法(LPCVD)、等離子體輔助化學(xué)氣相沉積法(PECVD)、或高密度等離子體化學(xué)氣相沉積法(HDPCVD)沉積一層多晶硅層間介電層420如二氧化硅、氮化硅、或氧化物/氮化物/氧化物復(fù)合層，或亦可使用熱氧化法(thermal oxidation procedure)產(chǎn)生氧化硅，所有方法產(chǎn)生的厚度大約介于100～300之間，如圖12a所示，接著，多晶硅層間介電層420以氧化物/氮化物/氧化物(ONO)光罩進行圖案化，如圖12b所示，使用氟化合物(CHFx)各向異性反應(yīng)性離子蝕刻(RIE)制程來去除選擇柵晶體管130區(qū)的多晶硅層間介電層420，然后，使用低壓化學(xué)氣相沉積法(LPCVD)沉積一層如圖11h所示厚度大約介于1500～3000之間的第二多晶硅層422，另在沉積過程中借由就地摻雜添加砷、磷至硅烷環(huán)境中，或增加一層硅化鎢層(WSi)，用于后續(xù)非易失性存儲單元100的控制柵。
接著，光學(xué)微影及反應(yīng)性離子蝕刻(RIE)制程用于產(chǎn)生如圖12c所示的截面圖的堆棧柵結(jié)構(gòu)(418、420、422)，沉積第二多晶硅層422，使其直接與第一多晶硅層418電性接觸，而形成選擇柵晶體管130的柵極。
單及雙晶體管非易失性存儲單元提供一可比例縮小的存儲器陣列，可用于使用相同的非易失性存儲單元結(jié)構(gòu)的閃存或EEPROM，這使得閃存及EEPROM能夠組合成在一集成電路內(nèi)的離散式存儲器或植入式存儲器，用于閃存及EEPROM的單及雙晶體管非易失性存儲單元使用相同非易失性存儲器制造技術(shù)及抹除方法，因此具有等效性能，本發(fā)明的非易失性存儲單元具有小芯片尺寸、高耐久性及高彈性的優(yōu)點。
本發(fā)明已經(jīng)特別展示及說明最佳實施例，熟悉此項技術(shù)者應(yīng)該了解本發(fā)明任何形式及細節(jié)的變換，皆不偏離本發(fā)明的精神及申請專利范圍。
權(quán)利要求
1.一種非易失性存儲單元，形成在一基板上，包括一浮置柵，布置在該存儲單元的一通道區(qū)上面、且位于該存儲單元的一源區(qū)及一漏區(qū)之間，該浮置柵與該源區(qū)的邊緣及該漏區(qū)的邊緣對齊，且具有一由該源區(qū)邊緣及該漏區(qū)邊緣的寬度所界定的寬度。
2.如權(quán)利要求1所述的非易失性存儲單元，其中該存儲單元具有一相對小的由布置在該浮置柵上方的一控制柵所形成的電容與該浮置柵及該控制柵的總電容的耦合系數(shù)。
3.如權(quán)利要求2所述的非易失性存儲單元，其中該耦合系數(shù)小于50％。
4.如權(quán)利要求2所述的非易失性存儲單元，其中該非易失性存儲單元的程序化，是將電荷放置在該浮置柵上，其步驟如下施加一適度高正電壓于該控制柵；施加一中等正電壓于該漏區(qū)；及施加一接地參考電壓于該源區(qū)。
5.如權(quán)利要求4所述的非易失性存儲單元，其中該適度高正電壓大約為+10V～+12V之間。
6.如權(quán)利要求4所述的非易失性存儲單元，其中該中等正電壓大約為+5.0V。
7.如權(quán)利要求4所述的非易失性存儲單元，其中施加該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
8.如權(quán)利要求2所述的非易失性存儲單元，其中該存儲單元的抹除，是從該浮置柵移除電荷，其步驟如下施加一非常高負電壓于該控制柵；
9.如權(quán)利要求8所述的非易失性存儲單元，其中該非常高負電壓大約為-15V～-22V之間。
10.如權(quán)利要求8所述的非易失性存儲單元，其中抹除該存儲單元還包括步驟如下分開該源區(qū)及該漏區(qū)，使得該源區(qū)及該漏區(qū)浮置。
11.如權(quán)利要求8所述的非易失性存儲單元，其中抹除該存儲單元還包括步驟如下施加一接地參考電壓于該源區(qū)及該漏區(qū)。
12.如權(quán)利要求8所述的非易失性存儲單元，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
13.如權(quán)利要求2所述的非易失性存儲單元，還包括一柵晶體管，其具有一連接于該漏區(qū)的源區(qū)、一漏區(qū)及一連接于一選擇柵信號以選擇性地施加一位線電壓信號于該漏區(qū)的柵極。
14.如權(quán)利要求13所述的非易失性存儲單元，其中該非易失性存儲單元的程序化，是將電荷放置在該浮置柵上，其步驟如下施加一適度高正電壓于該控制柵；施加一中等正電壓于該漏區(qū)；施加一非常高正電壓于該柵晶體管的柵極；及施加一接地參考電壓于該源區(qū)。
15.如權(quán)利要求14所述的非易失性存儲單元，其中該適度高正電壓大約為+10V～+12V之間。
16.如權(quán)利要求14所述的非易失性存儲單元，其中該中等正電壓大約為+5.0V。
17.如權(quán)利要求14所述的非易失性存儲單元，其中該非常高正電壓大約為+15V～+22V之間。
18.如權(quán)利要求14所述的非易失性存儲單元，其中施加該非常高正電壓、該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
19.如權(quán)利要求13所述的非易失性存儲單元，其中該存儲單元的抹除，是從該浮置柵移除電荷，其步驟如下施加一非常高負電壓于該控制柵；及施加一接地參考電壓于該選擇柵。
20.如權(quán)利要求19所述的非易失性存儲單元，其中抹除該存儲單元還包括步驟如下分開該源區(qū)及該漏區(qū)，使得該源區(qū)及該漏區(qū)浮置。
21.如權(quán)利要求19所述的非易失性存儲單元，其中抹除該存儲單元還包括步驟如下施加一接地參考電壓于該源區(qū)及該漏區(qū)。
22.如權(quán)利要求19所述的非易失性存儲單元，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
23.一種非易失性存儲器陣列，形成在一基板上，包括多個排列成列與行的非易失性存儲單元，每一非易失性存儲單元包括一源區(qū)，布置在該基板表面上；一漏區(qū)，布置在該基板表面上，與該源區(qū)隔開一段距離；一通道絕緣層，布置在該源區(qū)及該漏區(qū)之間的一通道區(qū)的基板表面上；一浮置柵，布置在該通道絕緣層上面，該浮置柵與該源區(qū)的一邊緣及該漏區(qū)的一邊緣對齊，且具有一由該源區(qū)邊緣及該漏區(qū)邊緣的寬度所界定的寬度；及一控制柵，布置在該浮置柵上面，且借由一層絕緣層與該浮置柵隔開；多條位線，每一條位線連接一行非易失性存儲單元上所有非易失性存儲單元的該漏區(qū)；多條源線，每一條源線連接一列非易失性存儲單元上所有非易失性存儲單元的該源區(qū)；及多條字符線，每一條字符線連接一列非易失性存儲單元上所有非易失性存儲單元的該控制柵極。
24.如權(quán)利要求23所述的非易失性存儲器陣列，其中每一存儲單元具有一相對小的由該控制柵所形成的電容與該浮置柵及該控制柵的總電容的耦合系數(shù)。
25.如權(quán)利要求24所述的非易大性存儲器陣列，其中該耦合系數(shù)小于50％。
26.如權(quán)利要求24所述的非易失性存儲器陣列，其中一被選非易失性存儲單元的程序化，是將電荷放置在該被選非易失性存儲單元的該浮置柵上，其步驟如下施加一適度高正電壓于連接于該被選非易失性存儲單元的控制柵的該字符線；施加一中等正電壓于連接于該被選非易失性存儲單元的漏區(qū)的該位線，使得該中等正電壓傳輸至該漏區(qū)；及施加一接地參考電壓于連接于該被選非易失性存儲單元的源區(qū)的該源線。
27.如權(quán)利要求26所述的非易失性存儲器陣列，其中該適度高正電壓大約為+10V～+12V之間。
28.如權(quán)利要求26所述的非易失性存儲器陣列，其中該中等正電壓大約為6V，因此大約為5V施加于該漏區(qū)。
29.如權(quán)利要求26所述的非易失性存儲器陣列，其中施加該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
30.如權(quán)利要求24所述的非易失性存儲器陣列，其中一被選非易失性存儲單元的抹除，是從該浮置柵移除電荷，其步驟如下施加一非常高負電壓于連接于該被選非易大性存儲單元的控制柵的該字符線。
31.如權(quán)利要求30所述的非易失性存儲器陣列，其中該非常高負電壓大約為-15V～-22V之間。
32.如權(quán)利要求30所述的非易失性存儲器陣列，其中抹除該被選非易失性存儲單元還包括步驟如下分開連接于該被選非易失性存儲單元的源區(qū)的源線及連接于該被選非易失性存儲單元的漏區(qū)的位線，使得該源區(qū)及該漏區(qū)浮置。
33.如權(quán)利要求30所述的非易失性存儲器陣列，其中抹除該非易失性存儲單元還包括步驟如下施加一接地參考電壓于連接于該被選非易失性存儲單元的源區(qū)的該源線及連接于該被選非易失性存儲單元的漏區(qū)的該位線。
34.如權(quán)利要求30所述的非易失性存儲器陣列，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
35.如權(quán)利要求24所述的非易失性存儲器陣列，其中該非易失性存儲單元還包括一柵晶體管，其具有一連接于該漏區(qū)的源區(qū)、一連接于該位線的漏區(qū)及一連接于一選擇柵信號以選擇性地施加一位線電壓信號于該漏區(qū)的柵極；且該非易失性存儲器陣列還包括多條選擇線，每一條選擇線連接于一列非易失性存儲單元上的每一非易失性存儲單元的柵晶體管的柵極。
36.如權(quán)利要求35所述的非易失性存儲器陣列，其中該非易失性存儲單元的程序化，是將電荷放置在該浮置柵上，其步驟如下施加一適度高正電壓于連接于該被選非易失性存儲單元的控制柵的該字符線；施加一中等正電壓于連接于該被選非易失性存儲單元的漏區(qū)的該位線，使得該中等正電壓傳輸至該漏區(qū)；施加一接地參考電壓于連接于該被選非易失性存儲單元的源區(qū)的該源線；及施加一非常高正電壓于連接于該被選非易失性存儲單元的柵晶體管的柵極的該選擇線。
37.如權(quán)利要求36所述的非易失性存儲器陣列，其中該適度高正電壓大約為+10V～+12V之間。
38.如權(quán)利要求36所述的非易失性存儲器陣列，其中該中等正電壓大約為6V，因此大約為5V施加于該漏區(qū)。
39.如權(quán)利要求36所述的非易失性存儲器陣列，其中該非常高正電壓大約為+15V～+22V之間。
40.如權(quán)利要求36所述的非易失性存儲器陣列，其中施加該非常高正電壓、該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
41.如權(quán)利要求35所述的非易失性存儲器陣列，其中該存儲單元的抹除，是從該浮置柵移除電荷，其步驟如下施加一非常高負電壓于連接于該被選非易失性存儲單元的控制柵的該字符線；施加一接地參考電壓于連接于該被選非易失性存儲單元的柵晶體管的柵極的該選擇線。
42.如權(quán)利要求41所述的非易失性存儲器陣列，其中抹除該存儲單元還包括步驟如下分開連接于該被選非易失性存儲單元的源區(qū)的該源線及連接于該被選非易失性存儲單元的漏區(qū)的該位線。
43.如權(quán)利要求41所述的非易失性存儲器陣列，其中抹除該存儲單元還包括步驟如下施加一接地參考電壓于連接于該被選非易失性存儲單元的源區(qū)的該源線及連接于該被選非易失性存儲單元的漏區(qū)的該位線。
44.如權(quán)利要求41所述的非易失性存儲器陣列，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
45.一種操作非易失性存儲器陣列的方法，包括以下步驟形成該非易失性存儲器陣列在一基板上，該形成包括以下步驟多個非易失性存儲單元排列成列與行，每一非易失性存儲單元包括一源區(qū)，布置在該基板表面上；一漏區(qū)，布置在該基板表面上，與該源區(qū)隔開一段距離；一通道絕緣層，布置在該源區(qū)及該漏區(qū)之間的一通道區(qū)的基板表面上；一浮置柵，布置在該通道絕緣層上面，該浮置柵與該源區(qū)的一邊緣及該漏區(qū)的一邊緣對齊，且具有一由該源區(qū)邊緣及該漏區(qū)邊緣的寬度所界定的寬度；及一控制柵，布置在該浮置柵上面，且借由一層絕緣層與該浮置柵隔開；多條位線，每一條位線連接一行非易失性存儲單元上所有非易失性存儲單元的漏區(qū)；多條源線，每一條源線連接一列非易失性存儲單元上所有非易失性存儲單元的源區(qū)；及多條字符線，每一條字符線連接一列非易失性存儲單元上所有非易失性存儲單元的控制柵極。程序化一被選非易失性存儲單元，是將電荷放置在該被選非易失性存儲單元的浮置柵上，其步驟如下施加一適度高正電壓于連接于該被選非易失性存儲單元的控制柵的該字符線；施加一中等正電壓于連接于該被選非易失性存儲單元的漏區(qū)的位線，使得該中等正電壓傳輸至該漏區(qū)；及施加一接地參考電壓于連接于該被選非易失性存儲單元的源區(qū)的源線。
46.如權(quán)利要求45所述的方法，其中每一存儲單元具有一相對小的由該控制柵所形成的電容與該浮置柵及該控制柵的總電容的耦合系數(shù)。
47.如權(quán)利要求46所述的方法，其中該耦合系數(shù)小于50％。
48.如權(quán)利要求45所述的方法，其中該適度高正電壓大約為+10V～+12V之間。
49.如權(quán)利要求45所述的方法，其中該中等正電壓大約為6V，因此大約為5V施加于該漏區(qū)。
50.如權(quán)利要求45所述的方法，其中施加該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
51.如權(quán)利要求45所述的方法，還包括抹除一被選非易失性存儲單元，是從該浮置柵移除電荷，其步驟如下施加一非常高負電壓于連接于該被選存儲單元的控制柵的該字符線。
52.如權(quán)利要求51所述的方法，其中該非常高負電壓大約為-15V～-22V之間。
53.如權(quán)利要求51所述的方法，其中抹除該被選非易失性存儲單元還包括步驟如下分開連接于該被選非易失性存儲單元的源區(qū)的該源線及連接于該被選非易失性存儲單元的漏區(qū)的該位線，使得該源區(qū)及該漏區(qū)浮置。
54.如權(quán)利要求51所述的方法，其中抹除該被選非易失性存儲單元還包括步驟如下施加一接地參考電壓于連接于該被選非易失性存儲單元的源區(qū)的該源線及連接于該被選非易失性存儲單元的漏區(qū)的該位線。
55.如權(quán)利要求51所述的方法，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
56.如權(quán)利要求45所述的方法，其中該非易失性存儲單元還包括一柵晶體管，其具有一連接于該漏區(qū)的源區(qū)、一連接于該位線的漏區(qū)及一連接于一選擇柵信號以選擇性地施加一位線電壓信號于該漏區(qū)的柵極；且該非易失性存儲器陣列還包括多條選擇線，每一條選擇線連接于一列非易失性存儲單元上的每一非易失性存儲單元的柵晶體管的柵極；且程序化該被選非易失性存儲單元還包括步驟如下施加一非常高正電壓于連接于該被選非易失性存儲單元的柵晶體管的柵極的該選擇線。
57.如權(quán)利要求56所述的方法，其中該非常高正電壓大約為+15V～+22V之間。
58.如權(quán)利要求56所述的方法，其中施加該非常高正電壓、該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
59.如權(quán)利要求56所述的方法，其中抹除該被選非易失性存儲單元還包括步驟如下施加一非常高正電壓于連接于該被選非易失性存儲單元的控制柵的該字符線；及施加一接地參考電壓于連接于該被選非易失性存儲單元的柵晶體管的柵極的該選擇線。
60.如權(quán)利要求59所述的方法，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
61.一種形成非易失性存儲單元的方法，包括以下步驟形成一源區(qū)及一漏區(qū)在一基板表面上，且隔開一段距離；形成一通道絕緣層在該源區(qū)及該漏區(qū)之間的一通道區(qū)的基板表面上；形成一浮置柵在該存儲單元的通道絕緣層上面；該浮置柵與該源區(qū)的一邊緣及該漏區(qū)的一邊緣對齊；設(shè)定該浮置柵的寬度為該源區(qū)邊緣及該漏區(qū)邊緣所界定的寬度；及形成一絕緣層在該浮置柵上面；及形成一控制柵在位于該浮置柵上面的該絕緣層上面。
62.如權(quán)利要求61所述的形成非易失性存儲單元的方法，還包括步驟如下界定該浮置柵的一區(qū)域，使得該非易失性存儲單元具有一相對小的由布置在該浮置柵上方的一控制柵所形成的電容與該浮置柵及該控制柵的總電容的耦合系數(shù)。
63.如權(quán)利要求62所述的形成非易失性存儲單元的方法，其中該耦合系數(shù)小于50％。
64.如權(quán)利要求61所述的形成非易失性存儲單元的方法，還包括步驟如下該控制柵連接于一字符線；該漏區(qū)連接于一位線；及該源區(qū)連接于一源線。
65.如權(quán)利要求62所述的形成非易失性存儲單元的方法，其中該非易失性存儲單元的程序化，是將電荷放置在該浮置柵上，其步驟如下通過該字符線施加一適度高正電壓于該控制柵；通過該位線施加一中等正電壓于該漏區(qū)；及通過該源線施加一接地參考電壓于該源區(qū)。
66.如權(quán)利要求65所述的形成非易失性存儲單元的方法，其中該適度高正電壓大約為+10V～+12V之間。
67.如權(quán)利要求65所述的形成非易失性存儲單元的方法，其中該中等正電壓大約為6V，因此大約為5V施加于該漏區(qū)。
68.如權(quán)利要求65所述的形成非易失性存儲單元的方法，其中施加該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
69.如權(quán)利要求64所述的形成非易失性存儲單元的方法，其中該存儲單元的抹除，是從該浮置柵移除電荷，其步驟如下通過該字符線施加一非常高負電壓于該控制柵。
70.如權(quán)利要求69所述的形成非易失性存儲單元的方法，其中該非常高負電壓大約為-15V～-22V之間。
71.如權(quán)利要求69所述的形成非易失性存儲單元的方法，其中抹除該存儲單元還包括步驟如下分開該源線及該位線，使得該源區(qū)及該漏區(qū)浮置。
72.如權(quán)利要求69所述的形成非易失性存儲單元的方法，其中抹除該存儲單元還包括步驟如下一接地參考電壓通過該源線施加于該源區(qū)及通過該位線施加于該漏區(qū)。
73.如權(quán)利要求69所述的形成非易失性存儲單元的方法，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
74.如權(quán)利要求64所述的形成非易失性存儲單元的方法，還包括形成一柵晶體管的步驟，其步驟如下形成一源區(qū)；連接該源區(qū)于該漏區(qū)；形成一漏區(qū)；連接該漏區(qū)于該位線；形成一柵極；及連接該柵極于一選擇線以選擇性地施加一位線電壓信號于該漏區(qū)。
75.如權(quán)利要求74所述的形成非易失性存儲單元的方法，其中該非易失性存儲單元的程序化，是將電荷放置在該浮置柵上，其步驟如下通過該字符線施加一適度高正電壓于該控制柵；通過該位線經(jīng)該柵晶體管施加一中等正電壓于該漏區(qū)；通過該柵線施加一非常高正電壓于該柵晶體管的柵極；及通過該源線施加一接地參考電壓于該源區(qū)。
76.如權(quán)利要求75所述的形成非易失性存儲單元的方法，其中該適度高正電壓大約為+10V～+12V之間。
77.如權(quán)利要求75所述的形成非易失性存儲單元的方法，其中該中等正電壓大約為6V，因此大約為5V施加于該漏區(qū)。
78.如權(quán)利要求75所述的形成非易失性存儲單元的方法，其中該非常高正電壓大約為+15V～+22V之間。
79.如權(quán)利要求75所述的形成非易失性存儲單元的方法，其中施加該非常高正電壓、該適度高正電壓、該中等正電壓及該接地參考電壓的時間大約為1～100微秒之間。
80.如權(quán)利要求74所述的形成非易失性存儲單元的方法，其中該存儲單元的抹除，是從該浮置柵移除電荷，其步驟如下通過該字符線施加一非常高負電壓于該控制柵；及通過該選擇線施加一接地參考電壓于該選擇柵。
81.如權(quán)利要求80所述的形成非易失性存儲單元的方法，其中抹除該存儲單元還包括步驟如下分開該源線及該位線，使得該源區(qū)及該漏區(qū)浮置。
82.如權(quán)利要求80所述的形成非易失性存儲單元的方法，其中抹除該存儲單元還包括步驟如下一接地參考電壓通過該源線施加于該源區(qū)及通過該位線經(jīng)該柵晶體管施加于該漏區(qū)。
83.如權(quán)利要求80所述的形成非易失性存儲單元的方法，其中抹除該存儲單元的時間大約1毫秒至1秒之間。
全文摘要
一種非易失性存儲器陣列，具有一單晶體管快閃存儲單元及一雙晶體管EEPROM存儲單元，可整合在相同基板上，該非易失性存儲單元具有一低耦合系數(shù)的浮置柵，可減小存儲單元體積，該浮置柵布置在一通道絕緣層上面，該浮置柵與該源區(qū)的邊緣及該漏區(qū)的邊緣對齊，且具有一由該源區(qū)邊緣及該漏區(qū)邊緣的寬度所界定的寬度，該浮置柵與該控制柵具有一小于50％的相對小耦合系數(shù)，使該非易失性存儲單元得以比例縮小，該非易失性存儲單元的程序化是以通道熱電子方法達成，而抹除是在相對高電壓下以富爾諾罕穿隧方法達成。
文檔編號G11C16/14GK1685443SQ200380100010
公開日2005年10月19日 申請日期2003年10月16日 優(yōu)先權(quán)日2002年11月14日
發(fā)明者彼得·W·李, 許富菖, 曹興亞, 馬漢瑞 申請人:柰米閃芯集成電路有限公司