專利名稱：非易失性存儲器及其寫入方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器及其寫入方法，具體涉及可電擦除/寫入的快閃存儲器及其寫入方法。
背景技術(shù)：
近年，在ASIC等的半導(dǎo)體集成電路裝置(LSI)中，廣泛使用邏輯混載用的快閃存儲器?？扉W存儲器可進(jìn)行電擦除和寫入，是通過把電荷保持在被埋入于柵極氧化膜中的被稱為浮動?xùn)艠O的電分離區(qū)域內(nèi)，即使切斷電源，數(shù)據(jù)也不會消失的非易失性存儲器。對于這種快閃存儲器，其擦除/寫入時間越短越好。
快閃存儲器的寫入包括擦除和編程這2項操作。擦除是降低存儲單元(單元晶體管)的閾值的操作，編程是提高閾值的操作，一般，使閾值低的狀態(tài)與數(shù)據(jù)“1”對應(yīng)，反之，使閾值高的狀態(tài)與數(shù)據(jù)“0”對應(yīng)。通常，擦除是以被稱為區(qū)段的一定程度大小的存儲單位進(jìn)行成批擦除，而編程是以各存儲單元(位)單位進(jìn)行寫入。
以往，公知有一種可使用任意1位進(jìn)行擦除的快閃存儲器(例如參照專利文獻(xiàn)1)。在文獻(xiàn)1所公開的結(jié)構(gòu)中，與構(gòu)成單元陣列的各單元連接的源極線設(shè)置成與列單位的各單元相互分離，通過從外部把高電壓施加給由地址指定的源極線，并把負(fù)電壓施加給字線，可擦除單元陣列內(nèi)的任意位。
作為另一例，有一種可使用字節(jié)單位擦除在同一字線上連接的多個單元的快閃存儲器(例如參照專利文獻(xiàn)2)。在文獻(xiàn)2所公開的結(jié)構(gòu)中，與各單元連接的源極線在列方向設(shè)置成在鄰接的單元之間共享，與文獻(xiàn)1一樣，通過從外部把高電壓施加給由地址指定的源極線，并把負(fù)電壓施加給字線，能夠以字節(jié)單位對多個存儲單元進(jìn)行一并擦除。
在各文獻(xiàn)1、2中，單元擦除是通過利用在源極-浮動?xùn)艠O之間流動的FN(福勒·諾特海姆)隧道電流從浮動?xùn)艠O中抽出電子來進(jìn)行。另一方面，編程是通過利用雪崩擊穿現(xiàn)象把電子(熱電子)注入到浮動?xùn)艠O內(nèi)來進(jìn)行。
然而，熱電子的發(fā)生效率不良，例如對于在編程時流動的100μA左右的漏極電流，流入浮動?xùn)艠O的電流只是數(shù)pA左右。因此，存在的問題是，電流效率不良，在編程時消耗電流增大。
因此，近年來為了滿足低耗電化的要求，提出了這樣一種方式，即，不僅在擦除時，而且在編程時也利用在溝道浮動?xùn)艠O間流動的FN隧道電流把電力注入到浮動?xùn)艠O內(nèi)(例如，參照專利文獻(xiàn)3)。在使用隧道電流進(jìn)行編程的情況下，與使用熱電子的情況相比，電流效率可提高約數(shù)百倍。
然而，在文獻(xiàn)1～3所述的以往技術(shù)中，不能對在同一字線上連接的所有單元進(jìn)行一并寫入(擦除/編程)。另外，在專利文獻(xiàn)3所公開的構(gòu)成中，雖然通過對單元陣列的沿著列方向的各單元變更基板(阱)電位，可對在同一字線上連接的任意單元進(jìn)行選擇性地擦除/編程，然而不能將所有單元一并寫入。
結(jié)果，存在的問題是，由于1次寫入處理的帶寬(即，每單位時間的寫入位數(shù))小，所以，完成對在1條字線上的所有單元的寫入(擦除/編程)所需要的時間長。
專利文獻(xiàn)1特開平5-342892號公報專利文獻(xiàn)2特開平6-251594號公報專利文獻(xiàn)3特開平11-177068號公報發(fā)明內(nèi)容本發(fā)明之1提供了一種非易失性存儲器，包括字線；與所述字線連接的多個存儲單元；以及分別與所述多個存儲單元中的一個連接的多根源極線。該非易失性存儲器包括多個源極電壓供給電路，該多個源極電壓供給電路與所述各源極線連接，取得各自對應(yīng)的存儲單元的寫入數(shù)據(jù)，根據(jù)該寫入數(shù)據(jù)把第1源極電壓和第2源極電壓中的任何一方供給相關(guān)的源極線。
本發(fā)明之2提供了一種非易失性存儲器的寫入方法，該非易失性存儲器包括字線；與所述字線連接的多個存儲單元；以及分別與所述多個存儲單元中的一個連接的多根源極線。該寫入方法包括第1步驟，根據(jù)寫入數(shù)據(jù)把第1源極電壓和比所述第1源極電壓低的第2源極電壓中的任何一方供給所述多根源極線；第2步驟，在所述第1步驟后，把用于擦除的第1控制電壓供給所述字線；以及第3步驟，在維持在所述第1步驟供給各源極線的電壓的狀態(tài)下，在所述第2步驟后，把用于編程的第2控制電壓供給所述字線。
本發(fā)明之3提供了一種非易失性存儲器的寫入方法，該非易失性存儲器包括字線；與所述字線連接的多個存儲單元；以及分別與所述多個存儲單元中的一個連接的多根源極線。該寫入方法包括第1步驟，根據(jù)寫入數(shù)據(jù)把第1源極電壓和第2源極電壓中的任何一方供給所述與各存儲單元連接的源極線；第2步驟，在所述第1步驟后，把用于編程的控制電壓供給所述字線；以及第3步驟，在維持在所述第1步驟供給各源極線的電壓的狀態(tài)下，在所述第2步驟后，把用于擦除的控制電壓供給所述字線。


圖1A是本發(fā)明一實施方式的非易失性存儲單元的概略電路圖。
圖1B和圖1C是圖1A的非易失性存儲單元的概略剖面結(jié)構(gòu)圖。
圖2是表示本實施方式的非易失性存儲單元的寫入方法的說明圖。
圖3是本實施方式的非易失性存儲器的概略方框圖。
圖4是圖3的非易失性存儲器的詳細(xì)方框圖。
圖5是本實施方式的存儲單元的詳細(xì)電路圖。
圖6是本實施方式的存儲單元陣列的電路圖。
圖7是圖4所示的源極電壓供給電路的電路圖。
圖8是圖4所示的基準(zhǔn)單元讀出電路的電路圖。
圖9是圖8的基準(zhǔn)單元讀出電路的動作波形圖。
圖10是圖4所示的基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路的電路圖。
圖11是圖4所示的基準(zhǔn)單元用Y解碼器的電路圖。
圖12是圖4所示的基準(zhǔn)單元用Y選擇柵極的電路圖。
圖13是圖4所示的讀出基準(zhǔn)電流發(fā)生電路的電路圖。
圖14是圖4所示的Y選擇柵極的電路圖。
圖15是圖4所示的讀出放大器的電路圖。
圖16是圖4所示的字線施加電壓選擇電路的電路圖。
圖17是圖16的字線施加電壓選擇電路的動作波形圖。
圖18是圖4所示的字線驅(qū)動器的電路圖。
圖19是圖18的字線驅(qū)動器的動作波形圖。
圖20A是表示數(shù)據(jù)“0”→“0”的寫入的波形圖。
圖20B是表示數(shù)據(jù)“0”→“1”的寫入的波形圖。
圖20C是表示數(shù)據(jù)“1”→“0”的寫入的波形圖。
圖20D是表示數(shù)據(jù)“1”→“1”的寫入的波形圖。
具體實施例方式
圖1A～圖1C是表示本發(fā)明一實施方式的非易失性存儲單元10的說明圖。非易失性存儲單元10在本實施方式中是單層多晶硅結(jié)構(gòu)的快閃存儲單元，包括存儲晶體管11、選擇晶體管12以及MOS電容13這3個元件。
如圖1A～圖1C所示，存儲晶體管11由在例如P型基板14上把浮動?xùn)艠O15作為柵極的NMOS晶體管構(gòu)成，其源極與源極線SL連接。
選擇晶體管12由在基板14上把選擇柵極16作為柵極的NMOS晶體管(在圖1B、1C未圖示)構(gòu)成，其源極與位線BL連接，選擇柵極16與選擇字線SWL連接。存儲晶體管11和選擇晶體管12的漏極相互連接。
MOS電容13是通過在基板14上形成作為控制柵極17的N型擴散層，并在該控制柵極17上隔著絕緣層形成浮動?xùn)艠O15來構(gòu)成的?？刂茤艠O17形成在基板14的三阱內(nèi)(圖中，在N阱18內(nèi)形成的P阱19內(nèi))。控制柵極17與控制字線CWL連接。另外，在本實施方式的單層多晶硅結(jié)構(gòu)的存儲單元10中，在簡稱為字線的情況下，是指控制字線CWL。
在本實施例中，假定這種存儲單元10是處于以下情況使在浮動?xùn)艠O15內(nèi)蓄積有電子的狀態(tài)(閾值高的狀態(tài))與數(shù)據(jù)“0”對應(yīng)，反之，使在浮動?xùn)艠O15內(nèi)未蓄積有電子的狀態(tài)(閾值低的狀態(tài))與數(shù)據(jù)“1”對應(yīng)來進(jìn)行寫入。
向存儲單元10的寫入包括擦除和編程這2項操作。擦除是從浮動?xùn)艠O15中抽出電子，降低存儲單元10(存儲晶體管11)的閾值的操作。換言之，擦除是把存儲單元10的數(shù)據(jù)從數(shù)據(jù)“0”改寫為數(shù)據(jù)“1”的操作。
如圖1B所示，擦除是把作為第1源極電壓的高電壓(例如6.0V)施加給存儲晶體管11的源極，并把作為第1控制電壓的負(fù)電壓(例如-9.3V)施加給控制柵極17來進(jìn)行。此處，P阱19被設(shè)定在與控制柵極17相同的電位(例如-9.3V)，P阱18被設(shè)定在例如6.0V。
在此情況下，浮動?xùn)艠O15的電位通過電容耦合被下拉到約-8.2V，在源極-浮動?xùn)艠O15之間施加約14.2V的高電壓。結(jié)果，F(xiàn)N隧道電流(圖中箭頭所示)流動，電子從浮動?xùn)艠O15被抽出，存儲單元10(存儲晶體管11)的閾值下降。因此，存儲單元10從數(shù)據(jù)“0”被改寫為數(shù)據(jù)“1”。
另一方面，編程是把電子注入到浮動?xùn)艠O15內(nèi)，提高存儲單元10(存儲晶體管11)的閾值的操作。換言之，編程是把存儲單元10的數(shù)據(jù)從數(shù)據(jù)“1”改寫為數(shù)據(jù)“0”的操作。
如圖1C所示，編程是把作為第2源極電壓的接地電壓(0.0V)施加給存儲晶體管11的源極，并把作為第2控制電壓的高電壓(例如9.5V)施加給控制柵極17來進(jìn)行。此處，P阱19被設(shè)定在接地電壓(0.0V)，N阱18被設(shè)定在例如6.0V。
在此情況下，浮動?xùn)艠O15的電位通過電容耦合被上拉到約11.3V，在源極-浮動?xùn)艠O15之間施加約11.3V的高電壓。結(jié)果，F(xiàn)N隧道電流(圖中箭頭所示)流動，電子被注入到浮動?xùn)艠O15內(nèi)，存儲單元10(存儲晶體管11)的閾值增高。因此，存儲單元10從數(shù)據(jù)“1”被改寫為數(shù)據(jù)“0”。
在本實施方式中具體化為單層多晶硅結(jié)構(gòu)的存儲單元10，然而可以具體化為2層多晶硅結(jié)構(gòu)(在柵極氧化膜中將浮動?xùn)艠O電分離來埋入，將浮動?xùn)艠O和控制柵極堆積后的結(jié)構(gòu)稱為疊層型)的存儲單元。
單層結(jié)構(gòu)的存儲單元10雖然比2層結(jié)構(gòu)(疊層型)的存儲單元的單元面積大，但可減少伴隨多晶硅單層化的處理步驟。因此，在以小容量存儲用途為對象，存儲單元相對模塊尺寸的占用比例小的情況下，該結(jié)構(gòu)是合適的。
下面，對本實施方式的存儲單元10的寫入方法的原理進(jìn)行說明。
如圖2所示，存儲單元陣列20形成為把多個存儲單元10配置成陣列狀。各存儲單元10的源極與列單位的各單元相互分離，分別與各源極線SL(圖中SL0～SL3)連接。各存儲單元10的控制柵極17在行單位的各單元分別與共用的控制字線CWL(圖中CWL0、CWL1)連接。在圖2中未圖示出選擇晶體管12。
在這種存儲單元陣列20中，向存儲單元10的寫入(擦除/編程)是對與所選擇的任何一根控制字線CWL連接的行單位的存儲單元10一并進(jìn)行。
對該原理進(jìn)行說明，在寫入時，與各存儲單元10的寫入數(shù)據(jù)(“1”或“0”)各自對應(yīng)的電壓被供給源極線SL0～SL3。此處，假設(shè)以下的情況即，與數(shù)據(jù)“1”對應(yīng)的高電壓(例如6.0V)的第1源極電壓被供給源極線SL1、SL3，與數(shù)據(jù)“0”對應(yīng)的接地電壓(0.0V)的第2源極電壓被供給源極線SL0、SL2。
在該狀態(tài)下，首先，負(fù)電壓(例如-9.3V)的第1控制電壓被供給所選擇的任何一根控制字線CWL(此處例如CWL0)。這樣，與寫入數(shù)據(jù)“1”對應(yīng)的第1源極電壓被施加給源極的存儲單元10，通過使隧道電流流動，從浮動?xùn)艠O15中抽出電子而被擦除(參照圖1B)。即，與寫入數(shù)據(jù)“0”對應(yīng)的第2源極電壓被施加給源極的存儲單元10不被擦除。
然后，在將供給源極線SL0～SL3的各電壓各自維持的狀態(tài)下，高電壓(例如9.3V)的第2控制電壓被供給控制字線CWL0。這樣，與寫入數(shù)據(jù)“0”對應(yīng)的第2源極電壓被施加給源極的存儲單元10，通過使隧道電流流動，把電子注入到浮動?xùn)艠O15內(nèi)而被編程(參照圖1C)。即，與寫入數(shù)據(jù)“1”對應(yīng)的第1源極電壓被施加給源極的存儲單元10不被編程。
因此，在這種方法中，根據(jù)按照寫入數(shù)據(jù)(“1”或“0”)被預(yù)先供給各源極線SL0～SL3的電壓，對與同一控制字線CWL0連接的所有存儲單元10內(nèi)進(jìn)行一并寫入(擦除/編程)。
以下，對本實施方式的非易失性存儲器的結(jié)構(gòu)進(jìn)行詳述。
圖3是表示快閃存儲器(非易失性存儲器)的概略結(jié)構(gòu)的方框圖，圖4是表示其詳細(xì)結(jié)構(gòu)的方框圖。在圖4中表示與一根控制字線CWL連接的一部分的存儲單元10。
快閃存儲器30包括存儲單元陣列20、第1～第3電壓發(fā)生電路31～33、地址控制電路34、X解碼器35、Y解碼器36，寫入驅(qū)動器37、基準(zhǔn)控制電路38、Y通路柵極39、讀出放大器40以及讀出/寫入控制電路41。
在存儲單元陣列20內(nèi)，呈陣列狀配置有多個存儲單元10，并且對行單位的各單元分別配置有一對基準(zhǔn)單元10a、10b(參照圖4)?；鶞?zhǔn)單元10a、10b是用于在存儲單元10的讀出時，生成成為用于判定該讀出數(shù)據(jù)的基準(zhǔn)的電流的單元。
第1電壓發(fā)生電路31是負(fù)電壓發(fā)生電路，生成作為要供給控制字線CWL的第1控制電壓的負(fù)電壓(本實施方式中，例如-9.3V)并供給X解碼器35。第2電壓發(fā)生電路32是高電壓發(fā)生電路，生成作為要供給控制字線CWL的第2控制電壓的高電壓(本實施方式中，例如9.5V)并供給X解碼器35。
第3電壓發(fā)生電路33是高電壓發(fā)生電路，生成作為要供給源極線SL的第1源極電壓的高電壓(本實施方式中，例如6.0V)并供給寫入驅(qū)動器37。第1～第3電壓發(fā)生電路31～33由振蕩器42來驅(qū)動，根據(jù)從基準(zhǔn)電壓發(fā)生電路43供給的基準(zhǔn)電壓來產(chǎn)生各電壓。
在地址控制電路34內(nèi)具有地址緩沖器34a和地址計數(shù)器34b。地址緩沖器34a使用字節(jié)單位
取得從外部供給的寫入地址WD-ADDR，分別供給X解碼器35和Y解碼器36。
具體是，地址緩沖器34a在寫入時把供控制字線CWL的選擇所使用的寫入地址WD-ADDR的上位5位作為低位地址供給X解碼器35。X解碼器35將其解碼并選擇多根控制字線CWL中的任何一根。
并且，地址緩沖器34a在寫入時把供源極線SL的選擇所使用的寫入地址WD-ADDR的下位3位作為列地址供給Y解碼器36。Y解碼器36將其解碼，在后述的寫入驅(qū)動器37內(nèi)的對應(yīng)的源極電壓供給電路44、45a、45b(參照圖4)取得寫入數(shù)據(jù)，生成用于設(shè)定源極電壓的解碼信號。
地址計數(shù)器34b產(chǎn)生3位內(nèi)部地址，該3位內(nèi)部地址用于按每1位選擇與8位讀出數(shù)據(jù)R-MDATA
對應(yīng)的存儲單元10。因此，Y解碼器36根據(jù)從地址計數(shù)器34b輸出的地址，依次選擇讀出對象的存儲單元10，使未圖示的讀出數(shù)據(jù)用閂鎖電路(8位)將由讀出放大器40讀出的各1位的讀出數(shù)據(jù)依次閂鎖。
在基準(zhǔn)控制電路38內(nèi)具有基準(zhǔn)單元讀出電路46，基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路47以及基準(zhǔn)單元用Y解碼器48?；鶞?zhǔn)單元讀出電路46通過與2個基準(zhǔn)單元10a、10b連接的位線BLref(0)、BLref(1)讀出各自寫入在該2個基準(zhǔn)單元10a、10b內(nèi)的數(shù)據(jù)，判定各數(shù)據(jù)的極性。
具體是，在存儲單元10的寫入時，在基準(zhǔn)單元10a、10b內(nèi)各自寫入有數(shù)據(jù)“0”和數(shù)據(jù)“1”，以便成為相互反轉(zhuǎn)的極性?；鶞?zhǔn)單元讀出電路46在存儲單元10的寫入之前，將從各基準(zhǔn)單元10a、10b各自讀出的數(shù)據(jù)閂鎖，判定在哪個基準(zhǔn)單元內(nèi)寫入有數(shù)據(jù)“1”，輸出表示其極性的極性信號REF-REV。
基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路47根據(jù)來自基準(zhǔn)單元讀出電路46的極性信號REF-REV，生成基準(zhǔn)單元用寫入數(shù)據(jù)WDBref(0)、WDBref(1)，以便按照與當(dāng)前寫入的數(shù)據(jù)各自相反的極性對各基準(zhǔn)單元10a、10b進(jìn)行寫入。
因此，在基準(zhǔn)單元10a、10b內(nèi)，在存儲單元10的每次寫入時，寫入有與當(dāng)前數(shù)據(jù)的極性相反的數(shù)據(jù)。每次寫入時使數(shù)據(jù)反轉(zhuǎn)是因為，期望把用于生成基準(zhǔn)電流的各基準(zhǔn)單元10a、10b的閾值分布限制在規(guī)定的范圍內(nèi)。
基準(zhǔn)單元用Y解碼器48根據(jù)來自基準(zhǔn)單元讀出電路46的極性信號REF-REV，生成與當(dāng)前寫入在基準(zhǔn)單元10a、10b內(nèi)的數(shù)據(jù)(“1”或“0”)對應(yīng)的解碼信號YD0ref(0)、YD0ref(1)。
在寫入驅(qū)動器37內(nèi)，在列方向的各單元(存儲單元10、基準(zhǔn)單元10a、10b)，具有與跟這些單元連接的源極線SL各自對應(yīng)的源極電壓供給電路44、45a、45b。各源極電壓供給電路44、45a、45b具有實質(zhì)相同的結(jié)構(gòu)。
詳細(xì)地講，源極電壓供給電路44對應(yīng)與存儲單元10連接的源極線SL而分別設(shè)置，根據(jù)Y解碼器36的地址解碼結(jié)果，取得從外部使用字節(jié)單位
供給的寫入數(shù)據(jù)W-MDATA。把與所取得的數(shù)據(jù)(“0”或“1”)對應(yīng)的第1或第2源極電壓供給源極線SL。
源極電壓供給電路45a、45b對應(yīng)與基準(zhǔn)單元10a、10b連接的源極線SL而分別設(shè)置，取得從基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路47供給的基準(zhǔn)單元用寫入數(shù)據(jù)WDBref(0)、WDBref(1)(具有互為相反極性的數(shù)據(jù))。把與各自所取得的數(shù)據(jù)(“0”或“1”)對應(yīng)的第1或第2源極電壓供給各源極線SL。
在Y通路柵極39內(nèi)具有Y選擇柵極49和基準(zhǔn)單元用Y選擇柵極50。Y選擇柵極49在讀出時，選擇多根位線BL中的任何一根位線BLx，通過該位線BLx輸出從存儲單元10讀出的讀出信號RDB。
基準(zhǔn)單元用Y選擇柵極50根據(jù)來自基準(zhǔn)單元用Y解碼器48的解碼信號YD0ref(0)、YD0ref(1)，將各位線BLref(0)、BLref(1)解碼，輸出來自數(shù)據(jù)“0”的基準(zhǔn)單元的讀出信號RDBref(0)和來自數(shù)據(jù)“1”的基準(zhǔn)單元的讀出信號RDBref(1)。
在讀出放大器40內(nèi)具有讀出基準(zhǔn)電流發(fā)生電路51和讀出放大器52。讀出基準(zhǔn)電流發(fā)生電路51輸入從基準(zhǔn)單元用Y選擇柵極50輸出的讀出信號RDBref(0)、RDBref(1)，生成作為數(shù)據(jù)“0”的基準(zhǔn)單元的讀出電流(第1基準(zhǔn)電流)的第1基準(zhǔn)信號SAref0、以及作為數(shù)據(jù)“1”的基準(zhǔn)單元的讀出電流(第2基準(zhǔn)電流)的第2基準(zhǔn)信號SAref。
讀出放大器52把根據(jù)第1和第2基準(zhǔn)信號SAref0、SAref所生成的讀出基準(zhǔn)電流、以及根據(jù)從Y選擇柵極49輸出的讀出信號RDB所生成的讀出電流進(jìn)行比較。根據(jù)該比較結(jié)果來判定存儲單元10的數(shù)據(jù)是“1”還是“0”，輸出讀出數(shù)據(jù)RDATAB。
在X解碼器35內(nèi)具有字線施加電壓選擇電路53和字線驅(qū)動器54。字線施加電壓選擇電路53選擇和輸出要供給控制字線CWL的施加電壓VCWL。具體是，在擦除時，選擇從第1電壓發(fā)生電路31供給的負(fù)電壓的第1控制電壓，在讀出時，選擇從讀出基準(zhǔn)電流發(fā)生電路51供給的讀出電壓VCWL-RD并供給字線驅(qū)動器54。
字線驅(qū)動器54在寫入時，根據(jù)Y解碼器36的寫入地址WD-ADDR的解碼結(jié)果，選擇任何一根控制字線CWL。在擦除時，供給負(fù)電壓的第1控制電壓，在編程時，供給由第2電壓發(fā)生電路32生成的高電壓的第2控制電壓，在讀出時，供給讀出電壓VCWL-RD。
并且，字線驅(qū)動器54在讀出時，根據(jù)未圖示的讀出地址的解碼結(jié)果，選擇與讀出對象的存儲單元10連接的任何一根選擇字線SWL、以及與數(shù)據(jù)判定用的基準(zhǔn)單元10a、10b連接的任何一根基準(zhǔn)單元用選擇字線SWLref。
對存儲單元10和基準(zhǔn)單元10a、10b的寫入/讀出由讀出/寫入控制電路41來控制。具體是，在寫入時，讀出/寫入控制電路41響應(yīng)于寫入模式信號WRITE-MODE來轉(zhuǎn)移到寫入動作，響應(yīng)于數(shù)據(jù)傳送信號WRITE-MDATA來開始取得寫入數(shù)據(jù)W-MDATA。
在全部取得了寫入對象的存儲單元10的數(shù)據(jù)之后，響應(yīng)于寫入開始信號WRITE-START來開始對與同一控制字線CWL連接的存儲單元10進(jìn)行一并寫入。
另一方面，在讀出時，讀出/寫入控制電路41響應(yīng)于讀出請求信號RD-REQ來開始讀出。從讀出對象的存儲單元10所讀出的讀出數(shù)據(jù)R-MDATA從讀出放大器40以字節(jié)單位
被輸出。
以下，對各電路的詳細(xì)結(jié)構(gòu)進(jìn)行說明。
圖5是存儲單元10的電路圖。對于與圖1A～圖1C相同的結(jié)構(gòu)部分，省略說明?；鶞?zhǔn)單元10a、10b具有與存儲單元10相同的結(jié)構(gòu)。
在寫入時/讀出時各自對應(yīng)的源極電壓ARVSS通過源極線SL從源極電壓供給電路44被供給存儲單元10(存儲晶體管11)的源極。
浮動?xùn)艠O電位FG根據(jù)寫入在存儲單元10內(nèi)的數(shù)據(jù)，在數(shù)據(jù)“1”時被設(shè)定在3.0V附近，在數(shù)據(jù)“0”時被設(shè)定在0.0V附近。N阱電位VNW在寫入時被設(shè)定在例如6.0V。P阱電位VPW根據(jù)擦除時/編程時，在擦除時被設(shè)定在與控制柵極相同的電位，在編程時被設(shè)定在接地電位。
圖6是表示存儲單元陣列20的一結(jié)構(gòu)例的電路圖。存儲單元陣列20包括作了陣列配置的存儲單元10。
在本實施方式中，在沿著列方向相鄰的2個存儲單元10(圖中Ce0a、Ce0b、Ce1a、Ce1b、Ce2a、Ce2b)之間相互共享有位線BL(圖中BL0、BL1、BL2)。各存儲單元10針對各列單位使源極線SL(圖中SL0a～SL2a、SL0b～SL2b)相互分離，并在各行單位與同一控制字線CWL(圖中CWL0～CWL2)連接。
在各行單位的各存儲單元10中，相互共享位線BL的各2個單元中的各自一個單元(圖中Ce0a、Ce1a、Ce2a側(cè)的單元)與作為第1選擇字線的同一選擇字線SWL(圖中SWL0a～SWL2a)連接。各自另一單元(圖中Ce0b、Ce1b、Ce2b側(cè)的單元)與作為第2選擇字線的同一選擇字線SWL(圖中SWL0b～SWL2b)連接。
盡管在圖6中被省略，然而在存儲單元陣列20內(nèi)，各控制字線CWL(CWL0～CWL2)設(shè)置有一對基準(zhǔn)單元10a、10b。
圖7是表示源極電壓供給電路44的一結(jié)構(gòu)例的電路圖。與基準(zhǔn)單元10a、10b對應(yīng)設(shè)置的源極電壓供給電路45a、45b也具有與源極電壓供給電路44實質(zhì)相同的結(jié)構(gòu)。
源極電壓供給電路44包括閂鎖電路44a，根據(jù)來自將寫入地址WD-ADDR作了解碼的Y解碼器36的解碼信號YTi取得使從外部供給的寫入數(shù)據(jù)W-MDATA反轉(zhuǎn)的數(shù)據(jù)WDBj，在閂鎖電路44a進(jìn)行閂鎖。
閂鎖電路44a的輸出信號被輸入到晶體管Tp1(PMOS晶體管)和晶體管Tn1(NMOS晶體管)的柵極。晶體管Tp1的源極與電源VS連接，晶體管Tn1的源極與接地電源ARGND連接。
在晶體管Tp1、Tn1之間串聯(lián)介入有晶體管Tp2(PMOS晶體管)，基準(zhǔn)電壓ARVREF被輸入到該晶體管Tp2的柵極。從晶體管Tp2、Tn1的連接點輸出源極電壓ARVSS。
電源VS在閂鎖電路44a的數(shù)據(jù)WDBj取得時被設(shè)定在例如3.0V，在寫入時(數(shù)據(jù)WDBj的閂鎖后)被設(shè)定在由第3電壓發(fā)生電路33生成的高電壓(例如6.0V)的第1源極電壓。晶體管Tp2根據(jù)基準(zhǔn)電壓ARVREF，對在寫入時流入存儲單元10的電流量進(jìn)行控制。
在該構(gòu)成中，源極電壓供給電路44供給與要取得到閂鎖電路44a的數(shù)據(jù)WDBj(反轉(zhuǎn)信號)對應(yīng)的源極電壓ARVSS。即，在所取得的數(shù)據(jù)WDBj是數(shù)據(jù)“0”的情況下，供給高電壓的第1源極電壓(圖中電源VS)，反之，在數(shù)據(jù)“1”的情況下，供給接地電壓的第2源極電壓(圖中接地電源ARGND)。
圖8是表示基準(zhǔn)單元讀出電路46的一結(jié)構(gòu)例的電路圖，圖9是其動作波形圖?；鶞?zhǔn)單元讀出電路46包括閂鎖電路46a和數(shù)據(jù)輸出電路46b、46c。
閂鎖電路46a的一個節(jié)點a通過晶體管Tn2(NMOS晶體管)與位線BLref(0)連接，并與數(shù)據(jù)輸出電路46b連接。并且，閂鎖電路46a的另一節(jié)點b通過晶體管Tn3(NMOS晶體管)與位線BLref(1)連接，并與數(shù)據(jù)輸出電路46c連接。
各晶體管Tn2、Tn3各自由閾值低的晶體管來構(gòu)成，在基準(zhǔn)單元10a、10b的讀出時，偏置信號NBIAS被供給這些柵極。(以下，對于設(shè)定有相同閾值的晶體管，在圖中表示相同)。
電源VC-CAM和接地電源ARGND被供給閂鎖電路46a，閂鎖電路46a在讀出時根據(jù)閂鎖信號LATCH，將節(jié)點a、b的電位、即從各基準(zhǔn)單元10a、10b中讀出的相互互補的讀出數(shù)據(jù)閂鎖。
對該讀出動作進(jìn)行詳述，基準(zhǔn)單元讀出電路46，如圖9所示，首先根據(jù)閂鎖信號LATCH解除閂鎖電路46a的閂鎖狀態(tài)。然后，選擇(激活)與基準(zhǔn)單元10a、10b連接的選擇字線SWLref(參照圖4)，同時，根據(jù)控制信號RDcam使數(shù)據(jù)輸出電路46b、46c非激活。
然后，在根據(jù)使晶體管Tn2、Tn3的彼此漏極短路的短路信號SRT使節(jié)點a、b均衡(等電位)之后，通過將其解除，將各基準(zhǔn)單元10a、10b的讀出數(shù)據(jù)放大。即，在節(jié)點a、b間，由于流入各位線BLref(0)、BLref(1)的基準(zhǔn)單元10a、10b的讀出電流而逐漸產(chǎn)生電位差。
之后，根據(jù)控制信號RDcam把在閂鎖電路46a根據(jù)閂鎖信號LATCH作了閂鎖的各基準(zhǔn)單元10a、10b的讀出數(shù)據(jù)各自作為判定信號DB-CAM(極性信號REF-REV)、D-CAM從數(shù)據(jù)輸出電路46b、46c輸出。
基準(zhǔn)單元讀出電路46在進(jìn)行存儲單元10的寫入時，在此之前讀出各基準(zhǔn)單元10a、10b的數(shù)據(jù)。這是因為，在存儲單元10的每次寫入時，使各基準(zhǔn)單元10a、10b的數(shù)據(jù)各自反轉(zhuǎn)來進(jìn)行寫入。
圖10是表示基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路47的一結(jié)構(gòu)例的電路圖。
基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路47在存儲單元10的寫入時，響應(yīng)于控制信號W-M，根據(jù)極性信號REF-REV生成與當(dāng)前寫入在各基準(zhǔn)單元10a、10b內(nèi)的數(shù)據(jù)各自的極性相反的基準(zhǔn)單元用寫入數(shù)據(jù)WDBref(0)、WDBref(1)。
并且，該發(fā)生電路47響應(yīng)于控制信號W-S來生成解碼信號YT-REF，并把該解碼信號YT-REF輸出到源極電壓供給電路45a、45b。因此，在寫入時，與當(dāng)前寫入在基準(zhǔn)單元10a、10b內(nèi)的數(shù)據(jù)各自相反的極性的數(shù)據(jù)被取得到各源極電壓供給電路45a、45b。
圖11是表示基準(zhǔn)單元用Y解碼器48的一結(jié)構(gòu)例的電路圖?；鶞?zhǔn)單元用Y解碼器48響應(yīng)于在讀出時激活的控制信號RDmem，生成基于極性信號REF-REV(各基準(zhǔn)單元10a、10b的當(dāng)前數(shù)據(jù))的解碼信號YD0ref(0)、YD0ref(1)，供給基準(zhǔn)單元用Y選擇柵極50。
圖11中虛線所示的電路48a與測試基準(zhǔn)單元10a、10b的讀出電流的測試模式時對應(yīng)來設(shè)置，測試模式和普通模式(普通讀出時)的切換根據(jù)控制信號SEL-REF來進(jìn)行。在測試模式時，根據(jù)從外部供給的輸入信號YD0(0)、YD0(1)來生成解碼信號YD1ref(0)、YD1ref(1)。
圖12是表示基準(zhǔn)單元用Y選擇柵極50的一結(jié)構(gòu)例的電路圖?；鶞?zhǔn)單元用Y選擇柵極50包括選擇電路50a、50b，根據(jù)來自基準(zhǔn)單元用Y解碼器48的解碼信號YD0ref(0)、YD0ref(1)，將各位線BLref(0)、BLref(1)解碼，輸出數(shù)據(jù)“0”的讀出信號RDBref(0)和數(shù)據(jù)“1”的讀出信號RDBref(1)。
圖12中虛線所示的電路50c與在測試模式時對應(yīng)來設(shè)定，根據(jù)在該測試模式時從基準(zhǔn)單元用Y解碼器48供給的解碼信號YD1ref(0)、YD1ref(1)，輸出基準(zhǔn)單元10a、10b中的任何一方的讀出信號RDBref。
圖13是表示讀出基準(zhǔn)電流發(fā)生電路51的一結(jié)構(gòu)例的電路圖。讀出基準(zhǔn)電流發(fā)生電路51包括第1和第2基準(zhǔn)電流生成部51a、51b以及讀出電壓生成部51c。
第1基準(zhǔn)電流生成部51a根據(jù)從基準(zhǔn)單元用Y選擇柵極50輸出的數(shù)據(jù)“0”的基準(zhǔn)單元的讀出信號RDBref(0)，生成具有第1基準(zhǔn)電流Iref0的值的第1基準(zhǔn)信號SAref0。第2基準(zhǔn)電流生成部51b根據(jù)從基準(zhǔn)單元用Y選擇柵極50輸出的數(shù)據(jù)“1”的基準(zhǔn)單元的讀出信號RDBref(1)，生成具有第2基準(zhǔn)電流Iref1的值的第2基準(zhǔn)信號SAref。
讀出電壓生成部51c是在讀出時，生成要供給控制字線CWL的讀出電壓VCWL-RD的電路。讀出電壓生成部51c在編程時把讀出電壓VCWL-RD控制在浮動電位。第1和第2基準(zhǔn)電流生成部51a、51b、以及讀出電壓生成部51c在測試模式時，根據(jù)各種試驗信號T-MRW和T-AC處于非激活狀態(tài)。
圖14是表示Y選擇柵極49的一結(jié)構(gòu)例的電路圖。Y選擇柵極49在本實施方式中與8位位線BL連接，根據(jù)將未圖示的讀出地址解碼后的解碼信號YD0[7:0]和YD1，通過任何一根位線BL輸出從存儲單元10中讀出的讀出信號RDB。
具體是，Y選擇柵極49包括位選擇用的8個晶體管Tn4a～Tn4h以及字節(jié)選擇用的1個晶體管Tn5(各自為NMOS晶體管)。Y選擇柵極49根據(jù)解碼信號YD0[7:0]和YD1，通過晶體管Tn4a～Tn4h中的任何一方以及晶體管Tn5輸出讀出信號RDB。
圖15是表示讀出放大器52的一結(jié)構(gòu)例的電路圖。讀出放大器52包括讀出基準(zhǔn)電流生成部52a，根據(jù)來自讀出基準(zhǔn)電流發(fā)生電路51的第1和第2基準(zhǔn)信號SAref0和SAref生成讀出基準(zhǔn)電流Irefj；以及讀出電流生成部52b，根據(jù)來自Y選擇柵極49的讀出信號RDB生成讀出電流Iref。具體是，讀出基準(zhǔn)電流生成部52a包括恒流部61和第1～第4恒流部62～65，根據(jù)要輸入到恒流部61的第1基準(zhǔn)信號SAref0產(chǎn)生第1基準(zhǔn)電流Iref0。
對于第1～第4恒流部62～65，構(gòu)成它們的晶體管的尺寸不同，對于第1恒流部62的驅(qū)動能力，第2恒流部63具有2倍的驅(qū)動能力，第3恒流部64具有4倍的驅(qū)動能力，第4恒流部65具有8倍的驅(qū)動能力。
讀出基準(zhǔn)電流生成部52a根據(jù)選擇信號TRIM-IREF驅(qū)動第1～第4恒流部62～65中的至少任何一方，根據(jù)要輸入到該恒流部的第2基準(zhǔn)信號SAref，產(chǎn)生使第2基準(zhǔn)電流Iref1為常數(shù)j(0＜j＜1)倍的電流。因此，讀出基準(zhǔn)電流生成部52a把讀出基準(zhǔn)電流Irefj生成為“第1基準(zhǔn)電流Iref0+第2基準(zhǔn)電流Iref1×常數(shù)j”的合計電流。
讀出放大器52通過把流入到節(jié)點c的讀出基準(zhǔn)電流Irefj和從節(jié)點c流出的讀出電流Iref進(jìn)行比較，判定讀出對象的存儲單元10的數(shù)據(jù)是“1”還是“0”。即，通過根據(jù)從節(jié)點c流出的存儲單元10的讀出電流Iref檢測要推移的節(jié)點c的電位(高(H)電平或低(L)電平)來進(jìn)行數(shù)據(jù)判定，輸出表示該判定結(jié)果的讀出數(shù)據(jù)RDATAB。
圖15中虛線所示的電路52c與在測試模式時對應(yīng)設(shè)置，在該測試模式時把讀出數(shù)據(jù)RDATAB作為讀出信號R-ANA-OUT輸出到外部。
圖16是表示字線施加電壓選擇電路53的一結(jié)構(gòu)例的電路圖，圖17是其動作波形圖。
在擦除時，負(fù)電壓(-9.3V)的第1控制電壓R-NEGP從第1電壓發(fā)生電路31被供給晶體管Tn6(NMOS晶體管)的源極和背面柵極(P阱)、以及晶體管Tn7、Tn8(NMOS晶體管)的背面柵極(P阱)。
控制信號NGNDB被供給晶體管Tn6、Tn7的柵極?？刂菩盘朜GNDB是根據(jù)多個控制信號RDmem、ENVPXGD、NEGPL而生成的。此處，控制信號RDmem是在讀出時成為高電平的信號，控制信號ENVPXGD是在編程時成為高電平的信號，控制信號NEGPL是在擦除時，當(dāng)?shù)?控制電壓R-NEGP下降到小于等于規(guī)定電壓(例如小于等于-3.0V)時成為低電平的信號。
因此，在擦除時，控制信號NGNDB為低電平(具體是為接地電壓)，根據(jù)第1控制電壓R-NEGP的供給使晶體管Tn6、Tn7接通。
此時，晶體管Tn7的漏極電位，即控制信號NEGPGND成為與負(fù)電壓的第1控制電壓R-NEGP大致相等的電位，根據(jù)該控制信號NEGPGND使晶體管Tn8接通。因此，在擦除時，字線施加電壓選擇電路53把負(fù)電壓(-9.3V)的第1控制電壓R-NEGP作為施加電壓VCWL來輸出。
此時，由于要輸入到晶體管Tn6的柵極的控制信號NGNDB為接地電壓，因而在該晶體管Tn6的源極-柵極之間不施加超過耐壓的高電壓。
在編程時，根據(jù)高電平的控制信號ENVPXGD使控制信號NGNDB為低電平(接地電壓)。此時，第1控制電壓R-NEGP為0V，晶體管Tn6、Tn7斷開。
并且，由于控制信號NEGPGND為高電平而使晶體管Tn8接通，然而此時，讀出電壓VCWL-RD由讀出基準(zhǔn)電流發(fā)生電路51控制成處于浮動狀態(tài)，施加電壓VCWL如圖17所示為浮動電位(例如約2.5V)。
在讀出時，根據(jù)控制信號Rdmem使控制信號NGNDB同樣為接地電壓，與編程時一樣，晶體管Tn6、Tn7斷開，晶體管Tn8接通。因此，在讀出時，字線施加電壓選擇電路53把從讀出基準(zhǔn)電流發(fā)生電路51供給的讀出電壓VCWL-RD作為施加電壓VCWL來輸出。
圖16中虛線所示的電路53a與測定讀出電流的測試模式時對應(yīng)來設(shè)置，在該測試模式時，根據(jù)試驗信號T-AC使傳送柵極TG1斷開，并使傳送柵極TG2接通。從外部供給試驗用的輸入信號R-ANA-IN，該輸入信號R-ANA-IN作為施加電壓VCWL被輸出。
圖18是表示字線驅(qū)動器54的一結(jié)構(gòu)例的電路圖，圖19是其動作波形圖。字線驅(qū)動器54在寫入(擦除/編程)時，利用根據(jù)寫入地址WD-ADDR(參照圖3)所產(chǎn)生的預(yù)解碼信號XD0～XD2，選擇任何一根控制字線CWLi。并且，在讀出時，利用根據(jù)未圖示的讀出地址所產(chǎn)生的解碼信號YD2、YD2ref，選擇任何一根選擇字線SWLi和任何一根基準(zhǔn)單元用選擇字線SWLrefi。
字線驅(qū)動器54包括閂鎖電路54a，控制信號NPS和第1控制電壓R-NEGP被供給該閂鎖電路54a。閂鎖電路54a根據(jù)由預(yù)解碼信號XD0～XD2所生成的控制信號NENB來將控制信號NEN閂鎖。具體是，產(chǎn)生具有控制信號NPS的電壓電平的控制信號NEN。
控制信號NEGPL在擦除時，當(dāng)?shù)?控制電壓R-NEGP下降到小于等于規(guī)定電壓(例如小于等于-3.0V)時為低電平，根據(jù)該控制信號NEGPL使控制信號NPS為低電平(具體是為接地電壓)。因此，閂鎖電路54a根據(jù)控制信號NPS產(chǎn)生成為接地電壓的控制信號NEN。順便說一下，此時，由于控制信號NGND的電壓電平成為與第1控制電壓R-NEGP相等的電位，因而閂鎖電路54a的閂鎖狀態(tài)被維持。
由閂鎖電路54a生成的控制信號NEN被輸入到作為第1晶體管的晶體管Tn9(NMOS晶體管)的柵極。施加電壓VCWL被供給該晶體管Tn9的源極，負(fù)電壓(-9.3V)的第1控制電壓R-NEGP被供給該晶體管Tn9的背面柵極(P阱)。
因此，在擦除時，晶體管Tn9接通，如圖19所示，施加電壓VCWL(具體是為第1控制電壓R-NEGP)被供給由預(yù)解碼信號XD0～XD2所選擇的任何一根控制字線CWLi。
此時，由于要輸入到晶體管Tn9的柵極的柵電壓(控制信號NEN)為接地電壓，因而在該晶體管Tn9的源極-柵極之間不施加超過耐壓的高電壓。在擦除時，根據(jù)控制信號NEGPL-ER使晶體管Tn10接通，存儲單元10的P阱電位VPWi(參照圖5)為施加電壓VCWL(-9.3V)。
在編程時，高電壓(+9.5V)的第2控制電壓VPX從第2電壓發(fā)生電路32被供給字線驅(qū)動器54。第2控制電壓VPX被供給作為第2晶體管的晶體管Tp3(PMOS晶體管)的源極?？刂菩盘朮INBT被供給晶體管Tp3的柵極?？刂菩盘朮INBT在編程時根據(jù)預(yù)解碼信號XD0～XD2成為低電平。
因此，在編程時，晶體管Tp3接通，如圖19所示，高電壓(+9.5V)的第2控制電壓VPX被供給由預(yù)解碼信號XD0～XD2所選擇的任何一根控制字線CWLi。此時，晶體管Tn9也接通，然而在編程時，由于施加電壓VCWL被控制在浮動電位(例如約2.5V)(參照圖17)，因而沒有異常電流流入到控制字線CWLi。在編程時，根據(jù)控制信號NGND使晶體管Tn11接通，從而使存儲單元10的P阱電位VPWi(參照圖5)為接地電壓。
下面，結(jié)合圖20A～圖20D對快閃存儲器30的寫入動作進(jìn)行詳述。圖20A表示向當(dāng)前寫入有數(shù)據(jù)“0”的存儲單元10寫入數(shù)據(jù)“0”的情況的動作。在此情況下，與應(yīng)寫入的數(shù)據(jù)“0”對應(yīng)的接地電壓(0.0V)的第2源極電壓被供給存儲單元10的源極。
在該狀態(tài)下，首先，負(fù)電壓(-9.3V)的第1控制電壓被供給控制字線CWL。此時，源極-浮動?xùn)艠O之間的電位差為約8.2V，F(xiàn)N隧道電流不流動。因此，存儲單元10不被擦除，浮動?xùn)艠O的電荷量不變化。
然后，在源極電壓被維持在0.0V的狀態(tài)下，高電壓(+9.5V)的第2控制電壓被供給控制字線CWL。此時，源極-浮動?xùn)艠O之間的電位差為約8.2V，F(xiàn)N隧道電流不流動。因此，浮動?xùn)艠O的電荷量不變化。因此，在此情況下，寫入前的存儲單元的數(shù)據(jù)“0”被保持。
圖20B表示向當(dāng)前寫入有數(shù)據(jù)“0”的存儲單元10寫入數(shù)據(jù)“1”的情況的動作。在此情況下，與應(yīng)寫入的數(shù)據(jù)“1”對應(yīng)的高電壓(6.0V)的第1源極電壓被供給存儲單元10的源極。在該狀態(tài)下，首先，負(fù)電壓(-9.3V)的第1控制電壓被供給控制字線CWL。此時，在源極-浮動?xùn)艠O之間施加約14.2V的電壓，F(xiàn)N隧道電流流動。因此，浮動?xùn)艠O的電子被抽出，存儲單元10被擦除。
然后，在源極電壓被維持在6.0V的狀態(tài)下，高電壓(+9.5V)的第2控制電壓被供給控制字線CWL。此時，源極-浮動?xùn)艠O之間的電位差為約5.3V，F(xiàn)N隧道電流不流動。因此，存儲單元10不被編程，浮動?xùn)艠O的電荷量不變化。因此，在此情況下，僅進(jìn)行擦除，寫入前的存儲單元的數(shù)據(jù)“0”被改寫為數(shù)據(jù)“1”。
圖20C表示向當(dāng)前寫入有數(shù)據(jù)“1”的存儲單元10寫入數(shù)據(jù)“0”的情況的動作。在此情況下，與應(yīng)寫入的數(shù)據(jù)“0”對應(yīng)的接地電壓(0.0V)的第2源極電壓被供給存儲單元10的源極。在該狀態(tài)下，首先，負(fù)電壓(-9.3V)的第1控制電壓被供給控制字線CWL。此時，源極-浮動?xùn)艠O之間的電位差為約5.3V，F(xiàn)N隧道電流不流動。因此，浮動?xùn)艠O的電荷量不變化。
然后，在源極電壓被維持在0.0V的狀態(tài)下，高電壓(+9.5V)的第2控制電壓被供給控制字線CWL。此時，在源極-浮動?xùn)艠O之間施加約11.3V的電壓，F(xiàn)N隧道電流(源極-溝道之間)流動。因此，電子被注入到浮動?xùn)艠O，存儲單元10被編程。因此，在此情況下，僅進(jìn)行編程，寫入前的存儲單元的數(shù)據(jù)“1”被改寫為數(shù)據(jù)“0”。
圖20D表示向當(dāng)前寫入有數(shù)據(jù)“1”的存儲單元10寫入數(shù)據(jù)“1”的情況的動作。在此情況下，與應(yīng)寫入的數(shù)據(jù)“1”對應(yīng)的高電壓(6.0V)的第1源極電壓被供給存儲單元10的源極。在該狀態(tài)下，首先，負(fù)電壓(-9.3V)的第1控制電壓被供給控制字線CWL。此時，在源極-浮動?xùn)艠O之間施加約11.3V的電壓，微量的FN隧道電流流動(實際上幾乎不流動)。因此，浮動?xùn)艠O的電荷量實質(zhì)不變化。
然后，在源極電壓被維持在6.0V的狀態(tài)下，高電壓(+9.5V)的第2控制電壓被供給控制字線CWL。此時，源極-浮動?xùn)艠O之間的電位差為約5.6V，F(xiàn)N隧道電流不流動。因此，存儲單元10不被編程，浮動?xùn)艠O的電荷量不變化。因此，在此情況下，寫入前的存儲單元的數(shù)據(jù)“1”被保持。
本實施方式的非易失性存儲器具有以下優(yōu)點。
(1)在存儲單元陣列20的各存儲單元10內(nèi)設(shè)置有按各列單位相互分離的源極線SL。在寫入時，第1和第2源極電壓中的任何一方根據(jù)要寫入的數(shù)據(jù)被施加給各源極線SL，負(fù)電壓的第1控制電壓被施加給控制字線CWL，之后，在維持各源極線SL的電壓的狀態(tài)下，施加高電壓的第2控制電壓。因此，各存儲單元10根據(jù)施加給各自的源極線SL的電壓而被擦除或者被編程。結(jié)果，由于可對與同一控制字線CWL連接的所有存儲單元10進(jìn)行一并寫入(擦除/編程)，因而可飛躍性地提高1次寫入處理中的帶寬。
(2)由于可把與同一控制字線CWL連接的所有存儲單元10一并同時寫入，因而可縮短寫入動作的時間。
(3)由于可把與同一控制字線CWL連接的所有存儲單元10一并同時寫入，因而可降低每一位的寫入消耗電流。
(4)在本實施方式中，通過把要施加給源極線SL的電壓設(shè)定在與數(shù)據(jù)“1”對應(yīng)的高電壓的第1源極電壓，可把與同一控制字線CWL連接的所有存儲單元一并擦除。
(5)在本實施方式中，通過把要施加給源極線SL的電壓設(shè)定在與數(shù)據(jù)“0”對應(yīng)的接地電壓的第2源極電壓，可把與同一控制字線CWL連接的所有存儲單元一并編程。
(6)在把源極電壓ARVSS(第1或第2源極電壓)供給源極線SL的源極電壓供給電路44中設(shè)置有將寫入數(shù)據(jù)閂鎖的閂鎖電路44a，用于供給第2源極電壓的高電壓的電源被供給該閂鎖電路44a。在該構(gòu)成中，可使源極電壓供給電路44無需電平移動器。
(7)由于存儲單元10采用單層多晶硅結(jié)構(gòu)來構(gòu)成，因而在以小容量存儲用途為對象的情況下，可減少處理步驟。
(8)存儲單元10的編程利用在源極-溝道之間流動的FN隧道電流來把電子注入到浮動?xùn)艠O15內(nèi)。因此，與利用由雪崩擊穿現(xiàn)象產(chǎn)生的熱電子的情況相比，可減少編程時的消耗電流。
上述實施例也可以采用以下方式來實施。
·在寫入時，可以首先把高電壓的第2控制電壓施加給控制字線CWL來實施編程，然后向該控制字線CWL施加負(fù)電壓的第1控制電壓來進(jìn)行擦除。
·可以具體化為不具有選擇字線的2層多晶硅結(jié)構(gòu)(疊層型)的存儲單元。在疊層型存儲單元中，僅使用與控制柵極連接的1根字線(選擇字線)，共享本實施方式的控制字線CWL和選擇字線SWL。
·單層多晶硅結(jié)構(gòu)的存儲單元10可以是不具有選擇晶體管12的2元件結(jié)構(gòu)的單元。
·在本實施方式中，是把與同一控制字線CWL連接的所有存儲單元10作為寫入對象一并寫入，然而也可以選擇性寫入。
權(quán)利要求
1.一種非易失性存儲器，包括字線；與所述字線連接的多個存儲單元；以及分別與所述多個存儲單元中的一個連接的多根源極線；其特征在于，該非易失性存儲器具有多個源極電壓供給電路，該多個源極電壓供給電路與所述各源極線連接，取得分別對應(yīng)的存儲單元的寫入數(shù)據(jù)，根據(jù)該寫入數(shù)據(jù)把第1源極電壓和第2源極電壓中的任何一方供給相關(guān)的源極線。
2.根據(jù)權(quán)利要求1所述的非易失性存儲器，其特征在于，所述第1源極電壓大于所述第2源極電壓。
3.根據(jù)權(quán)利要求1或2所述的非易失性存儲器，其特征在于，還包括一對基準(zhǔn)單元，與所述字線連接，各自存儲用于在讀出時生成成為基準(zhǔn)的電流的相互互補的一對數(shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的非易失性存儲器，其特征在于，所述一對基準(zhǔn)單元分別與一對源極線連接；所述多個源極電壓供給電路包括一對基準(zhǔn)單元源極電壓供給電路，該一對基準(zhǔn)單元源極電壓供給電路與和所述各基準(zhǔn)單元連接的源極線連接，取得各自對應(yīng)的基準(zhǔn)單元的寫入數(shù)據(jù)，根據(jù)該寫入數(shù)據(jù)把所述第1源極電壓和第2源極電壓中的任何一方供給對應(yīng)的基準(zhǔn)單元。
5.根據(jù)權(quán)利要求1至4中任意一項所述的非易失性存儲器，其特征在于，所述多個源極電壓供給電路包括響應(yīng)于根據(jù)寫入地址所生成的解碼信號來將所述寫入數(shù)據(jù)閂鎖的閂鎖電路。
6.根據(jù)權(quán)利要求5所述的非易失性存儲器，其特征在于，所述閂鎖電路根據(jù)閂鎖后的寫入數(shù)據(jù)來輸出所述第1源極電壓和所述第2源極電壓中的任何一方。
7.根據(jù)權(quán)利要求3至6中任意一項所述的非易失性存儲器，其特征在于，還包括基準(zhǔn)控制電路，該基準(zhǔn)控制電路與所述一對基準(zhǔn)單元連接，從所述一對基準(zhǔn)單元中讀出一對數(shù)據(jù)，根據(jù)該讀出的一對數(shù)據(jù)生成所述一對基準(zhǔn)單元的一對寫入數(shù)據(jù)。
8.根據(jù)權(quán)利要求7所述的非易失性存儲器，其特征在于，所述基準(zhǔn)控制電路包括基準(zhǔn)單元讀出電路，在所述多個存儲單元的寫入時，在此之前從所述一對基準(zhǔn)單元中讀出一對數(shù)據(jù)，判定該讀出的一對數(shù)據(jù)的極性并生成極性信號；以及基準(zhǔn)單元寫入數(shù)據(jù)發(fā)生電路，與所述基準(zhǔn)單元讀出電路連接，根據(jù)所述極性信號，生成具有分別與當(dāng)前寫入在所述一對基準(zhǔn)單元內(nèi)的一對數(shù)據(jù)相反的極性的、隨后應(yīng)寫入的一對寫入數(shù)據(jù)。
9.根據(jù)權(quán)利要求3至8中任意一項所述的非易失性存儲器，其特征在于，所述一對基準(zhǔn)單元的一對數(shù)據(jù)在所述多個存儲單元的每次寫入時被改寫。
10.根據(jù)權(quán)利要求1至9中任意一項所述的非易失性存儲器，其特征在于，還包括字線驅(qū)動器，與所述字線連接，把用于擦除的第1控制電壓和用于編程的第2控制電壓選擇性供給所述字線。
11.根據(jù)權(quán)利要求10所述的非易失性存儲器，其特征在于，所述第2控制電壓具有比所述第1控制電壓高的電壓。
12.根據(jù)權(quán)利要求10或11所述的非易失性存儲器，其特征在于，所述字線驅(qū)動器包括第1晶體管，在所述擦除時生成所述第1控制電壓；第2晶體管，在所述編程時生成所述第2控制電壓；以及信號生成電路，在所述擦除時把不超過該第1晶體管的耐壓的柵電壓供給所述第1晶體管的柵極。
13.根據(jù)權(quán)利要求1至12中任意一項所述的非易失性存儲器，其特征在于，還包括選擇字線，與所述多個存儲單元連接，用于選擇所述多個存儲單元中的至少一個；所述多個存儲單元各自具有單層多晶硅結(jié)構(gòu)，并包括與所述字線連接的電容，與所述源極線連接的存儲晶體管，以及與所述選擇字線連接的選擇晶體管。
14.根據(jù)權(quán)利要求13所述的非易失性存儲器，其特征在于，所述選擇字線包括第1選擇字線和第2選擇字線；在所述多個存儲單元中，在所述字線方向相鄰的2個存儲單元各自共有與彼此的選擇晶體管連接的位線，所述2個存儲單元中的一個存儲單元與第1選擇字線連接，另一存儲單元與第2選擇字線連接。
15.根據(jù)權(quán)利要求5至12中任意一項所述的非易失性存儲器，其特征在于，還包括選擇字線，與所述多個存儲單元連接，用于選擇所述多個存儲單元中的至少一個；所述一對基準(zhǔn)單元各自具有單層多晶硅結(jié)構(gòu)，并包括與所述字線連接的電容，與所述源極線連接的存儲晶體管，以及與所述選擇字線連接的選擇晶體管。
16.根據(jù)權(quán)利要求15所述的非易失性存儲器，其特征在于，所述選擇字線是多根選擇字線中的一根；所述一對基準(zhǔn)單元與相互分離的位線連接，并與相互共用的選擇字線連接。
17.一種非易失性存儲器的寫入方法，該非易失性存儲器包括字線；與所述字線連接的多個存儲單元；以及分別與所述多個存儲單元中的一個連接的多根源極線；其特征在于，該寫入方法包括第1步驟，根據(jù)寫入數(shù)據(jù)把第1源極電壓和比所述第1源極電壓低的第2源極電壓中的任何一方供給所述多根源極線；第2步驟，在所述第1步驟后，把用于擦除的第1控制電壓供給所述字線；以及第3步驟，在維持在所述第1步驟供給各源極線的電壓的狀態(tài)下，在所述第2步驟后，把用于編程的第2控制電壓供給所述字線。
18.根據(jù)權(quán)利要求17所述的非易失性存儲器的寫入方法，其特征在于，所述第1源極電壓大于所述第2源極電壓。
19.根據(jù)權(quán)利要求17或18所述的非易失性存儲器的寫入方法，其特征在于，所述第2控制電壓大于所述第1控制電壓。
20.根據(jù)權(quán)利要求17至19中任意一項所述的非易失性存儲器的寫入方法，其特征在于，在所述第2步驟，僅對被施加有所述第1源極電壓的存儲單元進(jìn)行擦除，在所述第3步驟，僅對被施加有所述第2源極電壓的存儲單元進(jìn)行編程。
21.一種非易失性存儲器的寫入方法，該非易失性存儲器包括字線；與所述字線連接的多個存儲單元；以及分別與所述多個存儲單元中的一個連接的多根源極線；其特征在于，該寫入方法包括第1步驟，根據(jù)寫入數(shù)據(jù)把第1源極電壓和第2源極電壓中的任何一方供給所述與各存儲單元連接的源極線；第2步驟，在所述第1步驟后，把用于編程的控制電壓供給所述字線；以及第3步驟，在維持在所述第1步驟供給各源極線的電壓的狀態(tài)下，在所述第2步驟后，把用于擦除的控制電壓供給所述字線。
22.根據(jù)權(quán)利要求21所述的非易失性存儲器的寫入方法，其特征在于，所述第1源極電壓大于所述第2源極電壓。
23.根據(jù)權(quán)利要求21或22所述的非易失性存儲器的寫入方法，其特征在于，所述用于編程的控制電壓大于所述用于擦除的控制電壓。
24.根據(jù)權(quán)利要求21至23中任意一項所述的非易失性存儲器的寫入方法，其特征在于，在所述第2步驟，僅對被施加有所述第2源極電壓的存儲單元進(jìn)行編程，在所述第3步驟，僅對被施加有所述第1源極電壓的存儲單元進(jìn)行擦除。
25.根據(jù)權(quán)利要求17至24中任意一項所述的非易失性存儲器的寫入方法，其特征在于，所述第1步驟包括響應(yīng)于根據(jù)寫入地址所生成的解碼信號來取得所述寫入數(shù)據(jù)的步驟。
26.根據(jù)權(quán)利要求25所述的非易失性存儲器的寫入方法，其特征在于，所述第1步驟包括以字節(jié)單位取得所述寫入數(shù)據(jù)的步驟。
27.根據(jù)權(quán)利要求17至26中任意一項所述的非易失性存儲器的寫入方法，其特征在于，被寫入有用于在讀出時生成成為基準(zhǔn)的電流的相互互補的一對數(shù)據(jù)的一對基準(zhǔn)單元與所述字線連接，該一對基準(zhǔn)單元分別與相互分離的源極線連接；所述第1步驟包括根據(jù)寫入數(shù)據(jù)把第1源極電壓和第2源極電壓中的任何一方供給與所述各基準(zhǔn)單元連接的源極線的步驟；還包括在第1步驟后，在與通過實施所述第2和第3步驟來進(jìn)行所述多個存儲單元的寫入的同時，進(jìn)行對所述一對基準(zhǔn)單元的寫入的第4步驟。
28.根據(jù)權(quán)利要求27所述的非易失性存儲器的寫入方法，其特征在于，所述第4步驟包括生成所述一對基準(zhǔn)單元的與當(dāng)前寫入在所述一對基準(zhǔn)單元內(nèi)的數(shù)據(jù)的極性相反的一對寫入數(shù)據(jù)的步驟。
29.根據(jù)權(quán)利要求27或28所述的非易失性存儲器的寫入方法，其特征在于，所述第4步驟使用從所述一對基準(zhǔn)單元中讀出的一對數(shù)據(jù)來生成所述一對基準(zhǔn)單元的寫入數(shù)據(jù)。
30.根據(jù)權(quán)利要求29所述的非易失性存儲器的寫入方法，其特征在于，在所述第1步驟前，讀出所述一對基準(zhǔn)單元的一對數(shù)據(jù)。
31.根據(jù)權(quán)利要求17至30中任意一項所述的非易失性存儲器的寫入方法，其特征在于，所述多個存儲單元具有單層多晶硅結(jié)構(gòu)；使用隧道電流進(jìn)行所述多個存儲單元的擦除和編程。
32.根據(jù)權(quán)利要求27至30中任意一項所述的非易失性存儲器的寫入方法，其特征在于，所述一對基準(zhǔn)單元具有單層多晶硅結(jié)構(gòu)；使用隧道電流進(jìn)行所述一對基準(zhǔn)單元的擦除和編程。
全文摘要
一種能夠?qū)B接在同一字線上的多個存儲單元進(jìn)行一齊寫入的非易失性存儲器。在存儲單元陣列(20)的各存儲單元(10)內(nèi)設(shè)置有按各列單位相互分離的源極線(SL)。在寫入時，第1和第2源極電壓中的任何一方根據(jù)要寫入的數(shù)據(jù)被施加給各源極線(SL)。在負(fù)電壓的第1控制電壓被施加給字線(CWL)之后，在維持各源極線(SL)的電壓的狀態(tài)下，高電壓的第2控制電壓被施加給該字線(CWL)。因此，各存儲單元(10)根據(jù)被施加給各個源極線(SL)的電壓被擦除或者被編程。
文檔編號G11C16/10GK1692450SQ20038010072
公開日2005年11月2日 申請日期2003年12月17日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者古山孝昭 申請人:富士通株式會社