專利名稱：半導(dǎo)體存儲裝置及其檢測方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置及其檢測方法。
背景技術(shù)：
近年來，在動態(tài)型半導(dǎo)體存儲器(DRAM)等的制造時的檢測中，對存儲器單元陣列的行列的所有的地址區(qū)域依序進(jìn)行數(shù)據(jù)寫入/讀出，將讀出的數(shù)據(jù)輸出到外部檢測器，判斷是否良好(Pass/Fail)。在這種情況下，進(jìn)行數(shù)據(jù)輸入輸出線的確保數(shù)目的試驗，也就是以數(shù)據(jù)輸入輸出位數(shù)為單位進(jìn)行試驗。而且，數(shù)據(jù)輸入輸出線為例如在512Mbit的通用的DRAM中為4、8、16，…，在邏輯LSI上混合裝載的例如32Mbit的DRAM中為128、…等。
但是，隨著存儲器的大容量化，地址區(qū)域的一直在增加，出現(xiàn)了伴隨所述增加檢測時間也顯著增加問題，這個問題今后將日益明顯。
又，本發(fā)明的申請人在使用于例如圖像存儲器的多端口型的動態(tài)型半導(dǎo)體存儲器(Multi Port DRAM)中，實現(xiàn)了在進(jìn)行寫入動作時將圖案數(shù)據(jù)匯總傳送到存儲器的一行中的閃寫(flash write)技術(shù)(東芝CMOS存儲器數(shù)據(jù)手冊，1996版，p92，(株)東芝發(fā)行)。

發(fā)明內(nèi)容
采用本發(fā)明的第1形態(tài)，所提供的半導(dǎo)體裝置具備存儲單元排列成行列狀的存儲單元陣列、共同連接于所述存儲單元陣列的同一行的儲存單元上的行線、共同連接于所述存儲單元陣列的同一列的儲存單元上的列線、選擇所述存儲單元陣列的任意行與列用的行譯碼器和列譯碼器、
與所述存儲單元陣列的列數(shù)相同數(shù)量設(shè)置的讀出放大電路(sense amplifier)、存儲從外部輸入的輸入數(shù)據(jù)，檢測時將所述單元陣列的1行的數(shù)據(jù)設(shè)定于所述讀出放大電路上的寫入鎖存電路、將檢測時從所述存儲單元陣列讀出的1行的數(shù)據(jù)存儲到所述讀出放大電路的讀出鎖存電路、用于比較存儲在所述寫入鎖存電路上的數(shù)據(jù)與存儲在所述讀出鎖存電路上的數(shù)據(jù)的第1比較電路、以及存儲所述第1比較電路的比較結(jié)果的第1比較結(jié)果寄存器。
采用本發(fā)明的另一形態(tài)，所提供的半導(dǎo)體裝置具備存儲單元排列成行列狀的存儲單元陣列、共同連接于所述存儲單元陣列的同一行的儲存單元上的行線、共同連接于所述存儲單元陣列的同一列的儲存單元上的列線、選擇所述存儲單元陣列的任意行與列用的行譯碼器和列譯碼器、與所述存儲單元陣列的列的數(shù)量相同數(shù)量設(shè)置的讀出放大電路、配置在所述存儲單元陣列內(nèi)，可存儲與所述讀出放大電路相同位數(shù)的多個圖案數(shù)據(jù)的存儲部、測試時從存儲在存儲部的多個圖案數(shù)據(jù)中選擇任意一個圖案數(shù)據(jù)的圖案選擇用譯碼器、存儲利用所述圖案選擇用譯碼器選擇的圖案數(shù)據(jù)，作為所述單元陣列的1行數(shù)據(jù)設(shè)定于所述讀出放大電路的寫入鎖存電路、存儲測試時從所述單元陣列讀出到所述讀出放大電路的1行數(shù)據(jù)的讀出鎖存電路、用于比較存儲于所述寫入鎖存電路的數(shù)據(jù)與存儲于所述讀出鎖存電路的數(shù)據(jù)的第1比較電路、以及存儲所述第1比較電路的比較結(jié)果的第1比較結(jié)果寄存器。
本發(fā)明所采用的又一形態(tài)，提供如下所述半導(dǎo)體裝置測試方法，即將輸入數(shù)據(jù)寫入寫入鎖存電路，把所述寫入鎖存電路的數(shù)據(jù)傳送到讀出放大器，以1行為單位將數(shù)據(jù)寫入到存儲單元配置為行列狀的存儲單元陣列內(nèi)，在從所述存儲單元陣列讀出數(shù)據(jù)時，使所述寫入鎖存電路的內(nèi)容保持不變，或改寫成從外部輸入的比較數(shù)據(jù)，從所述存儲單元陣列將數(shù)據(jù)以1行為單位讀出到所述讀出放大器電路，然后傳送到讀出鎖存電路，
在第1比較電路中比較所述讀出鎖存電路的內(nèi)容與所述寫入鎖存電路的內(nèi)容，將比較結(jié)果存儲于第1比較結(jié)果寄存器，將在某一測試周期中存儲于所述第1比較結(jié)果寄存器的內(nèi)容在下一測試周期中傳送到第2比較結(jié)果寄存器進(jìn)行存儲，在第2比較電路中比較存儲于所述第1比較結(jié)果寄存器的比較結(jié)果與存儲于第2比較結(jié)果寄存器的比較結(jié)果，將比較結(jié)果存儲于第3比較結(jié)果存儲器，根據(jù)所述第1比較結(jié)果寄存器的內(nèi)容，判定所述存儲單元陣列有無行不良，根據(jù)所述第2比較結(jié)果寄存器的內(nèi)容，判定所述存儲單元陣列有無列不良。


圖1是表示本發(fā)明第1實施形態(tài)的DRAM的一部分的方框圖。
圖2是表示圖1中比較電路的一個具體例的電路圖。
圖3是表示本發(fā)明第2實施形態(tài)的DRAM的一部分的方框圖。
圖4是表示本發(fā)明第3實施形態(tài)的DRAM的一部分的方框圖。
圖5是表示本發(fā)明第4實施形態(tài)的DRAM的一部分的方框圖。
圖6是表示本發(fā)明第5實施形態(tài)的DRAM的一部分的方框圖。
圖7是表示本發(fā)明第6實施形態(tài)的DRAM的一部分的方框圖。
圖8是表示圖7中的Pass/Fail及行不良判定電路24的Pass/Fail判定電路24a的一個具體例的電路圖。
圖9是表示圖7中的Pass/Fail及行不良判定電路24的行不良判定電路24b的一個具體例的電路圖。
圖10是表示圖7中的列不良判定電路25的一個具體例的電路圖。
圖11是將表示圖7中的不良狀況判定電路26在每一試驗周期寫入判定動作和判定結(jié)果的動作—時間關(guān)系圖。
圖12是第6實施形態(tài)的DRAM中的動作例5中的必要的結(jié)構(gòu)的概略方框圖。
圖13是表示本發(fā)明第8實施形態(tài)的DRAM的一部分的方框圖。
圖14是表示本發(fā)明第9實施形態(tài)的DRAM的一部分的方框圖。
圖15是表示本發(fā)明第10實施形態(tài)的DRAM的一部分的方框圖。
具體實施形態(tài)第1實施形態(tài)圖1是表示本發(fā)明第1實施形態(tài)的DRAM的一部分的方框圖。
圖1的DRAM中，10是存儲單元MC以行列狀排列的存儲單元陣列(Cell Array)，字線WL共同連接于該存儲單元陣列同一行的存儲單元上，位線BL共同連接于同一列存儲單元上。在其他圖中為了簡略化圖示，就不顯示存儲單元MC、字線WL、位線BL。
11是用于選擇存儲單元陣列的任意行的行譯碼器(Row Decoder)，12是與存儲單元陣列的列數(shù)設(shè)置相同數(shù)量的讀出放大電路(S/A)，13是用于選擇存儲單元陣列任意列的列選擇器(Column Selector)，利用列選擇器(Column Decoder)進(jìn)行選擇控制。
14是與讀出放大電路12設(shè)置相同數(shù)量，存儲從外部輸入的輸入數(shù)據(jù)，測試時將存儲單元陣列11的1行數(shù)據(jù)設(shè)定于讀出放大電路的寫入鎖存電路(Write Latch；W.L)，15是與讀出放大電路12設(shè)置相同數(shù)量的，測試時將從存儲單元陣列讀出的1行的數(shù)據(jù)存儲于讀出放大電路12的讀出鎖存電路(Read Latch；R.L)。
所述讀出放大電路12、寫入鎖存電路14及讀出鎖存電路15分別用例如觸發(fā)電路構(gòu)成。
16是用于比較存儲于寫入鎖存電路14的數(shù)據(jù)與存儲于讀出鎖存電路15的數(shù)據(jù)，以比較結(jié)果(一致/不一致)作為Pass/Fail信號輸出用的比較電路。17是存儲比較電路16的比較結(jié)果的比較結(jié)果寄存器(Pass/Fail寄存器)。
又設(shè)置控制對應(yīng)于所述存儲單元陣列10的各列線的，讀出放大電路12、寫入鎖存電路14以及讀出鎖存電路15的相互連接的開關(guān)元件組(未圖示)。
該開關(guān)元件組分別由例如MOS晶體管構(gòu)成，是如下所述的構(gòu)件。
(1)為了在存儲單元陣列10的各列線上有選擇地連接對應(yīng)的讀出放大電路12，設(shè)置了第1開關(guān)元件。該第1開關(guān)元件在測試時，將從存儲單元陣列10讀出的1行的數(shù)據(jù)輸入到整列的讀出放大電路12地進(jìn)行控制，在通常工作時，將從存儲單元陣列10的選擇出的單元讀出的數(shù)據(jù)輸入到對應(yīng)的讀出放大電路12地進(jìn)行控制。
(2)為了有選擇地將寫入鎖存電路14連接于對應(yīng)的讀出放大電路12，設(shè)置了第2開關(guān)元件。該第2開關(guān)元件在測試時將存儲于寫入鎖存電路14的1行的數(shù)據(jù)輸入到整列的讀出放大電路12地進(jìn)行控制，在通常工作時，將一部分寫入鎖存電路14有選擇地連接于對應(yīng)的讀出放大電路12地進(jìn)行控制。
(3)為了有選擇地將讀出放大電路12連接于對應(yīng)的讀出鎖存電路15，設(shè)置了第3開關(guān)元件。該第3開關(guān)元件在測試時將讀出放大電路12讀出的1行數(shù)據(jù)輸入到讀出鎖存電路15地進(jìn)行控制，在通常工作時，將一部分讀出放大電路12有選擇地連接于對應(yīng)的讀出鎖存電路15地進(jìn)行控制。
(4)為了有選擇地將寫入鎖存電路14和讀出鎖存電路15連接于第1比較電路16，設(shè)置了第4開關(guān)元件。該第4開關(guān)元件至少在測試時將寫入鎖存電路14和讀出鎖存電路15連接于第1比較電路16地進(jìn)行控制。
圖2表示圖1中比較電路16的一個具體例。
該比較電路由對于每一位將存儲在寫入鎖存電路14中的數(shù)據(jù)與存儲在讀出鎖存電路15中的數(shù)據(jù)進(jìn)行比較，在不一致時輸出“H”電平的排他邏輯和電路(EX-OR)161以及接收該排他邏輯和電路(EX-OR)161的每一位的比較輸出，將Pass/Fail(P/F)信號輸出到Pass/Fail(P/F)寄存器17的或非電路162構(gòu)成。
下面參照圖2對實施形態(tài)1的存儲器在測試時的動作例(測試方法)進(jìn)行說明。
(動作例1)首先，在進(jìn)行數(shù)據(jù)的寫入動作時，從外部將輸入數(shù)據(jù)寫入到寫入鎖存電路14，隨后將寫入鎖存電路14的數(shù)據(jù)傳送到讀出放大電路12，其后以1行為單位寫入到單元陣列內(nèi)。
接著，在進(jìn)行數(shù)據(jù)讀出動作時，在讀出動作之前，再從外部輸入與所述輸入數(shù)據(jù)相同的數(shù)據(jù)作為比較數(shù)據(jù)寫入到寫入鎖存電路14中(改寫)。其后，將單元陣列內(nèi)的選擇的1行數(shù)據(jù)讀出到讀出放大電路12，并傳送到讀出鎖存電路15。
而后，在比較電路16上比較寫入鎖存電路14的內(nèi)容與讀出鎖存電路15的內(nèi)容，將結(jié)果存儲于Pass/Fail寄存器17。而后，在1行的測試結(jié)束后通過進(jìn)行行不良判定的外部測試器(未圖示)讀出Pass/Fail寄存器17的內(nèi)容。
(動作例2)動作例2與所述動作例1相比，其不同在于，在讀出動作之前不將寫入鎖存電路14的內(nèi)容改寫為比較數(shù)據(jù)，在進(jìn)行寫入動作時保持寫入到寫入鎖存電路14的數(shù)據(jù)，將所保持的數(shù)據(jù)作為比較數(shù)據(jù)使用這一點，其他都相同。
采用上面所述的DRAM測試時的各動作例1、2，能夠同時測試1行數(shù)據(jù)，所以與所述已有技術(shù)例的存儲器在測試時的動作例相比，能夠大幅度(列地址數(shù)目為M的情況下是1/M)地縮短測試時間。
第2實施形態(tài)圖3表示本發(fā)明第2實施形態(tài)的DRAM的一部分。
該DRAM與第1實施形態(tài)的DRAM相比有以下幾點不同，而其他則相同，因此標(biāo)以與圖1相同的符號，其說明省略。
(1)存儲與讀出放大電路12相同數(shù)量的圖案數(shù)據(jù)的存儲部(本例中為PatternROM，即“圖案ROM”)31附加在存儲單元陣列10內(nèi)，測試時附加從存儲部31的多個圖案數(shù)據(jù)中選擇任意1個的圖案選擇用譯碼器(本例中為“Pattern ROMDecoder”，即“圖案ROM譯碼器”)32。
所述圖案ROM31具備對應(yīng)于每一圖案數(shù)據(jù)，連接于存儲單元陣列10的各列線與第1電位Vdd(“High”電平)或第2電位GND(“Low”電平)的MOS晶體管(未圖示)，在圖案數(shù)據(jù)選擇時，對應(yīng)于該圖案數(shù)據(jù)的各列的MOS晶體管被控制于導(dǎo)通狀態(tài)，在各列上設(shè)定“H”電平或“L”電平。
(2)寫入鎖存電路14在測試時存儲利用圖案ROM譯碼器32選擇的圖案數(shù)據(jù)，作為單元陣列的1行數(shù)據(jù)設(shè)定在讀出放大電路12上。
在上述第2實施形態(tài)的DRAM中，也可以根據(jù)所述第1實施形態(tài)的DRAM測試時的動作例進(jìn)行工作。
第3實施形態(tài)圖4表示本發(fā)明第3實施形態(tài)DRAM的一部分。
該DRAM與第1實施形態(tài)的DRAM相比有以下幾點不同，而其他部分則相同，因此標(biāo)以與圖1相同的符號并且省略其說明。
(1)存儲部(例如固定數(shù)據(jù)(Data)用ROM)41及圖案選擇用譯碼器42配設(shè)在存儲單元陣列10的區(qū)域外。測試時，圖案選擇用譯碼器(Decoder)42從存儲部41的多個圖案數(shù)據(jù)中選擇任意1個圖案數(shù)據(jù)。
(2)測試時，將利用圖案選擇用譯碼器42選擇的圖案數(shù)據(jù)存儲于寫入鎖存電路14，將該圖案數(shù)據(jù)作為單元陣列10的1行數(shù)據(jù)設(shè)定于讀出放大電路12。
在上述第3實施形態(tài)的DRAM中，也可以根據(jù)所述第1實施形態(tài)的DRAM測試時的動作例進(jìn)行工作。
第4實施形態(tài)圖5表示本發(fā)明的第4實施形態(tài)的DRAM一部分。
該DRAM與第1實施形態(tài)的DRAM相比有以下幾點不同，而其他部分則相同，因此標(biāo)以與圖1相同符號，并且省略其說明。
存儲部41a與圖案選擇用譯碼器42配設(shè)在存儲單元陣列10的區(qū)域外，存儲部41a使用存儲從外部輸入的多個圖案數(shù)據(jù)的RAM。測試時，圖案選擇用Decoder42從存儲部41a的多個圖案數(shù)據(jù)中選擇任意1個圖案數(shù)據(jù)。
在上述第實施形態(tài)的DRAM中，也可以根據(jù)所述第1實施形態(tài)的DRAM測試時的動作例進(jìn)行工作。而且，由于能夠在存儲部41a的RAM上存儲任意圖案數(shù)據(jù)，因此能夠用任意圖案數(shù)據(jù)實施測試。
第5實施形態(tài)圖6表示本發(fā)明第5實施形態(tài)的DRAM的一部分。
該DRAM與第1實施形態(tài)的DRAM相比，存儲單元陣列10被分割為n(正整數(shù)，本實施例中n＝4)個子單元陣列101～104，讀出放大電路12與存儲單元陣列10的列數(shù)以相同數(shù)量設(shè)置，寫入鎖存電路14、讀出鎖存電路15及比較電路16的設(shè)置數(shù)量為讀出放大電路12的數(shù)量的l/n，附加選擇子單元陣列的區(qū)域譯碼器(AreaDecoder)50這點上不同，而其他則相同，因此標(biāo)以與圖1相同的符號，而省略其說明。
在這里，寫入鎖存電路14存儲從外部輸入的任意輸入數(shù)據(jù)，測試時將利用區(qū)域譯碼器50選擇的子單元陣列的1行數(shù)據(jù)設(shè)定于與該子單元陣列對應(yīng)的讀出放大電路12。又，讀出鎖存電路15在測試時將從利用區(qū)域譯碼器50選擇的子單元陣列讀出的1行數(shù)據(jù)存儲于對應(yīng)的讀出放大電路12。然后，在1行的測試結(jié)束后進(jìn)行行不良的判定。
在上述第5實施形態(tài)的DRAM中，也可以根據(jù)所述第1實施形態(tài)的DRAM在測試時的動作例進(jìn)行工作。
第6實施形態(tài)圖7表示本發(fā)明第6實施形態(tài)的DRAM的一部分。
該DRAM與第1實施形態(tài)的DRAM相比有以下幾點不同，而其他部分相同，因此標(biāo)以與圖1相同的符號，并且省略其說明。
除了用于比較存儲于寫入鎖存電路14的數(shù)據(jù)和存儲于讀出鎖存電路15的數(shù)據(jù)的第1比較電路16及存儲該第1比較電路16的比較結(jié)果的第1比較結(jié)果寄存器(Reg)之外，還附加了第2比較結(jié)果寄存器21、第2比較電路22、第3比較結(jié)果寄存器23、Pass/Fail(有無不良)及行(Row)不良判定電路24、列(Column)不良判定電路25、不良狀況(行不良、列不良、位不良、芯片不良)判定電路26。
第2比較結(jié)果寄存器21將在某一測試周期中存儲于第1比較結(jié)果寄存器17中的內(nèi)容在下一測試周期中傳送，并將其存儲起來。第2比較電路22，對于每一位比較第1比較結(jié)果寄存器17的內(nèi)容與第2比較結(jié)果寄存器21的內(nèi)容。第3比較結(jié)果寄存器23存儲第2比較電路22的比較結(jié)果。
圖8是表示圖7中的Pass/Fail(有無不良)及行不良判定電路24的Pass/Fail(有無不良)判定電路24a的一個具體例的電路圖。Pass/Fail判定電路24a用或非電路241接收存儲第1比較結(jié)果電路16的比較結(jié)果(Pass bit＝“L”、Fail bit＝“H”)的第1比較結(jié)果寄存器17的每一位的輸出，然后輸出Pass/Fail信號(Pass bit＝“L”、Failbit＝“H”)。
圖9表示圖7中的Pass/Fail及行不良判定電路24的行不良判定電路24b的一個具體例。行(Row)不良判定電路24b將存儲于第1比較電路寄存器17的比較結(jié)果(Pass bit＝“L”、Fail bit＝“H”)分割成多個組(圖9的行不良判定電路24b中為兩組)，對于每一組用與非電路242接收位輸出，檢測一致狀況，再通過檢測這些與非電路242的輸出一致狀況判定有無行不良。
圖10表示圖7中的列不良判定電路25的一個具體例。
該列不良判定電路用與非電路251接收存儲于第3比較結(jié)果寄存器23的比較結(jié)果(第1比較結(jié)果寄存器17的內(nèi)容與第2比較結(jié)果寄存器21的內(nèi)容的逐位比較結(jié)果)，判定有無列不良。
圖11是圖7中的不良狀況判定電路26在每一試驗周期的判定動作和判定結(jié)果寫入的動作與時間的關(guān)系圖。
表1用于說明不良狀況判定電路26的判定方法。
表1

表1中，1表示良好(Pass)，0表示不良(Fail)。
圖7中的不良狀況判定電路26，根據(jù)良好/不良的判定結(jié)果(Pass/Fail St.)、行不良判定結(jié)果(Row St.)、列不良判定結(jié)果(Col.St.)，芯片狀況(Chip Status)對良好(Pass)、行(Row)不良、列(Column)不良、位(Bit)不良進(jìn)行判定，輸出判定結(jié)果。表1中表示位不良的補救是行比列優(yōu)先的情況。
在上述第實施形態(tài)的DRAM中，也可以根據(jù)所述第1實施形態(tài)的DRAM測試時的動作例進(jìn)行如下所述的工作。
動作例3首先，在進(jìn)行數(shù)據(jù)寫入動作時，將輸入數(shù)據(jù)寫入到寫入鎖存電路14，將該數(shù)據(jù)傳送到讀出放大電路12，之后，以1行為單位將數(shù)據(jù)寫入單元陣列10內(nèi)。
接著，在某測試周期中進(jìn)行Row Address A(行A)的數(shù)據(jù)的讀出動作時，在讀出動作之前，再從外部輸入與所述輸入數(shù)據(jù)相同的數(shù)據(jù)，作為比較數(shù)據(jù)寫入寫入鎖存電路14。其后，將單元陣列內(nèi)的選擇的1行(行A)數(shù)據(jù)讀出到讀出放大電路12，將該數(shù)據(jù)傳送到讀出鎖存電路15。
而后，在第1比較電路16比較寫入鎖存電路14的內(nèi)容與讀出鎖存電路15的內(nèi)容，將結(jié)果存儲于第1比較結(jié)果寄存器17。在這種情況下，將行A的數(shù)據(jù)分割成幾個，根據(jù)第1比較結(jié)果寄存器17的內(nèi)容進(jìn)行行A內(nèi)有無不良位的判定(行不良的判定)。
一旦在下一測試周期中轉(zhuǎn)移到對Row Address B(行B)的訪問，就將存儲在第1比較結(jié)果寄存器17的內(nèi)容傳送到第2比較結(jié)果寄存器21存儲起來。而后，在將單元陣列內(nèi)的選擇的1行(行B)的數(shù)據(jù)讀出到讀出放大電路12，將該數(shù)據(jù)傳送到讀出鎖存電路15。然后在第1比較電路上比較寫入鎖存電路14的內(nèi)容與讀出鎖存電路15的內(nèi)容，將結(jié)果存儲于第1比較結(jié)果寄存器17。這種情況下，將行B的數(shù)據(jù)分割為幾個，根據(jù)第1比較結(jié)果寄存器17的內(nèi)容在行B內(nèi)進(jìn)行有無不良位的判定(行不良的判定)。
接著，在第2比較電路22比較存儲于第1比較結(jié)果寄存器17的比較結(jié)果與存儲于第2比較結(jié)果寄存器21的比較結(jié)果，判斷在同一列中是否發(fā)生不良位，將結(jié)果存儲于第3比較結(jié)果寄存器。
Pass/Fail及行不良判定電路24的Pass/Fail判定電路24a(圖8)判定存儲于第1比較結(jié)果寄存器17的比較結(jié)果表示Pass/Fail的哪一個，作為判定結(jié)果，輸出Pass/Fail信號(Pass＝“H”、Fail＝“L”)。
Pass/Fail及行不良判定電路24的行不良判定電路24b(圖9)根據(jù)存儲于第1比較結(jié)果寄存器17的比較結(jié)果，判斷有無行不良，作為判定結(jié)果，輸出行判定結(jié)果(RowSt.)信號。
列不良判定電路25根據(jù)存儲于第3比較結(jié)果寄存器23的比較結(jié)果判定有無列不良，作為判定結(jié)果輸出列判定結(jié)果(Col.St.)信號。
不良狀況判定電路26根據(jù)良好/不良判定結(jié)果(Pass/Fail St.)、行不良判定結(jié)果(Row St.)、列不良判定結(jié)果(Col.St.)，在每一測試周期判定良好(Pass)、行不良、列不良、位不良、芯片不良的芯片狀況(Chip Status)，輸出判定結(jié)果。
從而，采用上述動作例3，能夠同時測試1行份額的數(shù)據(jù)，所以與所述已有技術(shù)例的存儲器的測試時的動作例相比，能夠大幅度縮短測試時間(列地址數(shù)目為M的情況下縮短到l/M)。
而且，能夠在每個測試周期中判定合格品、行不良、列不良、位不良、芯片不良的不良狀況，輸出判定結(jié)果。
又，在位不良的情況下，由于在每個測試周期中得到不良位地址信息，所以不需要外部測試的不良地址存儲器(Fail Address Memory)，換句話說，使用不具備不良地址存儲器的外部測試器也可以進(jìn)行測試。
動作例4動作例4與所述動作例3相比，不同點在于，如圖11所示，在每一測試周期(Cyclel，Cycle2，Cycle3)利用寫入電路將用不良狀況判定電路26得到的不良狀況判定信息寫入到熔斷鎖存(Fuse Latch)電路(未圖示)，其后讀出熔斷鎖存電路的存儲數(shù)據(jù)，作為利用不良補救用的冗余電路的激光束控制熔斷用熔斷元件(未圖示)的熔斷/非熔斷的熔斷數(shù)據(jù)(Fuse Data)使用。
從而，采用上述動作例4，除了得到與所示動作例3相同的效果之外，能夠根據(jù)不良狀況判定電路得到的不良狀況信息可以進(jìn)行不良補救。
動作例5圖12是第6實施形態(tài)的DRAM中的動作例5中必要的結(jié)構(gòu)的概略方框圖。
圖12中，27是寫入電路、281是第1行熔斷電路(Row Fuse Latch1)、291是第1列熔斷電路(Column Fuse Latch1)、282是第2行熔斷電路(Row Fuse Latch2)、292是第2列熔斷電路(Column Fuse Latch2)。
動作例5中，如圖12所示，由Row.Col.Bit不良識別邏輯部(不良狀況判定電路)26得到的不良狀況信息利用寫入電路27寫入到第1行熔斷電路(Row Fuse Latch1)281與第1列熔斷電路(Column Fuse Latch1)291。其后，讀出第1行熔斷電路281與第1列熔斷電路291的存儲數(shù)據(jù)，寫入第2行熔斷電路(Row Fuse Latch2)282和第2列熔斷電路292(Column Fuse Latch2)。寫入第2行熔斷電路282與第2列熔斷電路292的數(shù)據(jù)，作為用于對例如冗余電路的電氣熔斷元件(未圖示)進(jìn)行斷開控制的反熔斷程序數(shù)據(jù)(Anti Fuse Program Data)使用。
從而，采用上述動作例5，除了得到與所述動作例4相同的效果之外，能夠根據(jù)不良狀況信息進(jìn)行不良補救。
第7實施形態(tài)第7實施形態(tài)的DRAM與第6實施形態(tài)的DRAM相比，增加了與在進(jìn)行列不良判定時想同時比較的行的數(shù)量相同的比較結(jié)果寄存器。
從而，采用上述第7實施形態(tài)，除了得到與所述第6實施形態(tài)相同的效果之外，還能更正確地對有無列不良進(jìn)行判定。
其他部分都相同，因此在相同部分標(biāo)以相同的符號并且省略其說明。
第8實施形態(tài)圖13表示本發(fā)明的第8實施形態(tài)的DRAM的一部分。
該DRAM，參照圖7與所述第6實施形態(tài)的DRAM相比不同點有如下三點，即(1)將存儲單元陣列的以一行為單位的讀出數(shù)據(jù)交替存儲于兩個讀出鎖存電路(Read Latch)151、152，用第1比較電路16對其進(jìn)行比較。
(2)在存儲單元陣列的每一行上設(shè)有用于交替存儲用第1比較電路16得到的比較結(jié)果的多個(本例中為兩個)比較結(jié)果寄存器171、172，分別與其對應(yīng)設(shè)置進(jìn)行Pass/Fail的判定和行不良有無的判定的判定電路24。
(3)第2比較電路22比較上述的比較結(jié)果寄存器171、172的內(nèi)容。
其他部分都相同，因此標(biāo)以與圖7相同的符號，并省略其說明。
然后，對于每一行將得到的比較結(jié)果交替存儲于比較結(jié)果寄存器171、172，進(jìn)行該比較結(jié)果寄存器171、172的內(nèi)容是良好/不良(Pass/Fail)的哪一種的判定和有無行不良的判定，且能夠?qū)⑴卸ńY(jié)果存儲于第3比較結(jié)果寄存器。這種情況下，將來自行(Row)A的讀出數(shù)據(jù)存儲于例如比較結(jié)果寄存器171，將來自行(Row)B的讀出數(shù)據(jù)存儲于例如比較結(jié)果寄存器172，來自行(Row)C以后的各行的讀出數(shù)據(jù)交替存儲于比較結(jié)果寄存器171、172。
因而，采用上述第8實施形態(tài)，能夠得到與所述第6實施形態(tài)相同的效果，不需要第2比較結(jié)果寄存器21。
第9實施形態(tài)圖14表示本發(fā)明的第9實施形態(tài)的DRAM的一部分。
第9實施形態(tài)的DRAM，參照圖7與上述第6實施形態(tài)的DRAM相比，將用不良狀況判定電路26得到的判定結(jié)果(良好、有無行不良、列不良、位不良、有無芯片不良)如圖7中所示存儲于狀態(tài)寄存器27，能夠根據(jù)需要將狀態(tài)寄存器27的內(nèi)容讀出到外部，在這一點上是不同的，其他部分都相同，對相同的部分標(biāo)以相同的符號，并且省略其說明。
因而，采用第9實施形態(tài)，除了取得與上述第6實施形態(tài)相同的效果之外，還能根據(jù)需要將判定結(jié)果(良好、行不良、列不良、位不良、有無芯片不良)讀出于外部。
第10實施形態(tài)圖15表示本發(fā)明的第10實施形態(tài)的DRAM的一部分。
第10實施形態(tài)的DRAM，參照圖7與上述第6實施形態(tài)的DRAM相比，存儲單元陣列被分割成n(正整數(shù))個子單元陣列，讀出放大電路12與存儲單元陣列10的列數(shù)以相同數(shù)量設(shè)置，寫入鎖存電路14、讀出鎖存電路15與比較電路16以讀出放大電路12的數(shù)目的1/n設(shè)置，附加選擇子單元陣列的區(qū)域譯碼器50，這點是不同的，其他部分都相同，因此對相同的部分標(biāo)以相同的符號并省略其說明。
在這里，寫入鎖存電路14存儲從外部輸入的輸入數(shù)據(jù)，測試時將利用區(qū)域譯碼器50選擇的子單元陣列的1行數(shù)據(jù)設(shè)定于對應(yīng)該子單元陣列的讀出放大電路12。又，讀出鎖存電路15在測試時將從利用區(qū)域譯碼器50選擇的子單元陣列讀出到對應(yīng)的讀出放大電路12的1行數(shù)據(jù)加以存儲。而后，在1行的測試結(jié)束后進(jìn)行行不良的判定。
在第10實施形態(tài)的DRAM中，根據(jù)上述第6實施形態(tài)的存儲器的測試時的動作例工作是可以的。
因而，采用第10實施形態(tài)，除了取得與上述第6實施形態(tài)相同的效果之外，可以減少寫入鎖存電路14、讀出鎖存電路15與比較電路16的個數(shù)。
采用本發(fā)明的各實施例，能夠提供一種可減少測試地址數(shù)，縮短測試時間的測試方法。又，采用本發(fā)明的各實施例，能夠提供一種在測試時檢測出不良的情況下，在每一測試周期中自動地對芯片內(nèi)的不良內(nèi)容進(jìn)行判定，能用冗余電路的單元對該不良部部分進(jìn)行置換的半導(dǎo)體存儲裝置及其測試方法。本發(fā)明的實施例不僅限于上述DRAM，也適用于SRAM等其他存儲器。
其他的優(yōu)勢和修改將容易聯(lián)想到那些已有技術(shù)。因此，發(fā)明的更主要的方面不應(yīng)被局限于在此所描述的細(xì)節(jié)和有代表性的實施例中。從而不背離附加權(quán)利要求所定義的普通發(fā)明概念的精神和范圍，可以做出不同的修改。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于，具備存儲單元排列成行列狀的存儲單元陣列、共同連接于所述存儲單元陣列的同一行的儲存單元上的行線、共同連接于所述存儲單元陣列的同一列的儲存單元上的列線、選擇所述存儲單元陣列的任意行與列用的行譯碼器和列譯碼器、與所述存儲單元陣列的列數(shù)相同數(shù)量設(shè)置的讀出放大電路(sense amplifier)、存儲從外部輸入的輸入數(shù)據(jù)，檢測時將所述單元陣列的1行的數(shù)據(jù)設(shè)定于所述讀出放大電路上的寫入鎖存電路、將檢測時從所述存儲單元陣列讀出的1行的數(shù)據(jù)存儲到所述讀出放大電路的讀出鎖存電路、用于比較存儲在所述寫入鎖存電路上的數(shù)據(jù)與存儲在所述讀出鎖存電路上的數(shù)據(jù)的第1比較電路、以及存儲所述第1比較電路的比較結(jié)果的第1比較結(jié)果寄存器。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述寫入鎖存電路、所述讀出鎖存電路、以及所述比較電路，與讀出放大器電路相同數(shù)量設(shè)置。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，還具備在某一測試周期存儲在所述第1比較結(jié)果寄存器的內(nèi)容在下一個測試周期傳送，將這些內(nèi)容加以存儲的第2比較結(jié)果寄存器、用于將存儲在所述第1比較結(jié)果寄存器的比較結(jié)果與存儲在所述第2比較結(jié)果寄存器的比較結(jié)果相比較的第2比較電路、存儲所述第2比較電路的比較結(jié)果的第3比較結(jié)果寄存器、根據(jù)所述第1比較結(jié)果寄存器的內(nèi)容判定所述存儲單元陣列的行有無不良的行不良判定電路、根據(jù)所述第2比較結(jié)果寄存器的內(nèi)容判定所述存儲單元陣列的列有無不良的列不良判定電路、以及根據(jù)所述各判定電路的判定結(jié)果，判定行不良、列不良、位不良、芯片不良的不良狀況判定電路。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，還具備在每一測試周期將在所述不良狀況判定電路獲得的判定信息寫入熔斷鎖存電路，其后，將從熔斷鎖存電路讀出的數(shù)據(jù)作為用于控制不良補救用的冗余電路的熔斷元件的熔斷/非熔斷的熔斷數(shù)據(jù)使用的熔斷控制電路。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，還具備在每一測試周期將在所述不良狀況判定電路獲得的判定信息寫入第1熔斷鎖存電路后，將從所述第1熔斷鎖存電路讀出的數(shù)據(jù)寫入第2熔斷鎖存電路，之后，將從第2熔斷鎖存電路讀出的數(shù)據(jù)作為用于控制不良補救用的冗余電路的電氣的熔斷元件的熔斷/非熔斷的熔斷數(shù)據(jù)使用的熔斷控制電路。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，在判定列不良時預(yù)設(shè)置同時想比較的行數(shù)的多個數(shù)據(jù)比較結(jié)果寄存器，比較所述多個數(shù)據(jù)比較結(jié)果寄存器的內(nèi)容，來判定有無列不良。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，具備在存儲單元陣列的每行中將所述第1比較電路得到的比較結(jié)果交替存儲在多個比較結(jié)果寄存器中，對應(yīng)于多個比較結(jié)果寄存器進(jìn)行良好/不良(Pass/Fail)的判定與有無行不良的判定的判定電路。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，還具備存儲在所述不良狀況判定電路得到判定結(jié)果的寄存器，能夠根據(jù)需要將狀態(tài)寄存器的內(nèi)容讀出于外部。
9.根據(jù)權(quán)利要求1所述所述的半導(dǎo)體裝置，其特征在于，所述存儲單元陣列分割為n個子單元陣列，所述寫入鎖存電路、所述讀出鎖存電路與所述比較電路的設(shè)置數(shù)目僅為所述讀出放大電路的數(shù)目的1/n的數(shù)目，所述n為正整數(shù)。
10.一種半導(dǎo)體存儲裝置，其特征在于，具備存儲單元排列成行列狀的存儲單元陣列、共同連接于所述存儲單元陣列的同一行的儲存單元上的行線、共同連接于所述存儲單元陣列的同一列的儲存單元上的列線、選擇所述存儲單元陣列的任意行與列用的行譯碼器和列譯碼器、與所述存儲單元陣列的列的數(shù)量相同數(shù)量設(shè)置的讀出放大電路、配置在所述存儲單元陣列內(nèi)，可存儲與所述讀出放大電路相同位數(shù)的多個圖案數(shù)據(jù)的存儲部、測試時從存儲在存儲部的多個圖案數(shù)據(jù)中選擇任意一個圖案數(shù)據(jù)的圖案選擇用譯碼器、存儲利用所述圖案選擇用譯碼器選擇的圖案數(shù)據(jù)，作為所述單元陣列的1行數(shù)據(jù)設(shè)定于所述讀出放大電路的寫入鎖存電路、存儲測試時從所述單元陣列讀出到所述讀出放大電路的1行數(shù)據(jù)的讀出鎖存電路、用于比較存儲于所述寫入鎖存電路的數(shù)據(jù)與存儲于所述讀出鎖存電路的數(shù)據(jù)的第1比較電路、以及存儲所述第1比較電路的比較結(jié)果的第1比較結(jié)果寄存器。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲部是ROM。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲部與所述圖案選擇用譯碼器配設(shè)于所述存儲單元陣列的區(qū)域之外。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲部是配設(shè)在所述存儲單元陣列的區(qū)域外，多個能改寫圖案數(shù)據(jù)的RAM。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于，所述寫入鎖存電路、所述讀出鎖存電路、所述比較電路設(shè)置與讀出放大電路相同的數(shù)量。
15.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于，還具備在某一測試周期存儲在所述第1比較結(jié)果寄存器的內(nèi)容在下一個測試周期傳送，將這些內(nèi)容加以存儲的第2比較結(jié)果寄存器、用于將存儲在所述第1比較結(jié)果寄存器的比較結(jié)果與存儲在所述第2比較結(jié)果寄存器的比較結(jié)果相比較的第2比較電路、存儲所述第2比較電路的比較結(jié)果的第3比較結(jié)果寄存器、根據(jù)所述第1比較結(jié)果寄存器的內(nèi)容判定所述存儲單元陣列的行有無不良的行不良判定電路、根據(jù)所述第2比較結(jié)果寄存器的內(nèi)容判定所述存儲單元陣列的列有無不良的列不良判定電路、以及根據(jù)所述各判定電路的判定結(jié)果，判定行不良、列不良、位不良、芯片不良的不良狀況判定電路。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，還具備在每一測試周期將在所述不良狀況判定電路獲得的判定信息寫入熔斷鎖存電路，然后將從所述熔斷鎖存電路讀出的數(shù)據(jù)作為用于控制不良補救用的冗余電路的熔斷元件的熔斷/非熔斷的熔斷數(shù)據(jù)使用的熔斷控制電路。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，還具備在每一測試周期將在所述不良狀況判定電路獲得的判定信息寫入第1熔斷鎖存電路后，將從第1熔斷鎖存電路讀出的數(shù)據(jù)寫入第2熔斷鎖存電路，然后將從第2熔斷鎖存電路讀出的數(shù)據(jù)作為用于控制不良補救用的冗余電路的電氣熔斷元件的熔斷/非熔斷的熔斷數(shù)據(jù)使用的熔斷控制電路。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，在判定列不良時預(yù)設(shè)置同時想比較的行數(shù)的多個數(shù)據(jù)比較結(jié)果寄存器，比較所述多個數(shù)據(jù)比較結(jié)果寄存器的內(nèi)容，來判定有無列不良。
19.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，具備在存儲單元陣列的每行中將所述第1比較電路得到的比較結(jié)果交替存儲在多個比較結(jié)果寄存器中，對應(yīng)于多個比較結(jié)果寄存器進(jìn)行良好/不良(Pass/Fail)的判定與有無行不良的判定的判定電路。
20.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，還具備存儲在所述不良狀況判定電路得到判定結(jié)果的寄存器，能夠根據(jù)需要將狀態(tài)寄存器的內(nèi)容讀出于外部。
21.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲單元陣列分割為n個子單元陣列，所述寫入鎖存電路、所述讀出鎖存電路與所述比較電路的設(shè)置數(shù)目僅為所述讀出放大電路的數(shù)目的1/n的數(shù)目，所述n為正整數(shù)。
22.一種半導(dǎo)體存儲裝置的測試方法，其特征在于，將輸入數(shù)據(jù)寫入寫入鎖存電路，把所述寫入鎖存電路的數(shù)據(jù)傳送到讀出放大器，以1行為單位將數(shù)據(jù)寫入到存儲單元配置為行列狀的存儲單元陣列內(nèi)，在從所述存儲單元陣列讀出數(shù)據(jù)時，使所述寫入鎖存電路的內(nèi)容保持不變，或改寫成從外部輸入的比較數(shù)據(jù)，從所述存儲單元陣列將數(shù)據(jù)以1行為單位讀出到所述讀出放大器電路，然后傳送到讀出鎖存電路，在第1比較電路中比較所述讀出鎖存電路的內(nèi)容與所述寫入鎖存電路的內(nèi)容，將比較結(jié)果存儲于第1比較結(jié)果寄存器，將在某一測試周期中存儲于所述第1比較結(jié)果寄存器的內(nèi)容在下一測試周期中傳送到第2比較結(jié)果寄存器進(jìn)行存儲，在第2比較電路中比較存儲于所述第1比較結(jié)果寄存器的比較結(jié)果與存儲于第2比較結(jié)果寄存器的比較結(jié)果，將比較結(jié)果存儲于第3比較結(jié)果存儲器，根據(jù)所述第1比較結(jié)果寄存器的內(nèi)容，判定所述存儲單元陣列有無行不良，根據(jù)所述第2比較結(jié)果寄存器的內(nèi)容，判定所述存儲單元陣列有無列不良。
全文摘要
本發(fā)明涉及具備下述構(gòu)件的半導(dǎo)體存儲裝置，所述構(gòu)件即存儲單元排列成行列狀的存儲單元陣列、共同連接于所述存儲單元陣列的同一行的儲存單元上的行線、共同連接于所述存儲單元陣列的同一列的儲存單元上的列線、選擇所述存儲單元陣列的任意行與列用的行譯碼器和列譯碼器、與所述存儲單元陣列的列數(shù)相同數(shù)量設(shè)置的讀出放大電路、存儲從外部輸入的輸入數(shù)據(jù)，檢測時將所述單元陣列的1行的數(shù)據(jù)設(shè)定于所述讀出放大電路上的寫入鎖存電路、將檢測時從所述存儲單元陣列讀出的1行的數(shù)據(jù)存儲到所述讀出放大電路的讀出鎖存電路、用于比較存儲在所述寫入鎖存電路上的數(shù)據(jù)與存儲在所述讀出鎖存電路上的數(shù)據(jù)的第1比較電路、以及存儲所述第1比較電路的比較結(jié)果的第1比較結(jié)果寄存器。
文檔編號G11C29/44GK1601652SQ200410012100
公開日2005年3月30日 申請日期2004年9月27日 優(yōu)先權(quán)日2003年9月25日
發(fā)明者吉松孝典, 北城岳彥, 德重芳 申請人:株式會社東芝