專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有在SOI基板上形成的1個(gè)晶體管/1個(gè)單元結(jié)構(gòu)的存儲(chǔ)器單元的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
最近為了替代現(xiàn)有的DRAM，提出一種用更簡(jiǎn)單的單元結(jié)構(gòu)可進(jìn)行動(dòng)態(tài)存儲(chǔ)的半導(dǎo)體存儲(chǔ)器(參考非專利文獻(xiàn)1)。存儲(chǔ)器單元由1個(gè)晶體管構(gòu)成，該晶體管具有在SOI基板上形成的浮動(dòng)的主體(溝道主體)。該存儲(chǔ)器單元將主體中儲(chǔ)存了過(guò)剩的多數(shù)載流子的狀態(tài)設(shè)為第一數(shù)據(jù)狀態(tài)(例如數(shù)據(jù)“1”)、將從主體釋放出過(guò)剩的多數(shù)載流子的狀態(tài)設(shè)為第二數(shù)據(jù)狀態(tài)(例如數(shù)據(jù)“0”)，進(jìn)行二值存儲(chǔ)。
下面將這種存儲(chǔ)器單元叫作“FBC”(Floating Body Cell)、將使用FBC的半導(dǎo)體存儲(chǔ)器叫作“FBC存儲(chǔ)器”。FBC存儲(chǔ)器像通常的DRAM一樣，由于不使用電容器，存儲(chǔ)器單元陣列的結(jié)構(gòu)簡(jiǎn)單，單位單元面積減小，因此具有容易高集成化的長(zhǎng)處。
FBC存儲(chǔ)器的數(shù)據(jù)“1”的寫(xiě)入中，利用存儲(chǔ)器單元的漏極附近的沖擊離子化。即，提供存儲(chǔ)器單元中流過(guò)較大溝道電流的偏置條件，通過(guò)沖擊離子化產(chǎn)生的多數(shù)載流子儲(chǔ)存在主體中。通過(guò)將漏極與主體之間的PN結(jié)設(shè)為正偏置狀態(tài)、向漏極側(cè)釋放出主體的多數(shù)載流子來(lái)進(jìn)行數(shù)據(jù)“0”寫(xiě)入。
主體的載流子儲(chǔ)存狀態(tài)的不同表現(xiàn)為晶體管的臨界值不同。因此，通過(guò)向柵極提供某讀出電壓、檢測(cè)出單元電流的有無(wú)或大小，可檢測(cè)出數(shù)據(jù)“0”、“1”。主體的過(guò)剩的多數(shù)載流子在長(zhǎng)時(shí)間放置時(shí)經(jīng)源極與漏極之間的PN結(jié)而脫離。因此，與DRAM同樣，需要按預(yù)定周期進(jìn)行刷新動(dòng)作。
為改善FBC存儲(chǔ)器的特性，還提出一種除存儲(chǔ)器單元的主柵極外還設(shè)置與主體進(jìn)行電容耦合的輔助柵極的方案(參考專利文獻(xiàn)1和專利文獻(xiàn)2)。
非專利文獻(xiàn)1T.Ohsawa et al.，“Memory Design Using One-Transistor GainCell on SOI”，ISSCC Digest of Technical Papers，pp152-153，200專利文獻(xiàn)1特開(kāi)2002-246571號(hào)公報(bào)專利文獻(xiàn)2特開(kāi)2003-31693號(hào)公報(bào)FBC存儲(chǔ)器由于以替代原來(lái)的DRAM為目的，要求具有與原來(lái)的DRAM同等或其以上的高速性能。但是，F(xiàn)BC存儲(chǔ)器的數(shù)據(jù)讀出時(shí)的位線電平為了抑制沖擊離子化而必須降低，從而不容易流過(guò)大的單元電流，難以得到高的檢測(cè)靈敏度。如果不能流過(guò)大的單元電流，則與存儲(chǔ)器單元的漏極連接的位線的充放電需要占用時(shí)間，從而不能高速讀出。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種具有在SOI基板上形成的1個(gè)晶體管/1個(gè)單元結(jié)構(gòu)的存儲(chǔ)器單元、可高速讀出的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有元件基板，具有通過(guò)絕緣層與底基板分離的半導(dǎo)體層；存儲(chǔ)器單元陣列，具有在上述元件基板的半導(dǎo)體層上排列形成的多個(gè)存儲(chǔ)器件單元，各存儲(chǔ)器件單元電氣上具有持有浮動(dòng)狀態(tài)的主體的MOS晶體管結(jié)構(gòu)，通過(guò)該主體的多數(shù)載流子儲(chǔ)存狀態(tài)存儲(chǔ)數(shù)據(jù)；和讀出放大器電路，讀出上述存儲(chǔ)器單元陣列的選擇存儲(chǔ)器單元的數(shù)據(jù)并存儲(chǔ)在數(shù)據(jù)鎖存器中、將該讀出數(shù)據(jù)輸送到輸出電路的同時(shí)向上述選擇存儲(chǔ)器單元進(jìn)行回寫(xiě)。


圖1是表示本發(fā)明實(shí)施例的FBC存儲(chǔ)器的讀出放大器電路的結(jié)構(gòu)的圖；圖2是表示讀出放大器電路的另一結(jié)構(gòu)例的圖；圖3是表示讀出放大器電路的又一結(jié)構(gòu)例的圖；圖4是用于說(shuō)明圖1的讀出放大器電路進(jìn)行的讀出動(dòng)作的波形圖；圖5是用于說(shuō)明刷新動(dòng)作的波形圖；圖6是用于說(shuō)明圖3的讀出放大器電路進(jìn)行的讀出動(dòng)作的波形圖；圖7是表示存儲(chǔ)器單元陣列的布局的圖；圖8是圖7的I-I’截面圖；圖9是圖7的II-II’截面圖；圖10是圖7的III-III’截面圖；圖11是存儲(chǔ)器單元陣列的等效電路；圖12是表示存儲(chǔ)器單元的數(shù)據(jù)“1”寫(xiě)入的原理的圖；圖13是表示存儲(chǔ)器單元的數(shù)據(jù)“0”寫(xiě)入的原理的圖；圖14是表示存儲(chǔ)器單元的讀出原理的圖；圖15是表示存儲(chǔ)器單元的電流特性的圖；圖16是表示存儲(chǔ)器芯片的結(jié)構(gòu)的圖；圖17是表示實(shí)施例的讀出動(dòng)作順序的圖；圖18是與原來(lái)例子相比表示實(shí)施例的讀出循環(huán)時(shí)間的圖；圖19是表示單元電流的位線依賴性的圖；圖20是表示單元讀出需要的時(shí)間和到數(shù)據(jù)破壞的時(shí)間的位線電壓依賴性的圖。
具體實(shí)施例方式
下面參考

本發(fā)明的實(shí)施例。
首先，說(shuō)明本發(fā)明的實(shí)施例的FBC存儲(chǔ)器的存儲(chǔ)器單元陣列的結(jié)構(gòu)。圖7是存儲(chǔ)器單元陣列的平面圖，圖8，圖9和圖10分別是圖7沿I-I’、II-II’和III-III’的截面圖。
在P型硅基板10的表面上形成N+型層11，其表面用硅氧化膜等絕緣層12覆蓋。由此在該絕緣層12上形成與基板10分離的成為活性層的P型硅層13。在這種SOI基板的硅層13上形成柵極15、N型源極，漏極擴(kuò)散層16a，16b后，構(gòu)成由具有浮動(dòng)的主體的N溝道MOS晶體管晶體管構(gòu)成的存儲(chǔ)器單元MC。
硅層13與后面形成的位線(BL)19同樣，按多根的條狀來(lái)布圖，其周圍用層間絕緣膜14填埋。這種條狀圖案的各硅層13上排列多個(gè)存儲(chǔ)器單元，使得相鄰的存儲(chǔ)器單元之間共用源極、漏極擴(kuò)散層16a，16b。柵極15形成為跨過(guò)在與位線(BL)19交叉的方向上并列的多個(gè)存儲(chǔ)器單元MC而連續(xù)的圖案，成為字線WL。存儲(chǔ)器單元的源極擴(kuò)散層16a都連接于和字線并行的源極線(SL)21。單元陣列上用層間絕緣膜17覆蓋，其上配置位線19。位線19經(jīng)接觸插頭18連接于各存儲(chǔ)器單元MC的漏極擴(kuò)散層16b。
絕緣膜12，14中埋入多晶硅的立柱20，使其位于各位線19之間的空間中。立柱20貫通絕緣膜12，下端與N+型硅層11接觸，上端部位于絕緣膜14內(nèi)，電容耦合于各存儲(chǔ)器單元MC的主體下端部。該立柱20充當(dāng)用于控制存儲(chǔ)器單元的主體電位的輔助柵極。例如，通過(guò)經(jīng)硅層11向立柱20提供負(fù)電壓，可長(zhǎng)時(shí)間維持累積存儲(chǔ)器單元MC的主體空穴的狀態(tài)(數(shù)據(jù)“1”狀態(tài))。
這樣，如圖7所示，得到存儲(chǔ)器單元MC按矩陣排列的存儲(chǔ)器單元陣列。存儲(chǔ)器單元MC由1個(gè)晶體管構(gòu)成，因此單位單元面積如圖7的虛線所示變小。因此，可高密度集成。
接著參考圖12～圖15說(shuō)明FBC存儲(chǔ)器的動(dòng)作原理。源極線SL通常為接地電位GND。在數(shù)據(jù)“1”寫(xiě)入中，向選擇字線和選擇位線中提供由此選擇的存儲(chǔ)器單元在5極管區(qū)域(電流飽和區(qū)域)動(dòng)作的電壓。例如圖12所示，向選擇字線WL提供1.5V、向選擇位線BL提供1.5V。由此，選擇存儲(chǔ)器單元在5極管區(qū)域動(dòng)作并流過(guò)溝道電流的同時(shí)，在漏極附近產(chǎn)生沖擊離子化。作為由于沖擊離子化而生成的多數(shù)載流子的空穴向主體下方移動(dòng)并儲(chǔ)存在那里。該儲(chǔ)存主體的過(guò)?？昭ǖ臓顟B(tài)為數(shù)據(jù)“1”。
在數(shù)據(jù)“0”寫(xiě)入中，利用存儲(chǔ)器單元的漏極與主體之間的PN結(jié)的正偏置電流。例如圖13所示，在向選擇字線WL提供1.5V的狀態(tài)下向選擇位線BL提供-1V。由此，選擇存儲(chǔ)器單元的主體的空穴經(jīng)正偏置的PN結(jié)而脫離到位線BL中。這樣得到的主體中沒(méi)有過(guò)剩空穴的狀態(tài)是數(shù)據(jù)“0”。
在寫(xiě)入數(shù)據(jù)后，通過(guò)向字線WL施加負(fù)的保持電壓(例如-1.5V)、將位線設(shè)為0V，來(lái)保持?jǐn)?shù)據(jù)。通過(guò)將存儲(chǔ)器單元偏置到不產(chǎn)生沖擊離子化的導(dǎo)通導(dǎo)通狀態(tài)后檢測(cè)出單元電流來(lái)進(jìn)行數(shù)據(jù)讀出。例如圖14所示，向選擇字線WL提供1.5V的狀態(tài)下向選擇位線BL提供0.2V。由此，存儲(chǔ)器單元為3極管動(dòng)作區(qū)域(線性區(qū)域)的導(dǎo)通狀態(tài)。對(duì)應(yīng)數(shù)據(jù)“0”、“1”的不同的空穴儲(chǔ)存狀態(tài)造成了后偏置(back bais)的不同，從而存儲(chǔ)器單元的臨界值不同。因此，存儲(chǔ)器單元的電流特性如圖15所示，在數(shù)據(jù)“0”、“1”下是不同的，通過(guò)檢測(cè)出二者的單元電流差ΔIds，可判別數(shù)據(jù)“0”、“1”。
在讀出數(shù)據(jù)時(shí)，通過(guò)利用不引起沖擊離子化的線性區(qū)域來(lái)防止選擇存儲(chǔ)器單元中的數(shù)據(jù)破壞。未選擇存儲(chǔ)器單元通過(guò)將字線WL保持在-1.5V、將位線BL保持在0V而不產(chǎn)生數(shù)據(jù)破壞。
以上動(dòng)作說(shuō)明是FBC存儲(chǔ)器的基本寫(xiě)入和讀出動(dòng)作，但本實(shí)施例以高速讀出為目的。因此，在實(shí)際的數(shù)據(jù)讀出中，使用(i)與上述基本讀出動(dòng)作條件相比，適用更容易產(chǎn)生沖擊離子化的偏置條件以及(ii)使用所謂的直接回寫(xiě)讀出數(shù)據(jù)這樣的讀出方案。該讀出動(dòng)作的細(xì)節(jié)在后面說(shuō)明。
圖16表示該實(shí)施例的FBC存儲(chǔ)器的芯片100的結(jié)構(gòu)。存儲(chǔ)器單元陣列101最好按多條位線的每個(gè)范圍構(gòu)成單元單位。各單元單位的位線BL由位線選擇器102選擇。由于FBC存儲(chǔ)器以替代DRAM為目的，因此與DRAM同樣，利用通過(guò)列地址選通/CAS、行地址選通/RAS控制的地址復(fù)用。行地址信號(hào)由行地址緩沖器106取出，經(jīng)預(yù)解碼器107提供給行解碼器105。行解碼器105對(duì)應(yīng)于行地址信號(hào)進(jìn)行存儲(chǔ)器單元陣列101的字線WL選擇。列地址信號(hào)由列地址緩沖器108取出后，提供給位線選擇器102，進(jìn)行位線選擇。
由位線選擇器102選擇的位線BL連接讀出放大器電路103。讀出放大器電路103經(jīng)輸送電路104選擇地連接讀出數(shù)據(jù)線Q，/Q、寫(xiě)入數(shù)據(jù)線D。寫(xiě)入數(shù)據(jù)從數(shù)據(jù)輸入墊(pad)Din經(jīng)輸入緩沖器109提供給寫(xiě)入數(shù)據(jù)線D。數(shù)據(jù)線D的寫(xiě)入數(shù)據(jù)經(jīng)讀出放大器電路103提供給由位線選擇器102選擇的位線BL。讀出數(shù)據(jù)經(jīng)讀出數(shù)據(jù)線Q，/Q、經(jīng)輸出電路輸出到數(shù)據(jù)輸出墊Dout。輸出電路由輸出緩沖器110和片外驅(qū)動(dòng)器(off chip driver)111構(gòu)成。
存儲(chǔ)器芯片100除此之外還設(shè)置有用于產(chǎn)生種種控制信號(hào)的控制器112、用于產(chǎn)生種種內(nèi)部電壓的電壓產(chǎn)生電路113。
接著參考圖1說(shuō)明該實(shí)施例的FBC存儲(chǔ)器的檢測(cè)電路系統(tǒng)的具體結(jié)構(gòu)。讀出放大器電路103具有放大從單元陣列101的位線輸送讀出數(shù)據(jù)的檢測(cè)節(jié)點(diǎn)N1和提供參考電壓VSAR的參考節(jié)點(diǎn)N2之間的差電壓的運(yùn)算放大器41。檢測(cè)節(jié)點(diǎn)N1經(jīng)箝位電路44，再經(jīng)位線選擇器102而連接單元陣列101的位線BL。檢測(cè)節(jié)點(diǎn)N1經(jīng)連接二極管的負(fù)載PMOS晶體管MP1、經(jīng)讀出放大器激活用PMOS晶體管MP3而連接電源端子Vcc。也可用電阻元件替代負(fù)載PMOS晶體管MP1。向參考節(jié)點(diǎn)N2提供的參考電壓VSAR是在檢測(cè)節(jié)點(diǎn)N1處得到的數(shù)據(jù)“1”，“0”的讀出電壓的中間電壓值，由參考電壓產(chǎn)生電路120產(chǎn)生。
箝位電路44為了設(shè)定在讀出時(shí)向選擇存儲(chǔ)器單元的漏極提供的電壓值，而對(duì)位線BL的電壓進(jìn)行箝位，由插入檢測(cè)節(jié)點(diǎn)N1和位線選擇器102的節(jié)點(diǎn)N0之間的箝位用NMOS晶體管MN1和反饋位線電壓后控制晶體管MN1的柵極的運(yùn)算放大器42構(gòu)成。運(yùn)算放大器42的參考輸入端子被提供參考電壓VBLR，由此將讀出時(shí)的位線BL的電壓設(shè)定為VBLR。
運(yùn)算放大器41的輸出節(jié)點(diǎn)N11上連接用于保持讀出數(shù)據(jù)和寫(xiě)入數(shù)據(jù)的數(shù)據(jù)鎖存器43。通過(guò)數(shù)據(jù)鎖存器43的2個(gè)節(jié)點(diǎn)N11，N12控制柵極的NMOS晶體管MN3，MN4、和插入這些漏極與數(shù)據(jù)線Q，/Q之間的NMOS晶體管MN5，MN6構(gòu)成用于輸出讀出數(shù)據(jù)的輸送電路104a。NMOS晶體管MN5，MN6在輸出讀出數(shù)據(jù)時(shí)通過(guò)控制信號(hào)RCS驅(qū)動(dòng)其柵極而導(dǎo)通。
插入到寫(xiě)入用數(shù)據(jù)線D和位線選擇器102的節(jié)點(diǎn)N0之間的NMOS晶體管MN7構(gòu)成向單元陣列輸送寫(xiě)入數(shù)據(jù)用的輸送電路104b。寫(xiě)入數(shù)據(jù)也可以經(jīng)該NMOS晶體管MN7、經(jīng)繞過(guò)箝位電路44的寫(xiě)入數(shù)據(jù)輸送線46而直接輸送到位線選擇器102的節(jié)點(diǎn)N0。但是，本實(shí)施例中，寫(xiě)入數(shù)據(jù)暫時(shí)經(jīng)NMOS晶體管MN2存儲(chǔ)在數(shù)據(jù)鎖存器43中。
因此，連接在數(shù)據(jù)鎖存器43的節(jié)點(diǎn)N11和寫(xiě)入數(shù)據(jù)輸送線46之間的NMOS晶體管MN2構(gòu)成用于將寫(xiě)入數(shù)據(jù)輸送到單元陣列101的寫(xiě)入數(shù)據(jù)輸送用的輸送電路104c。該輸送電路104c在該實(shí)施例中也用于將在數(shù)據(jù)鎖存器43中讀出的數(shù)據(jù)回寫(xiě)到單元陣列101的選擇單元中。
讀出放大器電路103的參考電壓VSAR在讀出數(shù)據(jù)為“1”，“0”時(shí)等于在檢測(cè)節(jié)點(diǎn)N1得到的電壓的中間值是必要的。因此，該實(shí)施例中，參考電壓產(chǎn)生電路120中使用寫(xiě)入數(shù)據(jù)“1”的參考單元RMC1和寫(xiě)入數(shù)據(jù)“0”的參考單元RMC0共2個(gè)。參考電壓產(chǎn)生電路120構(gòu)成為通過(guò)合成該2個(gè)參考單元RMC1，RMC0的單元電流I1，I0而生成參考電壓VSAR。
參考單元RMC1，RMC0具有和存儲(chǔ)器單元MC同樣的結(jié)構(gòu)，通過(guò)相同的字線WL同時(shí)被驅(qū)動(dòng)。參考單元RMC1，RMC0分別連接的參考位線RBL1，RBL0經(jīng)開(kāi)關(guān)電路102a、經(jīng)偽箝位電路44A而連接到參考節(jié)點(diǎn)N2。開(kāi)關(guān)電路102a具有在數(shù)據(jù)讀出同時(shí)被驅(qū)動(dòng)、用于將2個(gè)參考位線RBL1，RBL0一起連接于參考節(jié)點(diǎn)N2的作為偽選擇柵極的輸送柵極SW1a，SW0a。
開(kāi)關(guān)電路102a為了向參考單元RMC1，RMC0寫(xiě)入“1”，“0”的參考數(shù)據(jù)而具有輸送柵極SW1b，SW0b。即，這些輸送柵極SW1b，SW0b分別連接用于輸出在參考數(shù)據(jù)寫(xiě)入中所需的位線電壓1.5V，-1V的電源線Vd1，Vd0。
偽箝位電路44a通過(guò)在讀出時(shí)對(duì)參考位線RBL1，RBL0的電壓進(jìn)行箝位，與箝位電路44同樣構(gòu)成。參考節(jié)點(diǎn)N2與連接了2個(gè)二極管的負(fù)載PMOS晶體管MP2a，MP2b連接。這些負(fù)載PMOS晶體管MP2a，MP2b的尺寸與負(fù)載PMOS晶體管MP1相同，具有相同的電流驅(qū)動(dòng)能力。也可以使用具有檢測(cè)節(jié)點(diǎn)N1側(cè)的負(fù)載PMOS晶體管MP1的2倍電流驅(qū)動(dòng)能力的1個(gè)負(fù)載PMOS晶體管來(lái)替代2個(gè)負(fù)載PMOS晶體管MP2a，MP2b。
通過(guò)使用這樣的參考電壓產(chǎn)生裝置120，向負(fù)載PMOS晶體管MP2a，MP2b中流過(guò)將2個(gè)參考單元RMC1，RMC0的單元電流相加后取1/2的電流。即，單元陣列101的某存儲(chǔ)器單元被選擇時(shí)，對(duì)應(yīng)數(shù)據(jù)“1”，“0”流過(guò)單元電流Icell1，Icell2。此時(shí)，在參考電壓產(chǎn)生裝置120中，同時(shí)選擇參考單元RMC1，RMC0，在其中分別流過(guò)單元電流I1，I0。通過(guò)這些單元電流I1，I0，使連接到參考節(jié)點(diǎn)N2的負(fù)載PMOS晶體管MP2a，MP2b中分別流過(guò)為(I0+I1)/2的電流。由此，在參考節(jié)點(diǎn)N2中得到數(shù)據(jù)“1”，“0”的讀出電壓的中間值的參考電壓VSAR。
接著說(shuō)明該實(shí)施例的FBC存儲(chǔ)器的數(shù)據(jù)讀出動(dòng)作。
首先說(shuō)明概要，該實(shí)施例中，第一，讀出時(shí)的位線電壓(即漏極電壓)比原來(lái)更高。如果提高位線電壓，則單元電流增加，因此高速進(jìn)行位線的充放電。由于檢測(cè)節(jié)點(diǎn)的電壓振幅增大，因此檢測(cè)靈敏度提高。另一方面，當(dāng)讀出時(shí)的位線電壓提高時(shí)，引起沖擊離子化，出現(xiàn)“0”數(shù)據(jù)被破壞的可能性。但是，如果位線電壓比寫(xiě)入“1”數(shù)據(jù)時(shí)的電壓(約1.5V)低，則能夠抑制沖擊離子化產(chǎn)生的空穴生成量，在1次讀出中不會(huì)產(chǎn)生數(shù)據(jù)破壞。
即使在1次讀出中不破壞數(shù)據(jù)，但反復(fù)幾次讀出動(dòng)作時(shí)，會(huì)產(chǎn)生數(shù)據(jù)破壞。因此，本實(shí)施例中，第二，在每次讀出數(shù)據(jù)時(shí)進(jìn)行回寫(xiě)。即如圖17所示，使用按比原來(lái)的讀出動(dòng)作中的位線電壓Va高的位線電壓Vb進(jìn)行讀出(STEP1)，接著回寫(xiě)該讀出數(shù)據(jù)(STEP2)的讀出順序。
但是，讀出動(dòng)作中受到干擾的僅僅是“0”數(shù)據(jù)單元，因此僅在“0”數(shù)據(jù)的情況下需要進(jìn)行數(shù)據(jù)回寫(xiě)?！?”數(shù)據(jù)寫(xiě)入對(duì)單元的漏極側(cè)PN結(jié)進(jìn)行正偏置，使主體的空穴脫離。因此，與通過(guò)沖擊離子化慢慢將空穴累積在主體中的“1”寫(xiě)入相比，縮短了寫(xiě)入時(shí)間。但是，在本實(shí)施例中，所謂讀出時(shí)的漏極電壓比原來(lái)高，就是通過(guò)將其抑制為比“1”寫(xiě)入時(shí)的電壓低的值，在讀出期間生成的空穴量減少，也可稍稍抑制與“0”數(shù)據(jù)的臨界值的偏差。因此，回寫(xiě)需要的時(shí)間可比通常的寫(xiě)入時(shí)間短。通過(guò)以上，根據(jù)該實(shí)施例的讀出順序，如圖18所示，讀出時(shí)間和寫(xiě)入時(shí)間相加的讀出循環(huán)(cycle)時(shí)間比原來(lái)的讀出時(shí)間短。
接著具體說(shuō)明本實(shí)施例中讀出時(shí)的位線電壓Vb的設(shè)定方法。
圖19表示數(shù)據(jù)“1”，“0”讀出時(shí)的單元電流Icell和位線電壓(漏極電壓)VBL的關(guān)系。如圖19所示，單元電流特性對(duì)應(yīng)位線電壓VBL可分為3個(gè)區(qū)域A，B，C。區(qū)域A中位線電壓VBL低至幾乎不引起沖擊離子化的程度。若使用該范圍的位線電壓，即便在刷新單元數(shù)據(jù)之前反復(fù)讀出動(dòng)作，數(shù)據(jù)也不會(huì)被破壞。原來(lái)考慮使用這樣的位線電壓。
區(qū)域B中位線電壓比區(qū)域A高。該區(qū)域B中引起一定程度的沖擊離子化，但與區(qū)域A相比，單元電流大。數(shù)據(jù)“1”，“0”的單元電流差ΔIb比區(qū)域A的ΔIa大。但是，沖擊離子化引起的空穴生成量比寫(xiě)入數(shù)據(jù)“1”時(shí)少。因此，在1次讀出動(dòng)作中，不產(chǎn)生“0”數(shù)據(jù)破壞，但在刷新循環(huán)內(nèi)反復(fù)多次讀出時(shí)，將產(chǎn)生“0”數(shù)據(jù)破壞。
區(qū)域C中位線電壓VBL位于比區(qū)域B還高的范圍。沖擊離子化引起的空穴生成量比區(qū)域B還大。因此，在1次讀出動(dòng)作中，不產(chǎn)生“0”數(shù)據(jù)破壞，單元電流和數(shù)據(jù)“1”，“0”的單元電流差與區(qū)域B相比，沒(méi)有大的差別。
在本實(shí)施例中，使用區(qū)域B的位線電壓VBL。通過(guò)使用這樣的位線電壓，數(shù)據(jù)“1”，“0”的單元電流差增大，因此檢測(cè)靈敏度提高，下面說(shuō)明這一點(diǎn)。
讀出時(shí)的字線電壓為VWL時(shí)，單元的臨界值為Vth時(shí)的單元電流Icell用下式表示。
式1Icell＝β(VWL-Vth-VBL/2)VBL其中β為常數(shù)。單元數(shù)據(jù)為“1”，“0”的情況下的單元臨界值分別為Vth1，Vth0時(shí)，兩種情況的單元電流差ΔIcell用下式表示。
式2ΔIcell＝β(Vth0-Vth1)VBL從式2可知，提高讀出時(shí)的位線電壓VBL，則單元電流差ΔIcell增大所提高的電壓大小，檢測(cè)靈敏度提高。
接著如圖19所示，將區(qū)域A，B，C的邊界的位線電壓設(shè)為Va，Vb，在本實(shí)施例中，作為位線電壓，使用Vb或其以下的值。該位線電壓Vb如下確定。
圖20將在讀出時(shí)到把單元數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)鎖存器中為止所需要的時(shí)間tR和維持讀出狀態(tài)時(shí)到由于數(shù)據(jù)破壞而不能讀出為止的時(shí)間tD作為位線電壓VBL的函數(shù)表示出來(lái)。tR如下表示。
式3tR＝CBLΔVBL/Icell+toffsetCBL是位線電容，ΔVBL是數(shù)據(jù)檢測(cè)需要的位線電壓振幅，toffset是讀出時(shí)間中占據(jù)的檢測(cè)時(shí)間以外的部分(字線電壓遷移、數(shù)據(jù)輸出等)。tR在單元電流大時(shí)縮短。單元電流在線性區(qū)域(3極管區(qū)域)中在位線電壓高時(shí)增大，但在飽和區(qū)域(5極管區(qū)域)中不依賴于位線電壓。因此，即便是位線電壓提高tR也不會(huì)降低到某值以下。
另一方面，tD是持續(xù)讀出狀態(tài)的情況下“0”數(shù)據(jù)的臨界值變化，到不能進(jìn)行與“1”數(shù)據(jù)的判別之前的時(shí)間。臨界值移動(dòng)怎樣的程度就不能判別數(shù)據(jù)由讀出放大器電路決定。該臨界值的移動(dòng)量記為ΔVth0。“0”數(shù)據(jù)的臨界值電壓偏離ΔVth0需要的時(shí)間tD由沖擊離子化得到的空穴生成量決定。沖擊離子化通過(guò)單元晶體管進(jìn)入飽和區(qū)域而變得明顯。進(jìn)入飽和區(qū)域后，提高位線電壓，空穴生成量進(jìn)一步增多。
從以上，如圖20所示，tR和tD的曲線在某點(diǎn)交叉。該實(shí)施例中，為了1次讀出中不產(chǎn)生數(shù)據(jù)破壞，需要使用tR不超出tD的位線電壓范圍。即，tR和tD的曲線交叉點(diǎn)的位線電壓VBL為該實(shí)施例使用的讀出位線電壓的上限值Vb。tD為刷新循環(huán)時(shí)間tRF時(shí)的位線電壓Va為原來(lái)的讀出位線電壓。
接著根據(jù)圖1所示的讀出放大器電路說(shuō)明讀出動(dòng)作。圖4表示讀出時(shí)的主要信號(hào)的動(dòng)作波形。讀出動(dòng)作如上所述，按2個(gè)步驟STEP1、STEP2進(jìn)行。第一步驟STEP1中，分別將讀出放大器激活信號(hào)SAEN，SAENn設(shè)位“H”，“L”，將鎖存信號(hào)LTC設(shè)為“H”，激活讀出放大器電路103。字線WL和位線BL選擇的單元的數(shù)據(jù)經(jīng)位線選擇器102、經(jīng)箝位電路44輸送到檢測(cè)節(jié)點(diǎn)N1中。
參考電壓產(chǎn)生電路120中，此時(shí)，開(kāi)關(guān)電路102a內(nèi)的輸送柵極SW0a，SW1a導(dǎo)通、SWb0，SW1b斷開(kāi)。由此，參考單元RMC1，RMC0的數(shù)據(jù)同時(shí)被讀出，將參考電壓VSAR提供給讀出放大器電路103的參考節(jié)點(diǎn)N2。通過(guò)在檢測(cè)節(jié)點(diǎn)N1得到的讀出電壓與參考節(jié)點(diǎn)N2的參考電壓VSAR相比決定運(yùn)算放大器41的輸出的“H”、“L”。讀出數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)鎖存器43中。
該讀出期間，向箝位電路44提供的參考電壓VBLR設(shè)定為VBLR＝Vb。即，選擇單元的位線電壓控制為Vb。參考電壓產(chǎn)生電路120側(cè)同樣向偽箝位電路44a提供參考電壓VBLR＝Vb，連接參考單元RMC1，RMC0的參考位線電壓控制為Vb。
第二步驟STEP2中，與讀出數(shù)據(jù)的輸出動(dòng)作同時(shí)，進(jìn)行回寫(xiě)。即，讀出輸送電路104a的控制信號(hào)RCS為“H”，數(shù)據(jù)鎖存器43中讀出的數(shù)據(jù)輸送到數(shù)據(jù)線Q，/Q，經(jīng)輸出緩沖器輸出到芯片外部。與控制信號(hào)RSC同時(shí)，寫(xiě)入輸送電路104c的控制信號(hào)SAON為“H”，數(shù)據(jù)鎖存器43的數(shù)據(jù)經(jīng)輸送電路104c輸送到單元陣列，進(jìn)行回寫(xiě)。具體說(shuō)，讀出數(shù)據(jù)為“1”，“0”時(shí)，數(shù)據(jù)鎖存器43的節(jié)點(diǎn)N11分別為“L”(例如-1V)，“H”(例如1.5V)。該節(jié)點(diǎn)N11的電壓輸送到選擇位線，進(jìn)行數(shù)據(jù)“1”，“0”的寫(xiě)入動(dòng)作(參考圖12和圖13)。
數(shù)據(jù)回寫(xiě)的時(shí)間(即SAON＝“H”的時(shí)間)τ1比讀出數(shù)據(jù)輸出的時(shí)間(即RCS＝“H”的時(shí)間)短，也比圖5所示的通常的數(shù)據(jù)刷新動(dòng)作的回寫(xiě)時(shí)間τ2短。其理由如下。為了防止由于“1”數(shù)據(jù)單元的空穴儲(chǔ)存量的衰減引起的數(shù)據(jù)消失，數(shù)據(jù)刷新是必須。因此，需要按一定周期進(jìn)行充分回寫(xiě)。與此不同，本實(shí)施例的回寫(xiě)只要可返回加速讀出條件的結(jié)果的“0”數(shù)據(jù)的臨界值移動(dòng)就足夠了。本實(shí)施例中，讀出數(shù)據(jù)為“1”的情況下，第二步驟STEP2中進(jìn)行回寫(xiě)。但是，1“數(shù)據(jù)不受讀出的干擾，因此刷新時(shí)不需要長(zhǎng)的回寫(xiě)時(shí)間。
第二步驟STEP2中，參考單元RMC1，RMC0的回寫(xiě)也同時(shí)進(jìn)行。此時(shí)，開(kāi)關(guān)電路102a中，與控制信號(hào)SAON同步導(dǎo)通輸送柵極SW0b，SW1b、斷開(kāi)輸送柵極，參考單元RMC1，RMC0中分別進(jìn)行“1”，“0”的回寫(xiě)。該回寫(xiě)時(shí)向參考位線RBL提供的電壓1.5V，-1V從專用的電源線Vd1，Vd0提供。
如上所述，具有可同時(shí)向參考單元RMC1，RMC0寫(xiě)入“1”，“0”數(shù)據(jù)的功能時(shí)，也可同時(shí)進(jìn)行參考單元RMC1，RMC0的刷新。參考單元RMC1，RMC0的刷新動(dòng)作可與常規(guī)單元MC的刷新同時(shí)執(zhí)行。因此，刷新動(dòng)作需要的時(shí)間可縮短。即，使用圖1所示的開(kāi)關(guān)電路102a的刷新時(shí)間的縮短方式在不采用上述的2步驟的讀出造成的讀出時(shí)間縮短方式的情況下也有意義。
接著說(shuō)明數(shù)據(jù)寫(xiě)入動(dòng)作。從芯片外部提供的寫(xiě)入數(shù)據(jù)從寫(xiě)入用數(shù)據(jù)線D經(jīng)輸送電路104b，104a暫時(shí)裝載到讀出放大器電路103中。該寫(xiě)入數(shù)據(jù)經(jīng)輸送電路104c，輸送線46、再經(jīng)位線選擇器102提供給位線BL。向位線BL輸送的電壓對(duì)應(yīng)數(shù)據(jù)“1”，“0”分別為1.5V，-1V(參考圖12，13)。但是，寫(xiě)入數(shù)據(jù)不裝載到鎖存電路43中，而從數(shù)據(jù)線D直接輸送到單元陣列進(jìn)行寫(xiě)入也可以。
對(duì)參考單元RMC1，RMC0的數(shù)據(jù)寫(xiě)入將1.5V，-1V的電源線Vd1，Vd0的電壓經(jīng)開(kāi)關(guān)電路102a同時(shí)輸送到參考位線RBL1，RBL0來(lái)進(jìn)行。
如以上說(shuō)明，該實(shí)施例中，使用包含讀出時(shí)的位線電壓設(shè)定得比原來(lái)高的讀出步驟STEP1和讀出后的數(shù)據(jù)進(jìn)行回寫(xiě)的步驟STEP2的順序。由此，實(shí)現(xiàn)FBC存儲(chǔ)器單元的讀出時(shí)間的縮短。通過(guò)使用高的位線電壓，提高檢測(cè)靈敏度。
說(shuō)明幾個(gè)讀出放大器電路的其他結(jié)構(gòu)例子。圖1中，為向參考單元MC1，MC0寫(xiě)入“1”，“0”數(shù)據(jù)，準(zhǔn)備提供固有的內(nèi)部電源電壓的電源線。與此不同，圖2是配置了用于向參考單元RMC1，RMC0分別進(jìn)行寫(xiě)入的與外部端子相連的寫(xiě)如用數(shù)據(jù)線DR1，DR0的例子。此外與圖1相同。
準(zhǔn)備這樣的數(shù)據(jù)線DR1，DR0，則通過(guò)選擇從芯片外部向數(shù)據(jù)線DR1，DR0供給的數(shù)據(jù)，可變更參考單元RMC1，RMC0的數(shù)據(jù)。例如參考單元RMC1，RMC0的數(shù)據(jù)“2”，“0”不固定，每次刷新循環(huán)把數(shù)據(jù)倒過(guò)來(lái)。這是為了抑制持續(xù)寫(xiě)入數(shù)據(jù)“1”產(chǎn)生的單元晶體管的惡化。而且，測(cè)試工序中也可任意選擇參考單元RMC1，RMC0的寫(xiě)入數(shù)據(jù)，因此測(cè)試工序靈活性增加。
圖3是其他讀出放大器電路103的構(gòu)成例子。圖1和圖2的讀出放大器電路中，控制信號(hào)SAON控制的輸送電路104c在通常數(shù)據(jù)寫(xiě)入中、在讀出時(shí)都可使用。因此，讀出數(shù)據(jù)“1”的情況下，也進(jìn)行回寫(xiě)。如上所述，“1”數(shù)據(jù)的回寫(xiě)可以說(shuō)是不需要的，由于進(jìn)行無(wú)用的位線的充放電動(dòng)作，在降低功耗方面是不利的。
圖3的讀出放大器電路103改善這一點(diǎn)，在寫(xiě)入數(shù)據(jù)輸送電路104c之外，包括僅在進(jìn)行“0”數(shù)據(jù)讀出時(shí)進(jìn)行回寫(xiě)的回寫(xiě)電路45?；貙?xiě)電路45由連接寫(xiě)入數(shù)據(jù)輸送線46的NMOS晶體管MN8，MN9的串聯(lián)電路構(gòu)成。NMOS晶體管MN9的源極連接成為“0”寫(xiě)入用位線電壓的-1V的電源線Vd，柵極由回寫(xiě)用的控制信號(hào)WB驅(qū)動(dòng)。NMOS晶體管MN8的柵極由數(shù)據(jù)鎖存器43的節(jié)點(diǎn)N12驅(qū)動(dòng)。
使用圖3的讀出放大器電路103時(shí)的數(shù)據(jù)讀出動(dòng)作波形在圖6表示。第一步驟STEP1與圖4相同。第二步驟STEP2的數(shù)據(jù)回寫(xiě)使控制信號(hào)SAON為“H”、使回寫(xiě)控制信號(hào)WB為“H”。步驟STEP1讀出的數(shù)據(jù)為0的情況下，數(shù)據(jù)鎖存器43的節(jié)點(diǎn)N12為“H”。因此，此時(shí)，回寫(xiě)電路45的NMOS晶體管MN8，MN9都導(dǎo)通，-1V輸送到位線，由此，進(jìn)行“0”數(shù)據(jù)的回寫(xiě)。步驟STEP1的讀出數(shù)據(jù)為“1”的情況下，NMOS晶體管MN8保持?jǐn)嚅_(kāi)，不進(jìn)行回寫(xiě)。此時(shí)，位線電壓終止在0≤VBL≤Vb的范圍，單元數(shù)據(jù)被保持下來(lái)。
控制信號(hào)WB為“H”的回寫(xiě)的時(shí)間τ1可比用于讀出數(shù)據(jù)輸出的控制信號(hào)RCS＝“H”的時(shí)間短，也比圖5所示的刷新時(shí)的回寫(xiě)時(shí)間τ2短，與使用圖1和圖2的讀出放大器電路的情況下相同。
本發(fā)明不限定于上述實(shí)施例。例如在實(shí)施例中，說(shuō)明了存儲(chǔ)器單元為NMOS晶體管結(jié)構(gòu)的例子，但可使用PMOS晶體管結(jié)構(gòu)。在PMOS晶體管結(jié)構(gòu)的存儲(chǔ)器單元的情況下，使各電路要素的PMOS晶體管、NMOS晶體管互逆的同時(shí)，電壓關(guān)系可與實(shí)施例相反。
此外，本發(fā)明可在不脫離其主旨的范圍中進(jìn)行種種變形來(lái)實(shí)施。
發(fā)明效果根據(jù)本發(fā)明，可提供一種具有在SOI基板上形成的1個(gè)晶體管/1個(gè)單元結(jié)構(gòu)的存儲(chǔ)器單元、可高速讀出的半導(dǎo)體存儲(chǔ)裝置。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于具有元件基板，具有通過(guò)絕緣層與底基板分離的半導(dǎo)體層；存儲(chǔ)器單元陣列，具有在上述元件基板的半導(dǎo)體層上排列形成的多個(gè)存儲(chǔ)器單元，各存儲(chǔ)器單元具有電氣上持有浮動(dòng)狀態(tài)的主體的MOS晶體管結(jié)構(gòu)，依據(jù)該主體的多數(shù)載流子儲(chǔ)存狀態(tài)來(lái)存儲(chǔ)數(shù)據(jù)；和讀出放大器電路，讀出從上述存儲(chǔ)器單元陣列中選擇的存儲(chǔ)器單元的數(shù)據(jù)后存儲(chǔ)在數(shù)據(jù)鎖存器中并在將該讀出數(shù)據(jù)輸送到輸出電路的同時(shí)向上述選擇存儲(chǔ)器單元進(jìn)行回寫(xiě)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于由上述讀出放大器電路進(jìn)行的上述選擇存儲(chǔ)器單元的讀出動(dòng)作是在施加了使選擇存儲(chǔ)器單元導(dǎo)通的柵極電壓和漏極電壓后檢測(cè)出單元電流的動(dòng)作，該漏極電壓設(shè)定為高于第一漏極電壓且等于或低于第二漏極電壓的值，其中該第一漏極電壓是即便將讀出狀態(tài)持續(xù)與上述存儲(chǔ)器單元陣列的數(shù)據(jù)刷新周期相當(dāng)?shù)臅r(shí)間也不破壞數(shù)據(jù)的電壓，第二漏極電壓是通過(guò)1次讀出動(dòng)作就破壞數(shù)據(jù)的電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述選擇存儲(chǔ)器單元讀出時(shí)的漏極電壓被設(shè)定在讀出上述選擇存儲(chǔ)器單元的數(shù)據(jù)后存儲(chǔ)到上述數(shù)據(jù)鎖存器中之前所需要的時(shí)間不超出在上述選擇存儲(chǔ)器單元的讀出狀態(tài)持續(xù)的情況下數(shù)據(jù)被破壞之前的時(shí)間的電壓范圍內(nèi)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于由上述讀出放大器電路進(jìn)行的上述選擇存儲(chǔ)器單元的回寫(xiě)動(dòng)作的時(shí)間比通常的寫(xiě)入動(dòng)作的時(shí)間短。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于由上述讀出放大器電路進(jìn)行的上述選擇存儲(chǔ)器單元的回寫(xiě)動(dòng)作的時(shí)間比數(shù)據(jù)刷新時(shí)的回寫(xiě)動(dòng)作的時(shí)間短。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有第一輸送電路，用于將在上述讀出放大器電路的數(shù)據(jù)鎖存器中讀出的數(shù)據(jù)輸送到上述輸出電路；第二輸送電路，用于將在上述數(shù)據(jù)鎖存器中讀出的數(shù)據(jù)回寫(xiě)到上述存儲(chǔ)器單元陣列的選擇存儲(chǔ)器單元中的、具有與上述第一輸送電路同時(shí)導(dǎo)通的期間。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第二輸送電路在通常寫(xiě)入動(dòng)作和數(shù)據(jù)刷新動(dòng)作中也用于將上述數(shù)據(jù)鎖存器保持的數(shù)據(jù)輸送到上述存儲(chǔ)器單元陣列。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于當(dāng)向上述選擇存儲(chǔ)器單元回寫(xiě)時(shí)，第二輸送電路導(dǎo)通的期間比通常寫(xiě)入動(dòng)作時(shí)和數(shù)據(jù)刷新動(dòng)作時(shí)導(dǎo)通的期間短。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出放大器電路具有回寫(xiě)電路，用于僅在上述數(shù)據(jù)鎖存器中讀出的數(shù)據(jù)是二值數(shù)據(jù)中讀出時(shí)受到干擾的數(shù)據(jù)的情況下將該數(shù)據(jù)回寫(xiě)到上述選擇存儲(chǔ)器單元中。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述回寫(xiě)電路具有第一晶體管，串聯(lián)連接在用于將寫(xiě)入數(shù)據(jù)輸送到上述存儲(chǔ)器單元陣列的位線的輸送線和回寫(xiě)用電源線之間，由上述數(shù)據(jù)鎖存器的一個(gè)數(shù)據(jù)節(jié)點(diǎn)控制柵極；第二晶體管，由用于回寫(xiě)的控制信號(hào)控制柵極。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出放大器電路具有運(yùn)算放大器，將一個(gè)輸入端子設(shè)為輸送單元數(shù)據(jù)的檢測(cè)節(jié)點(diǎn)、將另一個(gè)輸入端子設(shè)為提供參考電壓的參考節(jié)點(diǎn)；上述數(shù)據(jù)鎖存器，連接上述運(yùn)算放大器的輸出端子并保持讀出數(shù)據(jù)；第一電流源負(fù)載，連接到上述檢測(cè)節(jié)點(diǎn)；參考電壓產(chǎn)生電路，包含連接到上述參考節(jié)點(diǎn)的第二電流源負(fù)載，用于產(chǎn)生上述參考電壓。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述參考電壓產(chǎn)生電路包括第一和第二參考單元，分別連接第一和第二參考位線，寫(xiě)入不同的參考數(shù)據(jù)；開(kāi)關(guān)電路，具有用于在讀出時(shí)使上述第一和第二參考位線共同連接于上述參考節(jié)點(diǎn)的第一和第二輸送柵極和用于在寫(xiě)入時(shí)分別向上述第一和第二參考位線提供不同的參考數(shù)據(jù)寫(xiě)入用電壓的第三和第四輸送柵極，并且上述第二電流源負(fù)載的電流驅(qū)動(dòng)能力為上述第一電流源負(fù)載的電流驅(qū)動(dòng)能力的2倍。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第一和第二參考單元在上述選擇存儲(chǔ)器單元回寫(xiě)的同時(shí)寫(xiě)入?yún)⒖紨?shù)據(jù)。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有經(jīng)上述第三和第四輸送柵極分別連接上述第一和第二參考位線、提供不同的上述參考數(shù)據(jù)寫(xiě)入用電壓的第一和第二電源線。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有經(jīng)上述第三和第四輸送柵極分別連接上述第一和第二參考位線、向上述第一和第二參考單元寫(xiě)入?yún)⒖紨?shù)據(jù)用的第一和第二數(shù)據(jù)線。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出放大器電路具有用于在讀出時(shí)對(duì)連接到上述檢測(cè)節(jié)點(diǎn)的上述存儲(chǔ)器單元陣列的位線電壓進(jìn)行箝位的箝位電路，上述參考電壓產(chǎn)生電路在上述參考節(jié)點(diǎn)和上述開(kāi)關(guān)電路之間具有用于在讀出時(shí)對(duì)連接到上述參考節(jié)點(diǎn)的上述第一和第二參考位線的電壓進(jìn)行箝位的偽箝位電路。
全文摘要
提供一種具有在SOI基板上形成的1個(gè)晶體管/1個(gè)單元結(jié)構(gòu)的存儲(chǔ)器單元、可高速讀出的半導(dǎo)體存儲(chǔ)裝置。半導(dǎo)體存儲(chǔ)裝置包括具有通過(guò)絕緣層與底基板分離的半導(dǎo)體層的元件基板、和在上述元件基板的半導(dǎo)體層上排列形成的多個(gè)存儲(chǔ)器件單元，各存儲(chǔ)器件單元具有持有浮動(dòng)狀態(tài)的主體的MOS晶體管結(jié)構(gòu)，具有通過(guò)該主體的多數(shù)載流子儲(chǔ)存狀態(tài)存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元陣列；和讀出上述存儲(chǔ)器單元陣列的選擇存儲(chǔ)器單元的數(shù)據(jù)并存儲(chǔ)在數(shù)據(jù)鎖存器中、將該讀出數(shù)據(jù)輸送到輸出電路的同時(shí)向上述選擇存儲(chǔ)器單元進(jìn)行回寫(xiě)的讀出放大器電路。
文檔編號(hào)G11C11/406GK1551363SQ20041004214
公開(kāi)日2004年12月1日 申請(qǐng)日期2004年5月9日 優(yōu)先權(quán)日2003年5月9日
發(fā)明者池橋民雄, 大澤隆, 藤田勝之, 之 申請(qǐng)人:株式會(huì)社東芝