專利名稱：半導(dǎo)體存儲器件及其讀出放大器部分的制作方法
技術(shù)領(lǐng)域：
某些常規(guī)半導(dǎo)體存儲器件采用了由鎖存型差分放大器電路構(gòu)成的讀出放大器。下面借助用于放大動態(tài)隨機(jī)存取存儲器(DRAM)中的位線電位的讀出放大器部分作為例子介紹常規(guī)差分放大器的電路設(shè)置。
背景技術(shù)：
圖1中所示的讀出放大器部分包括位線對/BL<2>和BL<2>(<2>以例子表示)、均衡器和多路調(diào)制器(EQL&MUX)101、N溝道讀出放大器(NSA)102、NSA公用源線103、NSA設(shè)置驅(qū)動器(NSA set driver)104、和DQ柵(gate)105。均衡器包括N溝道晶體管(以下稱為NFETs)Q11、Q12和Q13。多路調(diào)制器包括NFETs Q14和Q15。NSA102包括NFETs Q16和Q17。NSA公用源線103給NSA102中的NFETs Q16和Q17的公用源線提供“0”寫電位VBLL(例如Vss)。NSA設(shè)置驅(qū)動器104將VBLL提供給NSA公用源線103。DQ柵105包括NFETs Q18和Q19。
給DQ柵105的右端進(jìn)一步提供P溝道讀出放大器(PSA)106、PSA公用源線107和PSA設(shè)置驅(qū)動器108。PSA106包括P溝道晶體管(以下稱為PFETs)Q20和Q21。PSA公用源線107將“1”寫電位(例如VBLH)傳送給PSA106中的晶體管Q20和Q21的公用源線，PSA設(shè)置驅(qū)動器108將VBLH提供給PSA公用源線107。另外，PSA106后接由NFETs Q22和Q23構(gòu)成的多路調(diào)制器和由NFETs Q24、Q25和Q26構(gòu)成的均衡器。
給每個位線對提供上述這種讀出放大器；這樣，如圖1的下部所示，也為/BL<0>和BL<0>(<0>只是舉例而已)提供相同的電路。在右邊和左邊的VBLH/2電源線給位線對提供均衡電位VBLH/2。CSL表示列選擇信號線。雖然未示出，各由單元電容器和單元晶體管構(gòu)成的存儲單元在讀出放大器部分的相對側(cè)上連接到每個位線對。
圖1的讀出放大器的主要部分是由NSA102和PSA106形成的，它們每個的晶體管交叉耦合到位線對。NSA102的公用源線103通過由NFET構(gòu)成的NSA設(shè)置驅(qū)動器104連接到處于“0”寫電位VBLL(例如Vss)的位線恢復(fù)電源線。PSA106的公用源線107通過由PFET構(gòu)成的PSA設(shè)置驅(qū)動器108連接到處于“1”寫電位VBLH的位線恢復(fù)電源線。
通過上述常規(guī)讀出放大器，NSA設(shè)置驅(qū)動器由NFET形成，PSA設(shè)置驅(qū)動器由PFET形成。在讀出時，鎖存信號NSET和bPSET分別被設(shè)置到高和低，由此將位線之間的小電位差放大，以便分別將位線BL(或/BL)在高電位一側(cè)設(shè)置為“1”寫電位，將位線/BL(或BL)在低電位一側(cè)設(shè)置為“0”寫電位。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方案，提供了一種半導(dǎo)體存儲器件，包括存儲單元陣列；排列在存儲單元陣列的列方向的多個位線對；和用于控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送的讀出放大器部分；所述讀出放大器部分具有多個讀出放大器，每個讀出放大器包括DQ柵，每個DQ柵具有連接到對應(yīng)的一個位線對的兩個DQ柵晶體管，每個讀出放大器包括一個差分放大器電路，每個差分放大器電路由交叉耦合到對應(yīng)的一個位線對上的兩個讀出放大器晶體管形成，兩個讀出放大器晶體管各形成這樣的圖形布局，以便在它平行移動時，兩個讀出放大器晶體管之一可疊加在另一個上，以及兩個DQ柵晶體管的每個形成這樣的圖形布局，以便在它平行移動時，兩個DQ柵晶體管之一可疊加在另一個上。
根據(jù)本發(fā)明的一個方案，提供了一種半導(dǎo)體存儲器件的讀出放大器部分，該半導(dǎo)體存儲器件包括一個存儲單元陣列和在存儲單元陣列的列方向排列的多個位線對，配置該讀出放大器部分以控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送，所述讀出放大器部分包括一個布局單元的陣列，各布局單元分別包括形成在一個阱區(qū)中的讀出放大器的電路部分，各布局單元不包括任何用于偏置阱區(qū)的接觸；和布置在所述布局單元之外并配置成用于偏置阱區(qū)的接觸。
本發(fā)明還提供了一種半導(dǎo)體存儲器件的讀出放大器部分，該半導(dǎo)體存儲器件包括一個存儲單元陣列和在存儲單元陣列的列方向排列的多個位線對，配置該讀出放大器部分以控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送，所述讀出放大器部分包括多個布局單元的陣列，其中包括的各布局單元的陣列分別包含讀出放大器的電路部分，對于多個陣列中的每一個，所述布局單元的間距小于位線對的間距。
本發(fā)明還提供了又一種半導(dǎo)體存儲器件的讀出放大器部分，該半導(dǎo)體存儲器件包括一個存儲單元陣列和在存儲單元陣列的列方向排列的多個位線對，配置該讀出放大器部分以控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送，所述讀出放大器部分包括以小于位線對的間距的間距布置的一個讀出放大器陣列；和一個存在于所述讀出放大器部分和所述存儲單元陣列之間的邊界上的間距變化區(qū)域。


圖1表示常規(guī)半導(dǎo)體存儲器件的讀出放大器部分的電路布置；圖2是常規(guī)讀出放大器部分的方框圖；圖3是用于解釋將設(shè)置驅(qū)動器放置在字線針腳區(qū)(stitch region)和不規(guī)則區(qū)中的常規(guī)方法的示意圖；圖4表示根據(jù)本發(fā)明第一實施例的PSA設(shè)置驅(qū)動器的電路布置；圖5是根據(jù)本發(fā)明第二實施例的PSA設(shè)置驅(qū)動器的設(shè)置信號的時序圖；圖6表示根據(jù)本發(fā)明第四和第九實施例的讀出放大器部分的布置；圖7表示根據(jù)本發(fā)明第五和第八實施例構(gòu)成PSA設(shè)置驅(qū)動器的PFET和NFET的布置的圖形布局；圖8是根據(jù)本發(fā)明第六實施例用于PSA設(shè)置驅(qū)動器的設(shè)置信號的時序圖；圖9表示根據(jù)本發(fā)明第七實施例的位線過驅(qū)動PSA設(shè)置驅(qū)動器的電路布置；圖10是用于根據(jù)本發(fā)明第七實施例的位線過驅(qū)動PSA設(shè)置驅(qū)動器的設(shè)置信號的時序圖；圖11表示根據(jù)本發(fā)明第十實施例的讀出放大器晶體管和DQ柵晶體管的重復(fù)布圖。
具體實施例方式
下面參照附圖詳細(xì)介紹本發(fā)明的實施例；但是，為了清楚對比本發(fā)明和常規(guī)技術(shù)之間的差別，將介紹怎樣在讀出放大器部分中放置設(shè)置驅(qū)動器的常規(guī)技術(shù)的布置。
如圖2所示，在常規(guī)布置中，為相對小數(shù)量(例如一到四個)的讀出放大器提供一個設(shè)置驅(qū)動器，并且設(shè)置驅(qū)動器在重復(fù)讀出放大器布局的方向以規(guī)則間隔與NSA和PSA相鄰設(shè)置。
如此放置的設(shè)置驅(qū)動器稱為分布設(shè)置驅(qū)動器。在圖2的示例分布設(shè)置中，每兩個NSAs放置一個NSA設(shè)置驅(qū)動器，每兩個PSAs放置一個PSA設(shè)置驅(qū)動器。
有另一種方法是，一個設(shè)置驅(qū)動器在相對大數(shù)量的讀出放大器的公用源線當(dāng)中共享，這種設(shè)置驅(qū)動器一起放在重復(fù)布置讀出放大器的區(qū)域以外的區(qū)域中。如此放置的設(shè)置驅(qū)動器稱為集中設(shè)置驅(qū)動器。設(shè)置驅(qū)動器可以放置成分布形式，也可以放置成集中形式。
然而，利用分布形式，設(shè)置驅(qū)動器的位置必須設(shè)置成與NSAs和PSAs相鄰，如圖2所示。由于設(shè)置驅(qū)動器的尺寸相對于讀出放大器來說不大，因此為較少數(shù)量的讀出放大器設(shè)置一個設(shè)置驅(qū)動器將降低布圖效率，結(jié)果是在位線方向增加了讀出放大器部分的尺寸。
DRAM的整個單元陣列由被讀出放大器區(qū)域分割的很多單元陣列塊構(gòu)成。因此，每個讀出放大器的尺寸稍有增加就會對芯片尺寸有很大影響。為此，在常規(guī)DRAMs中一般采用集中設(shè)置驅(qū)動器。
經(jīng)常在WL針腳區(qū)中布置集中設(shè)置驅(qū)動器，其中在字線(WL)延伸方向(圖2的垂直方向)每兩個或多個行(兩個或多個位線對)提供一個WL針腳區(qū)。WL針腳區(qū)是接合低電阻的金屬字線和相對高電阻的柵互連線的區(qū)域。而且，由于讀出放大器的重復(fù)周期(間距)比位線對/BL和BL的重復(fù)周期稍小一些，因而設(shè)置驅(qū)動器可以放置在不規(guī)則區(qū)域中(見USP5636158)。這種布置的例子示于圖3中。在本例中，NSA設(shè)置驅(qū)動器放置在WL針腳區(qū)中，而PSA設(shè)置驅(qū)動器放置在WL針腳區(qū)和包括MDQ開關(guān)的不規(guī)則區(qū)中。
在圖1的讀出放大器部分中，使用的NFETs的數(shù)量遠(yuǎn)大于PFETs的數(shù)量。這樣，在重復(fù)讀出放大器的方向延伸的相對小寬度的N阱區(qū)中形成用于PSAs和PSA設(shè)置驅(qū)動器的PFETs，如圖3所示。
NSA設(shè)置驅(qū)動器只放置在WL針腳區(qū)的原因是WL針腳區(qū)中的P阱區(qū)很大足以容納所需尺寸的NSA設(shè)置驅(qū)動器。
PSA設(shè)置驅(qū)動器放置在針腳區(qū)和不規(guī)則區(qū)中的原因是確定成與PSAs的布局相符的N阱區(qū)的寬度不夠大以容許針腳區(qū)容納足夠尺寸的PSA設(shè)置驅(qū)動器。
如上所述，DRAMs等的整個單元陣列是由被讀出放大器部分分離的很多單元陣列塊形成的。因此，為了實現(xiàn)低成本、小芯片，在位線方向減小讀出放大器尺寸是很重要的。為此，做了很多努力以便形成盡可能小的讀出放大器。
在圖1所示的讀出放大器部分中，NFETs的數(shù)量遠(yuǎn)大于PFETs。結(jié)果是，在讀出放大器的整個布局方面來看，P阱區(qū)遠(yuǎn)大于N阱區(qū)。因此，利用構(gòu)成讀出放大器的晶體管，與NFETs相比，PFETs的布局幾乎沒有自由度。
例如，即使由于布置的改進(jìn)而縮減PSA本身的尺寸，也不可能減小N阱區(qū)寬度，除非同時縮減PSA設(shè)置驅(qū)動器的尺寸。在窄N阱區(qū)，將要放置PSA設(shè)置驅(qū)動器的區(qū)域被限制到WL針腳區(qū)或不規(guī)則區(qū)。一般情況下，當(dāng)減小布置尺寸與設(shè)計規(guī)則的比例時，降低了在該區(qū)域中的布置的自由度；這樣，不容易縮減在PSA設(shè)置驅(qū)動器的位線方向的布置尺寸，其中PSA設(shè)置驅(qū)動器由只在窄區(qū)中的PFET形成。
假定在減小N阱寬度的同時，通過增加PSAs和位線對之間的重復(fù)周期的差而增加在重復(fù)讀出放大器的方向的N阱的不規(guī)則區(qū)的尺寸，并在該不規(guī)則區(qū)中放置PSA設(shè)置驅(qū)動器。然而，增加的重復(fù)周期的差使位線和讀出放大器之間的連接困難。
如上所述，在由鎖存型差分放大器構(gòu)成的常規(guī)讀出放大器部分中，與一個公用源線連接的NSA設(shè)置驅(qū)動器由NFET形成，與另一公用源線連接的PSA設(shè)置驅(qū)動器由PFET形成，而PFET本身對布局的自由度有限制。結(jié)果是，很難縮減讀出放大器的尺寸。
如上所述，用在半導(dǎo)體存儲器件中的常規(guī)讀出放大器控制電路如此構(gòu)成，以便NSA設(shè)置驅(qū)動器由NFET形成，PSA設(shè)置驅(qū)動器由PFET形成；這樣，很難縮減包括控制電路的整個讀出放大器部分的尺寸。鑒于前述現(xiàn)有技術(shù)，包括其缺陷和不足，下面將介紹本發(fā)明的實施例以提供允許縮減整個讀出放大器部分的尺寸的用于讀出放大器設(shè)置驅(qū)動器的晶體管電路的設(shè)置。
圖4表示連接到由鎖存型差分放大器電路構(gòu)成的讀出放大器的PSA公用源線的PSA設(shè)置驅(qū)動器的晶體管電路的布置。
圖4中所示的PSA設(shè)置驅(qū)動器由PFET PSA設(shè)置驅(qū)動器1、NFETPSA設(shè)置驅(qū)動器2、PSA公用源線3、VBLH電源線4、用于激活PFETPSA設(shè)置驅(qū)動器的bPSET信號線5、用于激活NFET PSA設(shè)置驅(qū)動器的PSET信號線6、局部公用源線7和局部VBLH線8構(gòu)成。通過將給設(shè)置驅(qū)動器1的柵的輸入信號bPSET和給設(shè)置驅(qū)動器2的柵的輸入信號PSET分別設(shè)置為低和高，PSA公用線3被設(shè)置在位線恢復(fù)電位VBLH。
在第一實施例中，如圖4所示，連接到PSA公用源線3的PSA設(shè)置驅(qū)動器由PFET和NFET形成。如前所述，鑒于讀出放大器部分的整個布局，與N阱區(qū)相比，P阱區(qū)很大，所以NFET的布局和放置的自由度高。因此，可以避免由引入NFET PSA設(shè)置驅(qū)動器2產(chǎn)生的布局面積的任何增加。
用PFET和NFET形成PSA設(shè)置驅(qū)動器允許只由PFET PSA設(shè)置驅(qū)動器常規(guī)承擔(dān)的驅(qū)動能力將分配給NFET PSA設(shè)置驅(qū)動器。因此，可縮減PFET PSA設(shè)置驅(qū)動器的尺寸。此外，可任意設(shè)置分配比例；這樣，PSA設(shè)置驅(qū)動器可以只由NFET PSA設(shè)置驅(qū)動器2形成。
當(dāng)由于布局改進(jìn)而縮減PSA本身的布局尺寸時，也可以同時縮減PFET PSA設(shè)置驅(qū)動器的布局尺寸，并允許N阱的寬度基本上由PSA本身的布局來確定。
采用根據(jù)第一實施例的PSA設(shè)置驅(qū)動器電路布置，與常規(guī)讀出放大器控制電路不一樣，它可以只由NFET或由PFET和NFET形成，允許要放置PSAs的PFETs的N阱的寬度最小化。在常規(guī)控制電路中，PSA設(shè)置驅(qū)動器只由PFET形成。因此可縮減讀出放大器的尺寸，允許實現(xiàn)芯片尺寸小和成本非常有競爭力的半導(dǎo)體存儲器件。
雖然已經(jīng)通過PSA設(shè)置驅(qū)動器的電路布置介紹了第一實施例，但這描述不是限制性的。在讀出放大器部分的整個布置中，當(dāng)與P阱區(qū)相比N阱區(qū)很大時，如果NSA設(shè)置驅(qū)動器由NFET和PFET形成，則可避免由引入PFET NSA設(shè)置驅(qū)動器產(chǎn)生的布局面積的任何增加。
這樣，如果由NFET NSA設(shè)置驅(qū)動器承擔(dān)的驅(qū)動能力分配給PFETNSA設(shè)置驅(qū)動器，則可以縮減NFET NSA設(shè)置驅(qū)動器的尺寸。此外，還可以只用PFET形成NSA設(shè)置驅(qū)動器。
如上所述，不僅使用NFET而且使用PFET用于NSA設(shè)置驅(qū)動器提供布局的更大自由度，并且可減少芯片尺寸。
圖5是根據(jù)本發(fā)明第二實施例的用于讀出放大器激活信號的時序圖。
第二實施例涉及用于設(shè)置驅(qū)動器的激活信號(設(shè)置信號)的激活-時間電位，其中設(shè)置驅(qū)動器由與對應(yīng)讀出放大器中的晶體管相反的導(dǎo)電類型的晶體管形成。具體而言，用于由相反導(dǎo)電類型的晶體管為N型晶體管的設(shè)置驅(qū)動器的激活信號設(shè)置得比半導(dǎo)體存儲器件內(nèi)的高電源電壓更高(VINT或VBLH＞0)。用于相反導(dǎo)電類型的晶體管為P型的晶體管的設(shè)置驅(qū)動器的激活信號設(shè)置得比低內(nèi)部電源電壓低(Vss，GND，0V或VBLL)。
例如，如圖5所示，用于PFET PSA的NFET PSA設(shè)置驅(qū)動器(如圖4中的2所示)的設(shè)置信號PSET的激活電位(高電平)設(shè)置得比用于外圍電路的內(nèi)部電源電壓VINT高。在圖5中，在激活時，作為用于NSA的NFET NSA設(shè)置驅(qū)動器的設(shè)置信號的NSET設(shè)置為VINT。用于PSA的PFET PSA設(shè)置驅(qū)動器的設(shè)置信號(圖4中的1所示)bPSET在激活時設(shè)置為低電平Vss、GND或0V。
NFET PSA設(shè)置驅(qū)動器的設(shè)置信號PSET設(shè)置得比VINT高的原因如下為了激活NFET PSA設(shè)置驅(qū)動器并由此使PSA公用源線設(shè)置為位線恢復(fù)電位VBLH，要求激活時設(shè)置信號PSET的電位比VBLH高不少于NFET PSA設(shè)置驅(qū)動器的閾值電壓。激活時設(shè)置信號PSET的電位越高，設(shè)置驅(qū)動器驅(qū)動能力越高；這樣，小尺寸的設(shè)置驅(qū)動器可實現(xiàn)所要求的驅(qū)動能力。
考慮到相反導(dǎo)電類型的晶體管的電特性，可用與N型情況相同的方式解釋在相反導(dǎo)電類型的晶體管是P型晶體管時PFET NSA設(shè)置驅(qū)動器的設(shè)置信號設(shè)置得比Vss、GND、0V或VBLL低的原因。
這樣，通過提高設(shè)置驅(qū)動器的驅(qū)動能力，可使設(shè)置驅(qū)動器的布局做的更小，并且可以減小讀出放大器的尺寸。結(jié)果是，可實現(xiàn)芯片尺寸小和成本高度競爭的半導(dǎo)體存儲器件。
與相同尺寸的設(shè)置驅(qū)動器相比，由于設(shè)置驅(qū)動器的高驅(qū)動能力，讀出放大器的恢復(fù)能力增加，并允許實現(xiàn)快速半導(dǎo)體存儲器件。通過將用于激活設(shè)置驅(qū)動器的設(shè)置信號的電位設(shè)置為比外部高電源電壓VEXT(VDD)高的內(nèi)部升高電壓(或比外部低電源電壓Vss低)，可進(jìn)一步增強(qiáng)增加NFET(或PFET)PSA(或NSA)設(shè)置驅(qū)動器的驅(qū)動能力的效果。
第三實施例涉及與對應(yīng)讀出放大器中的晶體管相反的導(dǎo)電類型的晶體管的設(shè)置驅(qū)動器中的晶體管的閾值電壓的設(shè)置。當(dāng)這些晶體管是N型時，它們的閾值電壓設(shè)置得比半導(dǎo)體存儲器件中的其它N型晶體管的閾值電壓低；相反，閾值電壓設(shè)置得比其它P型晶體管的的閾值電壓高。換言之，相反導(dǎo)電類型的晶體管的閾值電壓的絕對值設(shè)置得比半導(dǎo)體存儲器件中的相反導(dǎo)電類型的其它晶體管的閾值電壓小。
例如，構(gòu)成用于P溝道讀出放大器(PSAs)的NFET PSA設(shè)置驅(qū)動器的NFETs的閾值電壓設(shè)置得比用在半導(dǎo)體存儲器件中的其它NFETs的閾值電壓低。
具體而言，其它NFETs的閾值電壓通常是0.5-0.6V的數(shù)量級。構(gòu)成NFET PSA設(shè)置驅(qū)動器的NFETs的閾值電壓設(shè)置為0.3V或以下(低閾值NFETs)。在操作之前位線的電位(該電位接近于平衡電位)和“0”寫電位VBLL(例如Vss)之間的差不夠大的系統(tǒng)中，有時低閾值NFETs用做構(gòu)成N溝道讀出放大器(NSAs)的NFETs。在這種情況下，在NFETPSA設(shè)置驅(qū)動器中使用低閾值NFETs不需要向NFET PSA設(shè)置驅(qū)動器中引入低閾值NFETs的附加工藝。
考慮到相反導(dǎo)電類型的晶體管的電特性，可用與N型情況相同的方式解釋當(dāng)相反導(dǎo)電類型的晶體管是P型晶體管時，PFET NSA設(shè)置驅(qū)動器的閾值電壓設(shè)置得比半導(dǎo)體存儲器件中的其他PFETs的閾值電壓高的原因。
這樣，通過將作為與對應(yīng)讀出放大器中的晶體管相反的導(dǎo)電類型的晶體管的設(shè)置驅(qū)動器中的晶體管的閾值電壓的絕對值設(shè)置成比半導(dǎo)體存儲器件中的對應(yīng)導(dǎo)電類型的其它晶體管的閾值電壓絕對值小，可提高設(shè)置驅(qū)動器的驅(qū)動能力，并允許讀出放大器的尺寸最小化，與第二實施例一樣。
結(jié)果是，可實現(xiàn)芯片尺寸小和成本非常有競爭力的半導(dǎo)體存儲器件。此外，由于讀出放大器的恢復(fù)能力高，因此半導(dǎo)體存儲器件提供更快速的操作。
圖6表示本發(fā)明第四實施例的布置。
在第四實施例中，由作為與對應(yīng)讀出放大器中的晶體管相反的導(dǎo)電類型的晶體管形成的設(shè)置驅(qū)動器放置在前述字線針腳區(qū)和不規(guī)則區(qū)中的一個中，或放置在兩者中。這種讀出放大器部分的布局例子示于圖6中。
圖6的布局保持與常規(guī)布局不變的地方在于EQL&MUX、NSA&DQ柵和PSA作為布局單元重復(fù)排列，但是其特征在于布局單元的重復(fù)周期比對應(yīng)位線對的重復(fù)周期小。
與圖3中只有DQ柵和PSA部分的重復(fù)周期設(shè)置得小的情況相比，這種布局有利地增加了不規(guī)則區(qū)的面積。此外，在讀出放大器部分和不在讀出放大器部分的布局中的單元陣列(未示出)之間的邊界區(qū)域中存在重復(fù)周期改變區(qū)域給布局提供了優(yōu)點，(參考第九實施例)。
NFET PSA設(shè)置驅(qū)動器放置在先前幾乎沒有使用的字線針腳區(qū)和在P阱中的新形成的不規(guī)則區(qū)中，其中P阱與N阱相鄰并具有重復(fù)放置的EQL&MUX?？煞胖盟蟪叽绲木w管而不會對其它布局部分產(chǎn)生影響。因此，讀出放大器的尺寸可縮減至最小。結(jié)果是，可實現(xiàn)芯片尺寸小和成本非常有競爭力的半導(dǎo)體存儲器件。此外，由于讀出放大器具有高恢復(fù)能力，該半導(dǎo)體存儲器件提供更快速的操作。
圖7表示本發(fā)明的第五實施例的布置。
第五實施例的特征在于NFET PSA設(shè)置驅(qū)動器和PFET PSA設(shè)置驅(qū)動器彼此相鄰放置在字線針腳區(qū)或不規(guī)則區(qū)中。
在圖7中，由粗虛線表示的左邊區(qū)域是N阱區(qū)。由細(xì)虛線表示的PFET NSA設(shè)置驅(qū)動器放置在N阱區(qū)的中心。由細(xì)虛線表示的PSAs重復(fù)放在PSA設(shè)置驅(qū)動器的上面和下面。由細(xì)虛線表示的前述第三實施例的低閾值NFET PSA設(shè)置驅(qū)動器直接放在PFET PSA設(shè)置驅(qū)動器的右邊。在圖7中，由向右下邊傾斜的平行線表示的部分指的是第一金屬互連線，而由向左下邊傾斜的平行線表示的部分指的是柵互連線。
圖7的圖形布局是位于圖6所示的N阱區(qū)和不規(guī)則區(qū)交叉的區(qū)域中的PFET PSA設(shè)置驅(qū)動器、位于該設(shè)置驅(qū)動器上面和下面的PSAs、和直接在PFET PSA設(shè)置驅(qū)動器右邊的NFET PSA設(shè)置驅(qū)動器的放大圖。
在圖6中，NFET PSA和PFET PSA設(shè)置驅(qū)動器彼此相鄰放置在針腳區(qū)和不規(guī)則區(qū)的每個中。圖7表示彼此相鄰放在不規(guī)則區(qū)中的NFET PSA設(shè)置驅(qū)動器和PFET PSA設(shè)置驅(qū)動器的布局的特殊例子。圖7中的NFET和PFET PSA設(shè)置驅(qū)動器的電路結(jié)構(gòu)與圖4保持不變。
NFET PSA設(shè)置驅(qū)動器和PFET PSA設(shè)置驅(qū)動器如圖7所示彼此相鄰放置允許局部VBLH線和PSA局部公用源線的每個在它們之間共享，其中每個局部VBLH線和PSA局部公用源線由第一金屬互連線形成。因此，可在局部互連線的任何位置形成在局部互連線上由第二金屬互連線形成的與VBLH電源線和PSA公用源線(未示出)的接觸。
通常，VBLH電源線和PSA公用源線已經(jīng)形成在排列PSAs和PFET PSA設(shè)置驅(qū)動器的N阱區(qū)的相鄰區(qū)域中。這樣，在與P阱的針腳區(qū)或不規(guī)則區(qū)中的NFET PSA設(shè)置驅(qū)動器相鄰的N阱的針腳區(qū)或不規(guī)則區(qū)中的PFET PSA設(shè)置驅(qū)動器以外的其它電路的放置很難分別利用局部VBLH線和局部PSA公用源線連接VBLH電源線和PSA公用源線。為此，需要為NFET PSA設(shè)置驅(qū)動器形成另外的第二金屬互連線。
相反，如果每個局部VBLH線和局部PSA公用源線被共享，則不需要在N阱區(qū)附近形成構(gòu)成VBLH線和PSA公用源線的第二金屬互連線。即，它們可以形成在放置NFET PSA設(shè)置驅(qū)動器的P阱區(qū)附近。
這樣，如果NFET PSA設(shè)置驅(qū)動器和PFET PSA設(shè)置驅(qū)動器彼此相鄰地放置在針腳區(qū)或不規(guī)則區(qū)中，則VBLH電源線和PSA公用源線的布局自由度增加，并允許讀出放大器的尺寸最小化。結(jié)果是，可實現(xiàn)芯片尺寸小和成本非常有競爭力的半導(dǎo)體存儲器件。
圖8是本發(fā)明第六實施例的設(shè)置信號的時序圖。
第六實施例的特征在于，在圖4的讀出放大器設(shè)置驅(qū)動器中，在設(shè)置信號bPSET和PSET分別激活PFET和NFET PSA設(shè)置驅(qū)動器的時間之間引入差值。圖8中示出了設(shè)置信號的時序例子?？梢钥闯?，在設(shè)置信號bPSET和PSET之間正性地引入激活時間差。原因如下在利用讀出放大器對于位線之間的小電位差的初始讀出程序中，當(dāng)公用源線的轉(zhuǎn)變速度太高時，數(shù)據(jù)可能被翻轉(zhuǎn)。這歸結(jié)于由讀出放大器經(jīng)受的成對位線BL和/BL之間的電容和/或電阻失衡。在連接到位線BL和/BL的交叉耦合晶體管導(dǎo)通時，這種失衡將引起電容有效地小的位線之一的電位改變更快。在這種情況下，位線之間的電位差在讀出過程中可能被翻轉(zhuǎn)。
這樣，當(dāng)在初始讀出程序中公用源線的轉(zhuǎn)變速度很高時，讀出放大器的太高的驅(qū)動能力可能產(chǎn)生問題。但是，在初始讀出程序之后，讀出放大器的恢復(fù)操作將隨著設(shè)置驅(qū)動器的驅(qū)動能力增加而速度加快。
在由PFET和NFET PSA設(shè)置驅(qū)動器構(gòu)成的讀出放大器設(shè)置驅(qū)動器中，通過在它們的各自設(shè)置信號之間引入時間差，它們的驅(qū)動能力在初始讀出間隔期間可被控制，并在后來的位線電位恢復(fù)間隔期間增強(qiáng)。這樣，可實現(xiàn)小電位讀出能力高和位線電位恢復(fù)能力強(qiáng)的讀出放大器。
在圖8的例子中，設(shè)置信號bPSET可在PSET之前激活對應(yīng)設(shè)置驅(qū)動器；但是，這個順序可以倒置。雖然利用PSA設(shè)置驅(qū)動器的設(shè)置信號介紹了第六實施例，但是這不對本發(fā)明起限制作用。
也就是說，還可以在分別用于激活PSET和NFET NSA設(shè)置驅(qū)動器的兩個設(shè)置信號bNSET和NSET之間引入時間差。這樣，可實現(xiàn)小電位讀出能力和位線電位恢復(fù)能力高的NSA。
同樣，在NSA設(shè)置驅(qū)動器由兩個PFETs構(gòu)成和PSA設(shè)置驅(qū)動器由兩個NFETs構(gòu)成的情況下，可在用于激活兩個NFETs或PFETs的兩個設(shè)置信號之間引入激活時間差。為此，也可以實現(xiàn)小電位讀出能力高和位線電位恢復(fù)能力強(qiáng)的NSA或PSA。NSA設(shè)置驅(qū)動器還可以由兩類NFETs構(gòu)成，PSA設(shè)置驅(qū)動器也可以由兩類PFETs構(gòu)成。可在用于激活兩類NFETs或PFETs的兩個設(shè)置信號之間引入激活時間差。
下面參照圖9和10介紹本發(fā)明的第七實施例。
第七實施例介紹包括NFET和PFET的前述PSA(或NSA)設(shè)置驅(qū)動器對用于增加半導(dǎo)體存儲器件的操作速度的公用源線過驅(qū)動方案的應(yīng)用。
如圖9所示，VBLHOV電源線4a連接到PFET PSA設(shè)置驅(qū)動器1a，以便在讀出程序的早期階段給PSA公用源線3a提供比最后恢復(fù)電壓VBLH高的過驅(qū)動電壓VBLHOV。VBLH電源線4連接到NFET PSA設(shè)置驅(qū)動器2a以便給PSA公用源線3提供最后恢復(fù)電壓VBLH。其它電路布置與圖4保持不變，并且與圖4中的部件相應(yīng)的部件由相同參考標(biāo)記表示。
利用表示設(shè)置信號的時序圖的圖10介紹利用圖9中所示的位線過驅(qū)動功能的PSA設(shè)置驅(qū)動器的操作。在讀出程序的早期階段，首先激活與VBLHOV電源線4a連接的PFET PSA設(shè)置驅(qū)動器1a的設(shè)置信號bPSET，以便使PSA公用源線3的電位向最后恢復(fù)電壓VBLH快速升高。
之后，設(shè)置信號bPSET恢復(fù)到正常電平。接著，由于PSA公用源線3的最后電位到達(dá)恢復(fù)電壓VBLH，激活NFET PSA設(shè)置驅(qū)動器2a的設(shè)置信號PSET。如前面結(jié)合第二實施例所述，在圖10中所示的第七實施例一樣，通過設(shè)置激活設(shè)置信號PSET的電位比半導(dǎo)體存儲器件中的內(nèi)部電源電壓VINT高，采用該方法以增強(qiáng)NFET PSA設(shè)置驅(qū)動器2a的驅(qū)動能力。
在圖9的例子中，PFET PSA設(shè)置驅(qū)動器與過驅(qū)動電壓VBLHOV連接；代替地，NFET PSA設(shè)置驅(qū)動器可與VBLHOV連接。雖然，介紹了過驅(qū)動PSA公用源線的第七實施例，但是在過驅(qū)動NSA公用源線時，使用比最后恢復(fù)電壓VBLL低的過驅(qū)動電壓VBLLOV。相同的過驅(qū)動可用于NSA設(shè)置驅(qū)動器由兩種PFETs形成和PSA設(shè)置驅(qū)動器由兩種NFETs形成的情況。而且，相同的過驅(qū)動可用于NSA設(shè)置驅(qū)動器由兩種NFETs形成和PSA設(shè)置驅(qū)動器由兩種PFETs形成的情況。
下面再次利用圖6介紹第八實施例。
第八實施例的特征在于，在讀出放大器布局的重復(fù)單元中沒有形成用于偏置放置讀出放大器構(gòu)成元件的阱的接觸。在圖7的例子中，由于PSAs和位線之間的重復(fù)周期差，N阱接觸放置在不規(guī)則區(qū)中的PFETPSA設(shè)置驅(qū)動器形成區(qū)域中，而不是PSA形成區(qū)域中。
如此，N阱區(qū)的寬度由PSA布局本身的尺寸確定。不規(guī)則區(qū)中的N阱中的阱接觸的位置使PFET PSA設(shè)置驅(qū)動器的布局區(qū)域減少了對應(yīng)該接觸的量。這使所需尺寸的PFET PSA設(shè)置驅(qū)動器的放置變得困難。在這種情況下，為減小PFET PSA設(shè)置驅(qū)動器的尺寸，如前面結(jié)合第一實施例所述同時只使用一個NFET PSA設(shè)置驅(qū)動器。還可以只采用若干個NFET構(gòu)成PSA設(shè)置驅(qū)動器。
根據(jù)第八實施例，讀出放大器的尺寸可最小化。結(jié)果是，可實現(xiàn)芯片尺寸小和成本非常有競爭力的半導(dǎo)體存儲器件。
下面再次利用圖6介紹第九實施例。
第九實施例的特征在于，當(dāng)讀出放大器布局的重復(fù)周期和位線布局的重復(fù)周期不同時，在讀出放大器部分和單元陣列之間的邊界區(qū)域中存在周期改變區(qū)域，如圖6所示。
通常，在讀出放大器部分和單元陣列之間的邊界區(qū)域中形成給形成讀出放大器電路元件的阱提供襯底電位的接觸。此外，當(dāng)布置單元晶體管的阱偏置不同電位時，放置另一接觸以提供偏置電位。這些接觸以外的其它電路元件不放置在讀出放大器部分和單元陣列之間的邊界區(qū)域中。
與構(gòu)成讀出放大器的電路元件不一樣，不需要為每個讀出放大器形成預(yù)定數(shù)量的這些阱接觸。這樣，接觸不必以規(guī)則間隔排列。當(dāng)單元陣列阱電位不同于讀出放大器阱電位時，為了使單元陣列阱和讀出放大器阱彼此隔離，單元陣列必須是雙阱結(jié)構(gòu)。這就增加了構(gòu)成單元陣列的單元晶體管和構(gòu)成讀出放大器的晶體管之間的距離，并允許邊界區(qū)域的布局具有更高的自由度。
在讀出放大器重復(fù)周期和位線重復(fù)周期彼此不同的布局中，在不規(guī)則區(qū)附近的邊界區(qū)域中，用于位線和讀出放大器之間的連接的線的斜度增加，使連接困難。為使連接容易，在某些情況下，不得不增加讀出放大器的尺寸。
在第九實施例中，間距改變不規(guī)則區(qū)不存在于如圖3所示的讀出放大器部分中，而是存在于讀出放大器部分和單元陣列之間的邊界中(未示出)。在邊界區(qū)域中，只存在不規(guī)則排列的阱接觸。因此可以使連接困難的區(qū)域中的接觸變薄。由于讀出放大器晶體管和單元晶體管彼此分開一段距離，因此連接線的斜度變得平緩。
這樣，由于間距改變邊界區(qū)域存在于讀出放大器部分和單元陣列之間，因此可檢測到邊界區(qū)域的所需面積增加達(dá)到了最小值。結(jié)果是，可實現(xiàn)芯片尺寸小和成本非常有競爭力的半導(dǎo)體存儲器件。
下面參照圖11介紹本發(fā)明的第十實施例。
在第十實施例中，構(gòu)成差分放大器電路的兩個讀出放大器晶體管(圖1中的Q16和Q17)在成對位線之間交叉耦合并形成圖形，以至于當(dāng)它平行移動時，兩個晶體管之一可以關(guān)于擴(kuò)散區(qū)、柵布線和由第一金屬線形成的到擴(kuò)散區(qū)的接觸疊加另一個晶體管。連接到相同成對位線的兩個DQ柵晶體管(圖1中的Q18和Q19)通過平行移動也形成上述重疊圖形。讀出放大器的BL一側(cè)的擴(kuò)散區(qū)和DQ柵的BL一側(cè)的擴(kuò)散區(qū)由公用擴(kuò)散區(qū)構(gòu)成。同樣，讀出放大器的/BL一側(cè)的擴(kuò)散區(qū)和DQ柵的/BL一側(cè)的擴(kuò)散區(qū)由公用擴(kuò)散區(qū)構(gòu)成。
在圖11中，作為所有第一金屬互連線的成對位線BL和/BL、NSA公用源線和數(shù)據(jù)線用向右下點傾斜的平行線表示。柵互連線和列選擇線CSL(見圖1)用向右上點傾斜的平行線表示。按上述重疊圖形布局彼此排列的兩個讀出放大器晶體管各由點劃線表示。也排列成讀出放大器晶體管上面的重疊圖形布局的兩個DQ柵晶體管各由點劃線表示。
另一對讀出放大器晶體管和另一對DQ柵晶體管排列在上述第一對讀出放大器晶體管和DQ柵晶體管的布置上面。與每個位線對連接的DQ柵晶體管對的圖形布局和與相鄰位線對連接的另一對DQ柵晶體管的圖形布局關(guān)于讀出放大器的圖形布局的點對稱。各在對應(yīng)讀出放大器和DQ柵晶體管之間共享的擴(kuò)散區(qū)形成在正好位于成對位線BL和/BL下面的半導(dǎo)體襯底的部分中。
在圖6中，NSA和DQ柵晶體管表示為一個方框圖；但是，它們實際上布置成圖11所示的圖形。在圖11的布局中，構(gòu)成NSA的兩個晶體管的每個通過平行移動形成為完全的重疊圖形。就是說，關(guān)于有源區(qū)(擴(kuò)散區(qū))、柵互連、和到有源區(qū)的接觸，如果平行移動，兩個晶體管之一可以完全疊加另一個。
同樣，兩個DQ柵晶體管通過平行移動各形成為完全重疊圖形。通過將包括第一金屬的位線對BL和/BL連接到半導(dǎo)體襯底上的讀出放大器晶體管的柵布線上以便彼此彎曲，可實現(xiàn)這種重疊圖形。
單獨的晶體管表示由于工藝步驟中使用的掩模失對準(zhǔn)而使它們的特性有某些變化。然而，通過平行移動形成重疊圖形的成對晶體管的排列允許控制它們的特性變化。這樣，通過將NSA和DQ柵中的每對晶體管排列成重疊圖形，可以控制由于掩模失對準(zhǔn)產(chǎn)生的成對晶體管之間的特性差值，并允許實現(xiàn)小信號放大能力高的讀出放大器。
讀出放大器的布局要求它在由位線的排列周期確定的窄區(qū)域中在位線延伸方向的尺寸小。通過允許讀出放大器晶體管和DQ柵晶體管共享位線一側(cè)上的擴(kuò)散區(qū)，讀出放大器晶體管和DQ柵晶體管可重復(fù)排列成相同布局，并允許在位線方向的尺寸最小化。
這個優(yōu)點還來源于按照彎曲方式在讀出放大器布局中連接成對位線BL和/BL與讀出晶體管的柵互連，由此減小第一金屬互連線的密度。
通過共享擴(kuò)散區(qū)，與提供單獨的擴(kuò)散區(qū)的情況相比，可減少與位線相關(guān)的寄生電容，還有助于增強(qiáng)放大能力。
因此，第十實施例可提供用在半導(dǎo)體存儲器件中的掩模失對準(zhǔn)的余量大、小信號放大能力高和布局尺寸小的讀出放大器。此外，由于構(gòu)成NSA的兩個晶體管的公用源線利用第一金屬互連線直接連接在一起，如圖11所示，在讀出時可將晶體管的公用源線之間的電位差減至最小。這樣，可進(jìn)一步增強(qiáng)小信號放大能力。在不脫離本發(fā)明的范圍和精神的情況下，可以其它方式實現(xiàn)或體現(xiàn)本發(fā)明。
根據(jù)本發(fā)明，如上所述，通過用NFET和PFET形成用于讀出放大器的設(shè)置驅(qū)動器或通過用NFET形成PSA設(shè)置驅(qū)動器和用PFET形成NSA設(shè)置驅(qū)動器，可減小包括控制電路的整個讀出放大器部分的布局尺寸。可實現(xiàn)芯片尺寸小、小信號放大能力高和成本非常有競爭力的半導(dǎo)體存儲器件。
對于本領(lǐng)域技術(shù)人員來說另外的優(yōu)點和修改將是很容易得出的。因此，本發(fā)明按其較寬的方案不限于這里所示和所述的特殊細(xì)節(jié)和示意實施例。因而，在不脫離由所附權(quán)利要求書所限定的一般創(chuàng)造性概念的精神或范圍及其等效范圍的情況下，可做出各種改型。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括存儲單元陣列；排列在存儲單元陣列的列方向的多個位線對；和用于控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送的讀出放大器部分；所述讀出放大器部分具有多個讀出放大器，每個讀出放大器包括DQ柵，每個DQ柵具有連接到對應(yīng)的一個位線對的兩個DQ柵晶體管，每個讀出放大器包括一個差分放大器電路，每個差分放大器電路由交叉耦合到對應(yīng)的一個位線對上的兩個讀出放大器晶體管形成，兩個讀出放大器晶體管各形成這樣的圖形布局，以便在它平行移動時，兩個讀出放大器晶體管之一可疊加在另一個上，以及兩個DQ柵晶體管的每個形成這樣的圖形布局，以便在它平行移動時，兩個DQ柵晶體管之一可疊加在另一個上。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其特征在于兩個讀出放大器晶體管的每個的擴(kuò)散區(qū)之一和兩個DQ柵晶體管的每個的擴(kuò)散區(qū)之一在位線一側(cè)共享。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其特征在于兩個讀出放大器晶體管的公用源節(jié)點的擴(kuò)散區(qū)直接由第一金屬互連線連接。
4.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其特征在于連接起來以接收同一個列選擇信號的DQ柵中的所有晶體管的柵極由柵極導(dǎo)體本身互連。
5.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其特征在于連接到位線對之一的兩個DQ柵晶體管的圖形布局和連接到相鄰位線對的兩個DQ柵晶體管的圖形布局相對于點對稱。
6.一種半導(dǎo)體存儲器件的讀出放大器部分，該半導(dǎo)體存儲器件包括一個存儲單元陣列和在存儲單元陣列的列方向排列的多個位線對，配置該讀出放大器部分以控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送，所述讀出放大器部分包括一個布局單元的陣列，各布局單元分別包括形成在一個阱區(qū)中的讀出放大器的電路部分，各布局單元不包括任何用于偏置阱區(qū)的接觸；和布置在所述布局單元之外并配置成用于偏置阱區(qū)的接觸。
7.根據(jù)權(quán)利要求6的讀出放大器部分，其特征在于所述布局單元被以小于所述位線對的間距的間距布置在所述布局單元的陣列中。
8.根據(jù)權(quán)利要求6的讀出放大器部分，其特征在于在各布局單元之中布置一個附加區(qū)域，而所述接觸布置在該附加區(qū)域中。
9.根據(jù)權(quán)利要求8的讀出放大器部分，其特征在于所述布局單元以規(guī)則間距布置在該附加區(qū)域之外。
10.根據(jù)權(quán)利要求8的讀出放大器部分，其特征在于該附加區(qū)域產(chǎn)生自布局單元是由于所述布局單元的間距小于位線對的間距。
11.根據(jù)權(quán)利要求10的讀出放大器部分，其特征在于所述布局單元以規(guī)則間距布置在該附加區(qū)域之外。
12.根據(jù)權(quán)利要求7的讀出放大器部分，其特征在于在所述讀出放大器部分和所述存儲單元陣列之間的邊界上存在一個間距變化區(qū)域。
13.一種半導(dǎo)體存儲器件的讀出放大器部分，該半導(dǎo)體存儲器件包括一個存儲單元陣列和在存儲單元陣列的列方向排列的多個位線對，配置該讀出放大器部分以控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送，所述讀出放大器部分包括多個布局單元的陣列，其中包括的各布局單元的陣列分別包含讀出放大器的電路部分，對于多個陣列中的每一個，所述布局單元的間距小于位線對的間距。
14.根據(jù)權(quán)利要求13的讀出放大器部分，其特征在于在所述多個陣列中，布局單元的間距是相同的。
15.根據(jù)權(quán)利要求13的讀出放大器部分，其特征在于在多個陣列的每一個中，由于所述布局單元的間距小于位線對的間距，在所述布局單元中產(chǎn)生了一個附加區(qū)域，以及所述布局單元以規(guī)則間距布置在該附加區(qū)域之外。
16.根據(jù)權(quán)利要求13的讀出放大器部分，其特征在于在所述讀出放大器部分和所述存儲單元陣列之間的邊界上存在一個間距變化區(qū)域。
17.一種半導(dǎo)體存儲器件的讀出放大器部分，該半導(dǎo)體存儲器件包括一個存儲單元陣列和在存儲單元陣列的列方向排列的多個位線對，配置該讀出放大器部分以控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送，所述讀出放大器部分包括以小于位線對的間距的間距布置的一個讀出放大器陣列；和一個存在于所述讀出放大器部分和所述存儲單元陣列之間的邊界上的間距變化區(qū)域。
18.根據(jù)權(quán)利要求17的讀出放大器部分，其特征在于由于所述讀出放大器的間距小于位線對的間距，在所述讀出放大器部分產(chǎn)生了一個附加區(qū)域，所述讀出放大器以規(guī)則間距布置在該附加區(qū)域之外。
19.根據(jù)權(quán)利要求17的讀出放大器部分，其特征在于所述讀出放大器部分實質(zhì)上包括多個布局單元的陣列，其中包括的各布局單元的一個陣列分別包含讀出放大器的電路部分，以及在所述多個陣列中所述布局單元的間距是相同的。
全文摘要
提供一種半導(dǎo)體存儲器件，包括存儲單元陣列；排列在存儲單元陣列的列方向的多個位線對；和用于控制經(jīng)過位線對到所述存儲單元陣列或來自存儲單元陣列的數(shù)據(jù)的傳送的讀出放大器部分；所述讀出放大器部分具有多個讀出放大器，每個讀出放大器包括DQ柵，每個DQ柵具有連接到對應(yīng)的一個位線對的兩個DQ柵晶體管，每個讀出放大器包括一個差分放大器電路，每個差分放大器電路由交叉耦合到對應(yīng)的一個位線對上的兩個讀出放大器晶體管形成，兩個讀出放大器晶體管各形成這樣的圖形布局，以便在它平行移動時，兩個讀出放大器晶體管之一可疊加在另一個上，以及兩個DQ柵晶體管的每個形成這樣的圖形布局，以便在它平行移動時，兩個DQ柵晶體管之一可疊加在另一個上。
文檔編號G11C7/08GK1542972SQ200410046000
公開日2004年11月3日 申請日期2001年12月30日 優(yōu)先權(quán)日2001年1月5日
發(fā)明者加藤大輔 申請人:株式會社東芝