專利名稱：具有脈沖串讀出操作模式的閃速存儲器裝置的制作方法
技術領域：
這里公開了一種半導體存儲器裝置，并且尤其是一種支持連續(xù)脈沖串讀出(burst read)操作的閃速存儲器裝置。
背景技術：
在電子工業(yè)中取得巨大商業(yè)成功的存儲器裝置一般是指閃速存儲器。這種商業(yè)上的成功一部分是由于閃速存儲器在不需要電源的情況下能夠將電子數據保存很長一段時間。另外，閃速存儲器裝置還能夠在被安裝到一個電子裝置中后由終端用戶對其進行擦除以及編程。這種組合功能在電子裝置應用中非常有用，例如蜂窩電話，個人數字助理，以及計算機BIOS存儲器，還有其它電源是間歇的并且希望能夠對其進行編程的應用。
閃速存儲器裝置由單個存儲晶體管或單元的陣列構成，這與用在其它類型的存儲器裝置中的類似?？墒?，閃速存儲器裝置一般通過在晶體管的控制柵極和襯底區(qū)之間加入一個浮動柵極來實現非易失性存儲器單元。同其它的存儲器裝置一樣，該晶體管按照行和列排列，構成一個晶體管陣列。在存儲器裝置技術中很普遍的是，陣列的各個行中存儲器單元的控制柵極都同多個字線相連，這樣就形成了能夠通過選擇相應的字線來對其進行訪問的各單元行。類似地，陣列的各個列中單元的漏極區(qū)都同多條位線相連，這樣就形成了能夠通過選擇相應的位線來對其進行訪問的各個單元列。最終，陣列中各個單元的源極區(qū)都同一個公共源極線相連。在一些閃速存儲器裝置中，晶體管陣列被分成單獨的晶體管陣列的扇區(qū)(sector)，這樣就提供了編程附加的靈活性以及進行擦除操作。
存儲在各個存儲器單元中的數據表示一個二進制的1或0，這是本領域內所公知的。為了在陣列中的一個特定單元上進行編程、讀出或者擦除操作，要向存儲器單元的控制柵極、漏極區(qū)以及源極區(qū)提供各種預定電壓。通過將這些預定電壓提供給特定位線列、特定字線行，以及公共源極線，可以選擇出位線與字線的交點的單個單元，用于讀出或者編程。
為了對一個單元進行編程，將單元的控制柵極和漏極區(qū)提升至預定編程電壓，并將源極區(qū)接地?？刂茤艠O和漏極區(qū)的電壓會產生熱電子，而這些熱電子則會被注入到浮動柵極，并在這里被俘獲，同時在浮動柵極上形成負電荷。該電子傳送機構經常是指溝道熱電子(CHE)注入。當去除掉編程電壓時，負電荷還保持在浮動柵極上，因此增加了閾值電壓。該閾值電壓用于在進行讀出操作期間確定該單元是否處于充電狀態(tài)，也就是被編程，或者該單元是否處于非充電狀態(tài)，也就是沒有被編程。
通過將預定電壓加到單元的控制柵極和漏極區(qū)并將源極區(qū)接地來對單元進行讀出。接著由讀出放大器讀出位線中的電流。如果該單元被編程，則該閾值電壓就會相對比較高并且位線電流會為零或者至少是相對比較低，這樣就寄存一個二進制0。另一方面，如果單元被擦除，則該閾值電壓就會是相對比較低并且位線電流會相對比較高，這樣就寄存一個二進制1。
與編程過程相反，閃速存儲器裝置一般通過同時擦除存儲器扇區(qū)中的所有單元來進行大量擦除。用于擦除整個存儲器扇區(qū)的操作過程包括將預定電壓加到該扇區(qū)的公共源極線以及所有字線上，同時將單元的漏極區(qū)仍于浮接狀態(tài)。這就使得電子通過Fowler-Nordheim(F-N)隧道效應從浮動柵極穿透到源極區(qū)，這就從存儲器扇區(qū)中各個單元的浮動柵極移走了負電荷。
一般地，該讀出操作被作為隨機存取功能來執(zhí)行，其中用戶在存儲器陣列中指定一個具體的地址，用于存儲器裝置進行讀出。可是，存儲器裝置中所能提供的功能是脈沖串讀出模式。脈沖串讀出模式是一種嵌入式功能，該功能順序地從整個存儲器陣列中讀出數據并在隨后的時鐘周期內將所讀出的數據輸出給用戶。在這種模式中，由于存儲器裝置中的狀態(tài)機連續(xù)生成存儲器陣列中的各個單元地址，因此用戶不需要提供單元地址。一般地，當用戶希望輸出存儲器裝置中的所有數據時，這種功能是很有用的。
可是，在設計脈沖串讀出模式時一定要考慮到多個重要的性能因數。例如，閃速存儲器裝置經常被使用在便攜式裝置中，而在該裝置中只提供容量有限的電源。這樣，在讀出過程中功率損耗應該被最小化。另外，脈沖串讀出模式的速度也應當相對比較快，以便于用戶能夠接收存儲器裝置的全部輸出而不需要等待裝置。另一個問題就是存儲器裝置中的一些電路只有在被提供的電壓位于一個限定范圍內時才能正常工作。這樣，就必須對電壓進行精確的調整以確保該裝置的正常運作。
需要有與在脈沖串讀出操作中被依次輸出的數據字數量相應的讀出放大器組。參照圖11，其中示出了一個用于脈沖串讀出操作的常用列選通器(gate)結構，需要有4個讀出放大器組10、11、12和13以及4個列選通器電路20、21、22和23來發(fā)出4個數據字。列選通器電路20-23根據相應的列選擇信號Yset00-Yset03、Yset10-Yset13、Yset20-Yset23和Yset30-Yset33來選擇列(或者位線)。
為了增加在脈沖串操作模式下被讀出的數據字的數量，從而改進脈沖串讀出操作速度，需要有附加的讀出放大器組和列選擇電路—與增加的數據字數量成比例。隨著選擇電路的增加，也需要按比例的增加列選擇信號組。這就意味著要按照與增加的數據字數量成比例增加用于傳輸列選擇信號的信號線。例如，當以操作的脈沖串模式讀出4個數據字時，由于每個列選擇電路要施加4個列選擇信號，因此需要有16條列選擇信號線。類似地，當以操作的脈沖串模式讀出8個數據字時，就需要有32條列選擇信號線。為了增加能夠被讀出的數據字數量，必需要增加列選擇結構的尺寸，例如圖11所示，這就會增加芯片的尺寸。

發(fā)明內容
本發(fā)明的實施例提供了一種閃速存儲器裝置，該裝置與常用的存儲器裝置相比降低了列選擇線的數量。
根據本發(fā)明的一個方面，提供了一種NOR-型閃速存儲器裝置，該裝置包括多條位線，每條位線都同多個非易失性存儲器單元相連；一個列選通器電路，用于根據第一選擇信號和第二選擇信號選擇至少一條位線；至少一個讀出放大器，其與通過列選通器電路選出的位線相連；一個解碼器電路，用于根據第一個列地址生成第一選擇信號；以及判斷電路，用于根據第二個列地址來判斷是否是按4N排列該列地址，并生成第二選擇信號。該列選通器電路包括第一開關電路，用于在按4N排列該列地址時根據第一和第二選擇信號來選擇位線中的第一位線，以及第二開關電路，用于在不是按4N排列該列地址時根據第一和第二選擇信號來選擇位線中的第一位線。
在一些實施例中，位線包括第一至第四位線，第一選擇信號包括4列選擇信號，第二選擇信號包括2列選擇信號。
在一些實施例中，第一開關電路包括在第一位線和該讀出放大器之間串聯的第一和第二晶體管；在第二位線和該讀出放大器之間串聯的第三和第四晶體管；在第三位線和該讀出放大器之間串聯的第五和第六晶體管；在第四位線和該讀出放大器之間串聯的第七和第八晶體管。該第一、三、五和七晶體管分別由第一選擇信號控制；并且第二、四、六和八晶體管由第二選擇信號中的一個控制。
在一些實施例中，當按4N排列該列地址時，第二列選擇信號中的一個被激活。
在一些實施例中，第二開關電路包括在第二位線和該讀出放大器之間串聯的第九和第十晶體管；在第三位線和該讀出放大器之間串聯的第十一和第十二晶體管；在第四位線和該讀出放大器之間串聯的第十三和第十四晶體管。該第九、十一和十三晶體管分別由第一選擇信號中的第一、第二和第三個控制；并且第十、十二和十四晶體管由第二選擇信號中的另一個控制。
在一些實施例中，當不是按4N排列該列地址時，第二列選擇信號中的另一個被激活。
在一些實施例中，由一個開關電路選擇出的位線對應于列地址，并且由第二開關電路選擇出的位線對應于該列地址的一個高位(high)列地址。


通過參照以下結合附圖考慮的詳細說明將會使得對于本發(fā)明的更完整的認識及其許多附加優(yōu)點變得更加清晰和便于理解，在附圖中相同的參考標記表示相同或類似地部件，其中圖1為根據本發(fā)明的一個實施例的閃速存儲器裝置的方框圖；圖2A-2D表示根據是否是按4N排列該列地址，讀出放大器塊的數據輸出順序；圖3為根據本發(fā)明實施例的圖1中的典型列解碼器電路的方框圖；圖4為根據本發(fā)明實施例的圖3中的典型解碼器電路的電路圖；圖5為根據本發(fā)明實施例的圖3中的典型判斷電路的電路圖；圖6為根據本發(fā)明實施例的圖1中的典型列選通器電路的電路圖；
圖7為根據本發(fā)明的另一個實施例的閃速存儲器裝置的方框圖；圖8為與一個扇區(qū)相關的圖7中典型列選通器電路和扇區(qū)選擇器電路的電路圖；圖9為根據本發(fā)明實施例的圖7中的典型第三列解碼器電路的方框圖；圖10為根據本發(fā)明實施例的圖7中的典型第二列選通器(gate)方塊的電路圖；圖11為常用的列選通器電路的電路圖。
具體實施例方式
參照附圖對本發(fā)明的優(yōu)選實施例進行更充分的說明。這里所描述的閃速存儲器裝置是一個能夠執(zhí)行連續(xù)脈沖串讀出操作的NOR-型閃速存儲器裝置?？墒?，對于本領域內的技術人員來說，顯然，本發(fā)明并不僅限于NOR-型閃速存儲器裝置。該閃速存儲器裝置將在假定脈沖串長度為4的情況下進行描述。
圖1為根據本發(fā)明的一個實施例的閃速存儲器裝置的方框圖。
參看圖1，閃速存儲器裝置100包括用于存儲數據信息的存儲器單元陣列110，其具有多條位線BLi(i＝0-m)。雖然在圖1中沒有示出，但多個非易失性存儲器單元都同各條位線BLi相連。各個非易失性存儲器單元都包括浮動柵極晶體管。列解碼器電路120接收列地址用以生成選擇信號。列選通器電路130(在該圖中，標記為“Y-Gate”)根據來自列解碼器電路120的選擇信號選出位線BL0-BLm中的一部分，并將被選中的位線同讀出放大器電路140(在該圖中，標記為“SA”)相連。該讀出放大器電路140從與被選中的位線相連的存儲器單元中讀出并放大數據。該讀出放大后的數據通過數據輸出電路150(在該圖中，標記為“Dout”)被輸出到外部。
在該實施例中，列解碼器電路120和列選通器電路130構成了列選擇器電路，該電路根據列地址選擇一部分位線。
本發(fā)明的閃速存儲器裝置可以執(zhí)行一個連續(xù)的脈沖串操作，其中包括列地址的初始地址由外部提供。只根據列地址的一個輸入就能連續(xù)的輸出4個數據字，這可以按照以下的方式進行。例如，當脈沖串長度為4時，接收初始地址，接著在預定的時間內從存儲器單元陣列110中讀出4字數據(例如D1、D2、D3和D4)。這樣讀出的4個數據字就順序地與時鐘信號同步被輸出到外部。為了每次讀出4個數據字，可以使用每個都與數據字相當的讀出放大器組。例如，當一個字為16并且脈沖串長度為4時，則需要有4個讀出放大器組(例如SAG0-SAG3)并且每個讀出放大器組都包括16個讀出放大器(例如，SA0-SA15)。雖然只接收一個列地址(例如N)，可是在外部在外部只有從4個讀出放大器組中分別輸出的數據字被考慮，就像由不同的列地址(例如，第N、N+1、N+2和N+3列地址)來指定輸出數據字一樣。
由列地址的低位選擇讀出放大器組，并由其高位選擇與讀出放大器組相連的位線。例如，如圖2A所示，當低位信號A1A0為“00”時(或者在按4N排列該列地址的情況下)，在進行讀出操作之后，首先輸出讀出放大器組SAG0-SAG3中的第一個SAG0的數據字。依次輸出來自其它讀出放大器組SAG1-SAG3(指高讀出放大器組)的數據字。在這種情況下，第一讀出放大器組SAG0的數據對應于第N列地址，第二讀出放大器組SAG1的數據對應于第(N+1)列地址，第三讀出放大器組SAG2的數據對應于第(N+2)列地址，以及第四讀出放大器組SAG3的數據對應于第(N+3)列地址。在這種情況下，通常輸出4個數據字。
當低位信號A1A0為“01”時(或者在不是按4N排列該列地址的情況下)，首先輸出讀出放大器組SAG0-SAG3的第二個SAG1的數據字。接著，依次輸出來自第三、第四和第一讀出放大器組SAG2、SAG3和SAG0(SAG2和SAG3是指高讀出放大器組并且SAG0是指低讀出放大器組)的數據字。如圖2B所示，第二讀出放大器組SAG1的數據對應于第N列地址，第三讀出放大器組SAG2的數據對應于第(N+1)列地址，以及第四讀出放大器組SAG3的數據對應于第(N+2)列地址。可是，第一讀出放大器組SAG0的數據并不對應于第(N+3)列地址，而是對應于第(N-1)列地址。由于通過用于選擇其它組的位線的列地址來選擇第一讀出放大器組SAG0的位線，因此在外部第一讀出放大器組的數據被考慮為由第(N-1)列地址輸出數據。因此，為了使得第一讀出放大器組能夠讀出第(N+3)列地址的數據，就需要選擇在輸入列地址N上加1的高地址N+1的位線。在這種情況下，由于異常地輸出4個數據字，因此可以按照與上述方式不同的方法來控制選擇位線。這將在下面作更充分的說明。
當低位信號A1A0為“10”時(或者在不是按4N排列該列地址的情況下)，首先輸出第三讀出放大器組SAG2的數據。接著，依次輸出第四、第一和第二讀出放大器組SAG3、SAG0和SAG1(SAG3是指高讀出放大器組并且SAG0和SAG1是指低讀出放大器組)的數據字。在這種情況下，如圖2C所示，第三讀出放大器組SAG2的數據對應于第N列地址，并且第四讀出放大器組SAG3的數據對應于第(N+1)列地址?？墒?，由于與上述相同的原因，第一和第二讀出放大器組的數據字并不對應于第(N+2)和(N+3)列地址，而是對應于第(N-1)列地址。因此，為了使得第一和第二讀出放大器組能夠讀出第(N+2)和(N+3)列地址的數據，就需要選擇在輸入列地址N上加1的高地址N+1的位線。在這種情況下，可以按照與上述方式不同的方法來控制選擇位線。這將在下面作更充分的說明。
當低位信號A1A0為“11”時，首先輸出第四讀出放大器組SAG3的數據。接著，依次輸出第一、第二和第三讀出放大器組SAG0、SAG1和SAG2(SAG0、SAG1和SAG2是指低讀出放大器組)的數據字。在這種情況下，如圖2D所示，第四讀出放大器組SAG3的數據對應于第N列地址。可是，由于與上面相同的原因，第一、第二和第三讀出放大器組的數據字并不對應于第(N+1)、(N+2)和(N+3)列地址，而是對應于第(N-1)列地址。因此，為了使得第一、第二和第三讀出放大器組能夠讀出第(N+1)、(N+2)和(N+3)列地址的數據，就需要選擇在輸入列地址N上加1的高地址N+1的位線。在這種情況下，可以按照與上述方式不同的方法來控制選擇位線。這將在下面作更充分的說明。
圖3為示出圖1中列解碼器電路120的一個典型實施例的方框圖。
參看圖3，列解碼器電路120包括一個解碼器122和一個判斷電路124。該解碼器122對列地址信號An和An+1進行解碼，以生成選擇信號YA0-YA3。判斷電路124接收列地址信號A0和A1并判斷是否是按4N排列該列地址(N為等于或大于1的整數)。其原因是由于以可變方式選擇與讀出放大器組相連的位線，如圖2A-2D中所述。
在該實施例中，列地址信號A0和A1為一個列地址的最低有效位。
如果是按4N排列(align)該列地址(也就是說，當第一讀出放大器組SAG0的數據字第一個被輸出時)，判斷電路124激活(activate)選擇信號YB0、YB1、YB2和YB3，并去激活(deactivate)選擇信號YB0B、YB1B、YB2B和YB3B。當不是按4N排列該列地址并且第二讀出放大器組SAG1的數據字第一個被輸出時，則判斷電路124激活選擇信號YB0B和YB1-YB3，并去激活選擇信號YB0和YB1B-YB3B。當不是按4N排列該列地址并且第三讀出放大器組SAG2的數據字第一個被輸出時，則判斷電路124激活選擇信號YB0B、YB1B、YB2和YB3，并去激活選擇信號YB0、YB1、YB2B和YB3B。當不是按4N排列該列地址并且第四讀出放大器組SAG3的數據字第一個被輸出時，則判斷電路124激活選擇信號YB0B、YB1B、YB2B和YB3，并去激活選擇信號YB0、YB1、YB2和YB3B。
圖4為示出圖3中解碼器電路的典型實施例的電路圖。
參看圖4，解碼器電路122對列地址信號An和An+1進行解碼，以便于激活選擇信號YA0、YA1、YA2和YA3中的一個。解碼器電路122包括反相器INV1和INV2以及與(AND)門G1、G2、G3和G4。與門G1根據反相器INV1和INV2的輸出來輸出一個選擇信號YA0。與門G2根據列地址信號An和反相器INV2的輸出來輸出一個選擇信號YA1。與門G3根據列地址信號An+1和反相器INV1的輸出來輸出一個選擇信號YA2。與門G4根據列地址信號An和An+1輸出一個選擇信號YA3。對于本領域內的技術人員來說顯而易見的是，解碼器電路122并不限于這一被公開的配置。
圖5為示出圖3中判斷電路的典型實施例的電路圖。
參看圖5，判斷電路124根據低地址信號A0和A1輸出選擇信號YB0、YB0B、YB1、YB1B、YB2、YB2B、YB3以及YB3B。判斷電路124包括或非(NOR)門G5，與非(NAND)門G6，以及反相器INV3、INV4、INV5、INV6和INV7?；蚍情TG5根據被求反的列地址信號A0和A1輸出選擇信號YB0，并且反相器INV4對選擇信號YB0進行反相，以輸出選擇信號YB0B。反相器INV3對列地址信號A1進行反相，以輸出選擇信號YB1，并且反相器INV5對選擇信號YB1進行反相，以輸出反相后的信號作為選擇信號YB1B。與非門G6根據列地址信號A0和A1輸出選擇信號YB2，并且反相器INV6對選擇信號YB2進行反相，以輸出反相后的信號作為選擇信號YB2B。由于選擇信號YB3同電源電壓Vcc相連，因此選擇信號YB3和YB3B一直分別具有高電平和低電平。
如上所述，列地址信號A0和A1會選擇對應于脈沖串長度的讀出放大器組。當列地址信號A1A0為“00”時，第一讀出放大器組被選作為第一數據字的輸出開始點。這就使得選擇信號YB0-YB3被激活為高電平。當列地址信號A1A0為“10”時，第三讀出放大器組被選作為第一數據字的輸出開始點。這就使得選擇信號YB2、YB3、YB0B和YB1B被激活為高電平。當列地址信號A1A0為“11”時，第四讀出放大器組被選作為第一數據字的輸出開始點。這就使得選擇信號YB3、YB0B、YB1B和YB2B被激活為高電平。
選擇信號YB0、YB1、YB2或YB3的激活表示一個輸入列地址的位線被選中。在這種情況下，從第一讀出放大器組到第四讀出放大器組的數據字被順序輸出。按照這種順序輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。選擇信號YB0B、YB1B或YB2B的激活表示一個輸入列地址的高地址的位線被選中。例如，當選擇信號YB0B被激活時，與第一讀出放大器組SAG0相連的位線對應于輸入列地址的高地址，而與其它讀出放大器組SAG1-SAG3相連的位線對應于輸入列地址。當選擇信號YB0B和YB1B被激活時，與第一和第二讀出放大器組SAG0及SAG1相連的位線對應于輸入列地址的高地址，而與其它讀出放大器組SAG2及SAG3相連的位線對應于輸入列地址。
圖6為示出根據本發(fā)明圖1中的實施例的典型列選通器電路的電路圖。
假設圖6中的列選通器電路130設計為脈沖串長度為4并且位結構為X16?？墒?，顯而易見的是，本發(fā)明并不限于這種結構。當脈沖串長度為4時，需要有4個讀出放大器組SAG0、SAG1、SAG2和SAG3，并且每個讀出放大器組SAG0-SAG3都由16個讀出放大器SA0-SA15構成。一種典型的讀出放大器在美國專利US6362661和US6400606中公開，其名稱分別為“SENSE AMPLIFIERFOR USE IN A SEMICONDUCTOR MEMORY DEVICE”和“SENSE AMPLIFIER FOR USEIN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”，在此將其結合作為參考。
接著參看圖6，列選通器電路130包括分別對應于讀出放大器組SAG0-SAG3的列選通器131、132、133以及134。每個列選通器131-134都包括多個分別與相應讀出放大器組的讀出放大器相連的列選通器單元。例如，列選通器131包括16個列選通器單元131_0至131_15。每個列選通器131-134都根據選擇信號選擇64條位線中的16條位線，并將被選中的位線與相應的讀出放大器組的讀出放大器相連。
例如，列選通器131根據選擇信號YA0-YA3、YB0和YB0B選擇位線BL0-BL63中的16條位線，并將被選中的位線分別與第一讀出放大器組SAG0的相應讀出放大器SA0-SA15相連。列選通器132根據選擇信號YA0-YA3、YB1和YB1B選擇位線BL64-BL127中的16條位線，并將被選中的位線分別與第二讀出放大器組SAG1的相應讀出放大器SA0-SA15相連。列選通器133根據選擇信號YA0-YA3、YB2和YB2B選擇位線BL128-BL191中的16條位線，并將被選中的位線分別與第三讀出放大器組SAG2的相應讀出放大器SA0-SA15相連。列選通器134根據選擇信號YA0-YA3、YB3和YB3B選擇位線BL192-BL255中的16條位線，并將選中的位線分別與第四讀出放大器組SAG3的相應讀出放大器SA0-SA15相連。
再來看圖6，列選通器131中的第一列選通器單元131_0包括14個NMOS晶體管T1-T14。NMOS晶體管T1和T2連接在位線BL0和讀出放大器SA0之間，并分別由選擇信號YA0和YB0控制。NMOS晶體管T3和T4串聯在位線BL1和讀出放大器SA0之間，并分別由選擇信號YA1和YB0控制。NMOS晶體管T5和T6串聯在位線BL1和讀出放大器SA0之間，并分別由選擇信號YA0和YB0B控制。NMOS晶體管T7和T8連接在位線BL2和讀出放大器SA1之間，并分別由選擇信號YA2和YB0控制。NMOS晶體管T9和T10串聯在位線BL2和讀出放大器SA0之間，并分別由選擇信號YA1和YB0B控制。NMOS晶體管T11和T12串聯在位線BL3和讀出放大器SA0之間，并分別由選擇信號YA3和YB0控制。NMOS晶體管T13和T14串聯在位線BL3和讀出放大器SA0之間，并分別由選擇信號YA2和YB0B控制。
其它列選通器單元131_2-131_15的配置同第一列選通器單元131_0相同，因此這里就省略了對其的描述。類似地，各個其它列選通器的列選通器單元的配置也同列選通器單元131_0相同，這里省略了對其的描述。在圖6中，各個列選通器單元的組成部件用相同的標記標識。
從圖中可以理解的是，選擇信號YA0-YA3通常被提供給各個列選通器131-134的列選通器單元的NMOS晶體管T1、T3、T5、T7、T9、T11和T13。
在該實施例中，NMOS晶體管T1、T2、T3、T4、T7、T8、T11和T12構成了一條通道(或者一個開關電路)，用于當按4N排列該列地址時選擇一條位線，該被選中的位線對應于當前的輸入列地址。NMOS晶體管T5、T6、T9、T10、T13和T14構成了一條通道(或者一個開關電路)，用于當不是按4N排列該列地址時選擇一條位線，該被選中的位線對應于當前輸入列地址的一個高位列地址。如圖6所示，在位線(例如BL1)和讀出放大器(例如SA0)之間提供了兩條電流通路(或者稱為并行電流通路)。每條電流通路都包括兩個NMOS晶體管(例如(T3，T4)和(T5，T6))。
下面將參照附圖對根據本發(fā)明的一個實施例的閃速存儲器裝置的操作進行更充分的說明。
輸入用于脈沖串讀出操作的行和列地址時，首先，行選擇器電路(未示出)根據行地址選擇存儲器單元陣列110的一條字線。同時，列解碼器電路120根據列地址生成用于控制列選通器電路130的選擇信號。
如圖3所示，解碼器122對列地址的一部分An和An+1進行解碼，以激活選擇信號YA0-YA3中的一個。例如，假設選擇信號YA0被激活。當選擇信號YA0被激活時，列選通器電路130的各個列選通器單元的NMOS晶體管T1和T5導通。同時，判斷電路124響應接收到的列地址的低地址信號A0和A1，并判斷接收到的列地址是否是按4N排列。如上所述，按4N排列該列地址就表示首先輸出第一讀出放大器組的數據字。判斷電路124根據判斷結果輸出選擇信號YB0-YB3以及YB0B-YB3B。
例如，當按4N排列輸入列地址時，判斷電路124將選擇信號YB0、YB1、YB2和YB3激活為高電平。通過激活選擇信號YB0、YB1、YB2和YB3接通了各個列選通器單元的NMOS晶體管T2、T4、T8和T12。因此，各個列選通器單元選擇第一條對應的位線。也就是說，位線BL0，BL4，…，BL60通過列選通器131同對應的讀出放大器SA0-SA15相連。其它的列選通器也通過與上述相同的方式選擇位線。被選中的位線對應于當前接收到的列地址。
之后，各個讀出放大器組SAG0-SAG3的讀出放大器SA0-SA15通過公知的方式讀出并放大數據。如果讀出放大操作完成了，則由讀出放大器組SAG0-SAG3讀出的數據字按照該次序輸出到外部。這時，輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。
如果接收到的列地址并不是按4N排列，判斷電路124激活選擇信號YB0、YB1、YB2和YB3中的一部分。這時，被去激活的選擇信號的互補信號被激活。例如，當列地址信號A1A0為“01”時，選擇信號YB0B、YB1、YB2和YB3被激活。由于選擇信號YB0B、YB1、YB2和YB3被激活，第一列選通器131的各個列選通器單元的NMOS晶體管T6、T10和T14導通，同時其它列選通器132-134的各個列選通器單元的NMOS晶體管T2、T4、T8和T12也導通。因此，第二至第四列選通器132-134的各個列選通器單元選擇第一條對應的位線，而第一列選通器131的各個列選通器單元選擇第二位線。也就是說，第二列選通器132將位線BL64、BL68、…、BL124分別同對應的讀出放大器SA0-SA15相連，第三列選通器133將位線BL128、BL132、…、BL188分別同對應的讀出放大器SA0-SA15相連，并且第四列選通器134將位線BL192、BL196、…、BL252分別同對應的讀出放大器SA0-SA15相連。另一方面，第一列選通器131將位線BL1、BL5、…、BL61分別同讀出放大器SA0-SA15相連。
這里，第二至第四列選通器132-134選擇當前接收到的列地址(例如N)的位線，而第一列選通器131選擇當前接收到的列地址的高地址(例如N+1)的位線。
之后，各個讀出放大器組SAG0-SAG3的讀出放大器SA0-SA15通過公知的方式讀出并放大數據。如果讀出放大操作完成了，則由讀出放大器組SAG1、SAG2、SAG3和SAG0讀出的數據字按照該次序輸出到外部。這時，輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。
當接收到的列地址并不是按4N排列時，例如，當列地址信號A1A0為“10”和“11”時，將按照與上述相同的方式進行列選擇操作。選擇當前輸入列地址(例如N)的位線，而第一和第二列選通器則選擇輸入列地址的高地址(例如N+1)的位線。輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。類似地，當列地址信號A1A0為“11”時，則由讀出放大器組SAG3、SAG0、SAG1和SAG2讀出的數據字按照該次序輸出到存儲器裝置的外部。因此，第四列選通器選擇當前輸入列地址(例如N)的位線，而第一、第二和第三列選通器則選擇輸入列地址的高地址(例如N+1)的位線。輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。
如上所述，選擇信號YA0-YA3通?？刂聘鱾€列選通器131-134的NMOS晶體管T1、T3、T5、T7、T9和T11，而由對應的選擇信號YBi和YBiB(i＝0-3)控制各個列選通器131-134的NMOS晶體管T2、T4、T6、T8、T10、T12和T14。這就意味著需要有4條選擇信號線YA0-YA3和8條選擇信號線YBi和YBiB(i＝0-3)來將選擇信號傳輸至列選通器電路130。也就是說，需要使用12條信號線。對于圖11中的列選通器結構需要有16條信號線，而根據本發(fā)明的實施例只需要12條信號線。也就是說，少使用了4條信號線。當然，根據本發(fā)明的列選通器結構可以使用更多的傳送晶體管(例如3倍)?？墒?，這可以使得當被連續(xù)讀出的數據字的數量增加時，信號線的數量降低大約50％。
圖7為根據本發(fā)明的另一個實施例的閃速存儲器裝置的方框圖。
參看圖7，閃速存儲器裝置1000包括一個由多個扇區(qū)1101-1104構成的存儲器單元陣列。每個扇區(qū)1101-1104都包括多條局部位線。雖然圖中沒有示出，但是有多個非易失性存儲器單元同各條局部位線相連。第一列解碼器電路1200根據來自列預解碼器電路1300的第一列地址信號生成用于選擇局部位線的選擇信號。第二列解碼器電路1400根據來自列預解碼器電路1300的第二列地址信號生成用于選擇扇區(qū)的選擇信號。
仍舊參照圖7，第一列選通器塊1500包括列選通器電路1501-1504，分別對應于扇區(qū)1101-1104。列選通器電路1501-1504根據來自第一列解碼器電路1200的選擇信號進行操作。例如，列選通器電路1501同相應的扇區(qū)1101中的局部位線BL0-BLm相連并且根據來自第一列解碼器電路1200的選擇信號選擇局部位線BL0-BLm中的一部分。其它的列選通器電路1502-1504與列選通器電路1501的操作相同。扇區(qū)選擇器塊1600包括多個扇區(qū)選擇器電路1601-1604，分別對應于扇區(qū)1101-1104(或者列選通器電路)。該扇區(qū)選擇器電路1601-1604根據來自第二列解碼器電路1400的選擇信號進行操作。例如，扇區(qū)選擇器電路1601將由對應的列選通器電路1501選擇的局部位線分別同全局位線GBL0-GBLn相連。只有其中的一個扇區(qū)選擇器電路被激活，以便于一個扇區(qū)1101-1104中的被選中的局部位線能夠分別同相應的全局位線相連。
第三列解碼器電路1700根據來自列預解碼器電路1300的第三列地址信號生成選擇信號。第二列選通器塊1800根據來自第三列解碼器電路1700的選擇信號選擇全局位線GBL0-GBLn中的一部分，并且被選中的全局位線通過第二列選通器塊1800同讀出放大器塊1900相連。第二列選通器塊1800包括列選通器電路，其數量對應于脈沖串長度。例如，當脈沖串長度為4時，第二列選通器塊1800包括4個列選通器電路1801、1802、1803和1804。類似地，讀出放大器塊1900也由讀出放大器組1901、1902、1903和1904構成，以便于同脈沖串長度相對應。每個讀出放大器組都由其數量對應于位結構的讀出放大器組成。
這里，第一列解碼器電路1200，第二列解碼器電路1400，列選通器塊1500以及扇區(qū)選擇器塊1600構成了列選擇器電路，該列選擇器電路選擇一個扇區(qū)，并將被選中扇區(qū)的局部位線中的一部分分別同全局位線相連。第三列解碼器電路1700和列選通器塊1800構成了列選擇器電路，該列選擇器電路能夠根據是否按4N排列該列地址來將全局位線按照可變方式同讀出放大器塊相連。
圖8為與一個扇區(qū)相關的圖7中列選通器電路和扇區(qū)選擇器電路的電路圖。假設一個扇區(qū)1101包括1024條局部位線BL0-BL1023。
列選通器電路1501根據來自第一列解碼器電路1200的選擇信號YA0-YA3選擇局部位線BL0-BL1023中的一部分。該列選通器電路1501包括多個列選通器單元CGU0-CGU255，各自對應于全局位線GBL0-GBL255。每個列選通器單元都包括4個NMOS晶體管T10、T11、T12和T13，它們按照圖8所示的方式相連。各個列選通器單元根據選擇信號YA0-YA3選擇4條局部位線中的一條。例如，列選通器單元CGU0根據選擇信號YA0-YA3選擇局部位線BL0-BL3中的一條。
扇區(qū)選擇器電路1601包括多個NMOS晶體管T14，各自對應于全局位線GBL0-GBL255(或列選通器單元)，并且通常都由一個選擇信號YB0來控制NMOS晶體管T14。因此，由列選通器電路1501選擇的局部位線通過扇區(qū)選擇器電路1601分別同全局位線GBL0-GBL255相連。
對應于其它各個扇區(qū)1102-1104的列選通器電路和扇區(qū)選擇器電路具有同圖8所示相同的結構，因此省略掉對其的描述。扇區(qū)選擇器電路被設置為分別通過對應的選擇信號來激活，以便只有一個扇區(qū)被選中。在該實施例中，通常由選擇信號YA0-YA3來控制列選通器電路，但對于本領域內的技術人員來說顯而易見的是，可以按照與這里所述方法不同的方法來控制列選通器電路。
圖9示出了圖7中第三列解碼器電路1700的典型實施例。
參照圖9，根據本發(fā)明的列解碼器電路1700包括解碼器1710和判斷電路1720。該解碼器1710對來自列預解碼器電路1300的列地址信號An和An+1進行解碼，以生成選擇信號YC0-YC3。判斷電路1720從列預解碼器電路1300中接收列地址信號A0和A1并判斷是否按4N排列該列地址(N為等于或大于1的整數)。這里，列地址信號A0和A1為列地址的最低有效位。
如果按4N排列該列地址(也就是，圖10中第一讀出放大器組1901的數據字被首先輸出)，則判斷電路1720激活選擇信號YD0、YD1、YD2和YD3，并去激活選擇信號YD0B、YD1B、YD2B和YD3B。當不是按4N排列該列地址并且第二讀出放大器組1902的數據字被首先輸出時，則判斷電路1720激活選擇信號YD0B以及YD1-YD3，并去激活選擇信號YD0以及YD1B-YD3B。當不是按4N排列該列地址并且第三讀出放大器組1903的數據字被首先輸出，則判斷電路1720激活選擇信號YD0B、YD1B、YD2和YD3，并去激活選擇信號YD0、YD1、YD2B和YD3B。當不是按4N排列該列地址并且第四讀出放大器組1904的數據字被首先輸出時，則判斷電路1720激活選擇信號YD0B、YD1B、YD2B和YD3，并去激活選擇信號YD0、YD1、YD2和YD3B。
圖9中的解碼器1710和判斷電路1720具有同圖4、5中的相同的結構，因此這里省略掉了對其的描述。
圖10為示出圖7中第二列選通器塊的典型實施例的電路圖。在該實施例中，當脈沖串長度為4并且位結構為X16時，需要有4個讀出放大器組1901、1902、1903和1904，并且每個讀出放大器組1901-1904都由16個讀出放大器SA0-SA15構成。
當前的列塊1800包括分別對應于讀出放大器組1901-1904的列選通器電路1801、1802、1803和1804。每個列選通器電路1801-1804都包括多個分別同對應讀出放大器組的讀出放大器相連的列選通器單元。例如，列選通器電路1801包括16個列選通器單元1801_0-1801_5。每個列選通器單元1801_0-1801_5都會根據選擇信號從64條全局位線中選出16條全局位線，并將被選中的全局位線分別同對應的讀出放大器組的讀出放大器相連。
例如，列選通器電路1801根據選擇信號YC0-YC3，YD0以及YD0B從全局位線GBL0-GBL63中選擇16條全局位線，并將被選中的全局位線同第一讀出放大器組1901的對應讀出放大器SA0-SA15相連。列選通器電路1802根據選擇信號YC0-YC3，YD1以及YD1B從全局位線GBL64-GBL127中選擇16條全局位線，并將被選中的全局位線同第二讀出放大器組1902的對應讀出放大器SA0-SA15相連。列選通器電路1803根據選擇信號YC0-YC3，YD2以及YD2B從全局位線GBL128-GBL191中選擇16條全局位線，并將被選中的全局位線同第三讀出放大器組1903的對應讀出放大器SA0-SA15相連。列選通器電路1804根據選擇信號YC0-YC3，YD3以及YD3B從全局位線GBL192-GBL255中選擇16條全局位線，并將被選中的全局位線同第四讀出放大器組1904的對應讀出放大器SA0-SA15相連。
仍舊參照圖10，列選通器電路1801中的第一列選通器單元1801_0包括14個NMOS晶體管T15-T28。NMOS晶體管T15和T16連接在全局位線GBL0和讀出放大器SA0之間，并分別由選擇信號YC0和YD0控制。NMOS晶體管T17和T18串聯在全局位線GBL1和讀出放大器SA0之間，并分別由選擇信號YC1和YD0控制。NMOS晶體管T19和T20串聯在全局位線GBL1和讀出放大器SA0之間，并分別由選擇信號YC0和YD0B控制。NMOS晶體管T21和T22串聯在全局位線GBL2和讀出放大器SA0之間，并分別由選擇信號YC2和YD0控制。NMOS晶體管T23和T24串聯在全局位線GBL2和讀出放大器SA0之間，并分別由選擇信號YC1和YD0B控制。NMOS晶體管T25和T26串聯在全局位線GBL3和讀出放大器SA0之間，并分別由選擇信號YC3和YD0控制。NMOS晶體管T27和T28串聯在全局位線GBL3和讀出放大器SA0之間，并分別由選擇信號YC2和YD0B控制。
其它列選通器單元1801_1-1801_15的結構同第一列選通器單元1801_0相同，因此這里就省略了對其的描述。類似地，各個其它列選通器電路1802-1804的列選通器單元的結構也同列選通器單元1801_0相同，這里省略了對其的描述。在圖10中，各個列選通器單元的組成部件用相同的標記標識。
從圖中可以理解的是，選擇信號YC0-YC3通常被提供給各個列選通器電路1801-1804的列選通器單元的NMOS晶體管T15、T17、T19、T21、T23、T25和T27。
在該實施例中，NMOS晶體管T15、T16、T17、T18、T21、T22、T24和T26構成了一條通道(或者一個開關電路)，用于當按4N排列該列地址時選擇一條全局位線，該被選中的位線對應于當前的輸入列地址。NMOS晶體管T19、T20、T23、T24、T27和T28構成了一條通道(或者一個開關電路)，用于當不是按4N排列該列地址時選擇一條全局位線，該被選中的位線對應于當前輸入列地址的一個高位列地址。
下面將參照附圖對根據本發(fā)明的這個實施例的閃速存儲器裝置的操作進行更充分的說明。
輸入用于脈沖串讀出操作的行和列地址時，首先，行選擇器電路(未示出)根據行地址選擇存儲器單元陣列1100中的一個扇區(qū)(例如1101)，并激活被選中的扇區(qū)的字線。同時，第一列解碼器電路1200根據來自列預解碼器電路1300的列地址生成用于控制第一列選通器塊1500的選擇信號。第二列解碼器電路1400根據來自列預解碼器電路1300的列地址生成用于控制扇區(qū)選擇器電路1600的選擇信號。第三列解碼器電路1700根據來自列預解碼器電路1300的列地址生成用于控制第二列選通器塊1800的選擇信號。
被選中的扇區(qū)1101的列選通器電路151根據來自第一列解碼器電路1200的選擇信號YA0-YA3選擇局部位線BL0-BLm中的一部分。被選中扇區(qū)1101的扇區(qū)選擇器電路1601根據選擇信號YB0將被選中的局部位線分別同對應的全局位線GBL0-GBLn相連。同時，如圖9所示，解碼器1710對列地址的An和An+1部分進行解碼，以激活選擇信號YC0-YC3中的一個。例如，假設選擇信號YC0被激活。隨著選擇信號YC0被激活，第二列選通器塊1800的各個列選通器電路的NMOS晶體管T15和T19導通。同時，判斷電路1720響應接收到的列地址的低地址信號A0和A1，并判斷接收到的列地址是否是按4N排列。如上所述，按4N排列該列地址就表示首先輸出第一讀出放大器組的數據字。判斷電路1720根據判斷結果輸出選擇信號YD0-YD3以及YD0B-YD3B。
例如，當輸入列地址是按4N排列時，判斷電路1720激活高電平選擇信號YD0、YD1、YD2和YD3。通過激活選擇信號YD0、YD1、YD2和YD3接通了各個列選通器單元的NMOS晶體管T16、T18、T22和T26。因此，各個列選通器單元選擇第一條對應的全局位線。也就是說，全局位線GBL0，GBL4，…，GBL60通過列選通器電路1801同對應的讀出放大器SA0-SA15相連。其它的列選通器電路也通過與上述相同的方式選擇全局位線。被選中的全局位線對應于當前接收到的列地址。
之后，各個讀出放大器組1901-1904的讀出放大器SA0-SA15通過公知的方式讀出并放大數據。如果讀出放大操作完成了，則由讀出放大器組1901-1904讀出的數據字按照該次序輸出到該存儲器裝置的外部。這時，輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。
如果接收到的列地址并不是按4N排列，則判斷電路1720激活選擇信號YD0、YD1、YD2和YD3中的一部分。這時，被去激活選擇信號的互補信號被激活。例如，當列地址信號A1A0為“01”時，選擇信號YD0B、YD1、YD2和YD3被激活。隨著選擇信號YD0B、YD1、YD2和YD3被激活，第一列選通器電路1801的各個列選通器單元的NMOS晶體管T20、T24和T28導通，同時其它列選通器電路1802-1804的各個列選通器單元的NMOS晶體管T16、T18、T22和T26也導通。因此，第二至第四列選通器1802-1804的各個列選通器單元選擇第一條對應的全局位線，而第一列選通器電路1801的各個列選通器單元選擇第二全局位線。也就是說，第二列選通器電路1802將全局位線GBL64、GBL68、…、GBL124分別同對應的讀出放大器SA0-SA15相連，第三列選通器電路1803將全局位線GBL128、GBL132、…、GBL188分別同對應的讀出放大器SA0-SA15相連，并且第四列選通器電路1804將全局位線GBL192、GBL196、…、GBL252分別同對應的讀出放大器SA0-SA15相連。另一方面，第一列選通器電路1801將全局位線GBL1、GBL5、…、GBL61分別同讀出放大器SA0-SA15相連。
這里，第二至第四列選通器電路1802-1804選擇當前接收到的列地址(例如N)的全局位線，而第一列選通器電路1801選擇當前接收到的列地址的高地址(例如N+1)的全局位線。
之后，各個讀出放大器組1901-1904的讀出放大器SA0-SA15通過公知的方式讀出并放大數據。如果讀出放大操作完成了，則由讀出放大器組1902、1903、1904和1901讀出的數據字按照該次序輸出到存儲器電路的外部。這時，輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。
當接收到的列地址并不是按4N排列時，例如，當列地址信號A1A0為“10”和“11”時，將按照與上述相同的方式進行列選擇操作。例如，當列地址信號A1A0為“10”時，則由讀出放大器組1903、1904、1901和1902讀出的數據字按照該次序輸出到存儲器裝置的外部。因此，第三和第四列選通器電路選擇當前輸入列地址(例如N)的全局位線，而第一和第二列選通器電路則選擇輸入列地址的高地址(例如N+1)的全局位線。輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。類似地，當列地址信號A1A0為“11”時，則由讀出放大器組1904、1901、1902和1903讀出的數據字按照該次序輸出到外部。因此，第四列選通器電路選擇當前輸入列地址(例如N)的全局位線，而第一、第二和第三列選通器電路則選擇輸入列地址的高地址(例如N+1)的全局位線。輸出的數據字在外部被認為是第N、(N+1)、(N+2)和(N+3)列地址的數據字。
根據本發(fā)明的實施例，可以防止列選擇信號線的數量按與脈沖串長度增長的比例增長。已經使用了典型實施例對本發(fā)明進行了說明。但是，可以理解的是本發(fā)明的范圍并不僅限于公開的實施例。相反，它還覆蓋了各種修改以及類似地結構。因此，權利要求的范圍應該被予以最廣闊的解釋，使得其能夠包含所有的修改以及類似結構。
權利要求
1.一種非易失性半導體存儲器裝置，包括多個列，每個列都同多個存儲器單元相連；一個列選擇電路，用以根據列地址選擇多個列中的一部分；以及多個讀出放大器組，同由列選擇電路選出的列相連，其中列選擇電路被設置成能夠選擇列，該列是通過該列地址是否是按4N排列(N為等于或大于1的正整數)確定的。
2.根據權利要求1的存儲器裝置，其中當按4N排列該列地址時，列選擇電路選擇該列地址的列，而當不是按4N排列該列地址時，選擇高位列地址的列。
3.根據權利要求1的存儲器裝置，其中所述列選擇電路包括一個選通器電路，用于根據第一列選擇信號和第二列選擇信號選擇部分列；一個解碼器，用于根據該列地址的第一部分生成第一列選擇信號；以及一個判斷電路，用于根據該列地址的第二部分來確定該列地址是否是按4N排列，其中該判斷電路被構建成能夠生成第二列選擇信號，以便選通器電路能夠選擇列地址的列或者高位列地址的列。
4.根據權利要求3的存儲器裝置，其中第二列地址包括列地址的至少兩個最低有效位。
5.根據權利要求3的存儲器裝置，其中該列被分成多個列組，每個都對應于多個讀出放大器組，并且該選通器電路包括多個列選通器單元，每個列選通器單元都對應于多個列組。
6.根據權利要求5的存儲器裝置，其中各個列選通器單元都包括一個選擇電路，設置為用于在按4N排列該列地址時，根據第一和第二列選擇信號選擇出對應列組中的第一列；以及一個第二選擇電路，設置為用于在不是按4N排列該列地址時，根據第一和第二列選擇信號選擇出對應列組中的第二列，其中第一位線對應于列地址，而第二位線對應于該列地址的高地址。
7.根據權利要求5的存儲器裝置，其中多個列組中的每一個都包括第一、第二、第三以及第四列，第一列選擇信號包括4個列選擇信號，并且第二列選擇信號包括2個列選擇信號。
8.根據權利要求7的存儲器裝置，其中多個列選通器單元中的每一個都包括在第一列和相應讀出放大器組的讀出放大器之間串聯的第一和第二晶體管；在第二列和該讀出放大器之間串聯的第三和第四晶體管；在第三列和該讀出放大器之間串聯的第五和第六晶體管；在第四列和該讀出放大器之間串聯的第七和第八晶體管；在第二列和該讀出放大器之間串聯的第九和第十晶體管；在第三列和該讀出放大器之間串聯的第十一和第十二晶體管；以及在第四列和該讀出放大器之間串聯的第十三和第十四晶體管。
9.根據權利要求8的存儲器裝置，其中由第一列選擇信號中的第一個控制第一和第九晶體管，由其第二個控制第三和第十一晶體管，由其第三個控制第五和第十三晶體管，由其第四個控制第七晶體管，由第二列選擇信號中的一個控制第二、第四、第六和第八晶體管，并且由第二列選擇信號中的另一個控制第十、第十二和第十四晶體管。
10.根據權利要求9的存儲器裝置，其中當按4N排列該列地址時，第二列選擇信號中的一個被激活。
11.根據權利要求9的存儲器裝置，其中當不是按4N排列該列地址時，第二列選擇信號中的另一個被激活。
12.一種非易失性半導體存儲器裝置，用于進行預定脈沖串長度的脈沖串讀出操作，包括多個扇區(qū)，每個扇區(qū)都包括多條局部位線；多條全局位線；第一列選擇電路，用于根據列地址的第一部分選擇一個扇區(qū)，并將被選中扇區(qū)的部分局部位線分別同多條全局位線相連；多個讀出放大器組，每組都包括多個讀出放大器，讀出放大器組的數量對應于脈沖串長度；第二列選擇電路，用于根據用來選擇多個讀出放大器組的列地址中的第二個是否是按4N排列來以可變方式選擇多條全局位線，其中，當按4N排列該列地址時，第二列選擇電路將第二列地址的讀出放大器組以及一或多個高讀出放大器組同列地址的全局位線相連，并將其余低讀出放大器組同高位列地址的全局位線相連。
13.根據權利要求12的存儲器裝置，其中當按4N排列該列地址時，第二列選擇電路將多個讀出放大器組同列地址的全局位線相連。
14.根據權利要求12的存儲器裝置，其中第二列地址包括列地址的至少兩個最低有效位。
15.根據權利要求12的存儲器裝置，其中第一列選擇電路包括第一解碼器，用于根據第一列地址的一部分生成列選擇信號；多個第一列選通器單元，每個都對應于扇區(qū)，并根據列選擇信號選擇對應扇區(qū)的一部分局部位線；第二解碼器，用于根據第一列地址的另一部分生成扇區(qū)選擇信號；以及多個扇區(qū)選擇器，每個都對應于扇區(qū)，并將全局位線分別同由對應的第一列選通器單元選中的局部位線相連。
16.根據權利要求12的存儲器裝置，其中第二列選擇電路包括一個列選通器電路，用于根據第一列選擇信號和第二列選擇信號選擇一部分全局位線；一個解碼器，用于根據第二列地址的第一部分生成第一列選擇信號；以及一個判斷電路，用于根據該列地址的第二部分來確定該列地址是否是按4N排列，其中該判斷電路生成第二列選擇信號，以便第二列選通器電路能夠選擇列地址的全局位線或者高位列地址的全局位線。
17.根據權利要求16的存儲器裝置，其中全局位線被分成多個組，每個組都對應于多個讀出放大器組，并且第二列選通器電路包括多個對應于多條全局位線組的列選通器單元。
18.根據權利要求17的存儲器裝置，其中多個列選通器單元中的每一個都包括一個選擇電路，用于在按4N排列該列地址時，根據第一和第二列選擇信號選擇出對應組中的第一全局位線；以及一個第二選擇電路，用于在不是按4N排列該列地址時，根據第一和第二列選擇信號選擇出對應組中的第二全局位線。
19.根據權利要求18的存儲器裝置，其中多個全局位線組中的每一個都包括第一、第二、第三和第四全局位線，第一列選擇信號包括4個列選擇信號，并且第二列選擇信號包括2個列選擇信號。
20.根據權利要求19的存儲器裝置，其中該選擇電路包括在第一全局位線和相應讀出放大器組的讀出放大器之間串聯的第一和第二晶體管；在第二全局位線和該讀出放大器之間串聯的第三和第四晶體管；在第三全局位線和該讀出放大器之間串聯的第五和第六晶體管；以及在第四全局位線和該讀出放大器之間串聯的第七和第八晶體管，該第一、三、五和七晶體管分別由第一列選擇信號控制；并且第二、四、六和八晶體管由第二列選擇信號中的一個控制。
21.根據權利要求20的存儲器裝置，其中當按4N排列該列地址時，第二列選擇信號中的一個被激活。
22.根據權利要求20的存儲器裝置，其中第二選擇電路包括在第二全局位線和該讀出放大器之間串聯的第九和第十晶體管；在第三全局位線和該讀出放大器之間串聯的第十一和第十二晶體管；以及在第四全局位線和該讀出放大器之間串聯的第十三和第十四晶體管，該第九、第十一和第十三晶體管分別由第一列選擇信號中的第一、第二和第三個進行控制；并且第十、第十二和第十四晶體管由列選擇信號中的另一個控制。
23.根據權利要求22的存儲器裝置，其中當不是按4N排列該列地址時，第二列選擇信號中的另一個被激活。
24.一種NOR-型閃速存儲器裝置，包括多條位線，每條位線都同多個非易失性存儲器單元相連；一個列選通器電路，用于根據第一選擇信號和第二選擇信號選擇至少一條位線；至少一個讀出放大器，其與通過列選通器電路選出的位線相連；一個解碼電路，用于根據列地址中的第一部分生成第一選擇信號；以及判斷裝置，用于根據列地址中的第二部分來判斷該列地址是否是按4N排列，并生成第二選擇信號，該列選通器電路包括第一開關電路，用于在按4N排列該列地址時根據第一和第二選擇信號來選擇第一位線，以及第二開關電路，用于在不是按4N排列該列地址時根據第一和第二選擇信號來選擇第二位線。
25.根據權利要求24的存儲器裝置，其中位線包括第一、第二、第三和第四位線，第一選擇信號包括4個列選擇信號，以及第二選擇信號包括2個列選擇信號。
26.根據權利要求25的存儲器裝置，其中第一開關電路包括在第一位線和該讀出放大器之間串聯的第一和第二晶體管；在第二位線和該讀出放大器之間串聯的第三和第四晶體管；在第三位線和該讀出放大器之間串聯的第五和第六晶體管；在第四位線和該讀出放大器之間串聯的第七和第八晶體管，該第一、三、五和七晶體管分別由第一選擇信號控制；并且第二、四、六和八晶體管由第二選擇信號中的一個控制。
27.根據權利要求26的存儲器裝置，其中當按4N排列該列地址時，第二列選擇信號中的一個被激活。
28.根據權利要求26的存儲器裝置，其中第二開關電路包括在第二位線和該讀出放大器之間串聯的第九和第十晶體管；在第三位線和該讀出放大器之間串聯的第十一和第十二晶體管；在第四位線和該讀出放大器之間串聯的第十三和第十四晶體管，該第九、十一和十三晶體管分別由第一選擇信號中的第一、第二和第三個控制；并且第十、十二和十四晶體管由第二選擇信號中的另一個控制。
29.根據權利要求28的存儲器裝置，其中當不是按4N排列該列地址時，第二列選擇信號中的另一個被激活。
30.根據權利要求24的存儲器裝置，其中由第一開關電路選擇出的位線對應于列地址，并且由第二開關電路選擇出的位線對應于該列地址的一個高位列地址。
31.一種NOR-型閃速存儲器裝置，包括第一、第二、第三和第四位線；至少一個讀出放大器；以及一個列選通器電路，用于將一條位線同至少一個讀出放大器相連，其中該列選通器電路包括在第一位線和該讀出放大器之間串聯的第一和第二晶體管，并分別由第一和第二控制信號進行控制；在第二位線和該讀出放大器之間串聯的第三和第四晶體管，并分別由第三控制信號和第二控制信號進行控制；在第三位線和該讀出放大器之間串聯的第五和第六晶體管，并分別由第四控制信號和第二控制信號進行控制；在第四位線和該讀出放大器之間串聯的第七和第八晶體管，并分別由第五控制信號和第二控制信號進行控制；在第二位線和該讀出放大器之間串聯的第九和第十晶體管，并分別由第一控制信號和第六控制信號進行控制；在第三位線和該讀出放大器之間串聯的第十一和第十二晶體管，并分別由第三和第六控制信號進行控制；以及在第四位線和該讀出放大器之間串聯的第十三和第十四晶體管，并分別由第四和第六控制信號進行控制。
32.根據權利要求31的存儲器裝置，其中當用于選擇位線的列地址是按4N排列時，第二控制信號被激活，并且當不是按4N排列該列地址時，第六控制信號被激活。
33.一種閃速存儲器裝置，包括一個扇區(qū)，具有同多條位線相連的存儲器單元；多個選通器電路，同多條位線相連并接收第一列選擇信號和第二列選擇信號；以及多個讀出放大器組，每個都同選通器電路相連并具有多個單元讀出放大器，其中如此設置該選通器電路，以便共同對第一列選擇信號進行控制，并且單獨對第二列選擇信號進行控制。
34.根據權利要求33的閃速存儲器裝置，其中各個選通器電路都包括多個選通器單元。
35.根據權利要求34的閃速存儲器裝置，其中每個選通器單元都包括一個第一開關，用于接收第一列選擇信號，以及一個第二開關，用于接收第二列選擇信號，第一和第二開關相互串聯。
36.根據權利要求34的閃速存儲器裝置，其中每個選通器單元都包括在對應的位線和對應的單元讀出放大器之間形成的第一電流通路和第二電流通路，該第一和第二電流通路并聯。
37.根據權利要求34的閃速存儲器裝置，其中每個選通器單元在對應的位線和對應的單元讀出放大器之間至少包括一個并聯的電流通路。
38.根據權利要求33的閃速存儲器裝置，還包括一個解碼器，用于對列地址進行解碼，以生成第一列選擇信號；以及一個判斷電路，用于確定是否是按4N排列該列地址，用以生成第二列選擇信號。
39.根據權利要求36的閃速存儲器裝置，其中第一和第二電流通路中的每一個都包括第一和第二NMOS晶體管，由對應的第一列選擇信號控制第一NMOS晶體管，并由對應的第二列選擇信號控制第二NMOS晶體管。
全文摘要
公開一種閃速存儲器裝置，其中包括多個列，每個列都同多個存儲器單元相連。列選擇器電路根據列地址選擇一部分列，并且多個讀出放大器組同由列選擇器電路選中的列相連。該列選擇器電路根據是否是按4N排列該列地址，以可變方式選擇列，其中N的值為等于或大于1的整數。例如，當列地址按4N排列時，列選擇器電路選擇該列地址的列，而當列地址不按4N排列時，列選擇器電路選擇高位列地址的列。
文檔編號G11C7/10GK1551226SQ200410047758
公開日2004年12月1日 申請日期2004年4月5日 優(yōu)先權日2003年4月3日
發(fā)明者李升根, 樸鎮(zhèn)城 申請人:三星電子株式會社