專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及減小功率損耗的半導(dǎo)體存儲器，具體涉及減小功率損耗的其中安裝有分層I/O系統(tǒng)的半導(dǎo)體存儲器。
背景技術(shù)：
近來，半導(dǎo)體存儲器的容量日益增大，且器件中的布線長度也日益增大。結(jié)果，半導(dǎo)體存儲器的讀/寫速度趨向于減慢。分層I/O系統(tǒng)是一種用于提高讀/寫速度的技術(shù)。
根據(jù)該分層I/O系統(tǒng)，次級放大器被設(shè)置在連接于主放大器和讀出放大器之間的I/O線上，以便補償I/O線的電勢從而阻止讀/寫速度的減小。
另一方面，根據(jù)常規(guī)的半導(dǎo)體存儲器，存在另一類問題?；诖鎯ζ髦胁季€的小型化，來自具有低閾值的MOS晶體管的漏電流變大?；诎雽?dǎo)體存儲器容量的日益增加，元件的數(shù)量增加，結(jié)果，半導(dǎo)體存儲器的備用電流增加。特別地，具有分層I/O系統(tǒng)的半導(dǎo)體存儲器包括導(dǎo)致漏電流和備用電流的次級放大器。
近些年來，對于DRAM，更加需要增加容量，提高處理速度并減小使用電壓。而且，DRAM已經(jīng)應(yīng)用于各種新的領(lǐng)域，例如移動器件領(lǐng)域。特別是，強烈需要減小DRAM的功率損耗。
根據(jù)有效抑制備用電流的技術(shù)，且因此可以應(yīng)付上述需要，應(yīng)用襯底偏壓效應(yīng)。根據(jù)該技術(shù)，將襯底設(shè)置在更負(fù)的電勢，以便于可以減小漏電流(次級閾值電流)。然而，當(dāng)降低襯底電勢時，晶體管的閾值電壓增加，以至于晶體管的操作速度減小。因此，該技術(shù)不適合于其中需要高速度操作的情形。
根據(jù)用于減小備用電流的另一種技術(shù)，使用次級閾值電流減小電路(SCRC)。當(dāng)晶體管處于關(guān)閉狀態(tài)時，SCRC控制晶體管的源電勢，以便于可以降低晶體管柵極與源極之間的偏壓電勢，且因此減小次級閾值電流。
常規(guī)地，已經(jīng)提出各種類型的電路作為用于減小次級電流的SCRC的目標(biāo)，已經(jīng)提出各種類型的信號用于控制SCRC，并提出向SCRC輸入控制信號的定時。
例如，根據(jù)日本未審專利公開(JP-A)No.2000-30443(下文中稱之為引證參考1)中描述的技術(shù)，雖然當(dāng)電路處于備用狀態(tài)時，SCRC應(yīng)用于其操作在相對較早的時間開始的電路，但是當(dāng)將備用狀態(tài)切換至起動態(tài)時，SCRC不應(yīng)用于其操作在相對較早的時間開始的電路。響應(yīng)于備用命令，進行起動與失效之間的切換。根據(jù)該技術(shù)，SCRC不適合于其操作在相對較早的時間開始的電路，例如，備用狀態(tài)的次級放大器。
此外，根據(jù)在日本未審專利公開(JP-A)No.2000-113670(下文中稱之為引證參考2)中描述的技術(shù)，當(dāng)將X譯碼器從備用狀態(tài)切換到起動狀態(tài)時，SCRC應(yīng)用于X譯碼器。在引證參考2的0012段落中，描述了“在行系統(tǒng)操作起動之前起動分等級的電源控制信號SCRC”。然而，在引證參考2中未描述在行系統(tǒng)操作之前什么信號起動信號SCRC。

發(fā)明內(nèi)容
根據(jù)前述觀點，本發(fā)明的目的是提供諸如DRAM等的具有包含次級放大器的分層I/O系統(tǒng)的半導(dǎo)體存儲器，其中可以通過設(shè)計一種控制次級閾值電流減小電路(SCRC)的方法作為用于減小備用電流的測量，來減小次級放大器中的漏電流。
本發(fā)明的另一目的是提供包括金屬掩模的半導(dǎo)體存儲器，該金屬掩模用于根據(jù)半導(dǎo)體存儲器的類型，例如，DDR1或DDR2，來選擇用于減小來自次級放大器的漏電流的電路。
本發(fā)明還有一個目的是提供一種可以通過利用起動命令和寫命令控制SCRC、選擇SCRC中的電路、選擇襯底偏壓等相結(jié)合來減小漏電流的半導(dǎo)體存儲器。
根據(jù)本發(fā)明的一個方案，在具有DDR-2規(guī)格并利用包含次級放大器的分層I/O系統(tǒng)的DRAM等中，利用命令可控的次級閾值電流減小電路(SCRC)連接于構(gòu)成次級放大器中的寫緩沖器的NMOS晶體管的源極，以便于控制源電勢。寫緩沖器用于以高速度將局部I/O線(LIO)的電勢減小至低電平。
圖3示出根據(jù)本發(fā)明的DRAM中的SCRC和次級放大器的結(jié)構(gòu)。DRAM在存儲體0至7的每一個上包括分層I/O系統(tǒng)和次級放大器。DRAM還包括SCRC和用于控制SCRC的SCRC控制電路。
每一SCRC包括電流供給能力小于上述寫緩沖器的電流供給能力的NMOS晶體管。該NMOS晶體管的漏極終端連接于存儲體上的所有次級放大器。
SCRC控制電路產(chǎn)生用于根據(jù)寫等待時間WL信息、動作命令A(yù)CT、預(yù)充電命令PRE和寫命令WRIT來切換SCRC開關(guān)的控制信號NSC1。
例如，在下述實施例中，寫等待時間用于提供SCRC恢復(fù)的時間周期，且同時動作命令將SCRC關(guān)閉。由此，寫緩沖器中的晶體管TN6和TN7的源極電勢被降低到地電勢。這個例子適合于具有寫等待時間功能的DDR2。
下文中，將從關(guān)閉SCRC(或從將SCRC控制信號NSC1的電平升高至高電平)到將SCRC電勢NSC2降低至地電勢的時間周期稱之為SCRC恢復(fù)時間。如果寫等待時間足夠長，則從輸入寫命令到起動次級放大器的時間周期會比SCRC恢復(fù)時間足夠長。如果該時間周期比SCRC恢復(fù)時間足夠長，根據(jù)本發(fā)明的一個方案，寫命令將SCRC關(guān)閉。
換句話說，本發(fā)明提供下述半導(dǎo)體存儲器。
根據(jù)本發(fā)明的一個方案，提供一種分層I/O系統(tǒng)應(yīng)用于其中的半導(dǎo)體存儲器。該半導(dǎo)體存儲器包括用于分層I/O系統(tǒng)的次級放大器；和用于減小將輸入到次級放大器的次級閾值電流的次級閾值電流減小電路，其中，響應(yīng)于用于起動半導(dǎo)體存儲器的存儲單元陣列的命令，次級閾值電流減小電路減小次級閾值電流。
優(yōu)選地，該半導(dǎo)體存儲器件還包括用于設(shè)置等待時間的單元；和用于在產(chǎn)生相應(yīng)于等待時間的時鐘信號之后執(zhí)行輸入到半導(dǎo)體存儲器的命令的單元。在這種情況中，次級閾值電流減小電路響應(yīng)于命令的輸入來減小次級閾值電流，并在完成減小次級閾值電流之后執(zhí)行該命令。
優(yōu)選地，動作命令、預(yù)充電命令和寫命令中的至少一個相應(yīng)于該命令。
優(yōu)選地，該半導(dǎo)體存儲器還包括第一晶體管；第二晶體管，具有與第一晶體管的電流供給能力不同的電流供給能力；和用于根據(jù)存儲單元陣列的類型選擇第一晶體管和第二晶體管其中之一的金屬掩模。
此外，該半導(dǎo)體存儲器還包括用于根據(jù)存儲單元陣列的類型改變用于次級放大器中的寫緩沖器的晶體管的襯底電勢的金屬掩模。由此，可以根據(jù)存儲單元陣列的類型來選擇使用襯底偏壓效應(yīng)或不使用襯底偏壓效應(yīng)。
例如，存儲單元陣列的類型為DDR-1和DDR-2其中之一。
在備用狀態(tài)下，SCRC控制信號控制構(gòu)成SCRC的NMOS晶體管的源極電勢，以便于減小柵極與源極之間的電勢。由此，可以減小用于次級放大器電路中的寫緩沖器的次級閾值電流。
結(jié)果，在包含次級放大器的分層I/O系統(tǒng)中，可以減小斷電和自刷新中的備用電流。因此，可以實現(xiàn)高速度處理和減小功率損耗兩方面。


圖1是示出根據(jù)本發(fā)明第一實施例的功能的方框圖；圖2示出根據(jù)預(yù)充電的第一實施例的芯片布局的實例；圖3是根據(jù)本發(fā)明第一實施例的次級放大器和外圍的電路圖；圖4是示出在根據(jù)本發(fā)明第一實施例的次級放大器中的SCRC操作的時序圖；圖5是示出根據(jù)本發(fā)明第一實施例的當(dāng)寫等待時間小時執(zhí)行的SCRC操作的時序圖；圖6是根據(jù)本發(fā)明第二實施例的次級放大器和外圍的電路圖；圖7是示出根據(jù)本發(fā)明的漏電流減小量的曲線圖。
具體實施例方式
根據(jù)本發(fā)明，次級閾值電流減小電路SCRC被應(yīng)用于次級放大器的寫緩沖器。常規(guī)地，SCRC不應(yīng)用于次級放大器。根據(jù)本發(fā)明，SCRC應(yīng)用于次級放大器的寫緩沖器，因為在次級放大器的寫緩沖器中使用的晶體管大，且次級放大器的數(shù)量大，因此，通過減小次級放大器中的漏電流可以有效抑制整個半導(dǎo)體存儲器中的備用電流的量。
下面描述漏電流為何流進次級放大器的原因。當(dāng)沒有進行選擇時，次級放大器中的互補I/O線處于預(yù)充電狀態(tài)，并保持在高電平。例如，關(guān)于圖3中示出的寫緩沖器，當(dāng)晶體管TN6和TN7的漏極處于高電平時，且它們的源極處于低電勢時，它們的柵極處于低電平。次級閾值電流流經(jīng)具有大電流供給能力的晶體管TN6和TN7。即，漏電流流過。
在這種狀態(tài)下，使SCRC操作，以便關(guān)閉SCRC的晶體管TN8。因此，晶體管TN6和TN7的源極NSC2與地電勢隔離開。通過晶體管TN6和TN7的次級閾值電流逐漸增加被隔離的源極電勢。由此次級閾值電流停止流動。因此，通過利用SCRC可以減小漏電流。
在該實施例中，通過寫命令來控制SCRC的操作，且將SCRC應(yīng)用于次級放大器的寫緩沖器。
參考圖1描述根據(jù)該實施例的半導(dǎo)體存儲器的結(jié)構(gòu)的概要。具體地，半導(dǎo)體存儲器可以為1Gbit的DDR-2 SDRAM。半導(dǎo)體存儲器包括由多個存儲單元構(gòu)成的存儲單元陣列MCA、用于在存儲單元陣列MCA中指定地址的地址緩沖器(行地址緩沖器和列地址緩沖器)、行譯碼器RDE、列譯碼器CDE、行驅(qū)動器RDR、列驅(qū)動器CDR、用于執(zhí)行數(shù)據(jù)讀寫的讀出放大器SA、主放大器MA、輸出緩沖器DOB、向其輸入各種控制信號的輸入緩沖器DIB、用于產(chǎn)生內(nèi)部控制信號的主控制電路、諸如內(nèi)部電壓產(chǎn)生電路VG的公知單元等。通過公知的半導(dǎo)體制造技術(shù)將這些構(gòu)件形成在半導(dǎo)體芯片上。值得注意的是，將存儲地址BA從地址緩沖器輸入到SCRC控制電路。根據(jù)本發(fā)明，通過命令和存儲體地址來控制被選擇的存儲體的SCRC。此外，打開未被選擇的存儲體的SCRC，且由此抑制漏電流。
將地址信號Ai從外部輸入到DRAM。由此，通過行地址緩沖器RAB和列地址緩沖器CAB產(chǎn)生行地址信號和列地址信號。分別在行譯碼器RDE、行驅(qū)動器RDR、列譯碼器CDE和列驅(qū)動器CDR中處理這些信號。由此，從存儲單元陣列MCA中選擇想要的存儲單元。
在讀操作中，經(jīng)由讀出放大器SA、分層I/O線LIO和MIO、次級放大器和主放大器MA將數(shù)據(jù)給予讀/寫總線RWBS。最后，從輸出緩沖器DOB將輸出數(shù)據(jù)Dout輸出。在寫操作中，通過輸入緩沖器DIB將輸入數(shù)據(jù)Din輸入。
分層I/O結(jié)構(gòu)包括局部I/O總線LIO、主I/O總線MIO和次級放大器。將次級放大器布置在將多個讀出放大器和該放大器彼此連接的I/O線的中點。由此，附帶地放大了I/O線之間的電勢差，以至于可以防止由于增加I/O線的長度而發(fā)生的讀/寫速度的下降。在圖2示出的芯片布局的實例中，將次級放大器提供在存儲體的中央。局部I/O總線LIO和主總線MIO使用設(shè)置在存儲單元陣列上的鋁布線。
此外，將行地址選通信號/RAS、列地址選通信號/CAS、寫使能信號/WE等作為DRAM的控制信號從外部經(jīng)由各緩沖器輸入。根據(jù)上述控制信號產(chǎn)生內(nèi)部控制信號。由內(nèi)部控制信號控制內(nèi)部電路的操作。對于內(nèi)部電源系統(tǒng)，從外部輸入外部電源電壓VDD和地電勢VSS。諸如襯底電勢、升壓電源電勢、降壓電源電勢等的各種內(nèi)部電壓電平在內(nèi)部電壓產(chǎn)生電路VG中產(chǎn)生，并分別被供給到諸如存儲單元真理MCA、外圍電路等的內(nèi)部電路。
特別是，除根據(jù)DDR-2的規(guī)格形成的寫等待時間機制之外，還采用包含用于附帶放大I/O線之間的電勢差的次級放大器的分層I/O系統(tǒng)。設(shè)計出用于控制次級放大器中的寫緩沖器的源極電勢的方式。
參考圖3將詳細(xì)描述該實施例的半導(dǎo)體存儲器。下文中，根據(jù)次級放大器的功能，描述被劃分成下述五個區(qū)域的次級放大器。具體地，五個區(qū)域為讀放大器部分、寫緩沖器部分、選擇LIO預(yù)充電部分、LIO開關(guān)部分和非選擇LIO預(yù)充電部分。
當(dāng)讀數(shù)據(jù)時，讀放大器部分放大互補I/O線LIOT和LIOB上的信號并將被放大的信號傳送到互補主I/O線MIOT和MIOB。讀放大器部分包括一對NMOS晶體管TN1和TN2以及π型NMOS放大器TN3、TN4和TN5，它們連接于互補主I/O線MIOT和MIOB。晶體管TN1和TN2的柵極連接于次級放大電路中的互補局部I/O線LIOT和LIOB。另一方面，晶體管TN3、TN4和TN5的柵極連接于用于讀放大器起動信號DIORESAT的線。
當(dāng)在存儲單元中寫數(shù)據(jù)時，寫緩沖器部分將數(shù)據(jù)從互補主I/O線傳送到互補局部I/O線。寫緩沖器部分包括一對連接于互補主I/O線和用于寫緩沖器起動信號DIOWEB的NOR電路NOR1和NOR2、一對倒相電路INV1和INV2、以及其柵極分別連接于電路NOR1和NOR2的輸出節(jié)點和電路INV1和INV2的輸出節(jié)點的一對NMOS晶體管TN6和TN7與一對PMOS晶體管TP1和TP2。NMOS晶體管TN6和TN7與PMOS晶體管TP1和TP2的漏極連接于次級放大器電路中的互補I/O線LIOT和LIOB。
NMOS晶體管TN6和TN7的源極連接于相同存儲體的共同節(jié)點，即SCRC電勢NSC2，并連接于構(gòu)成設(shè)置在每一存儲體中的SCRC的NMOS晶體管TN8的漏極。PMOS晶體管的源極連接于電源電勢VDD。
選擇LIO預(yù)充電部分預(yù)充電互補局部I/O線的每一個。選擇LIO預(yù)充電部分包括一對PMOS晶體管TP3和TP4和一對PMOS晶體管TP5和TP6。其柵極連接于用于局部I/O(LIO)補償信號DLIOEQB的線。PMOS晶體管TP3和TP4的漏極連接于同一次級放大器電路中的互補局部I/O線LIOT和LIOB。源極連接于電源電勢VDD。另一方面，PMOS晶體管TP5和TP6的源極和漏極分別連接于設(shè)置在次級放大器外部的互補局部I/O線LIOUT、LIOUB、LIOLT和LIOLB。
LIO開關(guān)部分選擇一對互補局部I/O線LIOUT和LIOUB和一對互補局部I/O線LIOLT和LIOLB中的一對，并將被選擇的線分別連接于互補局部I/O線LIOY和LIOB。LIO開關(guān)部分包括兩對NMOS晶體管，即TNK1、TNK2、TNK3和TNK4。柵極連接于用于位線補償信號ABLEQLT和ABLEQUT的線。TNK1的源極連接于互補局部I/O線LIOT，漏極連接于互補局部I/O線LIOUT。TNK2的源極連接于互補局部I/O線LIOB，漏極連接于互補局部I/O線LIOUB。TNK3的源極連接于互補局部I/O線LIOT，漏極連接于互補局部I/O線LIOLT。TNK4的源極連接于互補局部I/O線LIOB，漏極連接于互補局部I/O線LIOLB。
非選擇LIO預(yù)充電部分預(yù)充電未被LIO開關(guān)部分選擇的互補局部I/O線。未選擇LIO預(yù)充電部分包括兩個電路，每一個包括三個NMOS晶體管，即，一個電路包括TNK5、TNK6和TNK7，另一個電路包括TNK8、TNK9和TNK10。TNK5和TNK6的柵極連接于位線補償信號線ABLEQUT，源極連接于互補局部I/O線LIOUT和LIOUB，漏極連接于內(nèi)部產(chǎn)生電源電勢VBLR。TNK7的柵極連接于位線補償信號線ABLEQUT，源極和漏極連接于互補局部I/O線LIOUT和LIOUB。相似地，TNK8和TNK9的柵極連接于位線補償信號線ABLEQLT，源極連接于互補局部I/O線LIOLT和LIOLB，漏極連接于內(nèi)部產(chǎn)生電源電勢VBLR。TNK10的柵極連接于位線補償信號線ABLEQLT，源極和漏極連接于互補局部I/O線LIOLT和LIOLB。
對于SCRC控制電路，輸入信號為寫等待時間WL、動作命令A(yù)CT/預(yù)充電命令PRE/寫命令WRIT、控制信號SC3和存儲體地址BA。SCRC控制電路輸出SCRC控制信號NSC1，該信號使SCRC開關(guān)。信號NSC1被供給到NMOS晶體管TN8的柵極。由EMRC確定寫等待時間。根據(jù)等待時間，將通過寫命令來控制SCRC轉(zhuǎn)換成通過ACT/PRE命令來控制SCRC，反之亦然。通過存儲體地址信號來選擇存儲體。在被選擇的存儲體中，通過上述命令來控制SCRC的開/關(guān)。另一方面，在未被選擇的存儲體中，SCRC打開。不描述SCRC控制電路的詳細(xì)結(jié)構(gòu)。
下文中，參考圖4描述當(dāng)通過寫命令控制SCRC時的SCRC的操作。
對于具有DDR-2規(guī)格的DRAM，為了有效利用命令總線，根據(jù)標(biāo)明(posted)的CAS功能，通過由AL(附加等待時間)確定的時間可以盡早接受寫命令WRIT和讀命令READ。寫等待時間WL、讀等待時間RL、附加等待時間AL和CAS等待時間CL之間的關(guān)系被限定為WL＝RL-1＝AL+CL-1。
圖4是在寫等待時間WL＝5的情況下獲得的時序圖，其示出在其中存儲體0中的SCRC由寫命令控制的利用寫等待時間的操作。通過模式寄存器設(shè)置(MRS)和擴展模式寄存器設(shè)置(EMRS)預(yù)先將寫等待時間WL指定為WL＝5。
在該狀態(tài)下，當(dāng)輸入動作命令A(yù)C和地址時，位線補償信號ABLEQUT的電平降低(箭頭A1)。
相應(yīng)于此，晶體管TNk3和TNK4關(guān)閉，而TNK1和TNK2繼續(xù)打開。局部I/O線LIOT和LIOB與局部I/O線LIOLT和LIOLB斷開，并與局部I/O線LIOUT和LIOUB連接。結(jié)果，LIO開關(guān)部分選擇局部I/O線LIOUT和LIOUB，并將它們分別連接于LIOT和LIOB。
由內(nèi)部產(chǎn)生電源電勢VBLR經(jīng)由晶體管TNK8和TNK9對未被LIO開關(guān)部分選擇的局部I/O線LIOLT和LIOLB預(yù)充電。
當(dāng)LIO補償信號DLIOEQB的電平變低時，由外部電源電勢VDD對被LIO開關(guān)部分選擇的局部I/O線LIOUT和LIOUB預(yù)充電(箭頭A2和A3)。
隨后，當(dāng)輸入由標(biāo)明的CAS供給的寫命令WRIT時，將內(nèi)部控制信號WL、ACT和WRIT與內(nèi)部時鐘計時同步地供給到圖3中示出的SCRC控制電路。根據(jù)這些控制信號，SCR控制信號NSC1的電平變高(箭頭4)，SCRC關(guān)閉，SCRC的晶體管TN8打開，寫緩沖器部分的晶體管TN6和TN7的源極電勢等于地電勢。從輸入寫命令的時間到SCRC減小每一次級放大器中的寫緩沖器的源極電勢以便輸出節(jié)點達到地電勢的時間的持續(xù)時間由返回持續(xù)時間t1表示。由此，在將寫命令WRIT供給到SCRC控制電路之后的持續(xù)時間t1，完成SCRC的返回。
在相應(yīng)于寫等待時間WL的時鐘數(shù)量過去之后，脈沖寫開始，數(shù)據(jù)選通信號DQS鎖存輸入數(shù)據(jù)DQ。隨后，寫緩沖器起動信號DIOWEB的電平變低，LIO補償信號DLOEQB的電平變高，寫緩沖器部分起動。
根據(jù)本發(fā)明，特有地，將標(biāo)明的CAS功能用于具有DDR-2規(guī)格的DRAM中的SCRC控制。從輸入寫命令的時間到起動次級放大器的時間的持續(xù)時間由t2表示?？梢源_保持續(xù)時間t2比持續(xù)時間t1足夠長。
然后，輸入數(shù)據(jù)DQ經(jīng)由主放大器MA被供給到互補主I/O線MIOT/MIOB，并到達次級放大器。次級放大器中的寫緩沖器根據(jù)數(shù)據(jù)的電平是高還是低來減小互補I/O線LIOT/LIOB和LIOUT/LIOUB的電勢。由此，將寫數(shù)據(jù)傳輸?shù)阶x出放大器SA。
當(dāng)完成寫操作時，寫緩沖器起動信號DIOWEB的電平變高，LIO補償信號DLOEQB的電平變低，次級放大器進入備用狀態(tài)。然后，當(dāng)SCRC控制電路的輸出節(jié)點變低(箭頭A6)，SCRC打開。由此，晶體管TN8關(guān)閉，而源極節(jié)點NSC2與地電勢斷開。由此，在備用時間內(nèi)可以減小次級閾值電流。在這種情況下，在完成寫操作之后的定時內(nèi)，通過將SCRC復(fù)位信號NSC3(箭頭A5)等輸入到SCRC控制電路，可以打開SCRC，該信號由內(nèi)部時鐘計數(shù)器根據(jù)寫命令產(chǎn)生。
如上所述，在大的寫等待時間WL的情況下，SCRC由寫命令來控制。另一方面，在小的寫等待時間WL的情況下，SCRC由動作命令A(yù)CT和預(yù)充電命令PRE來控制。這一點將在下面進行描述。
參考圖5中示出的時序圖，通過模式寄存器設(shè)置MRS和擴展模式寄存器設(shè)置EMRS預(yù)先將寫等待時間設(shè)置為WL＝2。
在這種狀態(tài)下，當(dāng)輸入動作命令A(yù)CT和地址信號時，位線補償信號ABLEQUT的電平變低(箭頭A11)。
相應(yīng)于此，晶體管TNK3和TNK4關(guān)閉，而TNK1和TNK2繼續(xù)打開。局部I/O線LIOT和LIOB與局部I/O線LIOLT和LIOLB斷開，而連接于局部I/O線LIOUT和LIOUB。結(jié)果，LIO開關(guān)部分選擇局部I/O線LIOUT和LIOUB，并將它們分別連接于LIOT和LIOB。
由內(nèi)部產(chǎn)生電源電勢VBLR經(jīng)由晶體管TNK8和TNK9對未被LIO開關(guān)部分選擇的局部I/O線LIOLT和LIOLB預(yù)充電。
當(dāng)LIO補償信號DLIOEQB的電平變低時，由外部電源電勢VDD對被LIO開關(guān)部分選擇的局部I/O線LIOUT和LIOUB預(yù)充電(箭頭A12和A13)。
圖5的上述操作與圖4的相同。然而，在圖4的操作中，SCRC控制信號NSC1的電平相應(yīng)于寫命令WRIT變高，而在圖5的操作中，信號NSC1的電平相應(yīng)于動作命令A(yù)CT變高。特別是，當(dāng)輸入動作命令A(yù)CT時，將內(nèi)部控制信號WL、ACT和WRIT與內(nèi)部時鐘計時同步地供給到圖3中示出的SCRC控制電路。SCRC控制信號NSC1的電平根據(jù)這些控制信號變高(箭頭14)。
根據(jù)SCRC控制信號NCC1的變化，關(guān)閉SCRC。即，SCRC的晶體管TN8打開，而寫緩沖器部分的晶體管TN6和TN7的源極電勢變得等于地電勢。從輸入寫命令的時間到SCRC將寫緩沖器部分的源極電勢減小以便輸出節(jié)點NSC2的電平足夠低的時間的持續(xù)時間由返回持續(xù)時間t1表示。由此，在輸入寫命令WRIT之后的持續(xù)時間t1完成SCRC的返回。
將寫等待時間WL設(shè)置成WL＝2。由此，在輸入寫命令WRIT之后的兩個時鐘開始脈沖寫。由數(shù)據(jù)選通信號DPQ鎖存輸入數(shù)據(jù)DQ。隨后，寫緩沖起動信號DIOWEB的電平變低，LIO補償信號DLOEQB的電平變高，寫緩沖器部分進入起動狀態(tài)。從輸入動作命令A(yù)CT的時間到寫緩沖器部分進入起動狀態(tài)的時間的所需的持續(xù)時間由t2表示。需要輸出節(jié)點NSC2在持續(xù)時間t2過去之前完全返回到地電勢。
參考圖5中示出的操作，相比較圖4中示出的操作，圖5中的寫等待時間WL短于圖4中的寫等待時間。然而，在寫命令WRIT之前將動作命令A(yù)CT施應(yīng)用于SCRC控制，以便于可以確保相對于SCRC的返回持續(xù)時間t1的足夠長的持續(xù)時間t2。
隨后，輸入數(shù)據(jù)DQ經(jīng)由主放大器MA被供給到互補I/O線MIOT/MIOB，并到達次級放大器。這里，次級放大器中的寫緩沖器根據(jù)數(shù)據(jù)的電平是高還是低來減小互補局部I/O線LIOT/LIOB的電勢，并將寫輸出傳輸?shù)阶x出放大器SA。
在完成寫操作之后，輸入預(yù)充電命令PRE。SCRC控制電路響應(yīng)于預(yù)充電命令PRE使SCRC控制信號NSC1的電平變低(箭頭15)并打開SCRC。即，晶體管TN8進入關(guān)閉狀態(tài)，將作為寫緩沖器部分中的晶體管TN6和TN7的源極節(jié)點的NSC2與地電勢斷開。
響應(yīng)于預(yù)充電命令PRE，位線補償信號ABLEQUT的電平變高(箭頭16)。響應(yīng)于預(yù)充電命令PRE的電平變高，晶體管TNK3和TNK4打開。當(dāng)LIO補償信號DLIOEQB的電平變高(箭頭17)時，由內(nèi)部產(chǎn)生電源電勢VBLR(箭頭18)來對局部I/O線LIOT/LIOB預(yù)充電。
因此，當(dāng)次級放大器處于備用狀態(tài)時，打開SCRC，并抑制來自寫緩沖器的次級閾值電流。當(dāng)次級放大器處于起動狀態(tài)時，關(guān)閉SCRC，并將寫緩沖器電勢減小到地電勢VSS。由此，起動次級放大器。
如上所述，根據(jù)本發(fā)明，通過與內(nèi)部時鐘計時同步的命令控制來執(zhí)行SCRC的開關(guān)，且由此，可以實現(xiàn)備用電流的減小。
此外，對于根據(jù)本發(fā)明的SCRC控制，當(dāng)寫等待時間WL大時，由寫命令來控制SCRC。另一方面，當(dāng)寫等待時間WL小時，由預(yù)充電命令PRE控制SCRC。即，根據(jù)輸入到SCRC控制電路的寫等待時間的數(shù)值來轉(zhuǎn)換用于SCRC的控制信號。因此，控制了SCRC。
如上所述，將包括SCRC的返回持續(xù)時間的持續(xù)時間作為等待時間，且由此，可以通過動作命令和寫命令來執(zhí)行SCRC控制。因此，還可以減小起動備用中的次級放大器的漏電流。因該注意的是，根據(jù)公知技術(shù)，僅在自刷新時由CKE信號控制的SCRC，不可以減小起動備用中產(chǎn)生的次級放大器的漏電流。
參考圖6將描述本發(fā)明的第二實施例。其基礎(chǔ)構(gòu)造與第一實施例的相同。在DDR-2/DDR-2組合安裝的DRAM中，還將SCRC結(jié)構(gòu)設(shè)計成適合DDR-1規(guī)格。
根據(jù)DDR-1規(guī)格，將寫等待時間WL固定在WL＝1。由此，與第一實施例相比較，通過將寫等待時間設(shè)置為與第一實施例一樣長的持續(xù)時間，不能確保將寫緩沖器部分中的晶體管TN6和TN7的源電勢返回到地電勢所要求的持續(xù)時間。因此，需要提前將源電勢返回到地電勢。
因此，根據(jù)該實施例，在處理具有DDR-1規(guī)格的DRAM的情況下，可以使用與用于處理具有DDR-2規(guī)格的DRAM的晶體管相比較具有較大電流供給能力、特別是具有較大柵極寬度的晶體管來執(zhí)行SCRC的操作。
另一方面，根據(jù)DDR-1規(guī)格的基礎(chǔ)時鐘頻率低于根據(jù)DDR-2規(guī)格的基礎(chǔ)時鐘頻率。在用SCRC結(jié)構(gòu)僅處理DDR-1規(guī)格的情況下，相比較于用SCRC結(jié)構(gòu)僅處理DDR-2規(guī)格的情況，用于TN6和TN7的電流供給能力相對較小。
因此，在用SCRC結(jié)構(gòu)處理具有DDR-1規(guī)格的DRAM的情況下，將晶體管TN6和TN7的襯底偏壓電勢設(shè)置為比較負(fù)，以便將閾值電壓設(shè)置得高。
特別地，根據(jù)第二實施例，SCRC設(shè)置有DDR-1/DDR-2轉(zhuǎn)換開關(guān)和襯底偏壓轉(zhuǎn)換開關(guān)。
設(shè)置有DDR-1/DDR-2轉(zhuǎn)換開關(guān)的SCRC包括兩個具有不同電流供給能力的晶體管，即MOS晶體管TN8和TN9，以及金屬掩模SW1和SW2。DDR-2和DDR-1規(guī)格的情形可以轉(zhuǎn)換。
在DDR-1規(guī)格的情形下，利用兩個金屬掩模SW1和SW2來選擇晶體管TN9。在DDR-2規(guī)格的情形下，利用兩個金屬掩模SW1和SW2來選擇晶體管TN8。
晶體管TN8和TN9的柵極寬度由W1和W2來表示，它們具有W1＜W2的關(guān)系。例如，將柵極寬度W2設(shè)置為柵極寬度W1的兩倍。在DDR-2規(guī)格的情形下，連接晶體管TN8。在DDR-1規(guī)格的情形下，連接晶體管TN9。在次級放大器中的寫緩沖器部分中，NMOS晶體管TN6和TN7的源極端連接于節(jié)點NSC2。
即，具有較大尺寸的晶體管用于DDR-1規(guī)格。使用較大尺寸的晶體管的情況，相比較于使用小尺寸的晶體管的情況，容易將晶體管TN6和TN7的源極電勢降低到地電勢。由此可以減小返回持續(xù)時間。
然而，當(dāng)構(gòu)成SCRC的晶體管的柵極寬度增加時，寫緩沖器部分的晶體管TN6和TN7中的漏電流變大。為了抵消漏電流的增加量并且進一步減小漏電流，借助于襯底偏壓轉(zhuǎn)換開關(guān)和金屬掩模以如下方式轉(zhuǎn)換晶體管TN6和TN7的襯底電勢在DDR-2規(guī)格的情況下，該電勢變?yōu)閂BB2，而在DDR-1規(guī)格的情況下，該電勢變?yōu)閂BB1。電勢VBB1和VBB2具有由VBB2＞VBB1表示的關(guān)系。例如，將電勢VBB2和VBB1設(shè)置為0.0V和-0.5V。
當(dāng)降低晶體管TN6和TN7的襯底偏壓時，漏電流會由于襯底偏壓效應(yīng)而減小，但晶體管TN6和TN7的操作速度降低。然而，速度的降低不是問題，因為相比較于DDR-2規(guī)格，DDR-1規(guī)格不需要太高的速度。
下面將對DDR-1規(guī)格情況下晶體管的漏極電流與柵-源極電壓Vgs的關(guān)系進行定性分析。通過利用具有DDR-1/DDR-2規(guī)格轉(zhuǎn)換開關(guān)的SCRC的金屬掩模SW1和SW2的轉(zhuǎn)換來選擇晶體管TN9。由此可以獲得通過晶體管TN9的SCRC效應(yīng)(箭頭B1)。此外，借助于襯底偏壓轉(zhuǎn)換開關(guān)SW3將地電勢設(shè)置為電勢VBB1。由此，由于襯底偏壓效應(yīng)而獲得漏電流減小效應(yīng)(箭頭B2)?？傮w上，獲得由箭頭B1和B2示出的由縱向上的分量的總和(箭頭B3)表示的漏電流減小效應(yīng)。
在其中使用具有DDR-2的DDR-2規(guī)格的DRAM作為存儲單元陣列的情況中，借助于具有DDR-1/DDR-2規(guī)格轉(zhuǎn)換開關(guān)的SCRC的金屬掩模SW1和SW2來選擇晶體管TN6，且還借助于襯底偏壓轉(zhuǎn)換開關(guān)SW3來選擇電勢VBB2。在這種情況下執(zhí)行的操作與在第一實施例中的相同，此處不再重復(fù)說明。
如上所述，根據(jù)該實施例，對于DDR-1和DDR-2規(guī)格的兩種情況，可以通過利用金屬掩模執(zhí)行的簡單轉(zhuǎn)換來減小漏電流。
例如，在DDR-1/DDR-2組合安裝的DRAM中通過動作命令A(yù)CT和預(yù)充電命令PRE來控制SCRC。由此，備用電流即斷電時的備用電流IDD2P、非斷電時的備用電流IDD2N、以及自刷新電流IDD6都可以減小。此外，通過襯底偏壓效應(yīng)，可以減小斷電時的啟動備用電流IDD3P和非斷電時的啟動備用電流IDD3N。
表1總結(jié)了根據(jù)本發(fā)明控制SCRC的方法的實例。估計在所有的次級放大器中，可以將寫緩沖器部分中的晶體管TN6和TN7的漏電流減小5.5(nA/um)×16000(um)×8(存儲體)＝0.70mA。
參考圖7將簡單描述根據(jù)本發(fā)明和其實施例獲得的優(yōu)點。在表1中，IDD2P表示斷電時的備用電流，IDD2N表示非斷電時的備用電流，IDD3P表示斷電時的起動備用電流，IDD3N表示非斷電時的起動備用電流，IDD6表示自刷新電流。

SPECSCRC效應(yīng)表1(1)在DDR-2規(guī)格的情況下(寫等待時間＝4至6)，寫等待時間WL大。因此，從寫命令輸入到次級放大器起動之間的持續(xù)時間大于SCRC的返回持續(xù)時間。因此，可以通過寫命令設(shè)置SCRC。另一方面，在完成寫操作之后利用在內(nèi)部時鐘計數(shù)器中產(chǎn)生的寫命令和SCRC復(fù)位信號NSC3執(zhí)行SCRC復(fù)位。由此，可以減小備用電流IDD2P、IDD2N、IDD6和備用電流IDD3P和IDD3N。(第一實施例)(2)在DDR-2規(guī)格的情況下(寫等待時間WL＝2至3)，從ACT命令輸入到次級放大器起動之間的持續(xù)時間大于SCRC的返回持續(xù)時間。因此，可以通過ACT命令設(shè)置SCRC。另一方面，通過PRE命令與內(nèi)部時鐘計時同步地執(zhí)行SCRC復(fù)位。因此可以減小備用電流IDD2P、IDD2N和IDD6。(第一實施例)
(3)在DDR-1規(guī)格的情況下，從ACT命令輸入到次級放大器起動之間的持續(xù)時間短。因此，通過利用金屬掩模的轉(zhuǎn)換來使用具有短返回持續(xù)時間和大常數(shù)的SCRC。同時，減小次級放大器的襯底電勢，以便利用襯底偏壓效應(yīng)。因此，在DDR-1規(guī)格的情況下，可以減小漏電流。
例如，在DDR-1/DDR-2規(guī)格的組合安裝的DRAM中，將SCRC晶體管的尺寸增加兩倍，通過金屬掩模的轉(zhuǎn)換將次級放大器襯底電勢VBB設(shè)置在-0.5V。然后，通過ACT命令和預(yù)充電命令PRE來控制SCRC。在這種情況下，可以減小備用電流IDD2P、IDD2N和IDD6。此外，由于襯底偏壓效應(yīng)，可以實現(xiàn)減小備用電流IDD3P和IDD3N。
(第二實施例)上面參考實施例已經(jīng)描述了本發(fā)明。本發(fā)明不限于實施例。不必說，即使沒有本領(lǐng)域的普通技術(shù)知識也可以對本發(fā)明作出修改和改進。
權(quán)利要求
1.一種應(yīng)用分層I/O系統(tǒng)的半導(dǎo)體存儲器，包括用于所述分層I/O系統(tǒng)的次級放大器；和用于減小待輸入至所述次級放大器的次級閾值電流的次級閾值電流減小電路，其中，響應(yīng)于用于起動所述半導(dǎo)體存儲器的存儲單元陣列的命令，所述次級閾值電流減小電路減小所述次級閾值電流。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括用于設(shè)置等待時間的裝置；和用于在產(chǎn)生相應(yīng)于所述等待時間的時鐘信號后執(zhí)行輸入至所述半導(dǎo)體存儲器的所述命令，其中所述次級閾值電流減小電路響應(yīng)于所述命令的輸入減小所述次級閾值電流；和在完成減小次級閾值電流之后執(zhí)行所述命令。
3.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中動作命令、預(yù)充電命令和寫命令中的至少一個相應(yīng)于所述命令。
4.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括第一晶體管；電流供給能力不同于所述第一晶體管的電流供給能力的第二晶體管；和用于根據(jù)所述存儲單元陣列的類型選擇所述第一晶體管和所述第二晶體管中之一的金屬掩模。
5.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括根據(jù)所述存儲單元陣列的類型來改變用于所述次級放大器中的寫緩沖器的晶體管的襯底電勢的金屬掩模。
6.如權(quán)利要求4所述的半導(dǎo)體存儲器，其中所述存儲單元陣列的類型為DDR-1和DDR-2中的一種。
7.如權(quán)利要求5所述的半導(dǎo)體存儲器，其中所述存儲單元陣列的類型為DDR-1和DDR-2中的一種。
全文摘要
當(dāng)命令輸入到半導(dǎo)體存儲器時，相應(yīng)于該命令將次級閾值電流減小至預(yù)定值。在完成減小次級閾值電流后，半導(dǎo)體存儲器相應(yīng)于該命令開始操作。
文檔編號G11C11/409GK1591681SQ20041006873
公開日2005年3月9日 申請日期2004年9月6日 優(yōu)先權(quán)日2003年9月4日
發(fā)明者持田宜晃 申請人:爾必達存儲器株式會社