專利名稱：非揮發(fā)性存儲單元的制作方法
技術領域：
本發(fā)明涉及一種非揮發(fā)性存儲單元的制作方法，特別是涉及一種單一存儲單元二位(1 cell 2 bit)的非揮發(fā)性存儲單元的制作方法，并可應用于制作快閃存儲(Flash memory)單元與硅-氧化硅-氮化硅-氧化硅-硅型(silicon-oxide-nitride-oxide-silicon，SONOS)存儲單元。
背景技術：
近年來非揮發(fā)性存儲器拜可攜式電子產品需求所賜，有明顯增加需求的現象。而隨著快閃式存儲器工藝技術的日趨成熟以及可攜式電子系統(tǒng)市場的增加，高密度、高容量的快閃存儲單元及其陣列就相當的重要。
而一般閃存的形成方法通常是先在基底上依序形成穿隧氧化層(tunneling oxide)、導體層與介電層，再定義前述各層，以形成浮置柵極與柵間介電層。之后，于浮置柵極上方的柵間介電層上形成控制柵極。
然而，當多晶硅浮置柵極層下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。因此，為解決元件漏電流的問題，目前采用的方法是以一電荷陷入層(trapping layer)取代現有存儲器的多晶硅浮置柵極。由于這層電荷陷入層通常是一層氮化硅層，所以由氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)層所構成的非揮發(fā)性存儲器又稱為硅-氧化硅-氮化硅-氧化硅-硅型存儲器。
由于氮化硅層具有抓住電荷的效果，所以射入氮化硅層之中的電子并不會均勻分布于整個氮化硅層之中，而是集中于氮化硅層的局部區(qū)域上。因此，在硅-氧化硅-氮化硅-氧化硅-硅型存儲元件程序化時，電子僅會在接近源極或漏極區(qū)上方的通道局部性地儲存。故而，藉由改變柵極與其兩側的源極/漏極區(qū)所施加電壓，可以在單一的存儲單元之中寫入四種狀態(tài)，成為一種單一存儲單元二位(1 cell 2 bit)的閃存。
現有的二位硅-氧化硅-氮化硅-氧化硅-硅型存儲元件在程序化時，注入電子陷入層中的熱電子會依據注入能量而形成電子分布曲線。然而，在目前元件集積度增加的趨勢下，同一存儲單元的兩個位彼此會互相影響，使電荷分布曲線變廣而連接在一起，導致編程上的失誤，進而影響存儲器元件的可靠度。

發(fā)明內容
本發(fā)明的目的就是在提供一種非揮發(fā)性存儲單元的制作方法，可簡化工藝并縮小單一存儲單元二位的存儲單元尺寸。
本發(fā)明的另一目的是提供一種快閃存儲單元的制作方法，不僅可保持雙位存儲單元所占面積與現有單一存儲單元所占面積相同，而且可以有效節(jié)省技術開發(fā)費用和昂貴的生產機臺成本。
本發(fā)明的又一目的是提供一種硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，以避免原本陷入電荷陷入層某一側的電子延伸向另一側而發(fā)生編程上的失誤，并制作出符合小型化發(fā)展的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元。
本發(fā)明提出一種非揮發(fā)性存儲單元的制作方法，包括于一基底上形成一第一介電層，再于第一介電層上形成一第二介電層，其中第二介電層具有一溝槽。接著，于溝槽的側壁上形成一對電荷儲存間隙壁(charge storage spacer)。之后，于基底上形成一第三介電層，覆蓋電荷儲存間隙壁以及第一、第二介電層，再于電荷儲存間隙壁上方的第三介電層上形成一導體結構。隨后，移除未被導體結構覆蓋的第三、第二與第一介電層，再于導體結構兩側的基底內形成源極/漏極區(qū)。
本發(fā)明再提出一種快閃存儲單元的制作方法，包括于一基底上形成一穿隧介電層，再于穿隧介電層上形成一圖案化介電層，其中圖案化介電層具有一溝槽。接著，于基底上形成一導體層覆蓋溝槽表面，再移除部分導體層，以于溝槽的側壁上形成一對導體間隙壁作為浮置柵極。之后，于基底上形成一柵間介電層覆蓋圖案化介電層、導體間隙壁以及穿隧介電層，再于柵間介電層上形成對應于導體間隙壁的控制柵極。之后，于控制柵極兩側的基底內形成源極/漏極區(qū)。
本發(fā)明還提出一種硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，包括于一基底上形成一底氧化硅層，再于底氧化硅層上形成一圖案化介電層，其中圖案化介電層具一溝槽。接著，于基底上形成一電荷陷入層覆蓋溝槽表面，再移除部分電荷陷入層，以于溝槽的側壁上形成一對電荷陷入間隙壁。然后，于基底上形成一頂氧化硅層，覆蓋圖案化介電層、電荷陷入間隙壁以及底氧化硅層，再于頂氧化硅層上形成對應于電荷陷入間隙壁的柵極。之后，于柵極兩側的基底內形成源極/漏極區(qū)。
本發(fā)明因采用形成間隙壁的方式，于同一存儲單元中制作兩個電荷儲存間隙壁，所以能夠簡化工藝，并縮小單一存儲單元所占的面積，而在一個非揮發(fā)性存儲單元內制作出兩個電荷儲存結構。而且，本發(fā)明能應用于一般非揮發(fā)性存儲單元的制作，如快閃存儲單元的制作方法或硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，以避免原本陷入硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的電荷陷入層某一側的電子延伸向另一側而發(fā)生編程上的失誤，而影響到存儲器元件的可靠度。再者，本發(fā)明可制作出符合小型化發(fā)展的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元。此外，本發(fā)明還可直接利用現有的生產機臺與工藝技術，所以不僅可保持雙位存儲單元所占面積與單一存儲單元所占面積相同，而且可以有效節(jié)省技術開發(fā)費用和昂貴的生產機臺成本。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，以下配合附圖以及優(yōu)選實施例，以更詳細地說明本發(fā)明。


圖1A至圖1D是依照本發(fā)明的第一實施例的快閃存儲單元的部分制造流程俯視圖。
圖2A至圖2F繪示第一實施例的快閃存儲單元的制造流程剖面圖。
圖3A至圖3D是是依照本發(fā)明的第二實施例的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制造流程剖面圖。
簡單符號說明100、300基底102穿隧介電層104、304圖案化介電層106、306溝槽108、312導體層108a導體間隙壁
109圖案化光致抗蝕劑層110浮置柵極112柵間介電層114導體結構118、314氧化硅層120、316氮化硅層122、318頂蓋層122控制柵極124、320淺摻雜區(qū)126、322介電間隙壁128、324源極/漏極區(qū)200隔離結構302底氧化硅層308電荷陷入層308a電荷陷入間隙壁310頂氧化硅層312a柵極具體實施方式
本發(fā)明的概念是在制作非揮發(fā)性存儲單元時，將其中的電荷儲存結構利用間隙壁的制作方式，形成電荷儲存間隙壁(charge storage spacer)。而以下各實施例為本發(fā)明的應用于各種非揮發(fā)性存儲單元的制作方法的范例之一，然其僅為舉例之用，并非用以限定本發(fā)明。
第一實施例圖1A至圖1D是依照本發(fā)明的第一實施例的快閃存儲單元的部分制造流程俯視圖，而圖2A至圖2F繪示第一實施例的快閃存儲單元的制造流程剖面圖。
請參照圖1A與2A(其中圖2A是圖1A的I-I剖面的剖面圖)，先于具有隔離結構200的一基底100上形成一穿隧介電層(tunneling oxide)102，其中穿隧介電層102例如是包括氧化硅層，且其厚度例如在7.0nm～9.5nm之間。然后，于穿隧介電層102上形成一層圖案化介電層104，其具有一溝槽106，其中圖案化掩模層104的材料只要是與后續(xù)形成的導體間隙壁具有不同蝕刻選擇性的材料即可。而且，圖案化介電層104的材料例如是較高介電常數介電材料；舉例來說，這種高介電常數介電材料譬如是選自包括氮化硅、氮氧化硅、碳化硅、碳氧化硅、二氧化鉿(hafnium oxide，HfO2)、二氧化鋯(zirconiumoxide，ZrO2)、二氧化鈦(titanium dioxide，TiO2)、二氧化鈰(cerium oxide，CeO2)、二氧化鑭(lanthanum oxide，La2O3)或氧化鋁(aluminum oxide，Al2O3)。
接著，請參照圖1B與2B(其中圖2B是圖1B的I-I剖面的剖面圖)，于基底100上形成一導體層108覆蓋溝槽106表面，其中導體層108例如是摻雜多晶硅層，且其厚度例如在20nm～60nm之間，較佳約為40nm。
隨后，請參照圖1C與圖2C(其中圖2C是圖1C的I-I剖面的剖面圖)，移除部分導體層108(請見圖1B)，以于溝槽106的側壁上形成一對導體間隙壁108a。此時，由于溝槽106可做到光刻工藝的最小線寬，故于此最小線寬中所形成的導體間隙壁108a勢必較目前一般光刻工藝可得的極限更小。因此，本發(fā)明可利用現有的生產機臺與工藝技術，制作出雙位閃存，不僅可保持雙位存儲單元所占面積與單一存儲單元所占面積相同，而且可以有效節(jié)省技術開發(fā)費用和昂貴的生產機臺成本。另外，于回蝕刻第一導體層108后，更可包括進行一道通入惰性氣體的退火工藝，以消除回蝕刻時穿隧介電層102所受到的損傷。然后，可于基底100上覆蓋一層圖案化光致抗蝕劑層109作為后續(xù)定義導體間隙壁108a時的掩模。
接著，請參照圖1D與圖2D(其中圖2D是圖1D的I’-I’剖面的剖面圖)，以圖案化光致抗蝕劑層109(請見圖1C)作為掩模，定義導體間隙壁108a作為浮置柵極110。之后，移除圖案化光致抗蝕劑層109并保留圖案化介電層104，再于基底100上形成一柵間介電層112，覆蓋浮置柵極110、圖案化介電層104與穿隧介電層102，其中柵間介電層112的材料例如包括氧化硅-氮化硅-氧化硅(ONO)、氧化硅-氮化硅或氧化硅。
然后，請參照圖2E，可于柵間介電層112上形成包含控制柵極的導體結構114，而其制作方法例如是于柵間介電層112上形成另一層導體層(未繪示)，并可于此導體層116上形成作為頂蓋層之用的一層氧化硅層118與一層氮化硅層120，然前述兩層僅為舉例之用，并非用以限定本發(fā)明中的頂蓋層的組成。其中，氧化硅層118可以是利用四乙氧基硅烷(tetetra-ethyl-ortho-silicate，TEOS)作為氣體源所形成的膜層。接著，圖案化氮化硅層120、四乙氧基硅烷層118與導體層116，即可形成對應于浮置柵極110的多個控制柵極116與頂蓋層122，其中控制柵極116的材料例如包括摻雜多晶硅。而且，于圖案化導體層114的步驟中，可選擇將控制柵極116的寬度定義得較之前所定義的溝槽106的寬度大(如本圖所示)，或是將控制柵極116的寬度定義得與溝槽106的寬度大致相同。之后，可于控制柵極116以外的基底100內形成淺摻雜區(qū)124。接著，于導體結構114的側壁上形成介電間隙壁126，并暴露出柵間介電層112。
隨后，請參照圖2F，去除暴露出的柵間介電層112、圖案化介電層104與穿隧介電層102，再于控制柵極122兩側的介電間隙壁126外的基底100內形成多個源極/漏極區(qū)128。
本實施例因為采用形成間隙壁的方式，于同一快閃存儲單元中制作兩個電荷儲存用的導體間隙壁，所以能夠突破光刻工藝的限制，縮小單一存儲單元所占的面積。再者，本實施例可直接利用現有的生產機臺與工藝技術，所以不僅可保持雙位存儲單元所占面積與單一存儲單元所占面積相同，而且可以有效節(jié)省技術開發(fā)費用和昂貴的生產機臺成本。
第二實施例圖3A至圖3D是依照本發(fā)明的第二實施例的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制造流程剖面圖。
請參照圖3A，于一基底300上形成一底氧化硅層302。之后，于底氧化硅層302上形成一圖案化介電層304，其具有一溝槽306，其中圖案化掩模層306的材料只要是與后續(xù)形成的電荷陷入層具有不同蝕刻選擇性的材料即可。而且，圖案化介電層304的材料如第一實施例所描述皆可為較高介電常數介電材料。接著，于基底300上形成一電荷陷入層(charge trapping layer)308覆蓋溝槽306表面，其中電荷陷入層308例如是包括氮化硅層或氮氧化硅層。
隨后，請參照圖3B，移除部分電荷陷入層308，以于溝槽306的側壁上形成一對電荷陷入間隙壁308a。此時，由于溝槽306的寬度可做到光刻工藝的最小極限，故于溝槽306中所形成的電荷陷入間隙壁308a勢必較目前一般光刻工藝可得的極限更小。然后，保留圖案化介電層304，并于基底300上形成一頂氧化硅層310，覆蓋電荷陷入間隙壁308、圖案化介電層304與底氧化硅層302。之后，于頂氧化硅層310上形成一導體層312。接著，可于頂氧化硅層310上依序形成作為頂蓋層之用的一層氧化硅層314與一層氮化硅層316，然前述兩層僅為舉例之用，并非用以限定本發(fā)明中的頂蓋層的組成。
接著，請參照圖3C，先圖案化氧化硅層314與氮化硅層316，以形成頂蓋層318。接著，圖案化導體層312(請見圖3B)，以于頂氧化硅層310上形成對應于電荷陷入間隙壁308a的柵極312a，其中柵極312a的材料包括摻雜多晶硅。而且，于圖案化導體層312的步驟中，可選擇將柵極312a的寬度定義得較之前所定義的溝槽306的寬度大(如本圖所示)，或是將柵極312a的寬度定義得與溝槽306的寬度大致相同。之后，可于柵極312a以外的基底300內形成淺摻雜區(qū)320。接著，于柵極312a與頂蓋層318的側壁上形成多個介電間隙壁322，并暴露出頂氧化硅層310。
隨后，請參照圖3D，去除暴露出的頂氧化硅層310、圖案化介電層304與底氧化硅層302，再于柵極312a兩側的介電間隙壁322外的基底300內形成多個源極/漏極區(qū)324。
綜上所述，本發(fā)明的特點在于1.本發(fā)明利用形成間隙壁的方式制作電荷儲存結構，故可保持雙位存儲單元所占面積與現有單一存儲單元所占面積相同。
2.本發(fā)明所提供的快閃存儲單元的制作方法，因為可直接利用現有的生產機臺與工藝技術，所以不但可保持雙位存儲單元所占面積與現有單一存儲單元所占面積相同，而且可以有效節(jié)省技術開發(fā)費用和昂貴的生產機臺成本。
3.本發(fā)明所提供的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，因為利用形成間隙壁的方式制作電荷陷入結構，故可避免原本陷入硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的電荷陷入層某一側的電子延伸向另一側而發(fā)生編程上的失誤，并制作出符合小型化發(fā)展的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元，因此有利于將來存儲元件朝更小型化發(fā)展。
雖然本發(fā)明以優(yōu)選實施例揭露如上，然而其并非用以限定本發(fā)明，本領域的技術人員在不脫離本發(fā)明的精神和范圍內，可作些許的更動與潤飾，因此本發(fā)明的保護范圍應當以后附的權利要求所界定者為準。
權利要求
1.一種非揮發(fā)性存儲單元的制作方法，包括于一基底上形成一第一介電層；于該第一介電層上形成一第二介電層，其中該第二介電層具有一溝槽；于該溝槽的側壁上形成一對電荷儲存間隙壁；于該基底上形成一第三介電層，覆蓋該第一介電層、該對電荷儲存間隙壁以及該第二介電層；于該對電荷儲存間隙壁上方的該第三介電層上形成一導體結構；移除未被該導體結構覆蓋的該第三介電層、該第二介電層與該第一介電層；以及于該導體結構兩側的該基底內形成多個源極/漏極區(qū)。
2.如權利要求1所述的非揮發(fā)性存儲單元的制作方法，其中該第一介電層包括氧化硅層。
3.如權利要求1所述的非揮發(fā)性存儲單元的制作方法，其中于該溝槽的側壁上形成該對電荷儲存間隙壁的步驟包括于該基底上形成一電荷儲存材料層；以及回蝕刻該電荷儲存材料層。
4.如權利要求3所述的非揮發(fā)性存儲單元的制作方法，其中該電荷儲存材料層的材料與該第二介電層的材料具有不同蝕刻選擇性。
5.如權利要求4所述的非揮發(fā)性存儲單元的制作方法，其中該電荷儲存材料層包括氮化硅層或氮氧化硅層的其中之一。
6.如權利要求3所述的非揮發(fā)性存儲單元的制作方法，其中該電荷儲存材料層包括摻雜多晶硅層。
7.如權利要求6所述的非揮發(fā)性存儲單元的制作方法，其中回蝕刻該電荷儲存材料層之后，還包括進行一退火工藝，以消除回蝕刻該電荷儲存材料層時該第一介電層受到的損傷。
8.如權利要求6所述的非揮發(fā)性存儲單元的制作方法，其中該第三介電層的材料包括氧化硅-氮化硅-氧化硅、氧化硅-氮化硅或氧化硅的其中之一。
9.如權利要求1所述的非揮發(fā)性存儲單元的制作方法，其中去除移除未被該導體結構覆蓋的該第三介電層、該第二介電層與該第一介電層之前，還包括于該導體結構的側壁上形成多個介電間隙壁。
10.一種快閃存儲單元的制作方法，包括于一基底上形成一穿隧介電層；于該穿隧介電層上形成一圖案化介電層，其中該圖案化介電層具有一溝槽；于該基底上形成一導體層覆蓋該溝槽表面；移除部分該導體層，以于該溝槽的側壁上形成一對導體間隙壁作為浮置柵極；于該基底上形成一柵間介電層，覆蓋該圖案化介電層、該對導體間隙壁以及該穿隧介電層；于該柵間介電層上形成對應于該對導體間隙壁的一控制柵極；以及于該控制柵極兩側的該基底內形成多個源極/漏極區(qū)。
11.如權利要求10所述的快閃存儲單元的制作方法，其中該穿隧介電層包括氧化硅層。
12.如權利要求10所述的快閃存儲單元的制作方法，其中回蝕刻該導體層之后，還包括進行一退火工藝，以消除回蝕刻該導體層時該穿隧介電層受到的損傷。
13.如權利要求10所述的快閃存儲單元的制作方法，其中該柵間介電層的材料包括氧化硅-氮化硅-氧化硅、氧化硅-氮化硅或氧化硅的其中之一。
14.如權利要求10所述的快閃存儲單元的制作方法，其中于該柵間介電層上形成對應于該對導體間隙壁的該控制柵極的步驟后，還包括于該控制柵極的側壁上形成多個介電間隙壁，并暴露出該柵間介電層；以及去除暴露出的該柵間介電層、該圖案化介電層與該穿隧介電層。
15.一種硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，包括于一基底上形成一底氧化硅層；于該底氧化硅層上形成一圖案化介電層，其中該圖案化介電層具有一溝槽；于該基底上形成一電荷陷入層覆蓋該溝槽表面；移除部分該電荷陷入層，以于該溝槽的側壁上形成一對電荷陷入間隙壁；于該基底上形成一頂氧化硅層，覆蓋該圖案化介電層、該對電荷陷入間隙壁以及該底氧化硅層；于該頂氧化硅電層上形成對應于該對電荷陷入間隙壁的一柵極；以及于該柵極兩側的該基底內形成多個源極/漏極區(qū)。
16.如權利要求15所述的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，其中該圖案化介電層的材料與該電荷儲存材料層的材料具有不同蝕刻選擇性。
17.如權利要求15所述的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，其中該電荷陷入層包括氮化硅層或氮氧化硅層的其中之一。
18.如權利要求15所述的硅-氧化硅-氮化硅-氧化硅-硅型存儲單元的制作方法，其中于該頂氧化硅層上形成對應于該對電荷陷入間隙壁的該柵極的步驟后，還包括于該柵極的側壁上形成多個介電間隙壁，并暴露出該頂氧化硅層；以及去除暴露出的該頂氧化硅層、該圖案化介電層與該底氧化硅層。
全文摘要
一種非揮發(fā)性存儲單元的制作方法，先于基底上形成第一介電層，再于第一介電層上形成第二介電層，其中第二介電層具有溝槽。接著，于溝槽的側壁上形成電荷儲存間隙壁。之后，于基底上形成第三介電層，覆蓋電荷儲存間隙壁以及第一、第二介電層，再于電荷儲存間隙壁上方的第三介電層上形成一導體結構。隨后，移除未被導體結構覆蓋的第三、第二與第一介電層，再于導體結構兩側的基底內形成源極/漏極區(qū)。
文檔編號G11C16/02GK1770431SQ20041009222
公開日2006年5月10日 申請日期2004年11月3日 優(yōu)先權日2004年11月3日
發(fā)明者宋達, 吳升 申請人:力晶半導體股份有限公司