專利名稱：突發(fā)中刷新或字線改變時性能不降低的半導(dǎo)體存儲器器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器器件和控制半導(dǎo)體存儲器器件的方法，更具體地，涉及使用要求高速處理的動態(tài)隨機(jī)訪問存儲器(DRAM)存儲器核心的半導(dǎo)體存儲器器件及其控制方法。
背景技術(shù)：
近年來，突發(fā)操作已經(jīng)經(jīng)常被用于對半導(dǎo)體存儲器器件(存儲器)的快速訪問。突發(fā)操作是用來高速度地執(zhí)行從外部的數(shù)據(jù)輸入/到外部的數(shù)據(jù)輸出。在突發(fā)操作中，當(dāng)從外部給出讀或?qū)懨顣r所給出的地址被設(shè)置為初始值，此后，在內(nèi)部生成隨后所需的地址，該地址與外部信號(時鐘信號CLK)同步。例如，同步DRAM(SDRAM)就有這樣的功能。在公知的半導(dǎo)體存儲器器件中，從“CLK”生成在讀出放大后對來自存儲器核心的輸出數(shù)據(jù)的讀/寫信號(CL)?！癈L”被用來激活讀出放大器，以在讀操作(READ)情形中從存儲器核心讀取數(shù)據(jù)，并被用來在寫操作(WRITE)情形中向存儲器核心寫入數(shù)據(jù)。
另外，例如在偽靜態(tài)RAM(SRAM)接口情形中，在READ或WRITE的間隙中進(jìn)行刷新操作(REF)。在其中突發(fā)操作可能具有無限制的突發(fā)長度(BL)的半導(dǎo)體存儲器器件的情形中，在突發(fā)操作期間，行地址可以被改變，并且這要求字線的改變。
REF和字線的改變可能干擾來自“CLK”的周期性讀/寫信號請求(CL請求)。如果REF和字線的改變操作具有優(yōu)先權(quán)，則會犧牲恢復(fù)時間和循環(huán)性能，這降低了半導(dǎo)體存儲器器件的性能。
至于現(xiàn)有的具有突發(fā)模式的存儲器，提出了這樣的存儲器其中，響應(yīng)于要求禁止預(yù)定寫操作的屏蔽信號，進(jìn)行用于處理的數(shù)據(jù)總線的屏蔽控制，由此使得高速讀取變?yōu)榭赡?例如，參考日本未審查專利公開No.11-283385)。
此外，傳統(tǒng)上已經(jīng)提出了這樣的存儲器器件其中，在根據(jù)命令進(jìn)行寫入時，寫入放大器控制電路激活寫入放大器，并在進(jìn)行寫入時，響應(yīng)于數(shù)據(jù)屏蔽信號使寫入放大器無效，并且列譯碼器控制電路控制列譯碼器的激活，使得列譯碼器不響應(yīng)于數(shù)據(jù)屏蔽信號而激活(例如，參考日本未審查專利公開No.2000-113671)。
另外，已經(jīng)提出了這樣的半導(dǎo)體集成電路其中，內(nèi)部電路在取命令信號前接收到地址信號時開始操作，并且地址改變電路在接收到內(nèi)部命令信號或時鐘信號時禁止地址信號向內(nèi)部電路的傳輸，以便使得可以進(jìn)行高速操作，并使功耗降低(例如，參考日本未審查專利公開No.2001-167576)。
后文將參考附圖詳細(xì)描述現(xiàn)有技術(shù)及其相關(guān)問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了一種其中使用存儲器核心執(zhí)行突發(fā)操作的半導(dǎo)體存儲器器件，包括讀/寫觸發(fā)信號發(fā)生電路，其在突發(fā)操作期間從預(yù)定的定時信號生成讀/寫信號請求；和讀/寫信號發(fā)生電路，其從讀/寫觸發(fā)信號發(fā)生電路接收輸出信號，并在恰好在該輸出信號的接收之前的核心操作完成且隨后的行側(cè)激活完成后輸出讀/寫信號。
該半導(dǎo)體存儲器器件還包括時鐘觸發(fā)信號發(fā)生電路，用于從時鐘信號生成時鐘觸發(fā)信號，其中，當(dāng)時鐘觸發(fā)信號發(fā)生電路的輸出信號和讀/寫觸發(fā)信號發(fā)生電路的輸出信號都被接收時，讀/寫信號發(fā)生電路生成讀/寫信號。
另外，根據(jù)本發(fā)明，提供了一種其中使用存儲器核心執(zhí)行突發(fā)操作的半導(dǎo)體存儲器器件，其中，在突發(fā)操作期間從預(yù)定的定時信號生成讀/寫信號請求，但是直到恰好在讀/寫信號請求生成之前的核心操作完成且隨后的行側(cè)激活完成，才生成讀/寫信號。
預(yù)定的定時信號可以是時鐘信號或內(nèi)部定時信號。在突發(fā)操作期間，在內(nèi)部生成列地址和行地址，并且當(dāng)列地址在頂部時，進(jìn)行行側(cè)的復(fù)位操作，此后緊接著激活下一列地址的字線，使得突發(fā)操作可以被順序地繼續(xù)。可以在讀取和寫入操作兩者中，將讀/寫信號的生成保持等待。
當(dāng)從命令信號生成的讀/寫觸發(fā)信號和從時鐘信號生成的時鐘觸發(fā)信號被接收時，可以生成讀/寫信號。如果第一讀/寫信號被輸出，則可以生成第二讀/寫信號觸發(fā)信號，該第二讀/寫信號觸發(fā)信號等同于由從第一讀/寫信號取得定時的命令信號生成的第一讀/寫觸發(fā)信號，并且當(dāng)?shù)诙x/寫觸發(fā)信號和在下一時鐘定時處生成的時鐘觸發(fā)信號都被接收時，可以生成隨后的讀/寫信號。
當(dāng)在突發(fā)操作期間在內(nèi)部生成列地址和行地址，并且在列地址處在頂部的時刻執(zhí)行復(fù)位操作，并且此后緊接著激活下一行地址的字線以繼續(xù)突發(fā)操作時，可以通過從字線啟動信號取得定時而生成第三讀/寫觸發(fā)信號，并且當(dāng)?shù)谌x/寫觸發(fā)信號和在下一時鐘定時中生成的時鐘觸發(fā)信號被接收時，可以生成隨后的讀/寫信號。
半導(dǎo)體存儲器器件可以是DRAM。DRAM可以被構(gòu)建為偽SRAM。
根據(jù)本發(fā)明，還提供了一種控制半導(dǎo)體存儲器器件的方法，在該半導(dǎo)體存儲器器件中使用要求刷新操作的存儲器核心執(zhí)行突發(fā)操作，其中，在突發(fā)操作期間從預(yù)定的定時信號生成讀/寫信號請求，但是直到最近的核心操作完成且隨后的行側(cè)激活完成才生成讀/寫信號。
預(yù)定的定時信號可以是時鐘信號或內(nèi)部定時信號。在突發(fā)操作期間，可以在內(nèi)部生成列地址和行地址，并且當(dāng)列地址處在頂部時，可以執(zhí)行行側(cè)的復(fù)位操作，此后緊接著激活下一行地址的字線，使得突發(fā)操作可以被順序地繼續(xù)。可以在讀取和寫入操作兩者中，將讀/寫信號的生成保持為等待。當(dāng)從命令信號生成的讀/寫觸發(fā)信號和從時鐘信號生成的時鐘觸發(fā)信號被接收時，可以生成所述讀/寫信號。
如果第一讀/寫信號被輸出，則可以生成第二讀/寫信號觸發(fā)信號，該第二讀/寫信號觸發(fā)信號等同于由從第一讀/寫信號取得定時的命令信號生成的第一讀/寫觸發(fā)信號，并且當(dāng)?shù)诙x/寫觸發(fā)信號和在下一時鐘定時處生成的時鐘觸發(fā)信號被接收時，可以生成隨后的讀/寫信號。當(dāng)在突發(fā)操作期間在內(nèi)部生成列地址和行地址，并且在列地址處于頂部的時刻執(zhí)行復(fù)位操作，并且下一行地址的字線被激活時以繼續(xù)突發(fā)操作時，可以通過從字線啟動信號取得定時而生成第三讀/寫觸發(fā)信號，并且當(dāng)?shù)谌x/寫觸發(fā)信號和在下一時鐘定時中生成的時鐘觸發(fā)信號被接收時，可以生成隨后的讀/寫信號。
半導(dǎo)體存儲器器件可以是DRAM。DRAM可以被構(gòu)建為偽SRAM。


從下面參考附圖所作出的對優(yōu)選實施例的描述，將會更清楚地理解本發(fā)明，其中圖1A和圖1B示出了在公知半導(dǎo)體存儲器器件中，當(dāng)在突發(fā)操作期間進(jìn)行刷新操作時，寫操作信號波形的示例；圖2示出了在公知半導(dǎo)體存儲器器件中，當(dāng)在突然操作期間進(jìn)行字線改變時，寫操作信號波形的示例；圖3是示意性地示出本發(fā)明的半導(dǎo)體存儲器器件的實施例的框圖；圖4是示出了圖3所示的半導(dǎo)體存儲器器件中的讀/寫觸發(fā)信號發(fā)生電路的示例的電路圖；圖5是示出了圖3所示的半導(dǎo)體存儲器器件中的讀/寫信號發(fā)生電路的示例的電路圖；圖6示出了在本發(fā)明的半導(dǎo)體存儲器器件中，當(dāng)在突發(fā)操作期間進(jìn)行刷新操作時，寫操作信號波形的示例；以及圖7示出了在本發(fā)明的半導(dǎo)體存儲器器件的實施例中，當(dāng)在突發(fā)操作期間進(jìn)行字線改變時，寫操作信號波形的示例。
具體實施例方式
在詳細(xì)描述本發(fā)明的優(yōu)選實施例之前，將參考圖1A、圖1B和圖2描述現(xiàn)有技術(shù)的示例裝置、示例驅(qū)動方法及其相關(guān)的問題。
圖1A和圖1B示出了在公知半導(dǎo)體存儲器器件中，當(dāng)在突發(fā)操作期間被刷新時，寫操作信號波形的示例。圖1A示出了時鐘信號和芯片使能信號(/CE1)的一般關(guān)系，圖1B示出了當(dāng)在字線0(WL-0)的突發(fā)操作(WRITE)和字線1(WL-1)的突發(fā)操作(WRITE)之間執(zhí)行刷新操作(REF)時的寫操作(WRITE)中的信號波形。在圖中，在與圖1B中的四個CLK脈沖相對應(yīng)的CLK周期，從“CLK”生成CL請求，生成CL請求處的“CLK”由“CL-CLK”指示。
如圖1B所示，在公知的半導(dǎo)體存儲器器件中，在前一“WRITE”(向字線WL-0的寫操作)和隨后的“WRITE”(向字線1WL-1的寫操作)之間執(zhí)行REF(刷新操作)，因此，第一CL信號(CL1)必定在定時T-1后生成，在定時T-1中突發(fā)地址的字線(WL-1)上的脈沖在完成REF后上升。
因此，必定在定時T-1后生成“CL-CLK”(來自CLK的CL請求CL-1)，結(jié)果，這降低了半導(dǎo)體存儲器器件的性能，使得用于執(zhí)行REF的恢復(fù)時間被延長，隨后的命令輸入被延遲，半導(dǎo)體存儲器器件的等待時間的值被增加，或者從外部控制信號輸入直到內(nèi)部CLK操作開始的時間被延遲。在圖1B中，等待時間是3，在/CE1是低電平“L”之后，開始在外部數(shù)據(jù)獲取，并且如果在“/CE1”從高電平“H”轉(zhuǎn)變?yōu)榈碗娖健癓”之前生成了REF請求，則執(zhí)行該REF請求。如果在轉(zhuǎn)變后生成REF請求，則在突發(fā)操作完成后執(zhí)行該REF請求。
圖2示出了在公知半導(dǎo)體存儲器器件中，如果在突然操作期間字線被改變時的寫操作信號波形的示例。在圖2中，在與四個CLK脈沖相對應(yīng)的周期從CLK生成CL請求，生成CL請求處的“CLK”被表示CL-CLK。
如圖2所示，在其中突發(fā)操作可能具有無限制突發(fā)長度(BL)的半導(dǎo)體存儲器器件中，如果字線改變沒有在4個CLK內(nèi)完成，則跨越字線改變的“CL-CLK”間隔必須被設(shè)置為4個CLK，即，CLK周期需要設(shè)置得長，因此，這降低了半導(dǎo)體存儲器器件的性能。
鑒于上述現(xiàn)有半導(dǎo)體存儲器器件的問題，本發(fā)明的目的是提供即使在突發(fā)操作期間執(zhí)行刷新操作和字線改變操作時也不降低性能的半導(dǎo)體存儲器器件。具體地，本發(fā)明旨在提供半導(dǎo)體存儲器器件及半導(dǎo)體存儲器器件的控制方法，其中，例如即使在突發(fā)期間執(zhí)行刷新操作和字線改變操作，也不發(fā)生諸如延長恢復(fù)時間以執(zhí)行REF、延遲隨后命令的輸入、增加半導(dǎo)體存儲器器件等待時間的值、延遲從輸入外部控制信號到開始內(nèi)部CLK操作的時間或者延長時鐘信號的周期之類的性能降低。
下面，將參考附圖詳細(xì)描述根據(jù)本發(fā)明的半導(dǎo)體存儲器器件及控制半導(dǎo)體存儲器器件的方法。
圖3是示意性地示出了本發(fā)明的半導(dǎo)體存儲器器件的實施例的框圖。參考標(biāo)號1表示內(nèi)部刷新信號發(fā)生電路，參考標(biāo)號2表示內(nèi)部命令信號發(fā)生電路，參考標(biāo)號3表示字線改變請求信號發(fā)生電路，參考標(biāo)號4表示時鐘觸發(fā)信號發(fā)生電路，參考標(biāo)號5表示讀/寫觸發(fā)信號發(fā)生電路，參考標(biāo)號6表示讀/寫信號發(fā)生電路。
如圖3所示，在該實施例的半導(dǎo)體存儲器器件中，來自外部的時鐘信號(CLK)被輸入到時鐘觸發(fā)信號發(fā)生電路4中，并且例如在與四個“CLK”脈沖相對應(yīng)的周期，生成時鐘觸發(fā)信號(CLK-trig脈沖信號)。內(nèi)部刷新信號發(fā)生電路1被用來通過在內(nèi)部刷新例如被用作偽SRAM的DRAM核心，來維持存儲在DRAM核心中的信息。來自內(nèi)部刷新信號發(fā)生電路1的信號連同來自字線改變請求信號發(fā)生電路的字線改變請求信號(wlchp)被輸入到時鐘觸發(fā)信號發(fā)生電路4。
外部控制信號(CNTL)被輸入到內(nèi)部命令信號發(fā)生電路2，以生成當(dāng)輸入命令時根據(jù)讀/寫(READ/WRITE)的內(nèi)部命令信號(CMD脈沖信號)和狀態(tài)信號(wrt、write)。狀態(tài)信號“wrt”在芯片使能信號(/CE1)關(guān)閉時的定時處改變，狀態(tài)信號“write”在字線選擇信號(WL-Line)關(guān)閉時的定時處改變(參考圖6)。
字線改變請求信號發(fā)生電路3不僅生成上述的“wlchp”，還生成代表字線改變的狀態(tài)信號“WL-change”，該狀態(tài)信號“WL-change”被輸入到讀/寫觸發(fā)信號發(fā)生電路5。來自時鐘觸發(fā)信號發(fā)生電路4的CLK-trig和來自讀/寫觸發(fā)信號發(fā)生電路5的讀/寫觸發(fā)信號(CL-trig)被輸入到讀/寫信號發(fā)生電路6中。在半導(dǎo)體存儲器器件啟動時執(zhí)行復(fù)位處理的開始信號“stt”、行地址選通信號“ras”、狀態(tài)信號“wrt”和“write”被輸入到讀/寫信號發(fā)生電路6中，以輸出讀/寫信號(CL)?！癈L”被反饋到字線改變請求信號發(fā)生電路3和讀/寫觸發(fā)信號發(fā)生電路5。如果在刷新操作(REF)期間輸入CNTL并且根據(jù)READ/WRITE生成“CMD”，則來自內(nèi)部命令信號發(fā)生電路2的“CMD”的生成被保持等待，直至REF完成。后文將參考圖6進(jìn)行詳細(xì)描述。
接著，例如，在其中突發(fā)操作可能具有無限制突發(fā)長度的半導(dǎo)體存儲器器件中，如果對字線(例如，WL-0)執(zhí)行寫操作并且列地址在頂部，則此時字線改變請求信號發(fā)生電路3從“CL”生成“wlchp”和WL-change。如果生成“wlchp”，則切換字線(例如，從WL-0切換到WL-1)，并且從內(nèi)部命令信號發(fā)生電路再次輸出“CMD”。從“CMD”輸出用于字線改變的第一“CL-trig”。讀/寫信號發(fā)生電路6從“CLK-trig”和“CL-trig”生成“CL”。后文將參考圖7進(jìn)行詳細(xì)描述。
圖4是示出了圖3所示的半導(dǎo)體存儲器器件中的讀/寫觸發(fā)信號發(fā)生電路的示例的電路圖。
如圖4所示，讀/寫觸發(fā)信號發(fā)生電路5被構(gòu)建為例如具有延遲電路51、52，反相器53、54和NOR門55、56。
當(dāng)輸入命令時，通過采用利用延遲電路52的定時從“CMD”生成CL-trig。一旦生成“CL”，則通過采用利用延遲電路51的定時繼續(xù)生成“CL-trig”。延遲電路52決定從字線的選擇(啟動)到讀出放大器的激活及數(shù)據(jù)輸出準(zhǔn)備完成的時間，延遲電路51決定在第一CL輸出被操作后保持CL輸出等待直至核心電路完成隨后的CL輸出準(zhǔn)備的時間(對應(yīng)于圖6中的延時D1)。當(dāng)字線被改變時，“WL-change”在從CL輸出直到字線改變完成期間處于高電平“H”，此時停止從“CL”的“CL-trig”的輸出。
圖5示出了圖3所示的半導(dǎo)體存儲器器件中的讀/寫信號發(fā)生電路的示例的電路圖。
如圖5所示，讀/寫信號發(fā)生電路6例如包括延遲電路61、反相器621至623、NOR門631、632和NAND門641至648。NAND門642和643組成第一觸發(fā)器FF1，NAND門646和647組成第二觸發(fā)器FF2。
第一觸發(fā)器FF1由“CLK-trig”置位，第二觸發(fā)器FF2由“CL-trig”置位。當(dāng)觸發(fā)器FF1和FF2都被置位時，輸出由延遲電路61決定寬度的脈沖作為CL。在寫狀態(tài)中信號“wrt”和“write”都變?yōu)楦唠娖健癏”，“wrt”與CLK(/CE1)同步，“write”與“CL”(WL-Line)同步。但是，它們并不總是相同的，因此“wrt”和“write”是不同的。此外，當(dāng)字線的脈沖上升時“ras”處于高電平，當(dāng)字線的脈沖被輸出時必然復(fù)位第二觸發(fā)器FF2。只有當(dāng)加電時“stt”才處于高電平“H”，而通常處于低電平“L”。
圖6示出了當(dāng)本發(fā)明被應(yīng)用到上述圖1B所示的操作時，在本發(fā)明的半導(dǎo)體存儲器器件中，在突發(fā)操作期間執(zhí)行刷新操作時的寫操作中的信號波形的示例。
首先，芯片使能信號/CE1被改變?yōu)榈碗娖健癓”并被激活，時鐘信號(CLK)被輸入到時鐘觸發(fā)信號發(fā)生電路4中，并且，例如在與四個CLK脈沖相對應(yīng)的周期處輸出時鐘觸發(fā)信號(CLK-trig脈沖P11、P12)。例如，在圖4所示的讀/寫觸發(fā)信號發(fā)生電路5中，在初始狀態(tài)中讀/寫信號(CL)被設(shè)置為低電平“L”，并經(jīng)由反相器53和延遲電路51向NOR門55的一個輸入端提供高電平“H”信號，因此NOR門55輸出低電平“L”，而與代表字線改變的狀態(tài)信號(WL-change)的電平無關(guān)。因此，讀/寫觸發(fā)信號發(fā)生電路5根據(jù)被延遲電路52中的延時D2延遲的來自內(nèi)部命令信號發(fā)生電路2的內(nèi)部命令信號(CMD脈沖P22)，生成讀/寫觸發(fā)信號(CL-trig脈沖P31)。
此后，例如，圖5所示的讀/寫信號發(fā)生電路6接收來自時鐘觸發(fā)信號發(fā)生電路4的“CLK-trig”以及上述來自讀/寫觸發(fā)信號發(fā)生電路5的“CL-trig”，并輸出“CL”。即，如上所述，在圖5所示的讀/寫信號發(fā)生電路6中，第一觸發(fā)器FF1由“CLK-trig”置位，第二觸發(fā)器FF2由“CL-trig”置位。當(dāng)觸發(fā)器FF1和FF2都被置位時，從NAND門644的輸出從高電平“H”變?yōu)榈碗娖健癓”，脈沖寬度被確定通過延遲電路61被延遲了延時D3，此后，電平從高“H”變?yōu)榈汀癓”。從NAND門644的輸出在反相器622中被反相，并被輸出作為第一信號“CL”(脈沖P41)。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲器器件，即使在例如在REF后字線(WL-1)的脈沖上升之前生成“CL-CLK”的情形中，“CL”也可以被保持等待，直至輸出“CL-trig”。結(jié)果，信號/CE1比前述在圖1A和圖1B中所示的操作更早地處于低電平，由此可以減少恢復(fù)時間。
因此，如果生成了一次“CL”(脈沖P41)，則從上一“CL”生成隨后的脈沖(脈沖P42)。即，例如，在讀/寫觸發(fā)信號發(fā)生電路5中，向反相器53提供具有脈沖P41的“CL”。但是，“CMD”已經(jīng)處在低電平“L”，通過將“CL”(脈沖P41)延遲了時間D1而產(chǎn)生的信號(脈沖P32)作為隨后的信號CL-trig被輸入到例如圖5所示的讀/寫信號發(fā)生電路6中。在來自時鐘觸發(fā)信號發(fā)生電路4的“CLK-trig”(脈沖P12)輸入后，讀/寫信號發(fā)生電路6生成隨后的“CL”(脈沖P42)。
例如，在突發(fā)寫操作中(WRITE)，根據(jù)如上生成的“CL”，例如，數(shù)據(jù)的每四個字被寫入存儲器核心中，或者例如，由于來自外部的突發(fā)寫操作完成命令的輸入，結(jié)束WRITE。
圖7示出了當(dāng)本發(fā)明被應(yīng)用到上述圖2所示的操作中時，在本發(fā)明的半導(dǎo)體存儲器器件的實施例中，如果在突發(fā)操作期間執(zhí)行字線改變時的寫操作信號波形的示例。即，在圖7中，示出了這樣的波形其中在突發(fā)操作可能具有無限制的突發(fā)長度(BL)的半導(dǎo)體存儲器器件中，在從對一個字線(例如，WL-0)的寫操作到對下一字線(例如，WL-1)的寫操作期間，突發(fā)寫操作被執(zhí)行完畢。在突發(fā)操作中，在內(nèi)部生成列地址和行地址，并且當(dāng)列地址在頂部時，在行側(cè)中執(zhí)行復(fù)位操作(預(yù)充電操作)，此后緊接著激活下一行地址的字線，使得突發(fā)操作能繼續(xù)。
首先，當(dāng)從其中在與四個CLK脈沖相對應(yīng)的周期處從“CLK”生成CL請求的“CL-CLK”輸出“CLK-trig”(脈沖P13)，并且“WL-change”從低電平“L”變?yōu)楦唠娖健癏”時，據(jù)此輸出信號CL(脈沖P43)。如果從字線改變請求信號發(fā)生電路3向內(nèi)部命令信號發(fā)生電路2輸入字線改變請求信號(wlchp脈沖P51)，并且指示字線改變的狀態(tài)信號從低電平“L”改變?yōu)楦唠娖健癏”，則圖4所示的讀/寫觸發(fā)信號發(fā)生電路5的NOR門55是低電平“L”，并且經(jīng)由NOR門56和反相器54輸出的讀/寫觸發(fā)信號(CL-trig脈沖P33)對應(yīng)于通過將“CMD”(脈沖P23)延遲了延時D2而產(chǎn)生的信號。
與上面參考圖6的描述一樣，在圖5所示的讀/寫信號發(fā)生電路6中，第一觸發(fā)器FF1由“CLK-trig”(脈沖P14)置位，第二觸發(fā)器FF2由“CL-trig”(脈沖P33)置位，并且當(dāng)觸發(fā)器FF1和FF2都被置位時，從NAND門644的輸出從高電平“H”變?yōu)榈碗娖健癓”，并且脈沖寬度被確定為被延遲電路61延遲了延時D3，此后，讀/寫信號發(fā)生電路6從高電平“H”變?yōu)榈碗娖健癓”。從NAND門644的輸出在反相器622中被反相，并被輸出作為“CL”(脈沖P44)。如果生成了“CL”(脈沖P44)，則與上面參考圖6描述的一樣，使用從最近的“CL”生成的“CL-trig”(脈沖P34對應(yīng)于圖6中的P32)生成下一“CL”。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲器器件，例如，如果在改變字線期間生成“CL-CLK”，可以將“CL”的生成保持為等待“CL-trig”的輸出。結(jié)果，CLK周期可以短于圖2中描述的操作。如果恰好在字線改變前輸出“CL-trig”，則在字線改變期間在“CLK-trig”生成后緊接著輸出“CL”，因此，當(dāng)字線被改變時不生成“CL-trig”。
上面的說明不僅可以被應(yīng)用于半導(dǎo)體存儲器器件的突發(fā)寫操作，也可以被應(yīng)用于突發(fā)讀操作，并且在相同電路中生成的“CL”可以被用于處理。另外，上述實施例的電路結(jié)構(gòu)可以通過保持CL輸出等待，在從輸入外部控制信號到開始內(nèi)部CLK操作的時間中被隱藏。
根據(jù)本發(fā)明，如果在突發(fā)操作期間可能發(fā)生刷新操作和字線改變操作，可以阻止半導(dǎo)體存儲器器件的性能下降。
本發(fā)明可以被廣泛應(yīng)用于其中執(zhí)行突發(fā)操作的半導(dǎo)體存儲器器件，例如，本發(fā)明可以被應(yīng)用于可以與使用DRAM核心存儲器的SRAM一樣使用的偽SRAM、其中存儲器核心要求刷行操作并執(zhí)行突發(fā)操作的各種半導(dǎo)體存儲器器件，或者其中在多個字線上執(zhí)行突發(fā)操作的各種半導(dǎo)體存儲器器件。
可以不脫離本發(fā)明的范圍而構(gòu)建本發(fā)明的許多不同實施例，應(yīng)該理解，除了被所附權(quán)利要求所限定外，本發(fā)明并不限于本說明書中所描述的具體實施例。
本申請基于2004年5月25日遞交的在先日本專利申請No.2004-154561，并要求享受其優(yōu)先權(quán)，其全部內(nèi)容通過引用被結(jié)合于此。
權(quán)利要求
1.一種其中使用存儲器核心執(zhí)行突發(fā)操作的半導(dǎo)體存儲器器件，包括讀/寫觸發(fā)信號發(fā)生電路，所述讀/寫觸發(fā)信號發(fā)生電路在所述突發(fā)操作期間從預(yù)定的定時信號生成讀/寫信號請求；和讀/寫信號發(fā)生電路，所述讀/寫信號發(fā)生電路從所述讀/寫觸發(fā)信號發(fā)生電路接收輸出信號，并且在恰好在所述輸出信號的接收之前的核心操作完成且隨后的行側(cè)激活完成之后輸出讀/寫信號。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，還包括時鐘觸發(fā)信號發(fā)生電路，用于從時鐘信號生成時鐘觸發(fā)信號，其中，當(dāng)所述時鐘觸發(fā)信號發(fā)生電路的輸出信號和所述讀/寫觸發(fā)信號發(fā)生電路的輸出信號都被接收時，所述讀/寫信號發(fā)生電路生成所述讀/寫信號。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，其中，所述半導(dǎo)體存儲器器件是動態(tài)隨機(jī)訪問存儲器。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器器件，其中，所述動態(tài)隨機(jī)訪問存儲器被構(gòu)建為偽靜態(tài)隨機(jī)訪問存儲器。
5.一種其中使用存儲器核心執(zhí)行突發(fā)操作的半導(dǎo)體存儲器器件，其中，在所述突發(fā)操作期間從預(yù)定的定時信號生成讀/寫信號請求，但是直到恰好在所述讀/寫信號請求的生成之前的核心操作完成且隨后的行側(cè)激活完成，才生成讀/寫信號。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中，所述預(yù)定的定時信號是時鐘信號或內(nèi)部定時信號。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中，在所述突發(fā)操作期間，在內(nèi)部生成列地址和行地址，并且當(dāng)所述列地址在頂部時，執(zhí)行行側(cè)的復(fù)位操作，此后緊接著激活下一行地址的字線，使得所述突發(fā)操作被順序地繼續(xù)。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中，在讀取和寫入操作兩者中，所述讀/寫信號的生成被保持等待。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中，當(dāng)從命令信號生成的讀/寫觸發(fā)信號和從時鐘信號生成的時鐘觸發(fā)信號被接收時，生成所述讀/寫信號。
10.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中如果第一讀/寫信號被輸出，則生成第二讀/寫信號觸發(fā)信號，所述第二讀/寫信號觸發(fā)信號等同于由從所述第一讀/寫信號取得定時的命令信號生成的第一讀/寫觸發(fā)信號，并且當(dāng)所述第二讀/寫觸發(fā)信號和在下一時鐘定時處生成的時鐘觸發(fā)信號都被接收時，生成隨后的讀/寫信號。
11.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中，當(dāng)在所述突發(fā)操作期間在內(nèi)部生成列地址和行地址，并且在列地址處于頂部的時刻執(zhí)行復(fù)位操作，并且此后緊接著激活下一行地址的字線以繼續(xù)所述突發(fā)操作時，通過從字線啟動信號取得定時而生成第三讀/寫觸發(fā)信號，并且當(dāng)所述第三讀/寫觸發(fā)信號和在下一時鐘定時中生成的時鐘觸發(fā)信號被接收時，生成隨后的讀/寫信號。
12.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器器件，其中，所述半導(dǎo)體存儲器器件是動態(tài)隨機(jī)訪問存儲器。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器器件，其中，所述動態(tài)隨機(jī)訪問存儲器被構(gòu)建為偽靜態(tài)隨機(jī)訪問存儲器。
14.一種控制半導(dǎo)體存儲器器件的方法，在所述半導(dǎo)體存儲器器件中使用要求刷新操作的存儲器核心執(zhí)行突發(fā)操作，其中在所述突發(fā)操作期間從預(yù)定的定時信號生成讀/寫信號請求，但是直到最近的核心操作完成且隨后的行側(cè)激活完成，才生成讀/寫信號。
15.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，所述預(yù)定的定時信號是時鐘信號或內(nèi)部定時信號。
16.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，在所述突發(fā)操作期間，在內(nèi)部生成列地址和行地址，并且當(dāng)所述列地址處于頂部時，執(zhí)行行側(cè)的復(fù)位操作，此后緊接著激活下一行地址的字線，使得所述突發(fā)操作被順序地繼續(xù)。
17.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，在讀取和寫入操作兩者中，所述讀/寫信號的生成被保持等待。
18.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，當(dāng)從命令信號生成的讀/寫觸發(fā)信號和從時鐘信號生成的時鐘觸發(fā)信號被接收時，生成所述讀/寫信號。
19.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，如果第一讀/寫信號被輸出，則生成第二讀/寫信號觸發(fā)信號，所述第二讀/寫信號觸發(fā)信號等同于由從所述第一讀/寫信號取得定時的命令信號生成的第一讀/寫觸發(fā)信號，并且當(dāng)所述第二讀/寫觸發(fā)信號和在下一時鐘定時處生成的時鐘觸發(fā)信號被接收時，生成隨后的讀/寫信號。
20.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，當(dāng)在所述突發(fā)操作期間在內(nèi)部生成列地址和行地址，并且在列地址處于頂部的時刻執(zhí)行復(fù)位操作，并且下一行地址的字線被激活以繼續(xù)所述突發(fā)操作時，通過從字線啟動信號取得定時而生成第三讀/寫觸發(fā)信號，并且當(dāng)所述第三讀/寫觸發(fā)信號和在下一時鐘定時中生成的時鐘觸發(fā)信號被接收時，生成隨后的讀/寫信號。
21.根據(jù)權(quán)利要求14所述的控制半導(dǎo)體存儲器器件的方法，其中，所述半導(dǎo)體存儲器器件是動態(tài)隨機(jī)訪問存儲器。
22.根據(jù)權(quán)利要求21所述的控制半導(dǎo)體存儲器器件的方法，其中，所述動態(tài)隨機(jī)訪問存儲器被構(gòu)建為偽靜態(tài)隨機(jī)訪問存儲器。
全文摘要
本發(fā)明提供了一種突發(fā)中刷新或字線改變時性能不降低的半導(dǎo)體存儲器器件。在其中使用存儲器核心執(zhí)行突發(fā)操作的半導(dǎo)體存儲器器件具有讀/寫觸發(fā)信號發(fā)生電路和讀/寫信號發(fā)生電路。在突發(fā)操作期間，讀/寫觸發(fā)信號發(fā)生電路從預(yù)定的定時信號生成讀/寫信號請求。讀/寫信號發(fā)生電路從讀/寫觸發(fā)信號發(fā)生電路接收輸出信號，并且在恰好在該輸出信號的接收之前的核心操作完成且隨后的行側(cè)激活完成之后，輸出讀/寫信號。
文檔編號G11C11/406GK1702769SQ20041010132
公開日2005年11月30日 申請日期2004年12月17日 優(yōu)先權(quán)日2004年5月25日
發(fā)明者原浩太, 山田伸一 申請人:富士通株式會社