專利名稱：半導(dǎo)體存儲器裝置的加電電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一半導(dǎo)體裝置；并且更特別的是關(guān)于一用于半導(dǎo)體存儲器裝置之加電電路。
背景技術(shù)：
在半導(dǎo)體存儲器裝置當(dāng)中，設(shè)置有各種不同的內(nèi)部邏輯與內(nèi)部電壓產(chǎn)生塊，用于穩(wěn)定被包含在半導(dǎo)體存儲器裝置當(dāng)中的元件之操作。在該半導(dǎo)體存儲器裝置被正常地操作之前，該內(nèi)部邏輯應(yīng)當(dāng)被初始化為一個預(yù)定的狀態(tài)。
該內(nèi)部電壓產(chǎn)生塊提供一偏壓給該內(nèi)部邏輯。在供應(yīng)一電源電壓VDD之后，若該內(nèi)部電壓并沒有到達(dá)一適恰的電壓電平時，就會產(chǎn)生一些問題，諸如造成半導(dǎo)體存儲器裝置之可靠性下降的鎖住(latch-up)現(xiàn)象。因此，半導(dǎo)體存儲器裝置設(shè)置有一加電電路，其用于初始化該內(nèi)部邏輯，并且預(yù)防由于不穩(wěn)定的內(nèi)部電壓造成的鎖住現(xiàn)象。
當(dāng)半導(dǎo)體存儲器裝置開始在它的初始狀態(tài)被供應(yīng)一電源電壓VDD時，該加電電路控制該內(nèi)部邏輯，使得該內(nèi)部邏輯能夠在一電源電壓VDD之電壓電平系高過于一電源電壓VDD之臨界電壓電平之后，能夠被操作。
輸出自該加電電路之加電信號會檢測該電源電壓VDD之電壓電平的上升，從而當(dāng)電源電壓VDD之電壓電平系高于臨界電壓電平時，該加電信號從一邏輯低電平被改變?yōu)檫壿嫺唠娖健?br> 在另一方面，若該電源電壓VDD之電壓電平系低于該臨界電壓電平，該加電信號變成一邏輯低電平。
通常來說，在電源電壓VDD被供應(yīng)到該半導(dǎo)體存儲器裝置之后，當(dāng)該加電信號在一邏輯低電平時，被設(shè)置在內(nèi)部邏輯之閂鎖器系被初始化為一預(yù)定的狀態(tài)，并且該內(nèi)部電壓產(chǎn)生塊也同樣被初始化。
同時，該臨界電壓電平是一個所需的電壓電平，其系為了讓該內(nèi)部邏輯正常化的操作。為了讓模擬電路被穩(wěn)定地初始化，該臨界電壓電平通常被設(shè)定高于一金屬氧化物半導(dǎo)體(MOS)晶體管之閾值電壓。
第1圖為一概要的電路圖顯示包含在一半導(dǎo)體存儲器裝置中的公知加電電路。
如圖所示，該公知加電電路包括一電源電壓電平跟隨器單元100、一電源電壓觸發(fā)單元110以及一緩沖單元120。
該電源電壓電平跟隨器單元100會產(chǎn)生一偏壓Va，其系對一電源電壓VDD成比例的線性地增加或減少。該電源電壓觸發(fā)單元110用于檢測該電源電壓VDD之電壓電平為響應(yīng)該偏壓Va會變成其之臨界電壓電平。該緩沖單元120會緩沖輸出自該電源電壓觸發(fā)單元110之一檢測限制信號(detect bar signal)detb，用于產(chǎn)生一加電信號pwrup。
此中，該電壓電平跟隨器100設(shè)置有連接在介于該電源電壓VDD與一地電壓VSS間的第一電阻器R1與第二電阻器R2，用于電壓分配。
該電源電壓觸發(fā)單元110包括一P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管MP0，一N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管MN0與一第一反相器INV0。
該P(yáng)MOS晶體管MP0系連接于介于電源電壓VDD與節(jié)點(diǎn)N1之間，并且其之柵極連接于地電壓VSS。該NMOS晶體管MN0系連接于該地電壓VSS以及該結(jié)點(diǎn)N1之間，并且其之柵極系連接到該偏壓Va。該第一反相器INV0會接收到來自該結(jié)點(diǎn)N1之檢測信號det以輸出該檢測限制信號detb。此中，該P(yáng)MOS晶體管MP0能夠被其它具有如同與該P(yáng)MOS晶體管MP0相同有效電阻之其它負(fù)載元件所替代。
同時，該緩沖單元120系設(shè)置有多個反相器INV1到INV4，用于接收該檢測限制信號detb，以輸出該加電信號pwrup。
第2圖為一時序圖，顯示如第1圖所示之公知加電電路之運(yùn)作。
該輸出自電源電壓電平跟隨器單元100的偏壓Va遵循一顯示如下的數(shù)學(xué)公式。
Va=R2R1+R2×VDD]]>公式1那即是，該偏壓Va依照該電源電壓VDD的電壓電平增加而增加。如果該偏壓Va系增加到大于一NMOS晶體管MN0之閾值電壓，該NMOS晶體管MN0導(dǎo)通并且該檢測信號det依靠該P(yáng)MOS晶體管MP0與該NMOS晶體管MN0其上之電流流動而被改變。
在一初始狀態(tài)，該檢測信號det系跟隨該電源電壓VDD而被增加。之后，隨著該偏壓Va的增加，該NMOS晶體管MN0具有一增加的電流流動并且該檢測信號det在一預(yù)定之電源電壓VDD的電壓電平被改變?yōu)檫壿嫷碗娖?。在此同時，當(dāng)檢測信號det之電平越過第一反相器INV0之邏輯閾值時，一檢測限制信號detb之電平系隨著電源電壓VDD而被增加。該輸出自第一反相器INV0之檢測限制信號detb系在緩沖單元120被緩沖并且輸出，當(dāng)作具有一邏輯高位的加電信號pwrup。
然而，該公知加電電路依靠一MOS晶體管之閾值電壓來測定電源電壓VDD之臨界電壓電平。因此，若該MOS晶體管由于一些在制程當(dāng)中的變量而變的不穩(wěn)定，其之閾值電壓會被降低，導(dǎo)致加電信號pwrup不正常的提早復(fù)位。結(jié)果，該不正常提早復(fù)位會導(dǎo)致一半導(dǎo)體存儲器裝置之不穩(wěn)定操作。

發(fā)明內(nèi)容
因此，本發(fā)明之一目的系為提供一使用在一半導(dǎo)體存儲器裝置之加電電路，其具有能夠預(yù)防一加電信號之不正常提早復(fù)位之能力。
根據(jù)本發(fā)明之一觀點(diǎn)，提供包含在加電電路的電源電壓電平跟隨器單元，用于輸出第一偏壓與第二偏壓，其系與電源電壓成比例的增加或下降；第一電源電壓檢測單元，用于檢測該電源電壓變?yōu)閷?yīng)于NMOS晶體管之閾值電壓的電源電壓之第一臨界電壓電平，以響應(yīng)該第一偏壓；第二電源電壓檢測單元，用于檢測該電源電壓變?yōu)橐粚?yīng)于PMOS晶體管之閾值電壓的電源電壓之第二臨界電壓電平，以響應(yīng)該第二偏壓；以及總和單元，用于執(zhí)行對輸出自第一電源電壓檢測單元之第一檢測信號以及一輸出自第二電源電壓檢測單元之第二檢測信號的邏輯操作，從而輸出一個確認(rèn)信號，其中該確認(rèn)信號系當(dāng)電源電壓滿足第一與第二臨界電壓電平兩者時激活。


通過最佳實(shí)施例與附圖結(jié)合之詳細(xì)描述，本發(fā)明之上述及其它目標(biāo)之優(yōu)點(diǎn)與特征，將會變的非常明顯，在其中第1圖為一概要的電路圖，顯示一公知加電電路；第2圖為一時序圖，顯示如第1圖所示之公知加電電路之運(yùn)作；第3圖為一概要的電路圖，說明根據(jù)本發(fā)明之第一最佳實(shí)施例之一加電電路；以及第4圖為一概要電路圖，說明根據(jù)本發(fā)明之第二最佳實(shí)施例之一加電電路。
具體實(shí)施例方式
以下，一根據(jù)本發(fā)明之加電電路參考伴隨的圖式，將詳細(xì)被描述。
第3圖為一概要的電路圖，說明根據(jù)本發(fā)明之第一最佳實(shí)施例之一加電電路。
如圖所示，該加電電路包括一電源電壓電平跟隨器單元200、第一電源電壓檢測單元210A、第二電源電壓檢測單元210B、總和單元220以及一緩沖單元230。
該電源電壓電平跟隨器單元200會產(chǎn)生第一偏壓V1以及第二偏壓V2，其系與一電源電壓VDD的電壓電平成比例的線性增加或下降。
該第一電源電壓檢測單元210A系用來檢測為了響應(yīng)第一偏壓V1，電源電壓VDD之電壓電平會變成其對應(yīng)于N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管MN1之閾值電壓的第一臨界電壓電平，并且因而輸出一第一檢測限制信號det1b。
該第二電源電壓檢測單元210B系用來檢測為了響應(yīng)第二偏壓V2，電源電壓VDD之電壓電平會變成其對應(yīng)于P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管MP1之閾值電壓的第二臨界電壓電平，并且因而輸出一延遲的第二檢測限制信號det2b。
該總和單元220藉由在該第一檢測限制(bar)信號det1b以及該被延遲的第二檢測信號det2d上執(zhí)行一邏輯操作，而輸出一確認(rèn)信號det_confirm。此中，該確認(rèn)信號det_confirm系當(dāng)電源電壓VDD滿足第一與第二臨界電壓電平兩者時會激活。
該緩沖單元230藉由緩沖該確認(rèn)信號det_confirm以輸出一加電信號pwrup。
該電源電壓電平跟隨器單元200設(shè)置有連接于電源電壓VDD以及一地電壓VSS之間的第一電阻器R1、第二電阻器R2與第三電阻器R3，系用于電壓分配。此中，該第一到第三電阻器R1到R3能夠被諸如MOS晶體管等其它有源元件所替代。
該第一電源電壓檢測單元210A系設(shè)置有第一負(fù)載電阻R_load1，第一反相器INV5以及該NMOS晶體管MN1。
該第一負(fù)載電阻R_load1系連接于電源電壓VDD與第一結(jié)點(diǎn)N2之間。該NMOS晶體管MN1系連接于該第一結(jié)點(diǎn)N2與該地電壓VSS之間，并且通過NMOS晶體管MN1的柵極接收該第一偏壓V1。該第一反相器INV5會從第一結(jié)點(diǎn)N2接收第一檢測信號det1。此中，該第一負(fù)載電阻R_load1能夠被諸如PMOS晶體管等其它的負(fù)載元件所取代。
該第二電源電壓檢測單元210B設(shè)置有第二負(fù)載電阻R_load2、第二反相器INV6、第三反相器INV7以及該P(yáng)MOS晶體管MP1。
該第二負(fù)載電阻R_load2系連接于該地電壓VSS以及一第二結(jié)點(diǎn)N3之間。該P(yáng)MOS晶體管MP1系連接于該第二結(jié)點(diǎn)N3與該電源電壓VDD之間，并且通過該P(yáng)MOS晶體管MP1的柵極接收一第二檢測信號det2。該第二反相器INV6會接收該第二檢測信號det2，并且該第三反相器INV7會從該第二反相器INV6接收一輸出信號。此中，該第二負(fù)載電阻R_load2能夠被諸如NMOS晶體管等其它的負(fù)載元件所取代。
該總和單元220包括一NAND門NAND1以及一第四反相器INV8。
該NAND門NAND1會接收該第一檢測限制信號det1b以及該被延遲的第二檢測信號det2d，并且對接收的兩個信號執(zhí)行邏輯NAND運(yùn)算。該第四反相器INV8會從該NAND門NAND1接收一輸出信號。
此中，在第一檢測限制信號det1b以及該被延遲第二檢測信號det2b系被激活為一邏輯高電平，并且該確認(rèn)信號det_confirm同樣的也被動作為一邏輯高電平的假設(shè)之下，該NAND門NAND1被采用于該總和單元220。假使所有的第一檢測限制信號det1b、被延遲的第二檢測信號det2d以及確認(rèn)信號det_confirm沒有被激活為一邏輯高電平，該總和單元220就應(yīng)當(dāng)被實(shí)施為為其它邏輯門。舉例來說，若第一檢測限制信號det1b以及已延遲第二檢測信號det2d被動作為邏輯低電平，并且確認(rèn)信號det_confirm被動作為邏輯高電平，總和單元220能夠被實(shí)現(xiàn)為一單一NOR門。
緩沖單元230包括第五反相器INV9以及第六反相器INV10，用于接收確認(rèn)信號det_confirm。
加電電路的操作系描述如下。
該第一與第二偏壓V1與V2分別遵循顯示如下的兩個數(shù)學(xué)公式。
V1=R2+R3R1+R2+R3×VDD]]>公式2V2=R3R1+R2+R3×VDD]]>公式3
那即是，在該電源電壓VDD開始將被供應(yīng)到該加電電路之后，隨著該電源電壓VDD增加，該第一偏壓V1系與該電源電壓VDD成比例的增加。由于該第一NMOS晶體管MN1被截止，該第一檢測信號det1也同樣的與該電源電壓VDD成比例的增加。之后，假使該第一偏壓V1變?yōu)楦哂谠揘MOS晶體管MN1之閾值電壓，該NMOS晶體管MN1即會導(dǎo)通。之后，該第一檢測信號det1之信號電平會被改變?yōu)橐贿壿嫷碗娖?。因此，該第一檢測限制信號det1b系作為一邏輯高電平從第一反相器INV5輸出，并且其系與該電源電壓VDD成比例的增加。
同樣的，假使該第二偏壓V2變?yōu)楦哂谠揘MOS晶體管MN2之閾值電壓，該NMOS晶體管MN2會導(dǎo)通。之后，該第二檢測信號det2之信號電平會被改變?yōu)橐贿壿嫺唠娖?。因此，該已延遲第二檢測信號det2d系被從第三反相器INV7輸出為一個邏輯高電平，并且其系與該電源電壓VDD成比例的增加。
同時，由于NMOS晶體管MN1的閾值電壓特性不同于PMOS晶體管MP1的閾值電壓特性，該第一檢測限制信號det1b以及該已延遲第二檢測信號det2d會在不同的時間點(diǎn)上變?yōu)檫壿嫺唠娖健?br> 在第一檢測限制信號det1b以及已延遲第二檢測信號det2d兩者都在邏輯低電平或者是相反的邏輯電平，如一個邏輯高電平和一個邏輯低電平的情形當(dāng)中，確認(rèn)信號det_confirm會在邏輯低電平。若第一檢測限制信號det1b以及已延遲第二檢測信號det2d兩者都變?yōu)樵谶壿嫺唠娖疆?dāng)中，確認(rèn)信號det_confirm會變成在邏輯高電平當(dāng)中。之后，確認(rèn)信號det_confirm在緩沖單元230中被緩沖，并且在邏輯高電平被輸出作為加電信號pwrup。
因此，根據(jù)第一最佳實(shí)施例，在半導(dǎo)體存儲器裝置的初始操作，若電源電壓VDD增加到第一臨界電壓電平以及第二臨界電壓電平的其中之一，該加電信號pwrup就會改變它的邏輯電平，其中被選擇的臨界電壓電平系比其它的高。因此，假若該加電電路被應(yīng)用到半導(dǎo)體存儲器裝置，加電信號pwrup的不正常提早復(fù)位就被預(yù)防了。該加電信號pwrup的不正常提早復(fù)位會經(jīng)由諸如制程等許多因素所導(dǎo)致。
結(jié)果，其亦可預(yù)防一半導(dǎo)體存儲器裝置的不正常操作。
第4圖為一概要電路圖，說明根據(jù)本發(fā)明之第二最佳實(shí)施例之一加電電路。
如圖所示，根據(jù)本發(fā)明之第二最佳實(shí)施例之加電電路包括一第一電源電壓電平跟隨器單元300A、第二電源電壓電平跟隨器單元300B、第一電源電壓檢測單元310A、第二電源電壓檢測單元310B、總和單元320以及一緩沖單元330。
該第一電源電壓電平跟隨器單元300A會伺服輸出一第一偏壓V1，其系對一電源電壓VDD成比例的線性地增加或減少。該第二電源電壓電平跟隨器單元300B會伺服輸出一第二偏壓V2，其系對電源電壓VDD成比例的線性地增加或減少。
該第一電源電壓檢測單元310A系伺服檢測為了響應(yīng)一第一偏壓V1，電源電壓VDD之電壓電平會變成其對應(yīng)于NMOS晶體管MN1之閾值電壓的第一臨界電壓電平，并且因而輸出一第一檢測限制信號det1b。
該第二電源電壓檢測單元310B系用來檢測為了響應(yīng)一第二偏壓V2，電源電壓VDD之電壓電平會變成它的對應(yīng)于PMOS晶體管MP1之閾值電壓的第二臨界電壓電平，并且因而輸出一已延遲第二檢測信號det2d。
該總和單元320藉由對該第一檢測限制(bar)信號det1b以及該被延遲的第二檢測信號det2d執(zhí)行一邏輯操作，而輸出一確認(rèn)信號det_confirm。此中，該確認(rèn)信號det_confirm系當(dāng)電源電壓VDD滿足第一與第二臨界電壓電平兩者時會激活。
該緩沖單元330藉由緩沖該確認(rèn)信號det_confirm以輸出一加電信號pwrup。
那即是，根據(jù)本發(fā)明之第二最佳實(shí)施例之加電電路，包含第一與第二電源電壓電平跟隨器單元300A以及300B，分別用于輸出第一偏壓V1與第二偏壓V2。因此，根據(jù)本發(fā)明之第二最佳實(shí)施例的加電電路，除了在兩個電源電壓電平跟隨器單元300A以及300B不同于根據(jù)本發(fā)明之第一最佳實(shí)施例的加電電路之外，其余皆是相同的。
同時，該第一電源電壓電平跟隨器單元300A包括連接于電源電壓VDD以及一地電壓VSS之間的第一電阻器R11以及一第二電阻器R21，系用于電壓分配。該第二電源電壓電平跟隨器單元300B包括連接于電源電壓VDD以及一地電壓VSS之間的一第三電阻器R12以及一第四電阻器R22，系用于電壓分配。
此中，R21R11+R21]]>之電阻系相等于公式2當(dāng)中R2+R3R1+R2+R3]]>之電阻，并且R22R12+R22]]>之電阻系相等于公式3當(dāng)中R3R1+R2+R3]]>之電阻。
根據(jù)本發(fā)明之第二最佳實(shí)施例之加電電路的操作，系相同于上述之根據(jù)本發(fā)明之第一最佳實(shí)施例之加電電路的操作。
由此，描述如上之根據(jù)本發(fā)明的加電電路，能夠預(yù)防加電信號pwrup之不正常的提早復(fù)位。因此，能夠獲得半導(dǎo)體存儲器裝置的穩(wěn)定操作。特別是通過上述的加電電路，即使一使用低工作電壓的半導(dǎo)體存儲器裝置，也能夠穩(wěn)定的操作。
本發(fā)明已經(jīng)被特殊之實(shí)施例所描述，很明顯的熟悉此項(xiàng)技藝者將可藉此對其做出各種改變與修改，而不背離如同定聲明在下的申請專利范圍之精神與領(lǐng)域。
主要代表之元件符號100… 電源電壓電平跟隨器單元110… 電源電壓觸發(fā)單元120… 緩沖單元VDD… 電源電壓VSS… 地電壓MP0-MP4… P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管MN0-NM4… N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管INV1-INV16… 反相器pwrup… 加電信號Rx… 電阻器Nx… 節(jié)點(diǎn)Va… 偏壓Det… 檢測信號Detb… 檢測限制信號200… 電源電壓電平跟隨器單元210… 電源電壓檢測單元220… 總和單元230…緩沖單元Detbn…輸出信號210A… 第一電源電壓檢測單元210B… 第二電源電壓檢測單元300A… 第一電源電壓電平跟隨器單元300B… 第二電源電壓電平跟隨器單元310A… 第一電源電壓檢測單元310B… 第二電源電壓檢測單元320…總和單元
330… 緩沖單元
權(quán)利要求
1.一種用于半導(dǎo)體存儲器裝置之加電電路，包含電源電壓電平跟隨器單元，用于輸出第一偏壓以及第二偏壓，其與一電源電壓成比例的增加或下降；第一電源電壓檢測單元，用于檢測響應(yīng)該第一偏壓，該電源電壓變?yōu)閷?yīng)于NMOS晶體管之閾值電壓的電源電壓之第一臨界電壓電平；第二電源電壓檢測單元，用于檢測響應(yīng)該第二偏壓，該電源電壓變?yōu)閷?yīng)于PMOS晶體管之閾值電壓的電源電壓之第二臨界電壓電平；以及總和單元，用于執(zhí)行對輸出自第一電源電壓檢測單元之第一檢測信號以及一輸出自第二電源電壓檢測單元之第二檢測信號的一邏輯操作，從而輸出一個確認(rèn)信號，其中該確認(rèn)信號系當(dāng)電源電壓滿足第一與第二臨界電壓電平兩者時被激活。
2.如權(quán)利要求第1項(xiàng)之加電電路，更包括緩沖單元，用于緩沖輸出自總和單元的確認(rèn)信號，從而輸出一加電信號。
3.如權(quán)利要求第1項(xiàng)之加電電路，其中該電源電壓電平跟隨器單元包含第一負(fù)載元件、第二負(fù)載元件以及第三負(fù)載元件，它們?nèi)慷即釉陔娫措妷号c地電壓之間，用于輸出該第一偏壓到一介于該第一負(fù)載元件以及該第二負(fù)載元件之間的第一共同節(jié)點(diǎn)，并且輸出該第二偏壓到一介于該第二負(fù)載元件以及該第三負(fù)載元件之間的第二共同節(jié)點(diǎn)。
4.如權(quán)利要求第1項(xiàng)之加電電路，其中該電源電壓電平跟隨器單元包括第一電源電壓電平跟隨器單元，其具有串接于該電源電壓與一地電壓之間的第一負(fù)載元件以及一第二負(fù)載元件；以及第二電源電壓電平跟隨器單元，其具有串接于該電源電壓與一地電壓之間的第三負(fù)載元件以及一第四負(fù)載元件。
5.如權(quán)利要求第1項(xiàng)之加電電路，其中該第一電源電壓檢測單元包含第一負(fù)載元件，連接于該電源電壓與第一節(jié)點(diǎn)之間；NMOS晶體管，連接在該第一節(jié)點(diǎn)以及一地電壓之間，用于通過該NMOS晶體管的柵極接收該第一偏壓；以及連接至該第一節(jié)點(diǎn)的第一反相器。
6.如權(quán)利要求第5項(xiàng)之加電電路，其中該第一負(fù)載元件被實(shí)施為一P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管，其系連接于該電源電壓與該第一節(jié)點(diǎn)之間，并且其通過PMOS晶體管之柵極接收該地電壓。
7.如權(quán)利要求第5項(xiàng)之加電電路，其中該第二電源電壓檢測單元包含第二負(fù)載元件，連接于該地電壓與一第二節(jié)點(diǎn)之間；PMOS晶體管，連接在該第二節(jié)點(diǎn)以及該電源電壓之間，用于通過該P(yáng)MOS晶體管的柵極接收該第二偏壓；連接至該第二節(jié)點(diǎn)的第二反相器；以及第三反相器，用于從該第二反相器接收輸出信號。
8.如權(quán)利要求第7項(xiàng)之加電電路，其中該第二負(fù)載元件被實(shí)施為為NMOS晶體管，其系連接于該地電壓與該第二節(jié)點(diǎn)之間，并且通過該NMOS晶體管之柵極接收該電源電壓。
9.如權(quán)利要求第7項(xiàng)之加電電路，其中該總和單元包括NAND門，用于接收該第一檢測信號以及該第二檢測信號；以及第四反相器，用于從該NAND門接收輸出信號。
10.如權(quán)利要求第1項(xiàng)之加電電路，其中該總和單元包括一NOR門，用于接收該第一檢測信號以及該第二檢測信號。
11. 如權(quán)利要求第2項(xiàng)之加電電路，其中該緩沖單元包括串接之緩沖器，用于接收該確認(rèn)信號。
全文摘要
加電電路包括一電源電壓電平跟隨器單元，用于輸出第一偏壓以及第二偏壓，其系與一電源電壓成比例的增加或下降；第一電源電壓檢測單元用于檢測響應(yīng)該第一偏壓，該電源電壓變?yōu)橐粚?yīng)到NMOS晶體管之閾值電壓的電源電壓之第一臨界電壓電平；第二電源電壓檢測單元用于檢測響應(yīng)該第二偏壓，該電源電壓變?yōu)橐粚?yīng)到PMOS晶體管之閾值電壓的電源電壓之第二臨界電壓電平；以及總和單元，用于執(zhí)行對輸出自第一電源電壓檢測單元之第一檢測信號以及一輸出自第二電源電壓檢測單元之第二檢測信號的一邏輯操作，從而輸出一個確認(rèn)信號，其中該確認(rèn)信號系當(dāng)電源電壓滿足第一與第二臨界電壓電平兩者時會動作。
文檔編號G11C11/407GK1637944SQ20041010152
公開日2005年7月13日 申請日期2004年12月21日 優(yōu)先權(quán)日2003年12月30日
發(fā)明者都昌鎬, 李在真 申請人:海力士半導(dǎo)體有限公司