專利名稱：包括自身id信息的存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有自身ID信息的存儲器件，特別涉及一種包括用于存儲關(guān)于存儲器件的諸如缺陷地址、制造工廠、制造日期、晶片號碼、晶片上的坐標(biāo)等信息的信息存儲單元的存儲器件。
背景技術(shù)：
一般來說，如果在封裝過程完成之后在存儲器件中發(fā)現(xiàn)缺陷，則推想與有缺陷的存儲器件同時制造的其它存儲器件也有同樣的缺陷。因此需要對該存儲器件進(jìn)行性能測試。
然而，過去并沒有方法來找出有關(guān)于存儲器件的諸如缺陷地址、制造工廠、制造日期、晶片號碼、晶片上的坐標(biāo)等信息，因此很難從多個存儲器件中準(zhǔn)確地辯別有缺陷的存儲器件。另外，從多個存儲器件中辨別有缺陷的存儲器件需要相當(dāng)長的時間。

發(fā)明內(nèi)容
因此，提出了本發(fā)明來解決現(xiàn)有技術(shù)中產(chǎn)生的上述問題，本發(fā)明的一個目的是提供一種具有用于存儲關(guān)于存儲器件的信息的信息存儲單元的存儲器件。
本發(fā)明的另一目的是提供這樣一種技術(shù)，其用于在完成封裝過程之后，通過在測試模式下提供適用于讀取信息存儲單元中存儲的信息的預(yù)定地址，以讀取信息存儲單元中存儲的信息，而容易地分析關(guān)于存儲器件的信息。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明第一方面，提供了一種包括自身ID信息的存儲器件，該存儲器件包括多個存儲體，其中每個存儲體包括預(yù)解碼器，用于接收地址信號，并對其進(jìn)行解碼；信息存儲單元，用于以該信息存儲單元通過接收預(yù)解碼器的輸出信號來輸出關(guān)于該存儲器件的信息的方式，存儲關(guān)于該存儲器件的信息；輸入/輸出線路驅(qū)動器，用于接收從信息存儲單元輸出的信息；數(shù)據(jù)輸出驅(qū)動器，用于接收輸入/輸出線路驅(qū)動器的輸出信號；以及數(shù)據(jù)緩沖器(data pad)，用于接收數(shù)據(jù)輸出驅(qū)動器的輸出信號。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，每個存儲體存儲關(guān)于該存儲器件的自身ID信息，并根據(jù)測試模式期間為其提供的地址，將自身ID信息輸出到外部。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明第二方面，提供了一種存儲器件，包括信息存儲部分，接收地址，并存儲該地址作為該存儲器件的信息；數(shù)據(jù)輸出驅(qū)動器，接收信息存儲部分的輸出信號，并響應(yīng)預(yù)定的輸出控制信號而輸出數(shù)據(jù)；以及數(shù)據(jù)緩沖器，接收數(shù)據(jù)輸出驅(qū)動器的輸出信號，以將數(shù)據(jù)輸出驅(qū)動器的輸出信號輸出到芯片外，其中信息存儲部分的輸出信號在測試模式期間用作對應(yīng)芯片的自身ID信息。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，信息存儲部分的數(shù)目與存儲器件的存儲體的數(shù)目成正比。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，信息存儲部分包括預(yù)解碼器，用于通過接收地址來對地址進(jìn)行解碼；信息存儲單元，用于存儲關(guān)于該存儲器件的信息；以及輸入/輸出驅(qū)動器，用于接收從信息存儲單元輸出的信息。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，信息存儲單元包括第一晶體管，連接在電源電壓與第一節(jié)點(diǎn)之間；以及N個熔絲單元，連接在第一節(jié)點(diǎn)與地線之間，控制信號施加到第一晶體管的柵極，以便將電源電壓傳輸?shù)降谝还?jié)點(diǎn)，而每個熔絲單元中存儲的數(shù)據(jù)則根據(jù)預(yù)解碼器的輸出信號輸出。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，每個熔絲單元包括熔絲，連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間；以及第二晶體管，連接在第二節(jié)點(diǎn)與地線之間，第二晶體管的柵極接收預(yù)解碼器的輸出信號，如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲處于切斷狀態(tài)，則信息存儲單元輸出高電平信號，而如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲不處于切斷狀態(tài)，則信息存儲單元輸出低電平信號。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，輸入/輸出線路驅(qū)動器包括緩沖器，用于接收信息存儲單元的輸出信號；NAND門，用于接收測試模式信號和緩沖器的輸出信號；NOR門，用于接收測試模式信號的反相信號和緩沖器的輸出信號；上拉晶體管，連接在電源電壓和第一節(jié)點(diǎn)之間；以及下拉晶體管，連接在第一節(jié)點(diǎn)和地線之間，NAND門的輸出端連接到上拉晶體管的柵極，NOR門的輸出端連接到下拉晶體管的柵極，而第一節(jié)點(diǎn)是輸入/輸出線路驅(qū)動器的輸出端。
為了達(dá)到上述目的，根據(jù)本發(fā)明第三個方面，提供了一種存儲器件，包括信息存儲部分，接收地址，并存儲該地址作為該存儲器件的信息；管道鎖存器，用于接收信息存儲部分的輸出信號；數(shù)據(jù)輸出驅(qū)動器，接收管道鎖存器的輸出信號，并響應(yīng)預(yù)定的輸出控制信號而輸出數(shù)據(jù)；以及數(shù)據(jù)緩沖器，接收數(shù)據(jù)輸出驅(qū)動器的輸出信號，以便將數(shù)據(jù)輸出驅(qū)動器的輸出信號輸出到芯片外部，其中信息存儲部分的輸出信號在測試模式期間用作對應(yīng)芯片的自身ID信息。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，信息存儲部分的數(shù)目與存儲器件的存儲體的數(shù)目成正比。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，信息存儲部分包括預(yù)解碼器，用于通過接收地址來對地址進(jìn)行解碼；信息存儲單元，用于存儲關(guān)于該存儲器件的信息；以及輸入/輸出驅(qū)動器，用于接收從信息存儲單元輸出的信息。


通過下面結(jié)合附圖進(jìn)行的詳細(xì)敘述，本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)將變得更加清楚明白，其中圖1是示出了根據(jù)本發(fā)明第一實(shí)施例具有信息存儲功能的存儲器件的視圖；圖2是示出了根據(jù)本發(fā)明第二實(shí)施例具有信息存儲功能的存儲器件的視圖；圖3是用于說明具有四個存儲體的SDRAM在測試模式下的操作的定時圖；圖4是用于說明具有八個存儲體的SDRAM在測試模式下的操作的定時圖；圖5是用于說明具有四個存儲體的DDR SDRAM的操作的定時圖；圖6是用于說明具有八個存儲體的DDR SDRAM的操作的定時圖；圖7是圖1中示出的預(yù)解碼器的電路圖；圖8是圖1中示出的信息存儲單元的電路圖；圖9是圖1中示出的輸入/輸出線路驅(qū)動器的電路圖；圖10是圖2中示出的具有四個存儲體的DDR SDRAM中所使用的列地址預(yù)解碼器的定時圖；
圖11是圖2中示出的信息存儲單元的電路圖；圖12是圖2中示出的輸入/輸出線路驅(qū)動器的電路圖；圖13是具有四個存儲體的DDR2 SDRAM中所使用的預(yù)解碼器的電路圖；圖14是具有四個存儲體的DDR2 SDRAM中所使用的信息存儲單元的電路圖；以及圖15是具有四個存儲體的DDR SDRAM中所使用的輸入/輸出線路驅(qū)動器的電路圖。
具體實(shí)施例方式
在下文中，將參考附圖來描述本發(fā)明。
圖1是示出了根據(jù)本發(fā)明第一實(shí)施例的具有信息存儲功能的存儲器件的視圖。圖1中示出的存儲器件為四個存儲體的SDRAM存儲器件。
參考圖1，存儲器件包括信息存儲部分101到104、數(shù)據(jù)輸出驅(qū)動器14到17、和數(shù)據(jù)緩沖器(data pad)DQ0到DQ3。提供了數(shù)據(jù)輸出控制單元18，以控制數(shù)據(jù)輸出驅(qū)動器14到17的操作。
存儲體1到3的信息存儲部分102和104的結(jié)構(gòu)與存儲體0的信息存儲部分101的結(jié)構(gòu)相同，因此下面將不再描述信息存儲部分102和104的結(jié)構(gòu)，以避免重復(fù)。
信息存儲部分101包括預(yù)解碼器11，用于接收列地址信號；信息存儲單元12，用于接收預(yù)解碼器11的輸出信號；和輸入/輸出線路驅(qū)動器13，用于將從信息存儲單元12輸出的信息傳輸?shù)酱鎯ζ骷娜州斎?輸出線。這里，信息存儲部分101可以作為存儲器件通常使用的存儲體的一部份形成，或者可以在外圍電路區(qū)域中形成。也就是說，信息存儲單元12表示存儲單元陣列的數(shù)據(jù)存儲單元。
在下文中，將分別參考圖7到圖9詳細(xì)說明預(yù)解碼器的結(jié)構(gòu)以及信息存儲單元和輸入/輸出線路驅(qū)動器的結(jié)構(gòu)。
圖7是圖1中示出的預(yù)解碼器11的電路圖。圖7中示出的預(yù)解碼器11是用于在測試模式下檢測存儲器件的ID信息。
如圖7所示，預(yù)解碼器接收列地址col_y0、col_y1和col_y2，并輸出預(yù)解碼地址信號col_y012<0>、col_y012<1>、col_y012<2>、col_y012<3>、col_y012<4>、col_y012<5>、col_y012<6>和col_y012<7>。
在圖7中，列地址col_y0b、col_y1b和col_y2b是列地址col_y0、col_y1和col_y2的反相信號。
參考圖7，預(yù)解碼器對讀取指令期間所提供的列地址進(jìn)行解碼。有可能通過解碼的列地址來選擇信息存儲單元中存儲的數(shù)據(jù)。
圖8是圖1中示出的信息存儲單元12的電路圖。
圖8中的信息存儲單元12包括PMOS晶體管P81，連接在電源電壓VDD和節(jié)點(diǎn)a之間；以及多個熔絲單元R0-N80，R1-N81，R2-N82，R3-N83，R4-N84，R5-N85，R6-N86，和R7-N87，其在節(jié)點(diǎn)a和地之間排成行?？刂菩盘?enable(使能))施加到PMOS晶體管P81。
熔絲單元R0-N80包括熔絲R0和NMOS晶體管N80。解碼的列地址col_y012<0>施加到NMOS晶體管N80的柵極。
熔絲單元R1-N81包括熔絲R1和NMOS晶體管N81。解碼的列地址col_y012<1>施加到NMOS晶體管N81的柵極。
熔絲單元R2-N82包括熔絲R2和NMOS晶體管N82。解碼的列地址col_y012<2>施加到NMOS晶體管N82的柵極。
熔絲單元R3-N83包括熔絲R3和NMOS晶體管N83。解碼的列地址col_y012<3>施加到NMOS晶體管N83的柵極。
熔絲單元R4-N84包括熔絲R4和NMOS晶體管N84。解碼的列地址col_y012<4>施加到NMOS晶體管N84的柵極。
熔絲單元R5-N85包括熔絲R5和NMOS 15晶體管N85。解碼的列地址col_y012<5>施加到NMOS晶體管N85的柵極。
熔絲單元R6-N86包括熔絲R6和NMOS晶體管N86。解碼的列地址col_y012<6>施加到NMOS晶體管N86的柵極。
熔絲單元R7-N87包括熔絲R7和NMOS晶體管N87。解碼的列地址col_y012<7>施加到NMOS晶體管N87的柵極。
節(jié)點(diǎn)a的信號施加到反相器INV81，而反相器INV81的輸出信號施加到反相器INV82。NAND門NAND81接收控制信號tm_dieid和反相器INV82的輸出信號?？刂菩盘杢m_dieid為測試模式期間為檢測存儲器芯片(chip die)的ID信息而施加的測試模式信號。NAND門NAND81的輸出信號施加到反相器INV 83。反相器INV83的輸出信號為“yid”。節(jié)點(diǎn)a的起始電位通過晶體管P82和反相器INV84而維持在高電平。
在下文中，將說明圖8中示出的信息存儲單元的操作。
在測試模式下，測試模式信號tm_dieid和控制信號(enable)以高電平激活。
然后，如果在讀取指令期間施加的列地址信號col_y2、col_y2和col_y2為L、L和H，則預(yù)解碼器的輸出信號col_y012<1>以高電平激活。
因此，NMOS晶體管N81被導(dǎo)通。此時，如果熔絲R1處于切斷狀態(tài)，則反相器INV83的輸出信號變成高電平。相反地，如果熔絲R1不處于切斷狀態(tài)，則反相器INV83的輸出信號變成低電平。以這種方式，可以根據(jù)熔絲的切斷狀態(tài)來存儲預(yù)定的信息。
圖9是圖1中示出的輸入/輸出線路驅(qū)動器13的電路圖。
圖9中示出的輸入/輸出線路驅(qū)動器13包括緩沖器INV91和INV92，用于接收信息存儲單元的輸出信號yid；NAND門NAND91，用于接收測試模式信號tm_dieid和緩沖器INV91和INV92的輸出信號；NOR門NOR91，用于接收反相信號tm_dieidb和緩沖器INV91和INV92的輸出信號；上拉晶體管P91，連接在電源電壓VDD和節(jié)點(diǎn)a之間；以及下拉晶體管N91，連接在節(jié)點(diǎn)a和地線之間。NAND門NAND91的輸出端連接到上拉晶體管P91的柵極，而NOR門NOR91的輸出端連接到下拉晶體管N91的柵極。節(jié)點(diǎn)a為輸入/輸出線路驅(qū)動器13的輸出端。
圖9中示出的電路操作如下。
在測試模式期間，測試模式信號tm_dieid變成高電平而反相測試模式信號tm_dieidb變成低電平。
因此，如果圖8所示的信息存儲單元的輸出信號yid為高電平，則節(jié)點(diǎn)a的輸出信號gio_ba變成高電平。相反地，如果信息存儲單元的輸出信號yid為低電平，則節(jié)點(diǎn)a的輸出信號gio_ba變成低電平。節(jié)點(diǎn)a的輸出信號gio_ba被傳送給存儲器件的全局輸入/輸出線。
在下文中，將參考圖3和圖4中的定時圖說明圖1、7和9中示出的存儲器件的操作。
圖3是說明具有四個存儲體的SDRAM在測試模式下的操作的定時圖，其中，CAS延遲時間為2，而脈沖串長度為8。
在圖3中，MRS代表用于在測試模式期間產(chǎn)生指令語言以便讀取存儲器件的ID信息的模式寄存器組。當(dāng)MRS為了執(zhí)行測試模式而產(chǎn)生指令語言時，地址引腳A7變成高電平。
行地址RA根據(jù)ACT指令施加，而列地址CA0根據(jù)RDn指令施加。其中，列地址CA0為用于在測試模式期間給信息存儲單元中存儲的數(shù)據(jù)定位的地址。
圖3中，“L0-L14”、“W0-W4”，“X0-X5”和“Y0-Y5”表示信息存儲單元的熔絲中存儲的數(shù)據(jù)。其中，“L0-L14”包括關(guān)于制造日期、制造工廠、組裝線等的信息?！癢O-W4”包括關(guān)于晶片號碼的信息，“X0-X5”包括關(guān)于晶片的X坐標(biāo)的信息，而“Y0-Y5”包括關(guān)于晶片的Y-坐標(biāo)的信息。
參考圖3，每個信息存儲單元必定具有八個熔絲R0到R7。因此，圖1中示出的四個存儲體的存儲器件具有32個熔絲。因此，通過彼此組合32個熔絲中存儲的數(shù)據(jù)，可以表示232種狀態(tài)。
因此，使用與“L0-L14”相關(guān)的15個熔絲可以表示32768種狀態(tài)，而使用與“W0-W4”相關(guān)的5個熔絲可以表示32種狀態(tài)。此外，通過使用6個熔絲表示晶片上的X坐標(biāo)，并使用6個熔絲表示Y坐標(biāo)，總共可以表示4096個坐標(biāo)。
在下文中，將說明圖3中的定時圖。
如上所述，如果根據(jù)預(yù)解碼器解碼的列地址選擇的晶體管的熔絲處于切斷狀態(tài)，則數(shù)據(jù)變成高電平。另外，如果根據(jù)預(yù)解碼器解碼的列地址選擇的晶體管的熔絲不處于切斷狀態(tài)，則數(shù)據(jù)變成低電平。
因此，有可能根據(jù)輸出到數(shù)據(jù)緩沖器DQ0的數(shù)據(jù)L0、L4、L8、L12、W1、X0、X4和Y2，輸出到數(shù)據(jù)緩沖器DQ1的數(shù)據(jù)L1、L5、L9、L13、W2、X1、X5和Y3，輸出到數(shù)據(jù)緩沖器DQ2的數(shù)據(jù)L2、L6、L10、L14、W3、X2、Y0和Y4，以及輸出到數(shù)據(jù)緩沖器DQ3的數(shù)據(jù)L3、L7、L11、W0、W4、X3、Y1和Y5，來獲得存儲器件的自身ID信息。
圖4是用于說明具有八個存儲體的SDRAM在測試模式下的操作的定時圖，其中，CAS延遲時間為2而脈沖串長度為4。在這種情況下，除了圖4所示SDRAM以八個存儲體操作之外，該SDRAM以與圖3所示SDRAM相同的方式操作。
圖2是示出了根據(jù)本發(fā)明第二實(shí)施例的具有信息存儲功能的存儲器件的視圖。圖2中示出的存儲器件為四個存儲體的DDR SDRAM存儲器件。
除了圖1中示出的存儲器件在輸入/輸出線路驅(qū)動器(GIO驅(qū)動器)和數(shù)據(jù)輸出驅(qū)動器(DOUT驅(qū)動器)之間還包括多路復(fù)用器MUX和管道(pipe)鎖存器之外，圖2所示的存儲器件與圖1所示的存儲器件相同。數(shù)據(jù)輸出控制器控制多路復(fù)用器MUX、管道鎖存器和數(shù)據(jù)輸出驅(qū)動器(DOUT驅(qū)動器)的操作。
圖2中示出的信息存儲部分與圖1中示出的信息存儲部分相同，所以下面將不再贅述。
在下文中，將參考圖10到圖12描述圖2中示出的存儲體的組件(預(yù)解碼器、信息存儲單元和輸入/輸出線路驅(qū)動器)。
圖10是圖2中示出的具有四個存儲體的DDR SDRAM中使用的列地址預(yù)解碼器的定時圖。圖10中示出的預(yù)解碼器用于在測試模式期間檢測存儲器件的ID信息。
如圖10所示，預(yù)解碼器接收列地址col_y1和col_y2，并輸出預(yù)解碼的地址信號col_y012<0>、col_y012<1>、col_y012<2>、和col_y012<3>。
在圖10中，列地址col_y1b和col_y2b是列地址col_y1和col_y2的反相信號。
參考圖10，預(yù)解碼器對讀取指令期間施加的列地址進(jìn)行解碼?？梢酝ㄟ^解碼的列地址來選擇信息存儲單元中存儲的數(shù)據(jù)。
圖11是圖2所示的信息存儲單元的電路圖。
除了圖11中示出的信息存儲單元因?yàn)镈DR SDRAM的特性而進(jìn)一步包括偶數(shù)塊和奇數(shù)塊之外，圖11中示出的信息存儲單元的結(jié)構(gòu)與圖8中示出的信息存儲單元的結(jié)構(gòu)相同。
圖11的控制信號與圖8的控制信號相同，所以以下不再贅述。
圖12是圖2中示出的輸入/輸出線路驅(qū)動器的電路圖。
圖12中示出的輸入/輸出線路驅(qū)動器的結(jié)構(gòu)基本上與圖9中示出的輸入/輸出線路驅(qū)動器的結(jié)構(gòu)相同。
位于圖12左邊的輸入/輸出線路驅(qū)動器接收位于圖11左邊并用作偶數(shù)塊的信息存儲單元的輸出信號。此外，位于圖12右邊的輸入/輸出線路驅(qū)動器接收位于圖11右邊并用作奇數(shù)塊的信息存儲單元的輸出信號。圖12中示出的輸入/輸出線路驅(qū)動器的操作與圖9中示出的輸入/輸出線路驅(qū)動器的操作相同。另外，圖12中示出的控制信號與圖9中示出的控制信號相同。
圖5是示出圖2和圖10到圖12所示的DDR SDRAM的操作定時的定時圖。圖5中示出的DDR SDRAM包括四個存儲體，其中，CAS延遲時間為2，而脈沖串長度為8。
除了圖5中示出的DDR SDRAM與時鐘信號CLK的上升沿和下降沿同步地處理數(shù)據(jù)之外，圖5中示出的DDR SDRAM的操作與圖3中示出的DDRSDRAM的操作相同。
圖6是示出圖2和圖10到圖12所示的DDR SDRAM的操作定時的定時圖。圖5中示出的DDR SDRAM包括八個存儲體，其中，CAS延遲時間為2，而脈沖串長度為4。
除了圖6中示出的DDR SDRAM與時鐘信號CLK的上升沿和下降沿同步地處理數(shù)據(jù)之外，圖6中示出的DDR SDRAM的操作與圖4中示出的DDRSDRAM的操作相同。
圖13到圖15是說明本發(fā)明可以在DDR2 SDRAM中實(shí)施的視圖。
圖13是示出具有四個存儲體的DDR2 SDRAM中所使用的預(yù)解碼器的結(jié)構(gòu)的視圖。
圖14是示出每個存儲體中所使用的信息存儲單元的結(jié)構(gòu)的視圖。如圖14所示，提供了四個子電路。
圖15是示出每個存儲體中所使用的輸入/輸出線路驅(qū)動器的結(jié)構(gòu)的視圖。如圖15所示，提供了四個子電路。
除了圖13到圖15中示出的電路可以在測試模式下在一個主時鐘信號周期期間處理四個數(shù)據(jù)之外，圖13到圖15中示出的電路的基本操作與圖1和圖2中的電路的基本操作相同。
盡管本發(fā)明是關(guān)于SDRAM、DDR SDRAM和DDR2 SDRAM而描述的，但是本發(fā)明可以用于其它存儲器件。另外，除了四個存儲體和八個存儲體之外，本發(fā)明還可以適用于包括多個存儲體的存儲器件。
如上所述，本發(fā)明通過在測試模式期間讀取信息存儲單元中存儲的數(shù)據(jù)，可以準(zhǔn)確地檢測半導(dǎo)體器件的信息，所述信息包括制造數(shù)據(jù)、組裝線、晶片號碼和晶片上的坐標(biāo)。因此，通過使用芯片ID，可以容易地檢查并找出特定的位置信息和特征數(shù)據(jù)。
盡管為了解釋說明的目的而描述了本發(fā)明的優(yōu)選實(shí)施例，但是本領(lǐng)域技術(shù)人員應(yīng)該明白，在不脫離所附權(quán)利要求中公開的本發(fā)明的范圍和精神的情況下，可以進(jìn)行各種修改、添加和替換。
權(quán)利要求
1.一種包括自身ID信息的存儲器件，該存儲器件包括多個存儲體，其中每個存儲體包括預(yù)解碼器，用于接收地址信號，并對其進(jìn)行解碼；信息存儲單元，用于以該信息存儲單元通過接收預(yù)解碼器的輸出信號來輸出關(guān)于該存儲器件的信息的方式，存儲關(guān)于該存儲器件的信息；輸入/輸出線路驅(qū)動器，用于接收從信息存儲單元輸出的信息；數(shù)據(jù)輸出驅(qū)動器，用于接收輸入/輸出線路驅(qū)動器的輸出信號；以及數(shù)據(jù)緩沖器，用于接收數(shù)據(jù)輸出驅(qū)動器的輸出信號。
2.如權(quán)利要求1所述的存儲器件，其中，信息存儲單元包括第一晶體管，連接在電源電壓與第一節(jié)點(diǎn)之間；以及N個熔絲單元，連接在第一節(jié)點(diǎn)和地線之間，控制信號施加到第一晶體管的柵極以將電源電壓傳輸?shù)降谝还?jié)點(diǎn)，而每個熔絲單元中存儲的數(shù)據(jù)則根據(jù)預(yù)解碼器的輸出信號輸出。
3.如權(quán)利要求2所述的存儲器件，其中，每個熔絲單元包括熔絲，連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間；以及第二晶體管，連接在第二節(jié)點(diǎn)和地線之間；第二晶體管的柵極接收預(yù)解碼器的輸出信號，如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲處于切斷狀態(tài)，則信息存儲單元輸出高電平信號，而如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲不處于切斷狀態(tài)，則信息存儲單元輸出低電平信號。
4.如權(quán)利要求3所述的存儲器件，其中，輸入/輸出線路驅(qū)動器包括緩沖器，用于接收信息存儲單元的輸出信號；NAND門，用于接收測試模式信號和緩沖器的輸出信號；NOR門，用于接收測試模式信號的反相信號和緩沖器的輸出信號；上拉晶體管，連接在電源電壓與第一節(jié)點(diǎn)之間；以及下拉晶體管，連接在第一節(jié)點(diǎn)和地線之間，NAND門的輸出端連接到上拉晶體管的柵極，NOR門的輸出端連接到下拉晶體管的柵極，而第一節(jié)點(diǎn)是輸入/輸出線路驅(qū)動器的輸出端。
5.一種包括自身ID信息的存儲器件，該存儲器件包括多個存儲體，其中每個存儲體存儲關(guān)于該存儲器件的自身ID信息，并根據(jù)測試模式期間為其提供的地址，將自身ID信息輸出到外部。
6.一種存儲器件，包括信息存儲部分，接收地址，并存儲該地址作為該存儲器件的信息；數(shù)據(jù)輸出驅(qū)動器，接收信息存儲部分的輸出信號，并響應(yīng)預(yù)定的輸出控制信號而輸出數(shù)據(jù)；以及數(shù)據(jù)緩沖器，接收數(shù)據(jù)輸出驅(qū)動器的輸出信號，以將數(shù)據(jù)輸出驅(qū)動器的輸出信號輸出到芯片外，其中信息存儲部分的輸出信號在測試模式期間用作對應(yīng)芯片的自身ID信息。
7.如權(quán)利要求6所述的存儲器件，其中信息存儲部分的數(shù)目與該存儲器件的存儲體的數(shù)目成正比。
8.如權(quán)利要求6所述的存儲器件，其中，信息存儲部分包括預(yù)解碼器，用于通過接收地址來對地址進(jìn)行解碼；信息存儲單元，用于存儲關(guān)于該存儲器件的信息；以及輸入/輸出驅(qū)動器，用于接收從信息存儲單元輸出的信息。
9.如權(quán)利要求8所述的存儲器件，其中，信息存儲單元包括第一晶體管，連接在電源電壓與第一節(jié)點(diǎn)之間；以及N個熔絲單元，連接在第一節(jié)點(diǎn)與地線之間，控制信號施加到第一晶體管的柵極，以便將電源電壓傳輸?shù)降谝还?jié)點(diǎn)，而每個熔絲單元中存儲的數(shù)據(jù)則根據(jù)預(yù)解碼器的輸出信號輸出。
10.如權(quán)利要求9所述的存儲器件，其中，每個熔絲單元包括熔絲，連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間；以及第二晶體管，連接在第二節(jié)點(diǎn)與地線之間，第二晶體管的柵極接收預(yù)解碼器的輸出信號，如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲處于切斷狀態(tài)，則信息存儲單元輸出高電平信號，而如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲不處于切斷狀態(tài)，則信息存儲單元輸出低電平信號。
11.如權(quán)利要求8所述的存儲器件，其中，輸入/輸出線路驅(qū)動器包括緩沖器，用于接收信息存儲單元的輸出信號；NAND門，用于接收測試模式信號和緩沖器的輸出信號；NOR門，用于接收測試模式信號的反相信號和緩沖器的輸出信號；上拉晶體管，連接在電源電壓和第一節(jié)點(diǎn)之間；以及下拉晶體管，連接在第一節(jié)點(diǎn)和地線之間，NAND門的輸出端連接到上拉晶體管的柵極，NOR門的輸出端連接到下拉晶體管的柵極，而第一節(jié)點(diǎn)是輸入/輸出線路驅(qū)動器的輸出端。
12.一種存儲器件，包括信息存儲部分，接收地址，并存儲該地址作為該存儲器件的信息；管道鎖存器，用于接收信息存儲部分的輸出信號；數(shù)據(jù)輸出驅(qū)動器，接收管道鎖存器的輸出信號，并響應(yīng)預(yù)定的輸出控制信號而輸出數(shù)據(jù)；以及數(shù)據(jù)緩沖器，接收數(shù)據(jù)輸出驅(qū)動器的輸出信號，以便將數(shù)據(jù)輸出驅(qū)動器的輸出信號輸出到芯片外部，其中信息存儲部分的輸出信號在測試模式期間用作對應(yīng)芯片的自身ID信息。
13.如權(quán)利要求12所述的存儲器件，其中信息存儲部分的數(shù)目與該存儲器件的存儲體的數(shù)目成正比。
14.如權(quán)利要求12所述的存儲器件，其中，信息存儲部分包括預(yù)解碼器，用于通過接收地址來對地址進(jìn)行解碼；信息存儲單元，用于存儲關(guān)于該存儲器件的信息；以及輸入/輸出驅(qū)動器，用于接收從信息存儲單元輸出的信息。
15.如權(quán)利要求14所述的存儲器件，其中，信息存儲單元包括第一晶體管，連接在電源電壓與第一節(jié)點(diǎn)之間；以及N個熔絲單元，連接在第一節(jié)點(diǎn)與地線之間，控制信號施加到第一晶體管的柵極，以便將電源電壓傳輸?shù)降谝还?jié)點(diǎn)，而每個熔絲單元中存儲的數(shù)據(jù)則根據(jù)預(yù)解碼器的輸出信號輸出。
16.如權(quán)利要求15所述的存儲器件，其中，每個熔絲單元包括熔絲，連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間；以及第二晶體管，連接在第二節(jié)點(diǎn)與地線之間，第二晶體管的柵極接收預(yù)解碼器的輸出信號，如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲處于切斷狀態(tài)，則信息存儲單元輸出高電平信號，而如果在第二晶體管被預(yù)解碼器的輸出信號導(dǎo)通時，熔絲不處于切斷狀態(tài)，則信息存儲單元輸出低電平信號。
17.如權(quán)利要求14所述的存儲器件，其中，輸入/輸出線路驅(qū)動器包括緩沖器，用于接收信息存儲單元的輸出信號；NAND門，用于接收測試模式信號和緩沖器的輸出信號；NOR門，用于接收測試模式信號的反相信號和緩沖器的輸出信號；上拉晶體管，連接在電源電壓和第一節(jié)點(diǎn)之間；以及下拉晶體管，連接在第一節(jié)點(diǎn)和地線之間，NAND門的輸出端連接到上拉晶體管的柵極，NOR門的輸出端連接到下拉晶體管的柵極，而第一節(jié)點(diǎn)是輸入/輸出線路驅(qū)動器的輸出端。
全文摘要
本發(fā)明公開了一種包括自身ID信息的存儲器件。該存儲器件具有用于存儲關(guān)于該存儲器件的信息如制造工廠、制造日期、晶片號碼，晶片上的坐標(biāo)等的存儲單元。存儲器件的每個存儲體都存儲關(guān)于該存儲器件的自身ID信息，并在測試模式期間為其提供地址時將自身ID信息輸出到芯片外部。
文檔編號G11C29/44GK1691196SQ200410103718
公開日2005年11月2日 申請日期2004年12月28日 優(yōu)先權(quán)日2004年4月28日
發(fā)明者安龍福 申請人:海力士半導(dǎo)體有限公司