專利名稱：用于弱sram單元的檢測的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及靜態(tài)隨機存取存儲器(SRAM)，更具體地，涉及用于檢測弱SRAM單元的方法和設(shè)備。
靜態(tài)RAM是需要電源維持其內(nèi)容的存儲芯片，即只有供電才能在存儲器中保持?jǐn)?shù)據(jù)位。靜態(tài)RAM由觸發(fā)電路構(gòu)成，所述觸發(fā)電路基于兩個選擇晶體管中的哪一個被激活而使得電流通過一端或另一端。與動態(tài)隨機存取存儲器(DRAM)不同，靜態(tài)RAM無需周期性地刷新單元的刷新電路。SRAM還提供了比DRAM更快的數(shù)據(jù)訪問速度。但它們也占用了更多的空間，耗費了更多的功率并且增加了成本。例如，SRAM通常用于計算機的高速緩沖存儲器，以及視頻卡上的隨機存取存儲器數(shù)字模擬轉(zhuǎn)換器的一部分。


圖1圖示了通常使用的六晶體管(6T)的SRAM單元。包括P溝道晶體管102和N溝道晶體管104的第一反向器100，以及包括P溝道晶體管202和N溝道晶體管204的第二反向器200以公知方式互連形成鎖存器。第一N溝道選擇晶體管106將鎖存器連接到第一位線BLB，而第二N溝道選擇晶體管108將鎖存器連接到第二位線BL。N溝道選擇晶體管106，108的柵極連接到字線WL。
如上描述的六晶體管(6T)CMOS SRAM單元與傳統(tǒng)的用于微處理器或微控制器設(shè)計的四晶體管(4T)SRAM單元相比較其優(yōu)點包括，由于有源上拉PMOS晶體管，而產(chǎn)生用于完全數(shù)據(jù)保持性的電位。但由于一些通常稱之為弱缺陷的開路缺陷對產(chǎn)生保持性失效是已知的，使得這種完全數(shù)據(jù)保持電位在先前未被意識到。這種缺陷類型，通常由于例如電阻缺陷、過多的工藝漂移、晶體管不匹配、IR下降等因素而產(chǎn)生，這種類型的缺陷會導(dǎo)致工藝，溫度和時間相關(guān)的不可預(yù)料的數(shù)據(jù)保持失敗。由于存儲單元并不會被完全的破壞并且保持失敗(通過狀態(tài)翻轉(zhuǎn)(flipping)來表示)只有在特定的操作條件下才會被觸發(fā)，例如，在通常的SRAM操作期間的電子干擾(例如，電源噪聲)，讀/寫單元干擾等，因此這種保持性失敗的發(fā)生是隨機的。結(jié)果，諸如N匹配(N-March)這樣的傳統(tǒng)高溫烘烤的保持檢測技術(shù)和檢驗算法可能檢測不到這種類型的錯誤。
為了實現(xiàn)以下的目的，我們可以定義弱單元為那些靜態(tài)噪音容限(SNM)接近零并且因此這種單元可以無意中翻轉(zhuǎn)它們的狀態(tài)的單元。SNM是邏輯電路能夠承受任一狀態(tài)下的噪聲量度，即，在不改變現(xiàn)有邏輯狀態(tài)下能允許改變多少輸入電壓。換句話說，SNM表示單元強健性(robustness)的量度。參考附圖2，圖示了具有突出的靜態(tài)噪音容限的的存儲器單元的傳送功能。SNM定義為能夠嵌入在兩個單元反向器的傳送特性曲線之間的最大正方形的邊長。在特征線上的點X和Y表示兩個穩(wěn)定狀態(tài)，而交叉點Z表示亞穩(wěn)定點。在Z周圍對X或Y的細小干擾會使單元分別翻轉(zhuǎn)到狀態(tài)X或Y。
上面所提到類型的缺陷涉及一個或多個具有非期望電氣參數(shù)漂移的晶體管，即漂移的閥值電壓，降低的有效晶體管長度等，以及由于電阻缺陷所導(dǎo)致的“弱歐姆”電氣開啟和短路。下文將這些缺陷稱為“弱缺陷”。美國專利No.5,034,923描述了三種弱缺陷檢測處理流程來完全檢測存在弱缺陷的SRAM電路反向器。
下面參考圖1來概述第一個弱缺陷檢測處理流程。首先，位線BLB預(yù)充電到低邏輯狀態(tài)(即，它的電壓為晶體管的閥值電壓以下)。接著，被檢測的反向器的輸出(見100)通過驅(qū)動字線WL到高邏輯狀態(tài)(即，它的電壓被驅(qū)動到晶體管的閥值電壓以上的值)來連接到位線BLB和BL，使得晶體管106，108導(dǎo)通。接著，位線BL驅(qū)動為低邏輯狀態(tài)。最后，感測位線BLB的邏輯狀態(tài)。
第二個弱檢測處理流程與第一個類似，但BLB和BL狀態(tài)的邏輯感測相反。換句話說，BLB預(yù)充電到高邏輯狀態(tài)，接著WL驅(qū)動到高狀態(tài)，隨后BL被驅(qū)動到高邏輯狀態(tài)并感測BLB的狀態(tài)。
很明顯，如果反向器100具有適當(dāng)?shù)墓δ?，則最先兩個處理流程的每一個的結(jié)果都是BLB的邏輯狀態(tài)將從其預(yù)充電狀態(tài)改變。換句話說，BLB在第一處理流程后處于高狀態(tài)而在第二個處理流程后處于低狀態(tài)。
在美國專利No.5,034,923中所描述的第三個弱缺陷處理流程被設(shè)計來檢測最先的兩個處理流程所不能檢測的幾個弱缺陷的實例。該處理流程涉及保持BL的高狀態(tài)并感測流經(jīng)反向器100的電流峰值量。連接到SRAM單元Vdd電源線的電流傳感器檢測泄漏電流是否超過了預(yù)先選定的閥值，這種情況中的單元被定義為有缺陷的。
參考圖3，其圖示了優(yōu)良SRAM單元(實線)和弱SRAM單元(虛線)的傳輸特性。軸表示依次與位線電壓成比例的節(jié)點電壓。VMgood和VMweak表示優(yōu)良和弱單元的亞穩(wěn)定點。如果SRAM單元的內(nèi)部節(jié)點達到VM的電平，則小電壓增量將使單元朝著該增量方向翻轉(zhuǎn)。在傳輸特性曲線上的點X1，Y1，(X2，Y2)分別表示狀態(tài)表Z1(Z2)-即優(yōu)良(弱)單元的亞穩(wěn)定狀態(tài)。從圖3可以很明顯的看出，弱單元具有比優(yōu)良單元顯著小的SNM。
但并不是所有的單元都具有相同的傳輸特性，也就是說，亞穩(wěn)定點可以在單元間變化。該亞穩(wěn)定點還可以因技術(shù)和電路設(shè)計而改變。而且，用戶的需求依賴目標(biāo)應(yīng)用而變化。在美國專利No.5,034,923中所描述的檢測處理流程由于沒有考慮到檢測電壓不能變化而在一定程度上有些拙劣。這極大地限制了所描述方法的應(yīng)用領(lǐng)域。而且，在美國專利No.5034923中所描述的技術(shù)涉及在單個陣列中使能每個字線，使得執(zhí)行弱單元檢測流程處理的時間與陣列中的字線數(shù)成比例，即，檢測時間相當(dāng)長。
我們現(xiàn)在所設(shè)計的結(jié)構(gòu)克服了上述的問題。
這樣，根據(jù)本發(fā)明的第一個方面，提供了一種用于檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)單元的裝置，SRAM單元具有初始邏輯狀態(tài)并包括了連接到兩個位線之間并且連接到字線的觸發(fā)電路，該裝置包括a)將至少一個所述位線預(yù)充電到預(yù)定電平的裝置；b)使能所述字線的裝置；和c)在使能所述字線之后檢測SRAM單元的邏輯狀態(tài)以確定該邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變的裝置；其特征在于，該裝置進一步包括基于特定單元的準(zhǔn)則和/或特性編程斷路電壓的裝置，以及在所述字線被使能后并且在確定所述邏輯狀態(tài)之前，用于驅(qū)動至少一個所述位線或與其成比例的節(jié)點電壓到所述斷路電壓的裝置。
根據(jù)本發(fā)明的第一方面還提供了一種用于檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)單元的方法，SRAM單元具有初始邏輯狀態(tài)并包括連接在兩個位線之間并且連接到字線的觸發(fā)電路，該方法包括步驟a)將至少一個所述位線預(yù)充電到預(yù)定電平；b)使能所述字線；和c)在使能所述字線之后，確定SRAM單元的邏輯狀態(tài)以確定該邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變；其特征在于該方法進一步包括用于基于特定單元準(zhǔn)則和/或特性編程斷路電壓的步驟，以及在所述字線被使能后并且在確定所述邏輯狀態(tài)之前，用于驅(qū)動至少一個所述位線或與其成比例的節(jié)點電壓到斷路電壓的步驟。
根據(jù)本發(fā)明的第一方面所述裝置和方法的檢測閥值(或斷路閥值)的可編程性允許檢測閥值變化以滿足不同的通過準(zhǔn)則。結(jié)果，根據(jù)本發(fā)明的第一方面的方法比現(xiàn)有技術(shù)相與更具有顯著的通用性。
根據(jù)本發(fā)明的第二個方面，提供了一種用于檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)陣列的裝置，該存儲器陣列具有多個SRAM單元和連接每個SRAM單元的一對位線，其中每個SRAM單元具有初始邏輯狀態(tài)，每個SRAM單元連接到各自的字線，該設(shè)備包括用于將至少一個所述位線預(yù)充電到預(yù)定電平的裝置，用于使能所述字線的裝置，用于將至少一個所述位線、或與其成比例的節(jié)點電壓驅(qū)動到預(yù)定斷路電壓的裝置，用于在所述至少一個位線或與其成比例的節(jié)點電壓驅(qū)動到所述預(yù)定斷路電壓后，識別每個SRAM單元的邏輯狀態(tài)以確定任何一個單元中的邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變的裝置，和用于標(biāo)記或以別的方式識別那些邏輯狀態(tài)已經(jīng)確定從所述初始邏輯狀態(tài)改變的單元為弱單元的裝置，其特征在于，用于使能所述字線的所述裝置包括用于在所述存儲器陣列中同時充分使能所有所述字線的裝置。
還是根據(jù)本發(fā)明的第二方面，提供了一種用于檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)陣列的方法，該存儲器陣列具有多個SRAM單元和連接每個SRAM單元的一對位線，其中每個SRAM單元具有初始邏輯狀態(tài)，每個SRAM單元連接到各自的字線，該方法包括這樣的步驟將至少一個所述位線預(yù)充電到預(yù)定電平，使能所述字線，將至少一個所述位線或與其成比例的節(jié)點電壓驅(qū)動到預(yù)定斷路電壓，在所述至少一個位線或與其成比例的節(jié)點電壓驅(qū)動到所述預(yù)定斷路電壓后，識別每個SRAM單元的邏輯狀態(tài)以確定任何一個單元中的邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變，和標(biāo)記或以別的方式識別那些邏輯狀態(tài)已經(jīng)被確定為從所述初始邏輯狀態(tài)改變的單元為弱單元，其特征在于，使能所述字線的所述步驟包括在所述存儲器陣列中同時充分使能所有所述字線。
由于根據(jù)本發(fā)明的第二方面的裝置和方法包括并行的字線使能，因此陣列中的所有單元都比現(xiàn)有技術(shù)中單個字線的使能技術(shù)要花費更少的時間。
在優(yōu)選的實施例中，根據(jù)包括在SRAM單元中的0和1的比例來編程斷路電壓。為了表述簡便起見，將弱單元定義為具有比優(yōu)良SRAM單元更低的靜態(tài)噪音容限的單元。
本發(fā)明的這些和其它方面將從以下結(jié)合附圖所作的描述中更加顯而易見。
參考附圖并且僅僅通過示例來說明本發(fā)明的實施例。
圖1圖示了傳統(tǒng)的六晶體管SRAM單元結(jié)構(gòu)的電路圖；圖2圖示了具有突出的靜態(tài)噪音容限的存儲器單元的傳輸函數(shù)；圖3圖示了優(yōu)良SRAM和弱SRAM單元各自的傳輸函數(shù)；圖4圖示了用于BL和BLB的R的函數(shù)VTEST；圖5是圖示了根據(jù)本發(fā)明的示例性實施例的方法流程圖；圖6是圖示了根據(jù)本發(fā)明第一示例性實施例的裝置電路圖；圖7是圖示了圖6裝置的操作模擬結(jié)果曲線表；圖8是圖示了根據(jù)本發(fā)明的第二示例性實施例的裝置電路圖；圖9是圖示了圖8裝置操作期間位線電壓的行為圖表；以及圖10是圖示了當(dāng)信號WD及時發(fā)出時圖8裝置的校正行為曲線圖表。
參考附圖1和3，讓我們假定一個SRAM單元的節(jié)點1具有邏輯狀態(tài)“1”并且位線充電到已知值(即，Vdd/2)?，F(xiàn)在假定通過對位線上的棒電壓(bar voltage)進行特定的操作，Vnodel通過根據(jù)本發(fā)明示例性實施例的方法從穩(wěn)定狀態(tài)“X”變?yōu)閂TEST，同時位線向左移。VTEST表示可編程的弱單元檢測閥值。從圖3可以清楚的看到，如果(Vdd-VTEST)＜(Vdd-VMweak)，則弱單元失效，而優(yōu)良單元保持其狀態(tài)。
電壓電平VTEST和優(yōu)良單元傳輸特性曲線相交于點“1”和“2”，而和弱單元傳輸特性曲線相交于點“3”和“4”，如圖3所示。優(yōu)良單元的節(jié)點1保持其值(狀態(tài)“1”)而弱單元的節(jié)點1則翻轉(zhuǎn)為狀態(tài)“0”。圖3的箭頭示出了這種情況中傳輸特性曲線的動態(tài)方向。
根據(jù)下述的本發(fā)明示例性實施例，上述原理可以應(yīng)用于本發(fā)明的方法中，即超過VTEST節(jié)點電壓翻轉(zhuǎn)的所有單元都被認為是弱的并加以區(qū)分。
現(xiàn)在讓我們定義比率 在該定義中，假定不具有狀態(tài)“1”的單元寫入狀態(tài)“0”，正如從R定義中所示的那樣，R∈
。
假定預(yù)定的0/1模式R寫入到SRAM單元的存儲器陣列中?，F(xiàn)在，如果所有的字線被同時使能，則可實現(xiàn)位線上的可編程VTEST電壓。通過改變比率R，可以得到不同的VTEST電壓，以及因此得到弱單元檢測閥值的值。用于BL和BLB的VTEST對R的相關(guān)性顯示在圖4中。
參考附圖5，根據(jù)本發(fā)明方法的一個實施例僅僅是以舉例的方式進行描述。在步驟100，0/1比率被寫入存儲器陣列中。在步驟102，位線BL和BLB被預(yù)充電并等于VTEST。VTEST根據(jù)單元的0/1比率而選定或編程，如圖4所描述的那樣。在步驟104，與陣列中所有SRAM單元相關(guān)的字線被使能，在步驟106位線BL和BLB一起被縮路。接著字線被禁用(步驟108)并且釋放位線(步驟110)。接著讀出SRAM陣列的內(nèi)容，并與電流0/1比率比較，以在步驟100(步驟112)寫入到陣列中。任何其內(nèi)容與原始的0/1比率不匹配的單元(即，那些狀態(tài)翻轉(zhuǎn)的單元)被標(biāo)記或以別的方式定義為“弱”(步驟114)。0/1比率被反向(步驟116)并在步驟100到步驟114反復(fù)進行0/1比率的反向。該反向的0/1比率被用來在相反的方向上檢測可以翻轉(zhuǎn)的弱單元。該方法對所有需要檢測的0/1比率反復(fù)進行。
參考圖6，描述根據(jù)本發(fā)明的第一示例性實施例的設(shè)備。圖示的設(shè)備包括了用來上拉位線具有兩個交叉連接的PMOS晶體管601，602的一列存儲單元600，用來將位線預(yù)充電到Vdd的其它三個PMOS晶體管603，604，605，用來一起縮短位線的NMOS晶體管606，用來發(fā)送弱檢測(WD)信號的適當(dāng)邏輯607，用來同時使能字線的字線解碼器608。
弱單元檢測階段從編程檢測具有低SNM單元所需的斷路點VTEST開始。其用“1”或“0”狀態(tài)寫入單元的預(yù)定數(shù)來完成。接著位線通過晶體管603，604，605預(yù)充電到Vdd。在位線預(yù)充電完成后，所有字線都被同時使能，從而將同一列的所有單元600并聯(lián)連接。在這種結(jié)構(gòu)下，接入的晶體管共享一個共用的柵極和一個共用的位線節(jié)點。其它接入晶體管端子通過存儲單元相應(yīng)的NMOS或PMOS驅(qū)動晶體管連接到地或Vdd。接入的晶體管象電阻一樣工作，基于等效的DC路徑電阻在Vdd和地之間分割任一位線上的電源電壓。例如，當(dāng)50％的單元處于“0”狀態(tài)時，位線節(jié)點保持在Vdd/2，這是因為路徑電阻對于地和Vdd是相同的，即，R＝0.5。
圖7示出了上述執(zhí)行的模擬結(jié)果。曲線對應(yīng)于位線BL(702)，BLB(704)，弱檢測信號WD(706)，和單元狀態(tài)電壓(708)。圖700a圖示了位線一起被及時縮短的情況，而下圖700b圖示了位線被延遲縮短的情況。在后一種情況中，可以看出單元的內(nèi)部狀態(tài)是如何翻轉(zhuǎn)成“0”的。要注意的是，當(dāng)字線被使能時，位線電容根據(jù)由等效路徑電阻產(chǎn)生的時間常量放電。而且，如果放電電壓降到Vdd/2以下(其也可以是亞穩(wěn)定點)，即便優(yōu)良單元也會翻轉(zhuǎn)，這會使得位線中的一個位線接地并將其它的位線恢復(fù)到Vdd。這樣，為了避免單元達到亞穩(wěn)定點，位線通過使用信號WD的NMOS晶體管606被一起縮短。這就使得位線上的電壓在單元動態(tài)地尋找一個新平衡時保持大約Vdd/2的恒量。換句話說，位線不會被上拉以補償邏輯值。但，在Vdd/2附近的位線電壓會完全翻轉(zhuǎn)為弱單元。比率R≠0.5時，相應(yīng)的到Vdd和地的路徑電阻是不同的，因此先前上拉的位線電壓僅僅是在Vdd/2以上或以下。
參考圖8，根據(jù)本發(fā)明的第二示例性實施例的設(shè)備包括一個存儲器單元列800，連接到位線的上拉和下拉MOS晶體管803，804，具有將位線一起縮短的晶體管805，806的CMOS開關(guān)807，同時使能所有字線并檢測預(yù)充電位線的適當(dāng)邏輯808。
比較參考圖6所描述的設(shè)備，在該設(shè)備的實例中，位線預(yù)充電到Vdd和地，而不僅僅到Vdd。當(dāng)字線使能時，位線以參考圖6所描述的相同方式進行預(yù)充電工作，執(zhí)行寫操作以迫使所有的單元具有相同狀態(tài)。雖然預(yù)充電和字線使能狀態(tài)已經(jīng)在此以互相排斥的方式描述了，但在實際中，它們之間存在微小的重疊。如果該重疊足夠長，則即便優(yōu)良的單元也會翻轉(zhuǎn)。圖9顯示了在WD脈沖缺失的情況下的行為。上圖900a描述了當(dāng)優(yōu)良單元由于在預(yù)充電和WL信號之間大約120ps的重疊而翻轉(zhuǎn)的情況。下圖900b顯示了當(dāng)重疊為60ps時的情況。幸運地是，重疊的時間窗能通過及時地將位線一起縮短來補償，如圖10所顯示的那樣。
僅通過舉例的方式來描述本發(fā)明的實施例，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不背離本發(fā)明所附權(quán)利要求書范圍的情況下，可以對所描述的實施例進行各種修改和變化。而且術(shù)語“包括”并不排除其它元件或步驟，“一個”也并不排斥多個，單個的元件或單元可以實現(xiàn)權(quán)利要求中所限定的幾個裝置的功能。
權(quán)利要求
1.一種用于檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)單元的設(shè)備，SRAM單元具有初始邏輯狀態(tài)并包括了連接在兩個位線(BL，BLB)之間并且連接到字線(WL)的觸發(fā)電路，該設(shè)備包括a)將至少一個所述位線(BL，BLB)預(yù)充電到預(yù)定電平的裝置；b)使能所述字線(WL)的裝置；和c)在使能所述字線(WL)之后，確定SRAM單元的邏輯狀態(tài)以確定該邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變的裝置；其特征在于該設(shè)備進一步包括用于基于特定的單元標(biāo)準(zhǔn)和特性來編程斷路電壓的裝置；以及在所述字線(WL)被使能后并且在確定所述邏輯狀態(tài)之前，將至少一個所述位線(BL，BLB)或與其成比例的節(jié)點電壓驅(qū)動到所述斷路電壓的裝置。
2.如權(quán)利要求1的設(shè)備，其中根據(jù)所述SRAM單元的初始邏輯狀態(tài)對所述的斷路電壓進行編程。
3.如權(quán)利要求1或2的用于檢測存在弱單元的SRAM陣列的設(shè)備，所述SRAM陣列包括全部都連接在相同的兩個位線(BL，BLB)之間的多個SRAM單元，并且所述兩個位線中的每個位線都連接到各自的字線(WL)。
4.如權(quán)利要求3的設(shè)備，其中所述用于使能字線(WL)的裝置包括用于同時充分使能與所述多個SRAM單元分別連接的所有字線的裝置。
5.如權(quán)利要求2到4中任意一個權(quán)利要求的設(shè)備，包括用于確定陣列中的每個SRAM單元的內(nèi)部邏輯狀態(tài)并根據(jù)包含在其中的0和1比率編程所述斷路電壓的裝置。
6.根據(jù)權(quán)利要求5的設(shè)備，包括在使能所述字線(WL)后，用于確定所述SRAM單元的所有邏輯狀態(tài)、并標(biāo)記或以別的方式識別那些邏輯狀態(tài)被確定為從所述初始邏輯狀態(tài)改變的單元為弱單元的裝置。
7.根據(jù)權(quán)利要求6的設(shè)備，其中弱單元定義為具有比優(yōu)良單元的靜態(tài)噪音容限要低很多的靜態(tài)噪音容限的單元。
8.一種用于檢測存在弱單元的靜態(tài)隨機存取存儲器(SRAM)陣列的設(shè)備，該存儲器陣列具有多個SRAM單元和連接每個SRAM單元的一對位線(BL，BLB)，其中每個SRAM單元具有初始邏輯狀態(tài)，每個SRAM單元連接到各自的字線(WL)，該設(shè)備包括用于將至少一個所述位線(BL，BLB)預(yù)充電到預(yù)定電平的裝置，用于使能所述字線(WL)的裝置，用于將至少一個所述位線、或與其成比例的節(jié)點電壓驅(qū)動到預(yù)定斷路電壓的裝置，用于在所述至少一個位線或與其成比例的節(jié)點電壓驅(qū)動到所述預(yù)定斷路電壓后，識別每個SRAM單元的邏輯狀態(tài)以確定任何一個單元中的邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變的裝置，和用于標(biāo)記或以別的方式識別那些邏輯狀態(tài)已經(jīng)確定從所述初始邏輯狀態(tài)改變的單元為弱單元的裝置，其特征在于，用于使能所述字線的所述裝置包括用于在所述存儲器陣列中同時充分使能所有所述字線的裝置。
9.根據(jù)權(quán)利要求8的設(shè)備，包括基于特定的單元標(biāo)準(zhǔn)和/或特性編程所述預(yù)定的斷路電壓的裝置。
10.根據(jù)權(quán)利要求9的設(shè)備，其中用于編程所述斷路電壓的所述裝置是基于所述SRAM單元的初始邏輯狀態(tài)相反的比率而操作。
11.根據(jù)以上任一權(quán)利要求的設(shè)備，包括用于在使能所述字線后將所述位線(BL，BLB)一起縮短的裝置。
12.如權(quán)利要求11的設(shè)備，其中所述用于將位線一起縮短的裝置包括連接在所述位線之間的MOS晶體管。
13.如權(quán)利要求12的設(shè)備，其中所述用于將位線一起縮短的裝置包括NMOS晶體管。
14.如權(quán)利要求11的設(shè)備，其中所述用于將位線(BL，BLB)一起縮短的裝置包括連接在位線之間的CMOS開關(guān)。
15.如權(quán)利要求14的設(shè)備，其中所述CMOS開關(guān)包括兩個晶體管。
16.一種用于檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)單元的方法，SRAM單元具有初始邏輯狀態(tài)，并包括連接在兩個位線(BL，BLB)之間并且與字線(WL)連接的觸發(fā)電路，該方法包括步驟a)將至少一個所述位線預(yù)充電到預(yù)定電平；b)使能所述字線；和c)在使能所述字線之后，確定SRAM單元的邏輯狀態(tài)以確定該邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變；其特征在于，該方法進一步包括這樣的步驟基于特定的單元標(biāo)準(zhǔn)和/或特性而編程斷路電壓，以及在所述字線被使能后并且在確定所述邏輯狀態(tài)之前，驅(qū)動至少一個所述位線或與其成比例的節(jié)點電壓到所述斷路電壓。
17.一種用于檢測存在弱單元的靜態(tài)隨機存取存儲器(SRAM)陣列的方法，該存儲器陣列具有多個SRAM單元和連接每個SRAM單元的一對位線(BL，BLB)，其中每個SRAM單元具有初始邏輯狀態(tài)，每個SRAM單元連接到各自的字線(WL)，該方法包括這樣的步驟將至少一個所述位線預(yù)充電到預(yù)定電平，使能所述字線，將至少一個所述位線或與其成比例的節(jié)點電壓驅(qū)動到預(yù)定斷路電壓，在所述至少一個位線或與其成比例的節(jié)點電壓驅(qū)動到所述預(yù)定斷路電壓后，識別每個SRAM單元的邏輯狀態(tài)以確定任何一個單元中的邏輯狀態(tài)是否從所述初始邏輯狀態(tài)改變，和標(biāo)記或以別的方式識別那些邏輯狀態(tài)已經(jīng)被確定為從所述初始邏輯狀態(tài)改變的單元為弱單元，其特征在于，使能所述字線的所述步驟包括在所述存儲器陣列中同時充分使能所有所述字線。
全文摘要
一種檢測存在弱缺陷的靜態(tài)隨機存取存儲器(SRAM)陣列的方法和設(shè)備。首先將0/1比率寫入到存儲器陣列中(步驟100)，隨后位線BL和BLB被預(yù)充電并等于閥值檢測電壓(步驟102)。為了考慮特定的單元標(biāo)準(zhǔn)和/或特性，閥值檢測電壓根據(jù)單元的0/1比率而被編程。隨后，與陣列中的所有單元關(guān)聯(lián)的字線被同時充分使能(步驟104)，然后將位線一起縮短(步驟106)，字線禁用(步驟108)并且釋放位線(步驟110)。接下來的步驟中，讀出SRAM陣列的內(nèi)容并與原始的0/1比率進行比較(步驟112)。任何其內(nèi)容與原始的0/1比率不匹配的單元(即，那些內(nèi)容已經(jīng)翻轉(zhuǎn)的單元)被標(biāo)記或識別為“弱”(步驟114)。
文檔編號G11C29/50GK1759452SQ200480006555
公開日2006年4月12日 申請日期2004年3月3日 優(yōu)先權(quán)日2003年3月12日
發(fā)明者J·D·J·皮內(nèi)達德吉維茲, M·薩赫德夫, A·帕夫洛夫 申請人:皇家飛利浦電子股份有限公司