專利名稱：測試ram地址解碼器的電阻性開路缺陷的制作方法
技術領域：
本發(fā)明涉及一種用于測試集成電路如半導體存儲器地址解碼器或隨機邏輯電路的方法和設備，特別涉及用于在存在開路缺陷時測試這種電路的方法和設備。
背景技術：
電子電路以及特別是集成電路的系統(tǒng)化和自動化測試變得日益重要。每一代電路趨于包括更高的元件密度和增加數(shù)量的系統(tǒng)功能。獨立的電路已經(jīng)變得復雜到除了通過窮舉性的和昂貴的測試以外不能檢測和定位過程缺陷的程度。顯然不希望消費者接受只是在操作使用期間暴露其隱藏缺陷的電路產(chǎn)品，由此例如表現(xiàn)為壽命支持系統(tǒng)或飛行器控制系統(tǒng)是不可靠的。因此，對于制造者和消費者最重要的是進行測試以便確保電路產(chǎn)品無缺陷地工作。
隨機存取存儲器(SRAM，DRAM)在微電子工業(yè)中占據(jù)戰(zhàn)略性的位置。在很多方面，RAM測試不同于常規(guī)邏輯測試。RAM趨于是被制造的最大和最密集的電路，并且它們的小部件尺寸和龐大的芯片尺寸導致缺陷的巨大危險性的區(qū)域。高復雜性和缺陷靈敏度已經(jīng)將RAM測試成本推到極點，并且已經(jīng)有人提出了很多解決這個問題的方案。
隨機存取存儲器通常進行March(行進式)測試。在March測試中，獨立的行進式元件穿過所有RAM地址并進行讀和寫操作的特殊組合。例如，典型的行進式元件首先讀取每個RAM地址位置，然后寫回希望的數(shù)據(jù)值的補碼。總之，所有行進式元件應該覆蓋給定RAM中的所有可能的故障。
將可能的故障編譯成RAM故障模型之后，測試人員將研制測試算法以便覆蓋它。由所有行進式元件對給定RAM地址進行的存儲操作的總量確定測試算法的總體復雜性。行進式測試算法的復雜性相對于地址空間是線性的；因此，它們還被公知為線性算法。
通常情況下，有人已經(jīng)建議RAM解碼器缺陷可以被映射為RAM陣列故障并通過測試RAM陣列來測試，從而在過去已經(jīng)假設了電路如地址解碼器不需要特殊測試。然而，已經(jīng)披露了有些開路缺陷可能發(fā)生在如不能通過行進式測試來測試的RAM地址解碼器中。
開路缺陷或者固定型開路晶體管缺陷在CMOS電路中產(chǎn)生連續(xù)動作，并需要用于它們檢測的兩圖形測試序列。RAM矩陣中的開路缺陷表現(xiàn)為單元讀取失效、行/列讀取失效、或者單元固定型(SA)故障，所有這些都是通過行進式測試不能檢測的。但是，行進式測試不能檢測如地址解碼器等電路中的一類開路缺陷。
一般情況下，接觸不良、較薄金屬、較大數(shù)量的通孔、多斷裂、器件的尺度以及制造工藝的復雜性增加都導致CMOS技術中的開路缺陷的數(shù)量增加。發(fā)生開路缺陷的概率隨著從鋁移動到較低技術(從CMOS12和以下)中的銅而進一步增加。
參見附圖的圖1，開路缺陷可以分為如下兩類-門間缺陷，發(fā)生在地址解碼器的不相同門之間并趨于引起固定或邏輯延遲動作；固定動作通?？梢酝ㄟ^常規(guī)行進式測試來檢測；然而，邏輯延遲動作則不能通過行進式測試來檢測。
-門內缺陷，發(fā)生在地址解碼器的不同門內部，并趨于產(chǎn)生連續(xù)的延遲動作；這些類型的缺陷不完全被傳統(tǒng)的行進式測試覆蓋，因此需要專門的多種測試圖形序列。
在歐洲專利號EP-B-0738418中公開了一種測試存儲器地址解碼器的方法。在這篇文獻中公開的方法包括將補碼邏輯數(shù)據(jù)寫到兩個邏輯相鄰行或列的兩個各自的單元中。如果后來的讀操作展示這兩個單元中的數(shù)據(jù)是相同的，則表明解碼器中的硬開路(hard-open)缺陷的存在和位置。更詳細地說，在EP-B-0738418中公開的方法采用了系統(tǒng)化方案，其中將第一邏輯狀態(tài)寫到第一單元中，然后將與第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫到第二單元中。如果解碼裝置正確地執(zhí)行功能，在完成第二單元上進行的寫操作的寫操作之后讀取第一單元將表示第一單元仍然處于第一邏輯狀態(tài)。然而，如果第一單元轉變方向而采取第二邏輯狀態(tài)，則在第二單元的寫操作期間重寫第一單元，由此進行解碼裝置中的缺陷的檢測和定位。
在EP-B-0738418中所述的測試方法可用于檢測電阻性開路缺陷，該缺陷導致連續(xù)動作。然而，沒有覆蓋導致連續(xù)延遲動作的電阻性開路缺陷的種類，如在下面更詳細地介紹的。
因此，行進式測試不覆蓋門內電阻性開路缺陷，因為這種算法是以在增加和減少的地址順序中產(chǎn)生地址為基礎的。而且，通過線性算法不可能徹底地覆蓋這種開路缺陷。門內開路缺陷需要使用特殊測試圖形序列，這必須增加到行進式測試中，從而增加開路故障覆蓋率。而且，仍然沒有完全覆蓋導致邏輯和連續(xù)延遲動作的電阻性開路缺陷。
參見圖2a和2b，邏輯和連續(xù)延遲動作可以被分為“緩慢下降”動作(圖2a)和“緩慢上升”動作(圖2b)，在緩慢下降動作中，單元的邏輯狀態(tài)隨著時間變化從其最大值逐漸下降，而在緩慢上升動作中，隨著時間變化而逐漸達到最大邏輯狀態(tài)。
這些類型的缺陷導致明顯的用戶返回和可靠性問題。因而，我們已經(jīng)設計了改進的設置。

發(fā)明內容
根據(jù)本發(fā)明的第一方案，提供一種測試電子電路的方法，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該方法包括一系列連續(xù)的階段，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該方法的特征在于設置時鐘周期的步驟，使得在第一單元表示緩慢下降動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)。
而且，根據(jù)本發(fā)明的第一方案，提供一種用于測試電子電路的設備，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該設備包括用于執(zhí)行連續(xù)階段的裝置，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和
-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該設備的特征在于設置時鐘周期的裝置，使得在第一單元表示緩慢下降動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)。
根據(jù)本發(fā)明的第二方案，提供一種用于測試電子電路的方法，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該方法包括一系列連續(xù)的階段，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該方法的特征在于設置所述時鐘脈沖的寬度的步驟，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
而且，根據(jù)本發(fā)明的第二方案，提供一種用于測試電子電路的設備，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該設備包括用于執(zhí)行連續(xù)階段的裝置，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該設備的特征在于設置所述時鐘周期的寬度的裝置，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
仍然根據(jù)本發(fā)明，提供一種用于測試電子電路的方法，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該方法包括一系列連續(xù)的階段，每個階段一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該方法的特征在于設置時鐘周期的步驟，使得在所述第一單元表示緩慢下降動作的情況中，將在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)；并且設置所述時鐘脈沖的寬度，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
在本發(fā)明的一個實施例中，多個單元可以設置成多個行和多個列，并且電子電路可以包括可操作地接收地址的輸入裝置以及在輸入裝置與多個單元之間并且在地址的基礎上可操作地進行單元尋址的解碼裝置，解碼裝置包括多個行解碼器，其中該方法還通過使第一地址和第二地址代表相應的行而啟動測試行解碼器中的第一和第二個。
在另一替換典型實施例中，多個單元可以設置成多個行和多個列，并且電子電路可包括可操作地接收地址的輸入裝置以及在輸入裝置與多個單元之間并且在地址的基礎上可操作地進行單元的尋址的解碼裝置，解碼裝置包括多個列解碼器，其中該方法還通過使第一地址和第二地址代表相應的行而啟動測試行解碼器中的第一和第二個。本發(fā)明的這些和其它方案將從下面所述實施例中明顯看出并參照所述實施例進行說明。


下面將通過舉例并參照附圖介紹本發(fā)明的實施例，其中圖1是表示門間和門內開路缺陷的常規(guī)地址解碼器的示意電路圖；圖2a是表示可由單元顯示的正確動作(頂部)和緩慢下降動作(底部)的曲線圖；
圖2b是表示可由單元顯示的正確動作(頂部)和緩慢上升動作(底部)的曲線圖；圖3是具有NMOS(a)和CMOS(b)五輸入NAND門實現(xiàn)的典型地址解碼器的示意電路圖，其中“Phix”是時序(或時鐘)信號，“A”表示地址位，“WL”表示字線；圖4(a)和4(b)分別是表示根據(jù)現(xiàn)有技術和本發(fā)明典型實施例的緩慢下降動作和檢測結果的示意曲線圖；和圖5(a)和5(b)分別是表示根據(jù)現(xiàn)有技術和本發(fā)明典型實施例的緩慢上升動作和檢測結果的示意曲線圖。
具體實施例方式
參見附圖中的圖3，其中示出了具有NMOS和CMOS邏輯實現(xiàn)的典型地址解碼器。NMOS門采用耗盡模式NMOS負載晶體管和開關增強模式晶體管。相比之下，全靜態(tài)CMOS邏輯門由等數(shù)量的增強模式PMOS和NMOS晶體管構成。
地址解碼器根據(jù)輸入地址選擇字線。這要求地址解碼器中的邏輯門輸出只對于唯一的輸入地址是有效的，并對于其余地址是無效的。例如，對于圖3中的NAND門，只有在所有門的輸入是高時，輸出是有效的(邏輯0)，并在其余情況下是無效的(邏輯1)。
在NMOS技術中，當輸入不能激活該門時，耗盡模式負載晶體管將輸出上拉到無效狀態(tài)。NMOS邏輯門的開關晶體管中的開路缺陷使該門在應該為有效時保持為無效。換言之，這種缺陷防止地址解碼器訪問被尋址的單元。另一方面，如果在負載晶體管中存在開路缺陷，則該邏輯門保持有效，導致多個訪問故障。
地址解碼器中的CMOS邏輯門利用相同方式到達有效狀態(tài)。然而，它通過由輸入地址選擇的幾個平行路徑(取決于扇入)到達無效狀態(tài)。通向有效的這些平行路徑中的開路缺陷是特別重要的問題。
如上所述，常規(guī)行進式測試不能有效地檢測所有開路電阻性缺陷。因此，可以給行進式測試增加附加的測試回路，如在EP-B-0738418中所述并在下面將更詳細地說明。假設m是字線解碼器的輸入位數(shù)，字線的數(shù)量是2m。為了測試行解碼邏輯，可以選擇任何任意列地址進行讀和寫操作。為了測試難檢測開路，順序測試解碼邏輯中的每個NAND門。對于每個NAND門，對應的字線將邏輯0寫到被選單元中。然后改變字線地址，使得只有一個地址位變化。這允許NAND門中的特定p溝道晶體管禁用NAND門，然后將邏輯1寫到新地址位置中。如果p溝道晶體管具有開路缺陷，則第一單元仍然是啟用的，并且對第二單元執(zhí)行的寫操作也可以重寫第一單元的內容。關于第一單元的后續(xù)讀操作將檢測讀失效，因此，相應地檢測開路缺陷。對NAND門的所有地址位和對所有NAND門重復執(zhí)行這個程序。
然而，如上所述，即使這個附加測試也不是必須檢測開路電阻性缺陷，這可能使字線呈現(xiàn)緩慢下降或緩慢上升動作。如圖4(a)所示，字線WL2執(zhí)行緩慢下降動作。因此，響應于時鐘周期1，將邏輯0寫入WL2中，以及響應于下一時鐘周期2，將邏輯1寫到字線WL0。盡管字線WL2執(zhí)行緩慢下降動作，也能正確地執(zhí)行在關于WL0的寫操作之后執(zhí)行的讀操作，因為兩個時鐘周期之間的時間足以允許WL2的邏輯值下降到0。然而，根據(jù)本發(fā)明的第一方案，時鐘周期被減少到一半左右(見圖4(b))，當時鐘周期2發(fā)生并且執(zhí)行關于WL0的寫操作時，在關于WL0的寫操作開始時WL2仍然是啟用的，這導致同時訪問兩個存儲器位置，這是相對容易檢測的情況。
參見附圖的圖5(a)，WL2顯示緩慢上升動作。響應于時鐘周期1，將邏輯1寫到WL2，在時鐘周期1的脈寬期間其邏輯狀態(tài)緩慢地上升到其最大值。在完成時鐘周期1時，WL2的邏輯狀態(tài)已經(jīng)上升到其最大值并長時間保持，從而不能檢測緩慢上升動作。然而，根據(jù)本發(fā)明的第二方案，如果時鐘周期的脈寬減少到一半左右(見圖5(b))，則提供給WL2寫操作的時間不足以允許WL2的緩慢上升邏輯狀態(tài)上升，這導致在存儲器輸出上的固定0或1(取決于存儲器設計)，這很容易檢測。
一般情況下，占空比是時鐘周期的50％。
為了檢測緩慢上升電阻性開路缺陷，優(yōu)選占空比在時鐘周期的25％和50％之間，這意味著脈寬變得更小，從而便于緩慢上升檢測。當占空比從50％減小到25％時，增加了用于緩慢上升延遲故障類型的故障覆蓋率。
為了檢測緩慢下降電阻性開路缺陷，優(yōu)選占空比在時鐘周期的50％和75％之間，這意味著脈寬變得更大(盡管圖4(b)中沒有具體地示出)，從而便于緩慢下降檢測。當占空比從50％增加到75％時，緩慢下降延遲故障類型的故障覆蓋率增加。
因此，本發(fā)明包括設置測試電路的時鐘結構，以便提高電阻性開路故障覆蓋率。該解決方案由為了覆蓋引起緩慢下降動作的缺陷種類而減少時鐘周期(相對于常規(guī)方法)、以及為了覆蓋執(zhí)行緩慢上升動作的缺陷種類而減小脈寬(也是相對于常規(guī)方法)構成。本發(fā)明增加了電阻性開路缺陷的檢測，因此大大減小了用戶返回。在本發(fā)明中，與常規(guī)方法相比，關于電阻性開路缺陷的缺陷覆蓋率不僅取決于測試圖形，而且取決于時鐘結構。應該理解，盡管前面已經(jīng)關于存儲器地址解碼器介紹了本發(fā)明的典型實施例，但是提出的方法和設備可用于測試很多不同類型的電子電路的開路電阻性缺陷，例如，用于測試隨機邏輯電路。
前面僅僅已經(jīng)通過舉例形式介紹了本發(fā)明的實施例，但是本領域技術人員應該理解，在不脫離由所附權利要求書限定的本發(fā)明范圍的情況下可以做出各種修改和改變。此外，應該理解，這里使用的術語“包括”不排除其他元件或步驟的存在，“一個”不排除多個，并且單一處理器或其它單元可執(zhí)行權利要求中所述的幾個裝置的功能。
權利要求
1.一種用于測試電子電路的方法，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該方法包括一系列連續(xù)的階段，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該方法的特征在于設置時鐘周期的步驟，使得在所述第一單元表示緩慢下降動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)。
2.一種用于測試電子電路的方法，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該方法包括一系列連續(xù)的階段，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該方法的特征在于設置所述時鐘脈沖的寬度的步驟，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
3.一種用于測試電子電路的方法，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該方法包括一系列連續(xù)的階段，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該方法的特征在于設置時鐘周期的步驟，使得在所述第一單元表示緩慢下降動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)；以及設置所述時鐘脈沖的寬度，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
4.根據(jù)權利要求1-3中任一項的方法，其中多個單元設置成多個行和多個列，并且電子電路包括可操作地接收地址的輸入裝置以及在輸入裝置與多個單元之間并且在地址的基礎上可操作地啟動單元尋址的解碼裝置，解碼裝置包括多個行解碼器，其中該方法還通過使第一地址和第二地址代表相應的行而啟動測試行解碼器中的第一和第二個。
5.根據(jù)權利要求1-3中任一項的方法，其中多個單元設置成多個行和多個列，并且電子電路包括可操作地接收地址的輸入裝置以及在輸入裝置與多個單元之間并且在地址的基礎上可操作地啟動單元尋址的解碼裝置，解碼裝置包括多個列解碼器，其中該方法還通過使第一地址和第二地址代表相應的行而啟動測試行解碼器中的第一和第二個。
6.一種用于測試電子電路的設備，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該設備包括用于執(zhí)行連續(xù)階段的裝置，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該設備的特征在于用于設置時鐘周期的裝置，使得在第一單元表示緩慢下降動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)。
7.一種用于測試電子電路的設備，所述電子電路包括用于接收邏輯數(shù)據(jù)的多個單元，該設備包括用于執(zhí)行連續(xù)階段的裝置，每個階段包括一系列循環(huán)，如下-將第一邏輯狀態(tài)寫入所述多個單元的第一單元中；-將與所述第一邏輯狀態(tài)互補的第二邏輯狀態(tài)寫入與所述第一單元在邏輯上相鄰的第二單元中；和-在已經(jīng)將所述第二邏輯狀態(tài)寫入所述第二單元之后，讀取所述第一單元；其中每個所述循環(huán)作為時鐘脈沖的結果而發(fā)生；該設備的特征在于用于設置所述時鐘周期的寬度的裝置，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
全文摘要
例如地址解碼器的邏輯門和電壓源之間的硬開路缺陷導致邏輯和連續(xù)的延遲動作，使存儲器有條件地不可工作。本發(fā)明提供一種用于測試集成電路的這些缺陷類型的方法和設備，其中用互補的邏輯數(shù)據(jù)對邏輯上相鄰的行或列的兩個單元進行寫操作。如果讀操作表明兩個單元中的數(shù)據(jù)是相同的，則表明了硬開路缺陷的存在和位置。讀和寫操作各作為時鐘脈沖的結果而發(fā)生，并且該方法包括設置時鐘周期的步驟，使得在所述第一單元表示緩慢下降動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)下降到其最小值之前，將引起執(zhí)行讀取循環(huán)；和/或設置所述時鐘脈沖的寬度，使得在第一單元表示緩慢上升動作的情況中，在所述第一單元的邏輯狀態(tài)已經(jīng)上升到其最大值之前，將引起執(zhí)行讀取循環(huán)。
文檔編號G11C29/02GK1791942SQ200480013812
公開日2006年6月21日 申請日期2004年5月14日 優(yōu)先權日2003年5月22日
發(fā)明者M·阿茲曼, A·K·馬希 申請人:皇家飛利浦電子股份有限公司