專利名稱：具有多個(gè)ram芯片的存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種按照專利權(quán)利要求1的前序部分的、包括多個(gè)具有各自的多個(gè)、即z個(gè)存儲(chǔ)單元的RAM芯片的存儲(chǔ)裝置。首字母縮寫(xiě)詞RAM已知是指能夠直接并且隨機(jī)訪問(wèn)存儲(chǔ)單元的讀/寫(xiě)存儲(chǔ)器(隨機(jī)存取存儲(chǔ)器)。本發(fā)明的優(yōu)選的、但并非唯一的應(yīng)用范圍是包括動(dòng)態(tài)RAM(稱為“DRAM”)的存儲(chǔ)裝置，如通常作為計(jì)算機(jī)中的主存儲(chǔ)器的存儲(chǔ)裝置。
RAM芯片中的存儲(chǔ)單元通常以矩陣形式按行和列布置，其中RAM芯片隨后也被簡(jiǎn)稱為“RAM”。為了寫(xiě)或讀數(shù)據(jù)項(xiàng)而選擇性地訪問(wèn)存儲(chǔ)單元是通過(guò)基于行地址激活與相關(guān)行有關(guān)的字線以及將與相關(guān)列有關(guān)的位線連接到RAM上的雙向數(shù)據(jù)端口來(lái)實(shí)現(xiàn)。利用包括放大器和開(kāi)關(guān)的數(shù)據(jù)線網(wǎng)絡(luò)建立這種連接，該開(kāi)關(guān)能夠基于列地址被選擇性地激活。
RAM通常具有這樣的形式，使得每個(gè)存取時(shí)鐘周期包括不是僅僅單個(gè)存儲(chǔ)單元而是一組m個(gè)存儲(chǔ)單元能夠同時(shí)被選擇，以便以并行形式同時(shí)寫(xiě)或讀m個(gè)數(shù)據(jù)位。為此，這樣設(shè)計(jì)地址和數(shù)據(jù)線網(wǎng)絡(luò)，以致響應(yīng)于列地址將m個(gè)位線經(jīng)由數(shù)據(jù)線網(wǎng)絡(luò)同時(shí)連接到RAM的數(shù)據(jù)端口上的m個(gè)數(shù)據(jù)連接端子。由于這種存儲(chǔ)器構(gòu)造，因此每個(gè)列地址選擇由行地址確定的行中的整個(gè)單元組。
數(shù)量m、即不相連的單元組的冪以及因此通過(guò)數(shù)據(jù)端口的數(shù)據(jù)的位寬優(yōu)選地為2的冪；目前常見(jiàn)的m值是4、8和16。為了可選地以4位、8位或16位模式操作RAM，許多RAM、特別是DRAM在制造期間被配置以便能夠選擇或設(shè)置m值。
為了生產(chǎn)具有大存儲(chǔ)容量和/或高數(shù)據(jù)吞吐量的RAM數(shù)據(jù)存儲(chǔ)器，通常的慣例是組合多個(gè)、即k個(gè)RAM芯片以在電路板上產(chǎn)生一個(gè)模塊，該k個(gè)RAM芯片分別被集成在一個(gè)芯片上并且針對(duì)相同的位寬m來(lái)設(shè)計(jì)或設(shè)置。在現(xiàn)有技術(shù)中，在每個(gè)存取操作期間，為了寫(xiě)或讀k個(gè)數(shù)據(jù)組的包，所有k個(gè)芯片同時(shí)以并行模式被存取，k個(gè)數(shù)據(jù)組中的每個(gè)數(shù)據(jù)組都包括m個(gè)并行數(shù)據(jù)項(xiàng)。為此，該模塊具有用于n＝m*k個(gè)并行位的中央數(shù)據(jù)端口和中央n位并行寄存器(這里和在下文中符號(hào)*表示乘號(hào))。位于k個(gè)芯片上的數(shù)據(jù)端口通過(guò)各自的相關(guān)的m位數(shù)據(jù)總線并行地連接到中央寄存器上(中央寄存器用作中央n位模塊端口和RAM芯片之間的數(shù)據(jù)緩沖器)。
在附圖中的

圖1的上部中示出了具有n＝64個(gè)數(shù)據(jù)連接端子的已知存儲(chǔ)模塊的設(shè)計(jì)的實(shí)例。該圖的底部示出在這個(gè)模塊中脈沖串長(zhǎng)度r＝1和脈沖串長(zhǎng)度r＝4的數(shù)據(jù)傳送的圖。在圖1中，如在附圖中的其它圖中，相同類(lèi)型的元件已用相同的縮寫(xiě)(字母或字母組合)來(lái)表示，為了區(qū)分它們，通常后面有序號(hào)。在說(shuō)明書(shū)文本包含以組的形式包括多個(gè)相同類(lèi)型的元素的集合，隨后的數(shù)字被放置在方括號(hào)[]中，其中兩個(gè)數(shù)字之間的冒號(hào)“:”表示單詞“到”，以及逗號(hào)“，”表示單詞“和”。舉例來(lái)說(shuō)，“數(shù)據(jù)組d[1，5]-1”應(yīng)讀作“數(shù)據(jù)組d1-1和d5-1”。
圖1中的已知的存儲(chǔ)模塊包括包含k＝8個(gè)RAM芯片D[1:8]的“行列(rank)”，為了經(jīng)由中央模塊數(shù)據(jù)端口DP寫(xiě)或讀具有位寬n＝k*m＝64的數(shù)據(jù)包，這些RAM芯片被分別設(shè)置成位寬為m＝8。數(shù)據(jù)經(jīng)由中央緩沖數(shù)據(jù)寄存器DR在數(shù)據(jù)端口DP和RAM D[1:8]之間傳輸。RAM D[1:8]經(jīng)由8個(gè)8位數(shù)據(jù)總線DB的各自的相關(guān)的實(shí)例分別被并行地連接到數(shù)據(jù)寄存器DR。每個(gè)RAM的數(shù)據(jù)接口、即通向各自的相關(guān)的數(shù)據(jù)總線的連接點(diǎn)通常包括(未示出的)m位并行寄存器形式的本地?cái)?shù)據(jù)緩沖器。
通常，在數(shù)據(jù)端口DP處被輸入或輸出的數(shù)據(jù)包由(未示出的)控制器發(fā)送或接收，該控制器還將控制信號(hào)傳送到控制信號(hào)寄存器SR的輸入端口SP。這些控制信號(hào)包括用于RAM內(nèi)的操作周期的命令和時(shí)間控制的所有必要信號(hào)，并且也包括用于針對(duì)每一個(gè)64位數(shù)據(jù)包對(duì)行列中的8個(gè)單元組、特別是行列中的8個(gè)RAM D[1:8]中的每一個(gè)RAM D[1:8]中的相應(yīng)單元組進(jìn)行尋址的控制位(“選擇位”)。對(duì)于圖1中所示的實(shí)例來(lái)說(shuō)，假設(shè)RAM D[1:8]各自包括z＝227個(gè)存儲(chǔ)單元，分成4＝22個(gè)存儲(chǔ)體B。為了在RAM內(nèi)選擇具有m＝8＝23個(gè)單元的單元組，因此需要24個(gè)地址位。由控制器提供的選擇位總共包括25位，即一個(gè)附加位，以便使該行列處于備用。
這總共25個(gè)選擇位由控制信號(hào)寄存器SR如下進(jìn)行分配1個(gè)行列選擇位，該行列選擇位經(jīng)由線DS被施加到所有RAM D[1:8]的“芯片選擇”連接端子C上，以便借助該位的邏輯值“1”來(lái)全部選擇RAM(也就是說(shuō)使整個(gè)行列備用)，而該位的邏輯值“0”意味著該行列為“未被選擇的”；2個(gè)存儲(chǔ)體地址位，用于在RAM內(nèi)的4＝22個(gè)存儲(chǔ)體之間進(jìn)行選擇；12個(gè)行地址位，用于在存儲(chǔ)體內(nèi)的212個(gè)行地址之間進(jìn)行選擇；10個(gè)列地址位，用于針對(duì)每個(gè)行地址在m＝8個(gè)列各自的并且因此在m＝8個(gè)單元組的210個(gè)不相連的列組之間進(jìn)行選擇。
用于對(duì)RAM內(nèi)的存儲(chǔ)體、行和列進(jìn)行尋址的24個(gè)地址位經(jīng)由地址總線AB被施加到RAM D[1:8]上。該地址總線AB通常正好包括14個(gè)地址線，即用于存儲(chǔ)體地址位的2條線和12條其他的線，通過(guò)這12條其他的線首先傳送12個(gè)行地址位。然后經(jīng)由這12條線中指定的10個(gè)實(shí)例傳送10個(gè)列地址位。
所述25個(gè)選擇位到達(dá)每個(gè)RAM內(nèi)的普通存取控制裝置A，該存取控制裝置以已知的方式建立所選擇的單元組和相關(guān)RAM的數(shù)據(jù)總線DB之間的讀和寫(xiě)連接。現(xiàn)在在圖中示出了用于將其他控制信號(hào)從控制信號(hào)寄存器SR傳送到RAM的線，以便不使附圖變得太復(fù)雜。因此，RAM中的中央控制信號(hào)寄存器SR和存取控制裝置A一起形成用于存儲(chǔ)單元存取的“選擇裝置”。
由于各個(gè)RAM芯片D[1:8]被布置成彼此相隔一定的物理距離，因此數(shù)據(jù)寄存器DR和不同的芯片之間的數(shù)據(jù)總線DB并不都具有相同的長(zhǎng)度，這意味著由于距離的差異而產(chǎn)生延遲時(shí)間差。同樣的內(nèi)容適用于芯片和控制信號(hào)寄存器SR之間的控制線。其結(jié)果是，在開(kāi)始讀訪問(wèn)操作之后，來(lái)自不同芯片的8位數(shù)據(jù)組并不使所有數(shù)據(jù)同時(shí)、而是以交錯(cuò)的時(shí)間到達(dá)數(shù)據(jù)寄存器DR，這具有不利的后果。這種時(shí)間交錯(cuò)的模式依賴于模塊部件的具體物理布置。
圖1中所示的模塊是一種具有行列的“雙列直插存儲(chǔ)模塊”(DIMM)，其中各自具有四個(gè)RAM芯片的兩個(gè)半個(gè)行列相對(duì)于發(fā)送/接收塊SE對(duì)稱地布置，該發(fā)送/接收塊SE包括用于數(shù)據(jù)和控制信號(hào)的寄存器DR和SR。這意味著兩個(gè)RAM芯片總是以相同的距離遠(yuǎn)離發(fā)送/接收塊SE。在用于存取的開(kāi)始命令之后，在由控制信號(hào)寄存器SR所發(fā)送的控制信號(hào)和選擇位到達(dá)兩個(gè)物理上最接近的芯片D[1，5]之前，經(jīng)過(guò)確定的控制信號(hào)延遲時(shí)間，以便啟動(dòng)實(shí)際的讀操作。然后，在來(lái)自所選擇的存儲(chǔ)單元的數(shù)據(jù)在芯片的數(shù)據(jù)連接端子上是可用的并且能夠被獲取之前，經(jīng)過(guò)確定的RAM響應(yīng)時(shí)間。在獲取之后，在數(shù)據(jù)經(jīng)由相關(guān)的數(shù)據(jù)總線DB到達(dá)了數(shù)據(jù)寄存器DR之前，經(jīng)過(guò)另一數(shù)據(jù)延遲時(shí)間。這三個(gè)時(shí)間間隔的總和、也即通過(guò)回路的“往返程”的總回路延遲隨后被標(biāo)記為τ1，其中該回路從發(fā)送/接收塊SE經(jīng)由最近的RAM芯片D[1:5]路由回發(fā)送/接收塊SEτ1＝經(jīng)由D[1，5]的回路延遲RAM芯片和發(fā)送/接收塊SE之間的距離越大，在開(kāi)始命令之后在讀數(shù)據(jù)到達(dá)發(fā)送/接收塊SE中的數(shù)據(jù)寄存器DR之前花費(fèi)的時(shí)間就越長(zhǎng)，因?yàn)榭刂菩盘?hào)和數(shù)據(jù)延遲時(shí)間隨著距離的增大而變得更長(zhǎng)(只有RAM響應(yīng)時(shí)間不改變)。因此，對(duì)于芯片對(duì)D[2:6]、D[3，7]和D[4，8]而言，基于以下定義獲得越來(lái)越長(zhǎng)的環(huán)路延遲τ1+τ2＝經(jīng)由D[2，6]的回路延遲，τ1+τ2+τ3＝經(jīng)由D[3，7]的回路延遲，τ1+τ2+τ3+τ4＝經(jīng)由D[4，8]的回路延遲。
圖1的底部示出數(shù)據(jù)時(shí)間交錯(cuò)地到達(dá)寄存器DR的時(shí)序圖。用方框示出從RAM芯片經(jīng)由相關(guān)的數(shù)據(jù)總線DB被傳送到寄存器DR并且包括m個(gè)并行位的每個(gè)讀數(shù)據(jù)組，方框的長(zhǎng)度表示數(shù)據(jù)的“位長(zhǎng)”τd。位長(zhǎng)τd是從數(shù)據(jù)脈沖的前沿的開(kāi)始到后沿的結(jié)束的時(shí)間的長(zhǎng)度。
圖1中左手邊的時(shí)序圖示出讀單個(gè)n位包(脈沖串長(zhǎng)度r＝1)的情況。在時(shí)刻t0，在控制信號(hào)寄存器SR上給出讀訪問(wèn)操作的開(kāi)始命令。在回路延遲τ1之后，在時(shí)刻t1，數(shù)據(jù)寄存器DR首先接收來(lái)自最近的兩個(gè)芯片D1和D5的8位數(shù)據(jù)組d1和d5；在另一延遲τ2之后，在時(shí)刻t2，來(lái)自芯片D2和D6的數(shù)據(jù)組d2和d6到達(dá)，隨后在另一延遲τ3之后，在時(shí)刻t3，來(lái)自芯片D3和D7的數(shù)據(jù)組d3和d7到達(dá)，以及最后在另一延遲τ4之后，在時(shí)刻tp，來(lái)自最遠(yuǎn)的兩個(gè)芯片D4和D8的包中的最后的數(shù)據(jù)組d4和d8到達(dá)。只有那時(shí)，但不遲于時(shí)刻tp+τd，最后接收的所有數(shù)據(jù)才被有效地載入到寄存器DR中，并且所有數(shù)據(jù)組d[1:8]才能夠作為64位包被并行地轉(zhuǎn)發(fā)到數(shù)據(jù)端口DP。因此，對(duì)于讀訪問(wèn)操作而言，產(chǎn)生第一數(shù)據(jù)組的到達(dá)和最后的數(shù)據(jù)組的到達(dá)之間的附加等待時(shí)間Tx＝τ2+τ3+τ4。
當(dāng)在開(kāi)始命令之后在讀周期內(nèi)在存儲(chǔ)模塊上讀取包括多個(gè)連續(xù)的64位包的脈沖串時(shí)，上述附加等待時(shí)間Tx根本不改變，如圖1中右手側(cè)的針對(duì)脈沖串長(zhǎng)度r＝4的情況的時(shí)序圖中所示。只有在回路延遲τ1加上附加等待時(shí)間Tx＝τ1+τ2+τ3之后在時(shí)刻tp1包括第一個(gè)m位數(shù)據(jù)組d[1:8]-1(即數(shù)據(jù)組d1-1，d2-1，...，d8-1)的第一個(gè)n位包才全部到達(dá)數(shù)據(jù)寄存器DR。
當(dāng)脈沖串時(shí)鐘率已被設(shè)置成盡可能最快的值1/τd時(shí)，如圖1中所示，脈沖串中的緊接著的三個(gè)包d[1:8]-2、d[1:8]-3、d[1:8]-4以時(shí)間間隔τd到達(dá)各自的目的地。因此在接收位置處從第一個(gè)數(shù)據(jù)的到達(dá)到脈沖串的結(jié)束的總時(shí)間Tb至少等于Tb＝Tx+4*τd，或者通常對(duì)于存儲(chǔ)模塊中的任何數(shù)量k的RAM芯片和對(duì)于任一脈沖串長(zhǎng)度r來(lái)說(shuō)Tb＝Tx+r*τd，其中Tx是所有k個(gè)芯片中最近的芯片上的數(shù)據(jù)總線和所有k個(gè)芯片中最遠(yuǎn)的芯片上的數(shù)據(jù)總線之間的延遲時(shí)間差。
因此，在讀周期已經(jīng)開(kāi)始之后，在能夠開(kāi)始下一個(gè)讀周期或隨后的寫(xiě)周期之前，總是有必要總共等待時(shí)間間隔Tb。因此，附加等待時(shí)間Tx限制存儲(chǔ)模塊上的各個(gè)讀周期能夠彼此緊跟或?qū)懼芷谀軌蚓o跟讀周期的速度。本發(fā)明的目的是設(shè)計(jì)一種具有多個(gè)物理上相間隔的RAM芯片的存儲(chǔ)裝置，以便讀周期能夠以比以前可能的速度更高的速度彼此跟隨或與寫(xiě)周期交替。本發(fā)明借助專利權(quán)利要求1中所說(shuō)明的特征來(lái)實(shí)現(xiàn)這個(gè)目的。
因此，本發(fā)明的主題是包括以下組成部分的存儲(chǔ)裝置偶數(shù)k≥4個(gè)物理上相間隔的RAM芯片，每個(gè)RAM芯片都具有z個(gè)存儲(chǔ)單元，這z個(gè)存儲(chǔ)單元被組織為分離的包括m個(gè)相應(yīng)存儲(chǔ)單元的單元組，這m個(gè)相應(yīng)存儲(chǔ)單元能夠分別通過(guò)單元組地址被同時(shí)選擇，以便經(jīng)由芯片上的m位數(shù)據(jù)總線分別寫(xiě)或讀m個(gè)數(shù)據(jù)項(xiàng)；寄存器，用于緩沖存儲(chǔ)和在n位并行端口和數(shù)據(jù)總線之間傳送作為包的n個(gè)相應(yīng)的并行數(shù)據(jù)位，其中n是m的整倍數(shù)；選擇裝置，該選擇裝置響應(yīng)于選擇位，以便為n位包的分離的m位組中的每一個(gè)選擇多個(gè)芯片內(nèi)的相應(yīng)的分離的單元組。本發(fā)明在于以下事實(shí)k個(gè)芯片分為q＞2個(gè)分離的芯片組，每個(gè)芯片組包括在和寄存器的距離方面彼此差異盡可能小的k/q個(gè)芯片，并且m＝q*n/k，并且該選擇裝置被設(shè)計(jì)用于為相同的n位包的每個(gè)m位組選擇相同芯片組的相應(yīng)的分離的芯片和這個(gè)芯片中的單元組。
由于本發(fā)明將RAM芯片分成組、本發(fā)明使每個(gè)芯片上的位寬m成比例以及用于選擇被組合為相應(yīng)包的m位數(shù)據(jù)組的本發(fā)明設(shè)計(jì)，所以對(duì)于每個(gè)存取操作來(lái)說(shuō)上面定義的在每個(gè)讀周期之后的附加等待時(shí)間Tx被縮短為相應(yīng)芯片組內(nèi)最短和最長(zhǎng)的數(shù)據(jù)總線之間的傳播時(shí)間差的量度。讀周期能夠相應(yīng)更快地彼此緊跟并與寫(xiě)周期交替。
本發(fā)明的特別是關(guān)于脈沖串模式(脈沖串長(zhǎng)度r＞1)的測(cè)量的有利的改進(jìn)和發(fā)展在從屬權(quán)利要求中被表征。為了進(jìn)一步解釋本發(fā)明，下面參考附圖中的其他圖來(lái)描述各個(gè)示范性實(shí)施例。
圖2使用和圖1類(lèi)似的圖示方式來(lái)示出具有k＝8個(gè)RAM芯片的存儲(chǔ)模塊的本發(fā)明形式以及在脈沖串長(zhǎng)度r＝1和r＝4的情況下讀數(shù)據(jù)時(shí)間交錯(cuò)地到達(dá)數(shù)據(jù)寄存器的圖；圖3針對(duì)圖2中所示的存儲(chǔ)模塊示出在脈沖串長(zhǎng)度r＝8的情況下讀數(shù)據(jù)時(shí)間交錯(cuò)地到達(dá)數(shù)據(jù)寄存器；圖4示出具有k＝16個(gè)RAM芯片的存儲(chǔ)模塊的本發(fā)明形式；圖5針對(duì)圖4中所示的存儲(chǔ)模塊示出在脈沖串長(zhǎng)度r＝4的情況下讀數(shù)據(jù)時(shí)間交錯(cuò)地到達(dá)數(shù)據(jù)寄存器。
圖2和圖4中所示的許多元件在設(shè)計(jì)和功能方面等同或?qū)?yīng)于圖1中的已經(jīng)涉及的各個(gè)元件；這些元件用與圖1中的縮寫(xiě)相同的縮寫(xiě)來(lái)表示，并且關(guān)于其詳細(xì)說(shuō)明可以參考關(guān)于圖1的說(shuō)明。
圖2中所示的存儲(chǔ)模塊包括8個(gè)RAM芯片D[1:8]，這8個(gè)RAM芯片各自具有相同的存儲(chǔ)容量(單元數(shù)量z＝227)并且都具有與圖1中所示的芯片類(lèi)似的設(shè)計(jì)。芯片D[1:8]以與在圖1中的情況下相同的方式被布置在中央發(fā)送/接收塊SE的兩側(cè)，該中央發(fā)送/接收塊SE包括中央數(shù)據(jù)寄存器DR和中央控制信號(hào)寄存器SR。芯片D[1:8]中的每一個(gè)都經(jīng)由各自的數(shù)據(jù)總線DB連接到數(shù)據(jù)寄存器DR上，所有芯片的地址位輸入端都被連接到地址總線AB上，該地址總線AB被連接到控制信號(hào)寄存器SR上，該控制信號(hào)寄存器SR也傳送用于芯片D[1:8]上的芯片選擇輸入端C的信號(hào)。
圖2中所示的存儲(chǔ)模塊具有這樣的形式，使得針對(duì)每個(gè)n位數(shù)據(jù)包，不訪問(wèn)所有k個(gè)RAM芯片的總集合，而是僅僅訪問(wèn)一個(gè)形成子集的相應(yīng)的芯片組，在該子集中到發(fā)送/接收塊SE的距離的差異盡可能地小。因此，相同的相應(yīng)包的、在讀取期間到達(dá)數(shù)據(jù)寄存器DR的數(shù)據(jù)項(xiàng)之間的延遲差小于在已知情況下的延遲差。
在圖2中所示的例子中，RAM芯片D[1:8]被分為大小相等的q＝2個(gè)組第一組包括4個(gè)“近的”芯片D[1，2，5，6]，而第二組包括四個(gè)“遠(yuǎn)的”芯片D[3，4，7，8]。因此，在每個(gè)芯片組內(nèi)能夠同時(shí)存取n＝64個(gè)數(shù)據(jù)項(xiàng)，每個(gè)芯片是針對(duì)m＝q*n/k＝2*64/8＝16的位寬來(lái)組織的，并且數(shù)據(jù)總線DB和相應(yīng)的寬度成比例。來(lái)自屬于不同芯片組的兩個(gè)相應(yīng)RAM芯片的16位數(shù)據(jù)總線DB相互連接并且連接到中央寄存器的相同連接端子上。具體地，與芯片對(duì)D[2，4]的數(shù)據(jù)總線、芯片對(duì)D[5，7]的數(shù)據(jù)總線以及芯片對(duì)D[6，8]的數(shù)據(jù)總線一樣，芯片對(duì)D[1，3]的兩個(gè)數(shù)據(jù)總線相互連接。
為了為數(shù)據(jù)包選擇行列內(nèi)的相應(yīng)的芯片組，需要特別為此目的保留由控制器提供的選擇位之一。另一方面，由于m＝16＝24，即等于在圖1中的情況下的兩倍，所以僅僅需要在每個(gè)芯片中在z/m＝227/24＝223個(gè)單元組之間進(jìn)行選擇；因此需要的地址位比在圖1中的情況下少一個(gè)。因此，要由控制器提供的選擇位的總數(shù)不需要增加。僅需要為行列內(nèi)的芯片組選擇重新指定在圖1中的情況下所使用的24個(gè)地址位之一。優(yōu)選地，這通過(guò)使用在圖1中的情況下所使用的10個(gè)列地址之一來(lái)實(shí)現(xiàn)，以便來(lái)自控制器的25個(gè)選擇位如下被分開(kāi)1個(gè)行列選擇位，1個(gè)芯片組選擇位，用于在行列內(nèi)的兩個(gè)芯片組之間進(jìn)行選擇，2個(gè)存儲(chǔ)體地址位，用于在RAM芯片內(nèi)的4＝22個(gè)存儲(chǔ)體之間進(jìn)行選擇，12個(gè)行地址位，用于在行列內(nèi)的212個(gè)行地址之間進(jìn)行選擇，9個(gè)列地址位，用于針對(duì)每個(gè)行地址在m＝16個(gè)列各自的29個(gè)分離的列組之間進(jìn)行選擇。
行列選擇位和芯片組選擇位在圖2中所示的控制信號(hào)寄存器SR中被解碼，以便為每個(gè)芯片組生成單獨(dú)的芯片組激活信號(hào)。用于第一芯片組的激活信號(hào)經(jīng)由線DS1被施加到相關(guān)芯片D[1，2，5，6]的芯片選擇輸入端C上，而用于第二芯片組的激活信號(hào)經(jīng)由線DS2被施加到相關(guān)芯片D[3，4，7，8]的芯片選擇輸入端C上。另外，控制信號(hào)寄存器SR經(jīng)由地址總線AB傳送用于從RAM芯片內(nèi)的m＝16個(gè)相應(yīng)存儲(chǔ)單元中選擇單元組的23個(gè)地址位。
圖2底部中的左手側(cè)的圖示出從所選擇的具有4個(gè)RAM芯片的組中讀取單個(gè)64位包(脈沖串長(zhǎng)度r＝1)的情況。已經(jīng)被選擇用于該包的是“近的”芯片組，該“近的”芯片組包括4個(gè)芯片D[1，2，5，6]。在時(shí)刻t0，控制信號(hào)寄存器SR在包中發(fā)送用于讀訪問(wèn)四個(gè)16位數(shù)據(jù)組d1、d2、d5、d6的開(kāi)始命令。在回路延遲τ1之后，數(shù)據(jù)組d1和d5到達(dá)數(shù)據(jù)寄存器DR，并且在另一延遲τ2之后，數(shù)據(jù)組d2和d6到達(dá)數(shù)據(jù)寄存器DR。因此64位包中的第一數(shù)據(jù)的到達(dá)和最后的數(shù)據(jù)的到達(dá)之間的附加等待時(shí)間Tx僅僅是Tx＝τ2并且因此比在圖1中所示的已知情況下短很多。不遲于在經(jīng)過(guò)了另一個(gè)時(shí)間間隔τd之后，在時(shí)刻tp，在接收位置處最后的數(shù)據(jù)也是有效的，并且整個(gè)64位包能夠以并行形式被轉(zhuǎn)發(fā)。
如能夠容易地看出的，在為單個(gè)64位包選擇“遠(yuǎn)的”芯片組D[3，4，7，8]時(shí)的等待時(shí)間是Tx＝τ4，該等待時(shí)間同樣比在已知的情況下短很多。
在具有r個(gè)連續(xù)的64位數(shù)據(jù)包的脈沖串的情況下，為相同的脈沖串中的所有包選擇相同的芯片組。圖2的底部中右手側(cè)的圖示出從“近的”芯片組中讀取長(zhǎng)度為r＝4的脈沖串的情況，該芯片組包括4個(gè)芯片D[1，2，5，6]。在脈沖串模式中，僅針對(duì)脈沖串的第一個(gè)包中的數(shù)據(jù)組的地址發(fā)送行列、行和列地址位；然后脈沖串的隨后的包中的數(shù)據(jù)組的地址推進(jìn)在芯片中利用地址計(jì)數(shù)器來(lái)自動(dòng)實(shí)現(xiàn)，如本身已知的。在時(shí)刻t0，控制信號(hào)寄存器SR發(fā)送用于讀脈沖串的開(kāi)始命令。在回路延遲τ1之后，在時(shí)刻t1，數(shù)據(jù)寄存器DR接收第一個(gè)包中的開(kāi)始兩個(gè)數(shù)據(jù)組D[1，5]-1，并且在另一延遲時(shí)間τ2之后，在時(shí)刻tp，第一個(gè)包中的最后兩個(gè)數(shù)據(jù)組d[2，6]-1到達(dá)。于是，從脈沖串中的第一數(shù)據(jù)的到達(dá)到脈沖串結(jié)束的總時(shí)間Tb是Tb＝τ2+r*τd。
如果“遠(yuǎn)的”芯片組D[3，4，7，8]被選擇用于讀數(shù)據(jù)脈沖串，那么從脈沖串中的第一數(shù)據(jù)的到達(dá)到脈沖串結(jié)束的總時(shí)間Tb是Tb＝τ4+r*τd。
一般而言，在圖2中所示的存儲(chǔ)模塊的情況下數(shù)據(jù)包中的第一數(shù)據(jù)組和最后的數(shù)據(jù)組的到達(dá)之間的等待時(shí)間Tx只和芯片組內(nèi)的芯片之間的回路延遲差一樣大。在圖2中所示的存儲(chǔ)模塊中，Tx等于τ2或者等于τ4，這取決于對(duì)近的芯片組還是遠(yuǎn)的芯片組進(jìn)行尋址。特別地，可以假設(shè)，兩個(gè)相應(yīng)的直接相鄰的芯片之間的回路延遲差總是至少近似相等。這意味著τ2和τ4也至少近似相等。
然而，甚至可以通過(guò)以下方式使Tx為零，即對(duì)RAM芯片執(zhí)行組分類(lèi)，使得每個(gè)被尋址的組包括具有相同總線長(zhǎng)度的RAM芯片。對(duì)于圖2中所示的存儲(chǔ)模塊而言，這將是芯片組D[1，5]和D[2，6]和D[3，7]和D[4，8]，也就是說(shuō)只包括兩個(gè)相應(yīng)芯片的組。然而，為此，所涉及的每個(gè)芯片將需要針對(duì)m＝n/2＝32的位寬來(lái)設(shè)計(jì)。然而，這需要?jiǎng)?chuàng)建新一代的RAM芯片，因?yàn)楫?dāng)前工業(yè)上所制造的RAM芯片是針對(duì)不多于m＝16的位寬來(lái)設(shè)計(jì)的。
使用包括具有m＝16的位寬的當(dāng)前商業(yè)上可用的RAM芯片的存儲(chǔ)模塊，只有當(dāng)芯片的物理布置是這樣的，使得四個(gè)相應(yīng)芯片具有相同的總線長(zhǎng)度，才能夠?qū)崿F(xiàn)具有Tx＝0的64位模式。這種布置在圖4中被示出。
圖4中所示的存儲(chǔ)模塊包括k＝16個(gè)RAM芯片D[1:16]和一個(gè)中央發(fā)送/接收塊SE，用于輸入和輸出64位數(shù)據(jù)包的64位數(shù)據(jù)端口DP和用于輸入用于選擇芯片和對(duì)芯片內(nèi)的單元組進(jìn)行尋址的選擇位的控制信號(hào)端口SP位于中央發(fā)送/接收塊SE上。16個(gè)RAM芯片形成各自具有8個(gè)芯片D[1:8]和D[9:16]的兩行，這兩行相對(duì)于發(fā)送/接收塊SE對(duì)稱地被布置。這兩行可以被布置在電路板的同一表面上，或者一行可以被布置在電路板的正面而另一行可以被布置在電路板的背面。另外，每行的兩半都相對(duì)于發(fā)送/接收塊SE對(duì)稱地被定位。存儲(chǔ)模塊的RAM芯片的這種物理布置是本身已知的。在現(xiàn)有技術(shù)中，兩個(gè)芯片行作為兩個(gè)行列來(lái)操作，利用上面另外提到的行列選擇位來(lái)對(duì)這兩個(gè)行列選擇性地進(jìn)行尋址。
圖4中所示的存儲(chǔ)模塊的芯片D[1:16]在設(shè)計(jì)上對(duì)應(yīng)于圖2中所示的RAM芯片。它們都是針對(duì)m＝16的數(shù)據(jù)位寬來(lái)設(shè)計(jì)的并且分別經(jīng)由16位數(shù)據(jù)總線DB連接到中央發(fā)送/接收塊SE上。每個(gè)RAM芯片都具有用于施加23個(gè)地址位的地址端口和用于激活相關(guān)芯片的連接端子C，如在圖2中的情況下那樣。
由于已經(jīng)描述的存儲(chǔ)模塊的雙對(duì)稱布置，四個(gè)相應(yīng)的芯片以相同的距離或總線長(zhǎng)度遠(yuǎn)離發(fā)送/接收塊SE。因此存在具有讀模式的回路延遲的相同的相應(yīng)值的k/4＝16/4＝4個(gè)芯片組具有回路延遲τ1的組D[1，5，9，13]、具有回路延遲τ1+τ2的組D[2，6，10，14]、具有回路延遲τ1+τ2+τ3的組D[3，7，11，15]和最后具有回路延遲τ1+τ2+τ3+τ4的組D[4，8，12，16]。因此，根據(jù)本發(fā)明的原理，屬于相同組的四個(gè)RAM芯片總是被選擇用于64位包的四個(gè)16位數(shù)據(jù)組。因此，如圖4所示，不是相同組的一部分的所有那些相應(yīng)芯片的數(shù)據(jù)總線DB能夠被相互連接。也就是說(shuō)，芯片D[1:4]上的數(shù)據(jù)總線是相互連接的，芯片D[5:8]上的數(shù)據(jù)總線也是相互連接的，芯片D[9:12]上的數(shù)據(jù)總線也是相互連接的，并且芯片D[13:16]上的數(shù)據(jù)總線也是相互連接的。
在發(fā)送/接收塊SE內(nèi)，存在數(shù)據(jù)寄存器DR和控制信號(hào)寄存器SR，該數(shù)據(jù)寄存器DR在數(shù)據(jù)總線DB和數(shù)據(jù)端口DP之間傳送數(shù)據(jù)，該控制信號(hào)寄存器SR處理來(lái)自控制信號(hào)端口SP的25個(gè)選擇位。該控制信號(hào)寄存器SR如下來(lái)組織25個(gè)選擇位2個(gè)芯片組選擇位用于在模塊的四個(gè)芯片組之間進(jìn)行選擇；2個(gè)存儲(chǔ)體地址位用于在RAM芯片內(nèi)的4＝22個(gè)存儲(chǔ)體之間進(jìn)行選擇；12個(gè)行地址位用于在存儲(chǔ)體內(nèi)的212個(gè)行地址之間進(jìn)行選擇；9個(gè)列地址位用于針對(duì)每個(gè)行地址在m＝16個(gè)列各自的29個(gè)分離的列組之間進(jìn)行選擇。
這兩個(gè)芯片組選擇位在圖4中所示的發(fā)送/接收塊SE的控制信號(hào)寄存器中這樣被解碼，使得針對(duì)四個(gè)芯片組中的每個(gè)生成單獨(dú)的芯片組激活信號(hào)。用于第一芯片組D[1，5，9，13]的激活信號(hào)經(jīng)由線DS1被施加到相關(guān)芯片的芯片選擇輸入端C上；用于第二芯片組D[2，6，10，14]的激活信號(hào)經(jīng)由線DS2被施加到相關(guān)芯片的芯片選擇輸入端C上；用于第三芯片組D[3，7，11，15]的激活信號(hào)經(jīng)由線DS3被施加到相關(guān)芯片的芯片選擇輸入端C上；用于第四芯片組D[4，8，12，16]的激活信號(hào)經(jīng)由線DS4被施加到相關(guān)芯片的芯片選擇輸入端C上。
在圖4中所示的存儲(chǔ)模塊上，相同的芯片組被選擇用于相同的長(zhǎng)度為r的相應(yīng)脈沖串中的所有r個(gè)64位數(shù)據(jù)包。圖5示出讀取長(zhǎng)度r＝4的脈沖串的例子，其中“近的”芯片組D[1，5，9，13]被選擇用于這個(gè)脈沖串中的所有四個(gè)數(shù)據(jù)包。在時(shí)刻t0，控制信號(hào)寄存器SR發(fā)送用于讀脈沖串的開(kāi)始指令。由于經(jīng)由四個(gè)芯片D[1，5，9，13]的回路延遲都具有相同的長(zhǎng)度、在所示的例子中都等于τ1，所以所有四個(gè)數(shù)據(jù)組d[1，5，9，13]-1都在時(shí)刻t1＝t0+τ1同時(shí)到達(dá)數(shù)據(jù)寄存器DR。因此完全省卻附加等待時(shí)間Tx。在接收位置處從第一數(shù)據(jù)的到達(dá)到脈沖串結(jié)束的總時(shí)間Tb是Tb＝r*τd，并且該總時(shí)間也獨(dú)立于為脈沖串選擇四個(gè)芯片組中的哪一個(gè)。
由于特別是為了讀和為了寫(xiě)，在根據(jù)本發(fā)明所組織的存儲(chǔ)模塊的情況下為相同數(shù)據(jù)包的所有m位數(shù)據(jù)組和在包括r個(gè)連續(xù)的包的脈沖串的情況下為相同脈沖串的所有r個(gè)包分別分配該模塊的相同芯片組，所以每個(gè)寫(xiě)或讀周期都被限制于一個(gè)芯片組。周而復(fù)始，當(dāng)然也可以存取不同的芯片組，以便使用模塊的總存儲(chǔ)容量。
還應(yīng)當(dāng)提及的是，在所描述的存儲(chǔ)模塊的操作期間所有操作的正確的定時(shí)通過(guò)適當(dāng)?shù)卦O(shè)計(jì)時(shí)間控制裝置來(lái)實(shí)現(xiàn)，該時(shí)間控制裝置經(jīng)由時(shí)鐘線被連接到控制信號(hào)寄存器SR、數(shù)據(jù)寄存器DR以及RAM芯片上。這個(gè)時(shí)間控制裝置和時(shí)鐘線在圖2和圖4中未被示出，以便不使附圖變得復(fù)雜。
上面參考圖2到圖5所描述的存儲(chǔ)模塊實(shí)施例和操作模式僅僅是本發(fā)明的示例性實(shí)施例；當(dāng)然可以實(shí)現(xiàn)在本發(fā)明原理的框架內(nèi)的許多其它變型方案。因此，發(fā)送/接收塊也可以在RAM電路板的外部被直接布置在存儲(chǔ)控制器(未示出)上，并且可以經(jīng)由64位總線連接到RAM芯片塊上，該64位總線直到接近RAM芯片才出現(xiàn)分支。在這種情況下，回路延遲時(shí)間當(dāng)然更長(zhǎng)，但是，這不改變回路延遲時(shí)間差。
代替在控制信號(hào)寄存器SR中，選擇位也能夠在各個(gè)RAM芯片上被解碼，在這種情況下各個(gè)RAM芯片將分別需要配備附加的或相應(yīng)修改的地址解碼裝置。
RAM芯片的數(shù)量k和/或每個(gè)芯片的存儲(chǔ)單元的數(shù)量z和/或每個(gè)數(shù)據(jù)組的位的數(shù)量m和/或每個(gè)數(shù)據(jù)包的位的數(shù)量n和/或芯片組的數(shù)量q當(dāng)然也可以不同于在所述例子中的那些數(shù)量。當(dāng)然，RAM芯片的數(shù)量k可以是至少等于4的偶數(shù)。優(yōu)選地(但非必要地)，上述所有數(shù)量都是2的整數(shù)冪。這簡(jiǎn)化尋址。因此，如圖4中所示，具有k＝16個(gè)芯片的裝置也能夠被分為各自具有k/q＝8個(gè)芯片的q＝2個(gè)芯片組第一組D[1，2，5，6，9，10，13，14]和第二組D[3，4，7，8，11，12，15，16]。在這種情況下，每個(gè)芯片的位寬將是m＝8，如在現(xiàn)有技術(shù)中一樣，但在這種情況下，不同于在現(xiàn)有技術(shù)中，整個(gè)模塊將需要作為一個(gè)具有本發(fā)明組分類(lèi)的行列來(lái)操作，并且芯片對(duì)D[1，3]、D[2，4]、D[5，7]、D[6，8]、D[9，11]、D[10，12]、D[13，15]分別被相互連接。
權(quán)利要求
1.一種存儲(chǔ)裝置，包括偶數(shù)k≥4個(gè)物理上相間隔的RAM芯片(D)，每個(gè)RAM芯片都具有z個(gè)存儲(chǔ)單元，這z個(gè)存儲(chǔ)單元被組織為分離的包括m個(gè)相應(yīng)存儲(chǔ)單元的單元組，這m個(gè)相應(yīng)存儲(chǔ)單元分別能夠通過(guò)單元組地址被同時(shí)選擇，以便經(jīng)由芯片上的m位數(shù)據(jù)總線(DB)分別寫(xiě)或讀m個(gè)數(shù)據(jù)項(xiàng)；寄存器(DR)，用于緩沖存儲(chǔ)和在n位并行端口(DP)和數(shù)據(jù)總線(DB)之間傳送作為包的n個(gè)相應(yīng)的并行數(shù)據(jù)位，其中n等于m的整倍數(shù)，選擇裝置(SR，DS，AB，A)，該選擇裝置響應(yīng)于選擇位，以便為n位包的分離的m位組(d)中的每一個(gè)選擇多個(gè)芯片(D)內(nèi)的相應(yīng)的分離的單元組，其特征在于，k個(gè)芯片(D)被分為q＞2個(gè)分離的芯片組，每個(gè)芯片組包括在和寄存器(DR)的距離方面彼此差異盡可能小的k/q個(gè)芯片，并且m＝q*n/k，并且該選擇裝置(SR，DS，AB，A)被設(shè)計(jì)用于為相同的n位包的每個(gè)m位組選擇相同芯片組的相應(yīng)的分離的芯片和這個(gè)芯片中的單元組。
2.如權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述選擇裝置(SR，DS，AB，A)被設(shè)計(jì)用于通過(guò)為具有r個(gè)連續(xù)的n位包的脈沖串中的所有r個(gè)包選擇相同的芯片組來(lái)傳送該脈沖串。
3.如權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述選擇裝置(SR，DS，AB，A)被設(shè)計(jì)用于通過(guò)為具有r個(gè)連續(xù)的n位包的脈沖串中的不同包選擇不同的芯片組來(lái)傳送該脈沖串。
4.根據(jù)前述權(quán)利要求之一所述的存儲(chǔ)裝置，其特征在于，各自包括來(lái)自每個(gè)芯片組的芯片(D)的數(shù)據(jù)總線(DB)不相連的芯片子集被連接到寄存器(DR)的相同的相應(yīng)連接端子上。
全文摘要
本發(fā)明的主題是一種存儲(chǔ)裝置，該存儲(chǔ)裝置具有偶數(shù)k＝4個(gè)物理上相間隔的RAM芯片，在每個(gè)芯片上可以經(jīng)由m位數(shù)據(jù)總線同時(shí)寫(xiě)或讀m個(gè)數(shù)據(jù)項(xiàng)；還具有寄存器，用于緩沖存儲(chǔ)和在n位并行端口和數(shù)據(jù)總線之間傳送作為包的n個(gè)相應(yīng)的并行數(shù)據(jù)位；并且具有選擇裝置，該選擇裝置響應(yīng)于選擇位，以便選擇為n位包的分離的m位組(d)中的每一個(gè)選擇多個(gè)芯片內(nèi)的相應(yīng)的分離的單元組。根據(jù)本發(fā)明，k個(gè)芯片被分為q＝2個(gè)分離的芯片組，每個(gè)芯片組包括在和寄存器的距離方面彼此差異盡可能小的k/q個(gè)芯片。數(shù)目m被選擇成等于q*n/k，并且該選擇裝置被設(shè)計(jì)用于為相同n位包的每個(gè)m位組選擇相同芯片組的相應(yīng)的分離的芯片和這個(gè)芯片中的單元組。
文檔編號(hào)G11C8/12GK1918660SQ200480028373
公開(kāi)日2007年2月21日 申請(qǐng)日期2004年9月17日 優(yōu)先權(quán)日2003年9月30日
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