專利名稱：具有位線至位線耦合補(bǔ)償?shù)姆且资源鎯ζ骷胺椒?br> 技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及非易失性半導(dǎo)體存儲器，例如電可擦除可編程只讀存儲器(EEPROM)及快閃EEPROM，且具體來說涉及具有用于電荷存儲單元的一頁鄰接行的改進(jìn)型編程及感測電路的非易失性半導(dǎo)體存儲器。
背景技術(shù)：
能夠非易失性存儲電荷的固態(tài)存儲器，尤其是封裝成較小形狀因數(shù)卡的EEPROM及快閃EEPROM形式的固態(tài)存儲器，最近已成為各種移動及手持式裝置、特別是信息設(shè)備及消費(fèi)電子產(chǎn)品的優(yōu)選存儲器。與也為固態(tài)存儲器的RAM(隨機(jī)存取存儲器)不同的事，快閃存儲器是非易失性的，從而即使在關(guān)斷電源之后仍保持其存儲數(shù)據(jù)。盡管成本較高，但快閃存儲器仍然越來越多地被用于大容量存儲器應(yīng)用?；谛D(zhuǎn)磁性媒體的傳統(tǒng)大容量存儲器(例如硬盤驅(qū)動器及軟盤)不適合于移動及手持環(huán)境。這是因?yàn)榇疟P驅(qū)動器往往體積大、易于出現(xiàn)機(jī)械故障并具有高延遲及高功率要求。這些非期望的特性使得基于磁盤的存儲器在大多數(shù)移動及便攜式應(yīng)用中不切實(shí)際。另一方面，嵌入式及呈可移除卡形式的快閃存儲器因其尺寸小、功率消耗低、速度高及可靠性高等特征而理想地適用于移動及手持式環(huán)境。
EEPROM及電可編程只讀存儲器(EPROM)為非易失性存儲器，其可被擦除并將新數(shù)據(jù)寫入或“編程”至其存儲器單元中。兩者均利用一場效晶體管結(jié)構(gòu)中定位在一半導(dǎo)體襯底的源極區(qū)域與漏極區(qū)域之間的一通道區(qū)域中的浮動(未連接)傳導(dǎo)柵極。然后，將控制柵極提供在所述浮動?xùn)艠O上。通過保持所述浮動?xùn)艠O上的電荷量來控制所述晶體管的臨界電壓特征。也就是說，對于所述浮動?xùn)艠O上的給定電荷電平而言，存在一必須在“接通”晶體管之前施加至所述控制柵極的對應(yīng)電壓(臨界電壓)，以允許其源極區(qū)域與漏極區(qū)域之間的傳導(dǎo)。
浮動?xùn)艠O可保持一電荷范圍，并因此可被編程為臨界電壓窗口內(nèi)的任一臨界電壓電平。臨界電壓窗口的尺寸由裝置的最小臨界電平及最大臨界電平來界定，所述最小及最大臨界電平對應(yīng)于可編程至浮動?xùn)艠O的電荷范圍。臨界窗口一般取決于存儲器裝置的特征、操作條件及歷史。原理上，可將窗口內(nèi)各不同的、可分辨的臨界電壓電平范圍用以指定單元的確定存儲器狀態(tài)。
通常通過二種機(jī)制中的一種將用作存儲器單元的晶體管編程為“已編程”狀態(tài)。在“熱電子注入”中，施加于漏極的高電壓會使電子加速跨越襯底通道區(qū)域。同時(shí)，施加于控制柵極的高電壓將熱電子通過薄柵極電介質(zhì)拉至浮動?xùn)艠O上。在“隧道注入”中，相對于襯底將高電壓施加于控制柵極。以此方式，可將電子從襯底拉至中間浮動?xùn)艠O。
可通過許多機(jī)制來擦除存儲器裝置。對于EPROM而言，通過利用紫外線輻射從浮動?xùn)艠O中移除電荷即可整體擦除所述存儲器。對于EEPROM而言，通過相對于控制柵極施加高電壓于襯底以誘導(dǎo)浮動?xùn)艠O中的電子穿隧薄氧化物而到達(dá)襯底通道區(qū)域(即Fowler-Nordheim隧道)中，即可電擦除存儲器單元。通常，可逐個(gè)字節(jié)擦除EEPROM。對于快閃EEPROM而言，既可一次性電擦除全部存儲器也可一次一個(gè)或多個(gè)區(qū)塊地電擦除存儲器，其中一個(gè)區(qū)塊可由存儲器的512個(gè)或更多字節(jié)組成。
存儲器裝置通常包括可安裝于卡上的一或多個(gè)存儲器芯片。每一存儲器芯片包括由周邊電路(例如譯碼器及擦除、寫入及讀取電路)所支持的一存儲器單元陣列。更復(fù)雜的存儲器裝置還包括一控制器，其執(zhí)行智能型及更高水平的存儲器操作及介面連接。如今已有許多商業(yè)上成功的非易失性固態(tài)存儲器裝置正在使用。這些存儲器裝置可使用不同類型的存儲器單元，每一種類型具有一或多個(gè)電荷存儲單元。
圖1示意性地說明一呈EEPROM單元形式的非易失性存儲器單元。其具有一呈浮動?xùn)艠O形式的電荷存儲單元。電可擦除及可編程只讀存儲器(EEPROM)具有類似于EPROM的結(jié)構(gòu)，但是另外提供一用于在施加適當(dāng)電壓之后無需暴露于UV輻射即將電荷電載入其浮動?xùn)艠O及從其浮動?xùn)艠O移除電荷的機(jī)制。此類單元及制造此類單元的方法的實(shí)例提供在美國專利第5,595,924號中。
圖2示意性地說明組織成一NAND單元或串的一串電荷存儲單元。NAND單元50由一系列存儲器晶體管M1、M2、...Mn(n＝4、8、16或更高)組成，所述晶體管由其源極與漏極形成菊鏈。一對選擇晶體管S1、S2控制存儲器晶體管鏈經(jīng)由NAND單元的源極端子54及漏極端子56與外部的連接。在一存儲器陣列中，當(dāng)信號SGS接通源極選擇晶體管S1時(shí)，源極端子與一源極線耦合。同樣地，當(dāng)信號SGD接通漏極選擇晶體管S2時(shí)，NAND單元的漏極端子與存儲器陣列的一位線耦合。鏈中的每一存儲器晶體管均具有電荷存儲單元來存儲給定數(shù)量的電荷，以表示一所預(yù)計(jì)的存儲器狀態(tài)。通道區(qū)域位于每一存儲器晶體管的每一源極與漏極之間。每一存儲器晶體管(例如60、62、64)上的控制柵極上的電壓分別控制存儲器晶體管M1、M2、...、Mn的通道中的電流傳導(dǎo)。選擇晶體管S1、S2分別經(jīng)由其源極端子54及漏極端子56提供對NAND單元的控制存取，并且通過其控制柵極的適當(dāng)電壓接通每一晶體管。
當(dāng)在編程期間讀取或確認(rèn)NAND單元內(nèi)的一已尋址存儲器晶體管時(shí)，為其控制柵極供應(yīng)一適當(dāng)?shù)膮⒖茧妷骸Ｍ瑫r(shí)，通過在其控制柵極上施加一足夠電壓VPASS，可完全接通NAND單元50中的其余非尋址存儲器晶體管。以此方式，有效地建立了從個(gè)別存儲器晶體管的源極至NAND單元的源極端子54的傳導(dǎo)路徑，并同樣地建立了從個(gè)別存儲器晶體管的漏極至單元的漏極端子56的傳導(dǎo)路徑。同樣地，在編程期間，擬編程的存儲器晶體管的控制柵極上供應(yīng)有編程電壓VPGM，而串中的其它存儲器晶體管的控制柵極上供應(yīng)有通過電壓VPASS。具有此類NAND單元結(jié)構(gòu)的存儲器裝置描述在美國專利第5,570,315、5,903,495及6,046,935號中。
另一類似的非易失性存儲器的每一電荷存儲單元均呈介電層形式。不使用上文說述的傳導(dǎo)浮動?xùn)艠O組件，而使用介電層。Eitan等人已于2000年11月在“NROM新穎局部捕獲2位非易失性存儲器單元”，IEEE電子裝置通信第21卷第11號第543至545頁中描述了此類利用介電存儲組件的存儲器裝置。ONO介電層延伸跨越源極擴(kuò)散與漏極擴(kuò)散之間的通道。在鄰近于漏極的介電層中局部化用于一個(gè)數(shù)據(jù)位的電荷，而在鄰近于源極的介電層中局部化用于另一個(gè)數(shù)據(jù)位的電荷。舉例而言，美國專利第5,768,192及6,011,725號揭示一種具有夾持在二個(gè)二氧化硅層之間的捕獲電介質(zhì)的非易失性存儲器單元。多態(tài)數(shù)據(jù)存儲是通過獨(dú)立地讀取電介質(zhì)內(nèi)空間分離的電荷存儲區(qū)域的二進(jìn)制狀態(tài)來實(shí)施。
存儲器陣列一存儲器裝置通常包括布置成行及列并可由字線及位線尋址的二維存儲器單元陣列。
圖3說明一NAND單元陣列的實(shí)例，例如圖2所示的實(shí)例。沿每一列NAND單元，將位線36耦合至每一NAND單元的漏極端子56。沿每一行NAND單元，源極線34可連接其所有源極端子54。此外，將沿一行的NAND單元的控制柵極60、...、64連接至一系列對應(yīng)字線?？赏ㄟ^其控制柵極SGD及SGS上的適當(dāng)電壓經(jīng)由連接的字線接通一對選擇晶體管(參見圖2)對尋址整行NAND單元。當(dāng)正在讀取NAND單元的鏈內(nèi)的存儲器晶體管時(shí)，經(jīng)由其相關(guān)聯(lián)字線而硬接通所述鏈中的其余存儲器晶體管，以便流經(jīng)所述鏈的電流實(shí)質(zhì)上取決于存儲在正被讀取的所述單元中的電荷的電平。作為存儲器系統(tǒng)一部分的NAND架構(gòu)陣列及其操作的實(shí)例可在美國專利第5,570,315、5,774,397及6,046,935號中找到。
區(qū)塊擦除對電荷存儲存儲器裝置的編程僅可導(dǎo)致給其電荷存儲組件添加更多的電荷。因此在編程操作之前，必須移除(或擦除)電荷存儲組件中的現(xiàn)有電荷。提供擦除電路(圖中未顯示)來擦除存儲器單元的一或多個(gè)區(qū)塊。當(dāng)一起電擦除一整個(gè)單元陣列或所述陣列的重要單元群組(即在快閃存儲器中)時(shí)，非易失性存儲器(例如EEPROM)被稱為“快閃”EEPROM。一旦被擦除，便可再編程單元群組?？梢黄鸩脸膯卧航M可由一或多個(gè)可尋址擦除單元組成。雖然在單一操作中可編程或讀取一個(gè)以上的頁，但是擦除單元或區(qū)塊通常存儲一或多頁數(shù)據(jù)，所述頁為編程及讀取的單元。每一頁通常存儲一或多個(gè)數(shù)據(jù)擦除區(qū)塊，所述擦除區(qū)塊的尺寸由主機(jī)系統(tǒng)界定。一實(shí)例為一個(gè)512字節(jié)使用者數(shù)據(jù)的擦除區(qū)塊，其遵循關(guān)于磁盤驅(qū)動器所建立的標(biāo)準(zhǔn)，加上某一數(shù)量的關(guān)于使用者數(shù)據(jù)及/或其所存儲的區(qū)塊的開銷信息的字節(jié)。在其它系統(tǒng)中，擦除區(qū)塊尺寸可比512個(gè)字節(jié)大很多。
讀取/寫入電路在常用二態(tài)EEPROM單元中，建立至少一個(gè)電流斷點(diǎn)電平，以便將傳導(dǎo)窗口分割為二個(gè)區(qū)域。當(dāng)通過施加預(yù)定、固定電壓讀取單元時(shí)，通過與斷點(diǎn)電平(或參考電流IREF)進(jìn)行比較來將其源極/漏極電流分解為一存儲器狀態(tài)。如果讀取的電流高于斷點(diǎn)電平或IREF的電流，則確定所述單元是處于一個(gè)邏輯狀態(tài)(例如“零”狀態(tài))。另一方面，如果所述電流小于斷點(diǎn)電平的電流，則確定所述單元是處于另一個(gè)邏輯狀態(tài)(例如“1”狀態(tài))。因此，此二態(tài)單元存儲一個(gè)位的數(shù)字信息。通常提供一可外部編程的參考電流源作為存儲器系統(tǒng)的一部分以產(chǎn)生所述斷點(diǎn)電平電流。
隨著半導(dǎo)體技術(shù)狀態(tài)的進(jìn)步，為了增加存儲器容量，正采用越來越高的密度制造快閃EEPROM裝置。另一用以增加存儲容量的方法是使每一存儲器單元存儲二個(gè)以上的狀態(tài)。
對于多態(tài)或多電平EEPROM存儲器單元而言，通過一個(gè)以上的斷點(diǎn)將傳導(dǎo)窗口分割為二個(gè)以上的區(qū)域，以使每一單元均能夠存儲一個(gè)以上位的數(shù)據(jù)。因此，一給定EEPROM陣列可存儲的信息隨每一單元可存儲的狀態(tài)數(shù)量而增加。美國專利第5,172,338號已說明具有多態(tài)或多電平存儲器單元的EEPROM或快閃EEPROM。
實(shí)際上，當(dāng)將參考電壓施加于控制柵極時(shí)，通常通過感測跨過單元的源極電極與漏極電極的傳導(dǎo)電流來讀取單元的存儲器狀態(tài)。因此對于單元的浮動?xùn)艠O上的每一給定電荷而言，可檢測相對于固定參考控制柵極電壓的對應(yīng)傳導(dǎo)電流。同樣地，可編程至浮動?xùn)艠O上的電荷范圍界定對應(yīng)臨界電壓窗口或?qū)?yīng)傳導(dǎo)電流窗口。
或者，不檢測一所分割電流窗口當(dāng)中的傳導(dǎo)電流，可在控制柵極處為一受測試的給定存儲器狀態(tài)設(shè)定一臨界電壓，并檢測傳導(dǎo)電流是低于還是高于臨界電流。在一實(shí)施方案中，通過檢查傳導(dǎo)電流正通過位線的電容放電的速率來完成對傳導(dǎo)電流相對于臨界電流的檢測。
影響讀取/寫入性能及精確度的因素為了改進(jìn)讀取及編程性能，并行讀取或編程一陣列中的多個(gè)電荷存儲組件或存儲器晶體管。因此，一起讀取或編程存儲器組件的一邏輯“頁”。在現(xiàn)有存儲器架構(gòu)中，一行通常包含數(shù)個(gè)交錯(cuò)頁。將一起讀取或編程一頁的所有存儲器組件。列譯碼器將選擇性地將交錯(cuò)頁的每一頁連接至對應(yīng)數(shù)量的讀取/寫入模塊。舉例而言，在一實(shí)施方案中，將存儲器陣列設(shè)計(jì)成具有一532個(gè)字節(jié)(512個(gè)字節(jié)加上20個(gè)開銷字節(jié))的頁尺寸。如果每一列包含一漏極位線并且每一行具有二個(gè)交錯(cuò)頁，則此總計(jì)8512個(gè)列，而每一頁各與4256個(gè)列相關(guān)聯(lián)。將存在4256個(gè)可連接的傳感模塊，以并行讀取或?qū)懭胨信紨?shù)位線或奇數(shù)位線。以此方式，一個(gè)4256個(gè)位(即532個(gè)字節(jié))數(shù)據(jù)的頁被并行地從存儲器組件的所述頁中讀取或編程至所述頁中?？蓪⑿纬勺x取/寫入電路170的讀取/寫入模塊布置成各種架構(gòu)。
如上所述，傳統(tǒng)存儲器裝置通過以大規(guī)模并行方式操作來改進(jìn)讀取/寫入操作。此方法可改進(jìn)性能，但對讀取及寫入操作的精確度有影響。
另一個(gè)問題是關(guān)于位線至位線的耦合或串音。如果是并行感測緊密間隔的位線，此問題變得更為尖銳。一避免位線至位線串音的傳統(tǒng)辦法是感測所有偶數(shù)位線或所有奇數(shù)位線，同時(shí)使其它位線接地。由二個(gè)交錯(cuò)頁組成一行的此架構(gòu)將有助于避免位線串音，并減輕密集配合讀取/寫入電路的頁的問題。頁譯碼器用以將所述讀取/寫入模塊組多路復(fù)用至偶數(shù)頁或奇數(shù)頁。以此方式，無論何時(shí)讀取或編程一組位線，均可將交錯(cuò)組接地以消除奇數(shù)位線與偶數(shù)位線之間的串音，但無法消除奇數(shù)線或偶數(shù)線之間的串音。
然而，交錯(cuò)頁架構(gòu)在至少三方面是不利的。首先，其需要額外的多路復(fù)用電路。其次，其性能低。為了完成由一字線連接或連接成一行的存儲器單元的讀取或編程，需要二次讀取操作或二次編程操作。第三，其在解決其它干擾影響方面也并非最佳，例如當(dāng)在不同時(shí)間(例如在奇數(shù)頁及偶數(shù)頁中獨(dú)立地)編程二個(gè)相鄰電荷存儲組件時(shí)，浮動?xùn)艠O電平處相鄰電荷存儲組件之間的場耦合。
如果存儲器晶體管之間的間隔更接近，相鄰場耦合的問題變得更明顯。在存儲器晶體管中，電荷存儲單元被夾持在通道區(qū)域與控制柵極之間。流經(jīng)通道區(qū)域的電流是控制柵極處及電荷存儲單元的電場所作用的合成電場的函數(shù)。在密度不斷增加的情況下，存儲器晶體管形成得彼此越來越近。來自相鄰電荷組件的電場隨后變?yōu)橐皇苡绊憜卧暮铣呻妶龅闹饕饔谜?。相鄰電場取決于編程至相鄰電荷存儲單元中的電荷。此擾動電場在性質(zhì)上是動態(tài)的，因?yàn)槠潆S相鄰電荷存儲單元的編程狀態(tài)而改變。因此，依據(jù)相鄰電荷存儲單元的變化狀態(tài)，受影響單元可在不同時(shí)間不同地讀取。
交錯(cuò)頁的傳統(tǒng)架構(gòu)加劇了由相鄰電荷存儲單元耦合所引起的錯(cuò)誤。由于相互獨(dú)立地編程并讀取偶數(shù)頁及奇數(shù)頁，因此依據(jù)交錯(cuò)頁同時(shí)發(fā)生了何種情況，可在一組條件下編程一個(gè)頁而在一組完全不同的條件下讀回一個(gè)頁。讀取錯(cuò)誤將隨密度的增加而變得更嚴(yán)重，從而需要更精確的讀取操作及臨界窗口的更寬廣分割以用于多態(tài)實(shí)施方案。性能將受到影響，并且多態(tài)實(shí)施方案中的電位容量受到限制。
于2002年9月24日申請的美國專利申請案第10/254483及10/254290號揭示一種存儲器架構(gòu)，其中并行編程或讀取一個(gè)鄰接存儲器存儲單元的頁。由于是在一個(gè)鄰接存儲器存儲單元的頁上執(zhí)行編程，因此在此過程期間將禁止編程或閉鎖已編程至其目標(biāo)狀態(tài)的存儲器存儲單元使其不能進(jìn)一步編程。在一較佳方案中，通過浮動其通道及增強(qiáng)此處的電壓來閉鎖存儲器存儲單元以禁止編程。此增強(qiáng)的電壓于仍在編程狀態(tài)下的鄰近存儲單元上產(chǎn)生一明顯擾動。
因此，普遍需要一種高性能及高容量的非易失性存儲器。特定而言，需要具有一種具有可有效管控上述問題的改進(jìn)型讀取及編程性能的高容量非易失性存儲器。

發(fā)明內(nèi)容
通過使一大內(nèi)存頁讀取/寫入電路并行地讀取及寫入一對應(yīng)頁的存儲器單元即可滿足對高容量及高性能非易失性存儲器裝置的這些需求。特定而言，可消除或最小化可能會將錯(cuò)誤引入讀取及編程中的高密度芯片集成所固有的干擾效應(yīng)。
當(dāng)編程一鄰接頁的存儲單元時(shí)，每當(dāng)存儲單元已達(dá)到其目標(biāo)狀態(tài)并被禁止編程或閉鎖而不能進(jìn)一步編程時(shí)，其均會對仍處于編程狀態(tài)下的鄰近存儲單元產(chǎn)生擾動。本發(fā)明提供編程一部分的電路及方法，其中給仍在編程狀態(tài)下的鄰近存儲單元添加一擾動偏移。通過被禁止編程的存儲單元與仍在編程狀態(tài)下的存儲單元的鄰近位線之間的受控耦合來添加偏移。以此方式，可消除或最小化并行編程高密度存儲器存儲單元中所固有的錯(cuò)誤。
根據(jù)一較佳實(shí)施例，通過浮動存儲單元的通道并將其電壓增強(qiáng)至一禁止編程電壓而將存儲單元置于禁止編程模式中。此必須提高其位線電壓以啟用浮動。針對此電壓上升的某一部分，浮動仍在編程狀態(tài)下的存儲單元的鄰近位線以將預(yù)定偏移耦合至其自己的位線。以此方式，可在受控位線至位線耦合條件下，通過所述偏移自動追蹤并補(bǔ)償被禁止編程的存儲單元對仍在編程狀態(tài)下的存儲單元的擾動。
根據(jù)另一實(shí)施例，在耦合所述偏移之前，執(zhí)行用于禁止編程的通道增強(qiáng)。
根據(jù)本發(fā)明的另一方面，將仍在編程狀態(tài)下的存儲單元的位線設(shè)定至一無論何時(shí)兩個(gè)其相鄰存儲單元也仍在編程狀態(tài)下均可最大化編程效率的電位。在較佳實(shí)施例中，將位線設(shè)定至接地電位。此避免來自鄰近存儲單元的任何耦合，所述單元可能使其電壓通過禁止編程狀態(tài)下的相鄰存儲單元而得以增強(qiáng)。
通過以下應(yīng)結(jié)合附圖閱讀的對本發(fā)明較佳實(shí)施例的說明將了解本發(fā)明另外的特征及優(yōu)點(diǎn)。


圖1示意性地說明呈EEPROM單元形式的非易失性存儲器單元。
圖2示意性地說明組織成一NAND單元或串的一串電荷存儲單元。
圖3說明一NAND單元陣列的實(shí)例，例如圖2所示的陣列。
圖4A示意性說明根據(jù)本發(fā)明的一實(shí)施例的一存儲器裝置，其具有用于并行讀取及編程一頁存儲器單元的讀取/寫入電路。
圖4B說明圖4A所示存儲器裝置的較佳配置。
圖5A說明沿圖2所示方向5A-5A的存儲器晶體管及電荷存儲單元與字線之間以及電荷單元與通道之間的等效電容的斷面透視圖。
圖5B示意性說明圖5A所示存儲器晶體管的電容耦合，從而特別顯示因通道處的電壓及字線處的電壓而引起的電荷存儲單元處的電壓。
圖6A說明在二個(gè)鄰近存儲器晶體管均處在編程模式中的情況下圖3所示NAND單元的陣列的斷面透視圖。
圖6B說明類似于圖6A的NAND陣列的斷面透視圖，不同之處在于一個(gè)鄰近存儲器晶體管處在禁止編程模式中。
圖7示意性地表示二個(gè)位線之間通過電容器的電容耦合。
圖8(A)至8(G)為根據(jù)本發(fā)明第一實(shí)施例的時(shí)序圖，其說明在編程操作期間通過電容位線至位線耦合的電壓補(bǔ)償方案。
圖9(A)至9(G)為根據(jù)本發(fā)明第二實(shí)施例的時(shí)序圖，其說明在編程操作期間通過電容位線至位線耦合的電壓補(bǔ)償方案。
圖10為依據(jù)一較佳實(shí)施例的流程圖，其顯示一種編程一頁鄰接存儲器存儲單元同時(shí)使因所述單元中個(gè)別存儲器晶體管被禁止編程或閉鎖而引起的耦合錯(cuò)誤最小化的方法。
圖11為依據(jù)另一較佳實(shí)施例的流程圖，其顯示一種編程一頁鄰接存儲器存儲單元同時(shí)使因所述單元中個(gè)別存儲器晶體管被禁止編程或閉鎖而引起的耦合錯(cuò)誤最小化的方法。
圖12說明實(shí)施本發(fā)明的各方面的較佳傳感模塊。
圖13說明沿其中仍可能出現(xiàn)二階錯(cuò)誤的一行NAND鏈的編程配置。
圖14說明其中每一傳感模塊也感測其鄰居的INV信號的傳感模塊配置。
圖15說明一替代實(shí)施方案，其中指示鄰居是處在編程模式還是禁止編程模式中的信號是直接從鄰近存儲器晶體管的位線的狀態(tài)中獲得。
具體實(shí)施例方式
所有位線編程較佳以一配置成執(zhí)行所有位線感測的存儲器架構(gòu)來實(shí)施圖4A、圖4B及圖12所示的傳感模塊380。換句話說，一行中的鄰接存儲器單元可各自連接至一傳感模塊以并行實(shí)施感測。此類存儲器架構(gòu)也揭示在由Cernea等人于2002年9月24日申請的共同待審及共同轉(zhuǎn)讓的美國專利申請案第10/254,483號中，其名稱為“極度緊湊型非易失性存儲器及其方法”。所述專利申請案的整個(gè)揭示內(nèi)容以引用的方式并入本文中。
如上文所述，同時(shí)編程或讀取的一“頁”中的存儲器單元的數(shù)量可依據(jù)主機(jī)系統(tǒng)所發(fā)送或請求的數(shù)據(jù)的尺寸而改變。因此存在數(shù)個(gè)方法來編程與單一字線耦合的存儲器單元，例如(1)獨(dú)立地編程偶數(shù)位線與奇數(shù)位線，所述編程可包括上頁編程及下頁編程，(2)編程所有位線(“所有位線編程”)，或(3)獨(dú)立地編程左頁或右頁中的所有位線，所述編程可包括右頁編程及左頁編程。
圖4A依據(jù)本發(fā)明的一實(shí)施例示意性地說明一存儲器裝置，其具有用以并行讀取及編程一頁存儲器單元的讀取/寫入電路。存儲器裝置包括存儲器單元300的二維陣列、控制電路310及讀取/寫入電路370。字線可通過行譯碼器330而位線可通過列譯碼器360尋址存儲器陣列300。讀取/寫入電路370包括多個(gè)傳感模塊380，并允許并行讀取及編程一頁存儲器單元。
在本發(fā)明中，擬并行讀取或編程的所述存儲器單元頁較佳為一行鄰接的存儲器存儲單元或存儲單元。在其它實(shí)施例中，所述頁為一行鄰接的存儲器存儲單元或存儲單元的一區(qū)段。
控制電路310與讀取/寫入電路370配合，以對存儲器陣列300執(zhí)行存儲器操作?？刂齐娐?10包括狀態(tài)機(jī)312、芯片上地址譯碼器314及功率控制模塊316。狀態(tài)機(jī)312提供存儲器操作的芯片電平控制。芯片上地址譯碼器314提供主機(jī)或存儲器控制器所使用的硬件地址至譯碼器330所使用的硬件地址與電路370之間的地址接口。功率控制模塊316控制在存儲器操作期間供應(yīng)給字線及位線的功率及電壓。
圖4B說明圖4A所示存儲器裝置的較佳布置。在存儲器陣列300的相對側(cè)上以對稱方式實(shí)施各周邊電路對所述陣列的存取，以便可將每一側(cè)上存取線及電路的密度減半。因此將行譯碼器分為行譯碼器330A及330B，并將列譯碼器分為列譯碼器360A及360B。同樣地，將讀取/寫入電路分為從陣列300的底部連接至位線的讀取/寫入電路370A，及從陣列300的頂部連接至位線的讀取/寫入電路370B。以此方式，實(shí)質(zhì)上將讀取/寫入模塊的密度減半，并因此將傳感模塊380的密度減半。
通道及電荷存儲單元上的增強(qiáng)電壓高密度集成電路、非易失性存儲器裝置中所固有的錯(cuò)誤是因相鄰電荷存儲單元與通道區(qū)域的耦合而引起的。如果相對于一鄰近存儲器存儲單元增強(qiáng)一存儲器存儲單元的通道區(qū)域及電荷存儲單元，則此將導(dǎo)致對所述鄰近單元的電荷存儲單元產(chǎn)生擾動。當(dāng)密集地封裝或不充分地遮蔽正被并行編程的存儲器存儲單元時(shí)，此效應(yīng)更明顯。
圖5A說明沿圖2所示方向5A-5A的存儲器晶體管及電荷存儲單元與字線之間及電荷單元與通道之間的等效電容的斷面透視圖。存儲器晶體管M1具有控制柵極60，其形成為沿NAND陣列100的一行延伸的字線的一部分(參見圖3)。在此視圖中，漏極從圖5A的頁出來而源極位于背后，從而界定兩者之間的通道區(qū)域80。將電荷存儲單元70內(nèi)插在控制柵極60與通道80之間，并通過多個(gè)介電材料層將其與兩者絕緣。通過等效電容器CWF可模擬電荷存儲單元70與控制柵極60之間的電耦合。同樣地，通過等效電容器CFC可模擬電荷存儲單元70與控制柵極80之間的耦合。
圖5B示意性地說明圖5A所示存儲器晶體管的電容耦合，從而特定顯示因通道處的電壓及字線處的電壓而產(chǎn)生的電荷存儲單元處的電壓。如果電荷存儲單元70正在存儲Q電荷量，則CWF及CFC均保持相同的電荷。電荷存儲單元70處的電壓VCS＝(CWFVW+CWFVC)/(CWF+CFC)?？扇菀椎乜闯?，電荷存儲單元的電壓一般隨通道及/或字線處電壓的增強(qiáng)而增強(qiáng)。如下一章節(jié)中將說明，當(dāng)將一存儲器晶體管(例如M1)放置于禁止編程模式中時(shí)，可將通道電壓增強(qiáng)至高電壓。因此，此也將在電荷存儲單元處導(dǎo)致一增強(qiáng)電壓。通道80及電荷存儲單元70處增強(qiáng)電壓的組合將對處于一編程模式中的鄰近存儲器晶體管產(chǎn)生擾動效應(yīng)。
因增強(qiáng)(禁止編程)狀態(tài)中的鄰近單元而起的編程過沖圖6A說明在二個(gè)鄰近存儲器晶體管均處于編程模式中的情況下的圖3所示NAND單元陣列的斷面透視圖。例如，圖6A可表示沿一個(gè)共享相同字線60的行的三個(gè)鄰近存儲器晶體管，例如分別屬于NAND串50-1、50-2及50-3的M1-1、M1-2及M1-3。NAND串50-1、50-2及50-3分別具有可連接至其的位線36-1、36-2及36-3。存儲器晶體管M1-1、M1-2及M1-3具有對應(yīng)電荷存儲單元70-1、70-2及70-3與通道80-1、80-2及80-3。
隨著存儲器陣列密度的增加，存儲器晶體管更接近地形成在一起，并且其對彼此的影響也變得更明顯。例如，存儲器晶體管M1-2的臨界電壓取決于其電荷存儲單元70-2上的電壓。因?yàn)榫o密接近其鄰近鄰居M1-1及M1-3，所以M1-1及M1-3的通道及電荷存儲單元處的電壓可以影響M1-2的電荷存儲單元上的電壓。例如，可將電荷存儲單元70-2視為通過等效電容器C12及C23分別耦合至其鄰近電荷存儲單元70-1及70-3。同樣地，可將電荷存儲單元70-2視為通過等效電容器C′12及C′23分別耦合至其鄰近通道80-1及80-3。存儲器晶體管之間的間隔越近，則其之間的耦合將越多。
圖6A說明當(dāng)二個(gè)鄰近存儲器晶體管M1-2及M1-1均處于編程模式中時(shí)的情況。集中說明因M1-1而對M1-2產(chǎn)生的影響上，因字線及位線電壓而產(chǎn)生變化很小，因?yàn)樗鲭妷簩τ贛1-2及M1-1而言是相同的。通道電壓也是類似的。電荷存儲單元70-2所看見的唯一變化是因電荷存儲單元70-1的變化而引起，所述唯一變化主要為電荷存儲單元70-2正保持的電荷的函數(shù)或其數(shù)據(jù)表示。例如，M1-1及M1-2的電荷存儲單元上的電壓可為約1至2V。通常通過允許二個(gè)不同存儲器狀態(tài)之間具有充分的裕度來解決因該類型擾動而引起的擾動。
圖6B說明除其中一鄰近存儲器晶體管處于禁止編程模式中外其他均類似于圖6A的NAND陣列的斷面透視圖。在此情況下，正編程M1-2，同時(shí)禁止M1-1進(jìn)行進(jìn)一步的編程。字線電壓對于兩者保持相同，但M1-1的位線36-1上的電壓現(xiàn)已變?yōu)閂DD，其為一預(yù)定系統(tǒng)電壓，例如～2.5V。此可有效地關(guān)斷選擇晶體管S2(參見圖2)、將NAND鏈50-1與其位線36-1斷開、并浮動M1-1的通道80-1，以便當(dāng)一高電壓出現(xiàn)在字線60上時(shí)可將所述通道以電容方式增強(qiáng)至高電壓。例如，以此方式，可將M1-1的通道80-1增強(qiáng)至10V。增強(qiáng)通道電壓將有效地減小通道與電荷存儲單元之間的電位差，從而阻止將電子從通道拉至電荷存儲單元來實(shí)施編程。
根據(jù)上文結(jié)合圖5B所做的論述，增強(qiáng)通道將導(dǎo)致以一增強(qiáng)的電荷存儲單元。例如當(dāng)存儲器晶體管M1-1處于禁止編程模式中時(shí)，其可導(dǎo)致通道80-1處約10V的電壓增強(qiáng)，及電荷存儲單元70-1處從2V至8V的電壓增強(qiáng)。此可在很大程度上擾動擬編程的相鄰存儲器晶體管(例如M1-2)。例如，M1-2的電荷存儲單元70-2可使其電壓增強(qiáng)ΔV2～0.2V。這是因?yàn)槠潆姾纱鎯卧?0-2被分別以電容(例如C12及C′12)方式耦合至增強(qiáng)(禁止編程)存儲器晶體管M1-1的電荷存儲單元70-1及通道80-1。通常，以0.8V至約0.1V之間或更小的步進(jìn)編程存儲器晶體管的臨界電壓，此將導(dǎo)致錯(cuò)誤地將M1-2編程為高于期望的臨界值。
迄今為止已將論述集中在因M1-1而產(chǎn)生的對存儲器晶體管M1-2的影響上。如果M1-3也處于禁止編程模式中，則其增強(qiáng)電壓將以類似方式耦合，以幫助增強(qiáng)M1-2的電荷存儲單元70-2上的電壓。在存儲器晶體管M1-2處于編程模式中而其任一側(cè)上的鄰居M1-1及M1-3正被閉鎖(被禁止編程)不能進(jìn)一步編程的最糟情況下，M1-2的電荷存儲單元70-2上的擾動可高達(dá)0.2V。對于處于編程狀態(tài)下的M1-2而言，此效應(yīng)等效于其控制柵極上的編程電壓增強(qiáng)高達(dá)0.4V。在某些情況下，此可導(dǎo)致過度編程至錯(cuò)誤狀態(tài)。例如，存儲器單元可使其臨界窗口被分割成具有約0.3V的分離度，且每次將編程脈沖步進(jìn)增強(qiáng)約0.1V，使得其通?；ㄙM(fèi)多于一個(gè)脈沖來橫貫每一分割。電流編程脈沖步進(jìn)可使M1-2正好低于指定所需編程狀態(tài)的臨界區(qū)域。同時(shí)，電流脈沖步進(jìn)可將晶體管M1-1及M1-3編程為其最終狀態(tài)，以便通過進(jìn)入禁止編程模式而閉鎖所述晶體管不能進(jìn)一步的編程。因此，在下一編程脈沖步進(jìn)中，M1-2突然承受多達(dá)0.5V的大編程步進(jìn)。此將很可能使M1-2過沖所需臨界區(qū)域，并被錯(cuò)誤地編程為下一存儲器狀態(tài)。
對因鄰居的電壓增強(qiáng)而引起的干擾的自動補(bǔ)償圖7依據(jù)本發(fā)明的一較佳實(shí)施例說明用于補(bǔ)償來自禁止編程模式中的鄰近存儲器晶體管的擾動的位線至位線耦合機(jī)制。
采用與圖6B中相同的實(shí)例，正編程存儲器晶體管M1-2并同時(shí)禁止鄰近晶體管M1-1不進(jìn)一步編程。如以上說明所指示，M1-1的增強(qiáng)通道80-1及電荷存儲單元70-1將導(dǎo)致M1-2的電荷存儲單元70-2處的電壓增強(qiáng)ΔV2，從而導(dǎo)致編程錯(cuò)誤。
根據(jù)一較佳實(shí)施例，通過在位線36-2上引入一類似量來補(bǔ)償電荷存儲單元70-2處的擾動ΔV2。此位線補(bǔ)償電壓將被傳遞至通道，以便電荷存儲單元70-2與通道80-2之間電位差的凈變化將實(shí)際上為零。以此方式，將刪除臨界電壓中的任何錯(cuò)誤。使用一自動補(bǔ)償方案。無論何時(shí)存儲器晶體管(例如M1-1)進(jìn)入禁止編程模式，其位線36-1均從電壓0V變?yōu)閂DD，以便可使其通道能夠浮動來實(shí)現(xiàn)禁止編程增強(qiáng)?？墒褂么宋痪€電壓的上升通過二個(gè)位線之間的電容耦合來增強(qiáng)相鄰位線(例如位線36-2)的電壓。
圖7示意性地表示二個(gè)位線36-1與36-2之間通過電容器CBL12的電容耦合。一類似的電容器CBL23存在于位線36-2與36-3之間。當(dāng)用于存儲器晶體管M1-2的位線36-2浮動，并且相鄰位線36-1上的電壓提高ΔV1時(shí)，升高的電壓αΔV1(其中α為耦合常數(shù)并且在某一實(shí)例中已被估計(jì)為～40％)的一部分將經(jīng)由電容器CBL12耦合至位線36-2。此耦合電壓將作為一用于其電荷存儲單元70-2處錯(cuò)誤ΔV2的偏移。一般而言，ΔV1為預(yù)定電壓，以使耦合部分αΔV1～ΔV2。當(dāng)位線36-1(用于程序閉鎖或被禁止存儲器晶體管M1-1)從0V變?yōu)閂DD，使位線36-2(用于擬編程的存儲器晶體管M1-2)浮動，從而以一預(yù)定αΔV1耦合。較佳地，在位線36-1的電壓從0V上升至VDD-ΔV1的第一周期期間，將位線36-2設(shè)定為0V(非浮動)。接著在位線36-1上升最后的ΔV1的第二周期中，浮動位線36-2從而以αΔV1～ΔV2耦合。以此方式，對于處在編程狀態(tài)下的存儲器晶體管M1-2(在NAND鏈50-2中)而言，無論何時(shí)其相鄰晶體管中的一個(gè)(例如NAND鏈50-1中的M1-1)進(jìn)入禁止編程模式，均以一等于ΔV2的偏移對其位線36-2電壓進(jìn)行補(bǔ)償。
圖8(A)至8(G)為根據(jù)本發(fā)明第一具體實(shí)施例的時(shí)序圖，其說明在編程操作期間通過電容位線對位線耦合的電壓補(bǔ)償方案。對于處在編程及禁止編程狀態(tài)下的NAND鏈(也參見圖2及圖3)，將所示電壓施加于存儲器陣列的各字線及位線?？蓪⒕幊滩僮鹘M合成位線預(yù)充電階段、編程階段及放電階段。
在位線預(yù)充電階段中(1)源極選擇晶體管被處在0V的SGS關(guān)斷(圖8(A))，而漏極選擇晶體管被升高至VSG的SGD接通(圖8(B))，從而允許位線存取NAND鏈。
(2)允許禁止編程N(yùn)AND鏈的位線電壓上升(在二步進(jìn)上升的第一步進(jìn)中)至由VDD-ΔV1所給定的預(yù)定電壓(圖8(F))。同時(shí)，主動地將程序NAND鏈的位線電壓下拉至0V(圖8(G))。
(3)在此周期中，隨著禁止編程N(yùn)AND鏈的位線電壓繼續(xù)上升至VDD，所述電壓變化(在二步進(jìn)上升的第二步進(jìn)中)ΔV1(圖8(F))。當(dāng)漏極選擇晶體管上的柵極電壓SGD下降至VDD時(shí)，此將允許被禁止編程的NAND鏈浮動。在相同周期中，如果編程N(yùn)AND鏈的鄰居中的一個(gè)處在禁止編程模式中，則現(xiàn)在編程N(yùn)AND鏈的位線電壓被允許浮動并能夠以ΔV2＝αΔV1進(jìn)行耦合(圖8(G))。
(4)連接至NAND鏈的一行的漏極選擇晶體管的漏極字線使其電壓下降至VDD。此將僅浮動那些被禁止編程的NAND鏈，其中其位線電壓可與VDD相比，因?yàn)槠渎O選擇晶體管已被關(guān)斷(圖8(B)及8(F))。至于包含擬編程存儲器晶體管的NAND鏈，將不相對于其漏極處接近0V的位線電壓關(guān)斷其漏極選擇晶體管。此外如上所述，當(dāng)擬編程的存儲器晶體管緊靠一個(gè)處在禁止編程狀態(tài)下的晶體管時(shí)，其電荷存儲單元將因鄰居的增強(qiáng)通道及電荷存儲單元而以ΔV2進(jìn)行耦合。
(5)NAND鏈中未被尋址的存儲器晶體管使其控制柵極電壓設(shè)定為VPASS，以完全將其接通(圖8(C))。由于一被禁止編程的NAND鏈正在浮動，因此施加于未尋址存儲器晶體管的高VPASS及VPGM增強(qiáng)其通道及電荷存儲組件處的電壓，從而禁止編程。通常將VPASS設(shè)定為相對于VPGM(例如～15至24V)的某一中間電壓(例如～10V)。對于正被禁止編程的鏈，VPASS有助于減小承受較高電壓VPGM的單元的有效VDS，從而有助于減小泄漏。對于正被編程的鏈，VPASS應(yīng)理想地處于接地電位，因此一中間VPASS電壓將為合理的折衷。
在編程階段中(6)將編程電壓施加于選擇用于編程的存儲器晶體管的控制柵極(圖8(D))。將不編程處在禁止編程狀態(tài)下的鏈(即增強(qiáng)通道及電荷存儲單元)。
在放電階段中(7)允許各控制線及位線放電。
基本上，二種類型的增強(qiáng)發(fā)生在擬編程的存儲器晶體管上。第一種類型是因鄰近存儲器晶體管而引起，所述晶體管具有由來自一字線的高控制柵極電壓以電容方式增強(qiáng)的浮動通道及電荷存儲單元。此發(fā)生在將NAND鏈置入禁止編程模式中時(shí)。因一鄰近禁止編程存儲器晶體管而引起的第一種類型的增強(qiáng)會增強(qiáng)擬編程的存儲器晶體管的電荷存儲單元上的電壓。此是禁止編程的不期望的副作用。第二種類型的增強(qiáng)是對擬編程的存儲器晶體管的位線的補(bǔ)償性調(diào)整，以便偏移第一種類型的增強(qiáng)。通過在升高一相鄰位線的電壓的某一周期期間浮動位線，所述位線通過電容耦合獲得一電壓增強(qiáng)以偏移第一增強(qiáng)的影響。
在剛剛描述的第一實(shí)施例中，第二補(bǔ)償位線增強(qiáng)出現(xiàn)在第一增強(qiáng)之前。此提供可能的ΔV1的一最大范圍。另一方面，其還意味著擬編程的存儲器晶體管的位線將變得浮動，并且其電壓易于被隨后的高編程電壓所移動。然而，已估計(jì)位線電容在相當(dāng)程度上大于通道電容，且因此當(dāng)一高編程電壓出現(xiàn)在控制柵極上時(shí)，即使位線浮動，位線及通道電壓仍將不會有大的變化。
或者，根據(jù)第二實(shí)施例，首先啟動第一增強(qiáng)，然后啟動第二增強(qiáng)。以此方式，可使因高編程電壓而引起的至浮動位線的任何耦合最小化。
圖9(A)至9(G)為根據(jù)本發(fā)明第二實(shí)施例的時(shí)序圖，其說明在編程操作期間通過電容位線至位線耦合的電壓補(bǔ)償方案。
位線預(yù)充電及增強(qiáng)階段(1)源極選擇晶體管被處于0V的SGS關(guān)斷(圖9(A))，而漏極選擇晶體管被升高至VSG的SGD接通(圖9(B))，從而允許一位線存取NAND鏈。
(2)將一被禁止編程的NAND鏈的位線電壓升高(在二步進(jìn)上升的第一步進(jìn)中)至一由VDD-ΔV1所給定的預(yù)定電壓(圖9(F))。此預(yù)定電壓在SGD于(3)中下降至VDD時(shí)足以將NAND鏈的漏極與其位線切斷，從而浮動其中的通道。同時(shí)，將程序NAND鏈的位線電壓固定在0V(圖9(G))。
(3)連接至NAND鏈的一行的漏極選擇晶體管的控制柵極的SGD的漏極字線使其電壓下降至VDD。此將僅使那些被禁止編程的NAND鏈浮動，其中因?yàn)槠湮痪€電壓可與VDD相比，因此其漏極選擇晶體管已被關(guān)斷(圖9(B)及9(F))。至于包含擬編程的存儲器晶體管的NAND鏈，將不相對于其漏極處的0V位線電壓關(guān)斷其漏極選擇晶體管。
(4)NAND鏈中未被尋址的存儲器晶體管使其控制柵極電壓設(shè)定為VPASS，以完全將其接通(圖9(C))。由于一被禁止編程的NAND鏈正在浮動，因此施加于未被尋址的存儲器晶體管的高VPASS及VPGM增強(qiáng)其通道及電荷存儲組件處的電壓，從而禁止編程。
在編程階段中(5)在此周期中，隨著被禁止編程的NAND鏈的位線電壓繼續(xù)上升至VDD，所述電壓變化(在二步進(jìn)上升的第二步進(jìn)中)ΔV1(圖9(F))。在相同周期中，如果程序NAND鏈的鄰居中的一個(gè)處在禁止編程模式中，則編程N(yùn)AND鏈的位線電壓現(xiàn)在被允許浮動并能夠以ΔV2＝αΔV1進(jìn)行耦合(圖9(G))。
將編程電壓施加于選擇用于編程的存儲器晶體管的控制柵極(圖9(D))。將不編程處在禁止編程狀態(tài)下的存儲器晶體管(即增強(qiáng)通道及電荷存儲單元)。
在放電階段中(6)允許各控制線及位線放電。
圖10為根據(jù)一較佳實(shí)施例的流程圖，其顯示編程一頁鄰接的存儲器存儲單元同時(shí)使因所述單元中被禁止編程或閉鎖的個(gè)別存儲器晶體管而引起的耦合錯(cuò)誤最小化的方法。
所有位編程步驟400對于一頁鄰接的存儲器存儲單元而言，每一單元具有位于一控制柵極與一源極和一漏極所界定的一通道區(qū)域之間的一電荷存儲單元，提供一可切換地耦合至每一單元的漏極的位線及一耦合至所述存儲器存儲單元頁的所有控制柵極的字線。
位線預(yù)充電步驟410將一初始、第一預(yù)定電壓施加至擬啟用編程的所述頁的指定存儲器存儲單元的位線。
步驟420將一初始、第二預(yù)定電壓施加至擬禁止程序的所述頁的未指定存儲器存儲單元的位線。
步驟430使被啟用編程的位線浮動，同時(shí)通過一預(yù)定電壓差將被禁止編程的位線從所述第二預(yù)定電壓升高至第三預(yù)定電壓，其中將預(yù)定電壓差的一預(yù)定部分作為一偏移耦合至任何相鄰、浮動、被啟用編程位線，并且所述第三預(yù)定電壓啟用每一被禁止編程存儲器存儲單元的通道的浮動。
編程脈沖、確認(rèn)及禁止步驟440將一編程電壓脈沖施加至字線，以編程所述頁的指定存儲器存儲單元，其中所述頁的那些未指定存儲器存儲單元借助于其增強(qiáng)至禁止編程電壓條件的浮動通道而被禁止編程，并且因任何相鄰啟用編程存儲器單元上的增強(qiáng)而產(chǎn)生的擾動由所述偏移進(jìn)行補(bǔ)償。
步驟450確認(rèn)處在編程狀態(tài)下的所選擇存儲器存儲單元。
步驟460重新指定尚未被確認(rèn)的任何存儲器存儲單元。
步驟470是否確認(rèn)所述頁的所有存儲器存儲單元？如果未確認(rèn)，則返回至步驟420。如果已確認(rèn)，則進(jìn)行至步驟480。
步驟480結(jié)束。
圖11為依據(jù)另一較佳實(shí)施例的流程圖，其顯示編程一頁鄰接的存儲器存儲單元，同時(shí)最小化因所述單元中個(gè)別存儲器晶體管被禁止編程或閉鎖而引起的耦合錯(cuò)誤的方法。此實(shí)施例類似于圖10所示實(shí)施例，但在用于以擾動偏移進(jìn)行預(yù)充電的步驟中，增強(qiáng)通道步驟先于浮動位線步驟。
位線預(yù)充電步驟410′將一初始、第一預(yù)定電壓施加至擬啟用編程的所述頁的指定存儲器存儲單元的位線。
步驟420′將一初始、第二預(yù)定電壓施加至擬被禁止編程的所述頁的未指定存儲器存儲單元的位線，所述第二預(yù)定電壓啟用每一被禁止編程存儲器存儲單元的位線及通道的浮動。
步驟430′使被啟用編程位線浮動，同時(shí)通過預(yù)定電壓差將被禁止編程位線從所述第二預(yù)定電壓升高至第三預(yù)定電壓，其中將預(yù)定電壓差的一預(yù)定部分作為一偏移耦合至任何相鄰、被浮動、被啟用編程位線，并且所述第三預(yù)定電壓啟用每一禁止編程存儲器存儲單元的通道的浮動。
圖12說明實(shí)施本發(fā)明各方面的較佳傳感模塊。傳感模塊380包括位線隔離晶體管502、位線下拉電路520、位線電壓箝位電路610、讀出總線傳輸柵極530及讀出放大器600。
一類似傳感模塊揭示在共同待審及共同擁有的美國專利申請案中，其名稱為“具改進(jìn)感測的非易失性存儲器及方法”，由Adrian-Raul Cernea及Yan Li于本申請案的同一天提出申請。所述共同待審申請案的整個(gè)揭示內(nèi)容以引用的方式并入本文中。
一般而言，并行操作一頁存儲器單元。因此對應(yīng)數(shù)量的傳感模塊并行操作。在一實(shí)施例中，頁控制器540便利地給并行操作的傳感模塊提供控制及時(shí)序信號。
當(dāng)信號BLS啟用位線隔離晶體管520時(shí)，傳感模塊380可連接至存儲器單元10的位線36。傳感模塊380通過讀出放大器600感測存儲器單元10的傳導(dǎo)電流，并鎖存讀取結(jié)果作為感測節(jié)點(diǎn)501處的數(shù)字電壓電平SEN2，并將所述結(jié)果輸出至讀出總線532。
讀出放大器600實(shí)質(zhì)上包括第二電壓箝位電路620、預(yù)充電電路640、鑒別器或比較電路650及鎖存器660。鑒別器電路650包括專用電容器652。
傳感模塊380的一個(gè)特征是在感測期間將恒定電壓供應(yīng)并入位線。此操作較佳由位線電壓箝位電路610實(shí)施。位線電壓箝位電路610如同二極管箝位電路一樣操作，而晶體管612與位線36串聯(lián)。其柵極被偏壓至恒定電壓BLC，其等于超過其臨界電壓VT的所需位線電壓VBL。以此方式，其將位線與感測節(jié)點(diǎn)501隔離，并在編程確認(rèn)或讀取期間為位線設(shè)定一恒定電壓電平，例如所需VBL＝0.5至0.7伏特。一般而言，將位線電壓電平設(shè)定至一足夠低以避免較長的預(yù)充電時(shí)間但又足夠高以避免接地噪聲及其它因素的電平。
讀出放大器600感測穿過感測節(jié)點(diǎn)501的傳導(dǎo)電流，并決定所述傳導(dǎo)電流高于還是低于一預(yù)定值。讀出放大器將呈數(shù)字形式的所感測結(jié)果作為感測節(jié)點(diǎn)501處的信號SEN2輸出至讀取總線532。
還輸出實(shí)質(zhì)上為信號SEN2的反轉(zhuǎn)狀態(tài)的數(shù)字控制信號INV以控制下拉電路520。當(dāng)所感測傳導(dǎo)電流高于預(yù)定值時(shí)，INV將為高而SEN2將為低。下拉電路520會加強(qiáng)此結(jié)果。下拉電路520包括由控制信號INV所控制的n晶體管522，及由控制信號GRS所控制的另一n晶體管550。當(dāng)GRS信號變?yōu)榈蜁r(shí)，不管INV信號的狀態(tài)如何，所述GRS信號基本上允許位線36浮動。在編程期間，GRS信號變?yōu)楦咭栽试S位線36被拉至接地。當(dāng)需要浮動位線時(shí)，GRS信號會變?yōu)榈汀?br> 圖8(H)至8(O)說明圖12所示與本發(fā)明的特征有關(guān)的較佳傳感模塊的時(shí)序。關(guān)于其它發(fā)明特征的較佳傳感模塊的操作的詳細(xì)說明，已在共同待審及共同擁有的美國專利申請案第10/254830號中予以說明并主張其專利權(quán)，其由Adrian-Raul Cernea及YanLi于2002年9月24日提出申請。所述參考申請案的整個(gè)揭示內(nèi)容以引用的方式并入本文中。
在兩個(gè)鄰居被閉鎖時(shí)具有校正的替代實(shí)施例如上文所說明，當(dāng)NAND鏈中的一存儲器單元處在編程狀態(tài)下時(shí)，將其位線及因此其通道保持在約接地電位。當(dāng)高編程電壓出現(xiàn)在所述存儲器單元的控制柵極上時(shí)，其在其浮動?xùn)艠O上誘導(dǎo)一高電壓。通道保持在約接地電位有助于最大化通道與浮動?xùn)艠O之間的電位差，從而為其中間傳送的穿隧電子創(chuàng)建有利的條件，以實(shí)施編程。
對于不再需要編程的同一組字線上的那些NAND鏈而言，盡管其控制柵極上承受編程電壓，但其仍被禁止編程或閉鎖。通過減小穿隧電位來完成此操作。擬禁止編程的NAND鏈?zhǔn)蛊湮痪€從接地提高至VDD。此有效地關(guān)斷漏極選擇晶體管并浮動NAND鏈的通道。當(dāng)通道浮動時(shí)，其將因高編程電壓出現(xiàn)在字線上而從接地上升至較高電壓。此減小相關(guān)聯(lián)浮動?xùn)艠O與通道之間的穿隧電位以禁止編程。
因此，總方案是將NAND鏈的通道接地以創(chuàng)建有利條件以進(jìn)行編程并浮動通道以禁止編程。然而如上文所指出，如果NAND鏈的鄰居處在禁止編程模式中，則其一個(gè)或兩個(gè)鄰居的通道上的高電位會擾動處在編程狀態(tài)下的NAND鏈。上文所說明的方案通過嘗試在一種“共同模式”取消中以相同量調(diào)整處在編程狀態(tài)下的NAND鏈的位線電壓來而補(bǔ)償此擾動。通過使位線離開接地而浮動并且當(dāng)相鄰位線電壓從零轉(zhuǎn)變?yōu)閂DD時(shí)電容式耦合所述電壓的一部分，可完成所述調(diào)整。當(dāng)一編程N(yùn)AND鏈?zhǔn)蛊溧従犹幱诮咕幊棠Ｊ街袝r(shí)，將存在來自二個(gè)鄰居的位線的電容耦合作用。
圖13說明沿其中二階錯(cuò)誤仍可能出現(xiàn)的一行NAND鏈的編程配置。此出現(xiàn)當(dāng)處在編程狀態(tài)下的NAND鏈50側(cè)翼有也處在編程狀態(tài)下的二個(gè)鄰近鏈51、51′并在側(cè)翼進(jìn)一步有處在禁止編程模式中的二個(gè)次鄰近鏈52、52′時(shí)。上述方案要求在編程狀態(tài)下的鏈50、51及51′使其位線36-0、36-1、36-1′浮動并自接地電容式耦合一來自其相鄰位線的電壓。此對于鄰近鏈51、51′較佳，因?yàn)轭~外的耦合電壓ΔV1被用以補(bǔ)償因次鄰近鏈52、52′的增強(qiáng)通道而引起的擾動。然而對于側(cè)翼有鄰近鏈51、51′的NAND鏈50而言，其通道電壓應(yīng)理想地為接地以提供最大編程效率。如果其位線36-0也自接地浮動，則其將獲得自鄰近鏈的位線36-1、36-1′的額外電壓ΔV1的一部份耦合而來的一額外、非零電壓ΔV0。
根據(jù)本發(fā)明的另一方面，當(dāng)NAND鏈的一單元處在編程狀態(tài)下并且所述NAND鏈側(cè)翼有也處在編程狀態(tài)下的二個(gè)鄰近鄰居時(shí)，耦合至NAND鏈的位線被迫使至一電壓，以便最大化所述單元的浮動?xùn)艠O與通道之間的電位差。在一較佳實(shí)施例中，此將需要將位線設(shè)定為接地電位。此將需要NAND鏈認(rèn)知其鄰居的狀態(tài)，即其處在編程模式還是禁止編程模式中。
在一較佳實(shí)施例中，傳感模塊(例如圖12所示的傳感模塊380)控制位線上的電壓。如上文所說明，傳感模塊380并且尤其是耦合至位線36的讀出放大器600會產(chǎn)生控制信號INV，其在編程模式中時(shí)為高而在禁止編程模式中時(shí)為低。因此信號INV可用以向鄰居指示耦合至位線36的NAND鏈?zhǔn)翘幵诰幊棠Ｊ竭€是禁止編程模式中。
圖14說明其中每一傳感模塊也感測其鄰居的INV信號的傳感模塊配置。位線36-0的側(cè)翼分別有位線36-1及36-1′。將傳感模塊380-0耦合至位線36-0，而將傳感模塊380-1及380-1′分別耦合至位線36-1及36-1′。由于每一傳感模塊從其鄰近鄰居接收INV信號，所以傳感模塊380-0分別從傳感模塊380-1及380-1′接收INV信號，作為輸入信號INVL及INVR。同樣地，將傳感模塊380-0的INV信號輸入至傳感模塊380-1及380-1′。
圖12說明根據(jù)一較佳實(shí)施例的傳感模塊，其響應(yīng)相鄰狀態(tài)以將位線下拉至接地。此通過一用以依據(jù)相鄰狀態(tài)將節(jié)點(diǎn)523下拉至接地的可選位線下拉電路560來實(shí)施。當(dāng)耦合至位線36的NAND鏈處在編程模式中時(shí)，INV為高，且晶體管522在傳導(dǎo)以便將位線耦合至節(jié)點(diǎn)523。位線下拉電路包括二個(gè)串聯(lián)接地的n晶體管。二個(gè)n晶體管的傳導(dǎo)分別由相鄰傳感模塊380′及380″輸入的INV信號INVL及INVR進(jìn)行控制。當(dāng)兩個(gè)鄰居處在編程模式中時(shí)，INVL及INVR將也為高，從而將節(jié)點(diǎn)523并因此將位線36下拉至接地。相反，如果一或多個(gè)鄰居處在禁止編程模式中，則電路560將不把節(jié)點(diǎn)523下拉至接地。
圖15說明一替代實(shí)施方案，其中指示鄰居是處在編程模式還是禁止編程模式中的信號直接從鄰居位線的狀態(tài)中獲得。當(dāng)不易從相鄰傳感模塊中獲得信號時(shí)，此方案有用。如上文所說明，當(dāng)NAND鏈處在編程模式中時(shí)，將其位線電壓保持在約接地電位，而當(dāng)NAND鏈處在禁止編程模式中時(shí)，將其位線電壓保持在VDD。
虛擬INV信號產(chǎn)生器570感測位線電壓并輸出一虛擬INV信號VINV，其在邏輯上等效于一傳感模塊產(chǎn)生的INV信號。虛擬INV信號產(chǎn)生器570包括一p晶體管572，其與一用于輸出信號VINV的節(jié)點(diǎn)的上拉/下拉配置中的n晶體管574串聯(lián)。p晶體管572由其柵極處的一電壓VWKP微弱地上拉。位線36′的電壓被輸入至n晶體管574的柵極。虛擬INV信號產(chǎn)生器570實(shí)質(zhì)上相當(dāng)于三態(tài)反相器，其在位線36-1具有接近于接地的電壓(編程模式)時(shí)輸出高VINV信號，而在所述電壓為VDD(禁止編程模式)時(shí)輸出低VINV信號。
在圖15所示的實(shí)例中，VINV信號作為信號VINVL被輸入至相鄰傳感模塊380-0。因此使用信號INV或VINV，將關(guān)于編程或禁止編程狀態(tài)的信息傳送至耦合至NAND鏈的傳感模塊380-0。在其相鄰NAND鏈的兩者均處在編程模式中的情況下，傳感模塊380-0借助位線下拉電路560將位線下拉至接地。
雖然已依據(jù)某些實(shí)施例說明了本發(fā)明的各方面，但是應(yīng)了解，在所附權(quán)利要求書的全部范圍之內(nèi)，本發(fā)明應(yīng)受保護(hù)。
權(quán)利要求
1.一種在一具有一存儲器存儲單元陣列的非易失性存儲器中將具有互連控制柵極的一頁鄰接存儲器存儲單元編程為其目標(biāo)狀態(tài)的方法，每一單元具有位于一控制柵極與由一源極和一漏極界定的一通道區(qū)域之間的一電荷存儲單元，及一可切換地耦合至所述漏極的位線，所述方法包括(a)提供一可切換地耦合至每一存儲器存儲單元的所述漏極的位線及一耦合至存儲器存儲單元的所述頁的所有所述控制柵極的字線；(b)將一初始的、第一預(yù)定電壓施加至所述頁的指定存儲器存儲單元的所述位線以啟用編程；(c)將一初始的、第二預(yù)定電壓施加至所述頁的未指定存儲器存儲單元的所述位線以禁止編程；(d)浮動所述被啟用編程的位線，同時(shí)將所述被禁止編程位線從所述第二預(yù)定電壓升高一預(yù)定電壓差至一第三預(yù)定電壓，其中將所述預(yù)定電壓差的一預(yù)定部分作為一偏移耦合至任何相鄰、浮動、被啟用編程位線，并且所述第三預(yù)定電壓啟用每一被禁止編程存儲器存儲單元的通道的浮動；(e)將一編程電壓脈沖施加至所述字線，以便編程所述頁的所述指定存儲器存儲單元，其中所述頁的那些未指定存儲器存儲單元憑借其增強(qiáng)至一被禁止編程電壓條件的浮動通道而被禁止編程，并且由任何相鄰啟用編程存儲器存儲單元上的增強(qiáng)所產(chǎn)生的擾動通過所述偏移進(jìn)行補(bǔ)償。
2.如權(quán)利要求1所述的方法，其進(jìn)一步包括(f)確認(rèn)在編程狀態(tài)下的所述選定存儲器存儲單元；(g)重新指定尚未被確認(rèn)的任何存儲器存儲單元；及(h)重復(fù)(c)至(g)，直至所述頁的存儲器存儲單元全部已被確認(rèn)。
3.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述浮動所述被啟用編程位線先于每一被禁止編程存儲器存儲單元的所述通道的所述浮動。
4.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述浮動所述被啟用編程位線是在每一被禁止編程存儲器存儲單元的所述通道的所述浮動之后。
5.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中存儲器存儲單元的所述頁形成所述陣列的一行。
6.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中存儲器存儲單元的所述頁形成所述陣列的一行的一區(qū)段。
7.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述存儲器被組織為存儲器存儲單元的NAND鏈的一陣列，每一鏈具有復(fù)數(shù)個(gè)串聯(lián)連接的存儲器存儲單元，并且存儲器存儲單元的所述頁是由來自其一頁中每一NAND鏈的一存儲器存儲單元組成。
8.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中每一存儲器存儲單元存儲一個(gè)位的信息。
9.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中每一存儲器存儲單元存儲一個(gè)以上位的信息。
10.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述電荷存儲單元為一浮動?xùn)艠O。
11.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述電荷存儲單元為一介電層。
12.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述非易失性存儲器呈一種卡的形式。
13.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其進(jìn)一步包括將一被啟用編程位線設(shè)定為一預(yù)定電位，每當(dāng)所述位線具有二個(gè)也被啟用編程的相鄰位線時(shí)，所述電位基本上使編程效率最大化。
14.如權(quán)利要求13所述的方法，其中所述預(yù)定電位接地。
15.一種在一具有一存儲器存儲單元陣列的非易失性存儲器中將具有互連控制柵極的一頁鄰接存儲器存儲單元編程為其目標(biāo)狀態(tài)的編程電路，每一單元具有位于一控制柵極與由一源極和一漏極界定的一通道區(qū)域之間的一電荷存儲單元及一可切換地耦合至所述漏極的位線，所述電路包括一位線，其可切換地耦合至每一存儲器存儲單元的所述漏極；一字線，其耦合至存儲器存儲單元的所述頁的所有所述控制柵極；用以將一初始、第一預(yù)定電壓施加至所述頁的指定存儲器存儲單元的所述位線以啟用編程之構(gòu)件；用以將一最初、第二預(yù)定電壓施加至所述頁的未指定存儲器存儲單元的所述位線以禁止編程之構(gòu)件；用以浮動所述被啟用編程位線，同時(shí)將所述禁止編程位線從所述第二預(yù)定電壓升高一預(yù)定電壓差至一第三預(yù)定電壓之構(gòu)件，其中將所述預(yù)定電壓差的一預(yù)定部分作為一偏移耦合至任何相鄰、浮動、被啟用編程位線，并且所述第三預(yù)定電壓啟用每一被禁止編程存儲器存儲單元的所述通道的浮動；用以將一編程電壓脈沖施加至所述字線，以便編程所述頁的所述指定存儲器存儲單元之構(gòu)件，其中所述頁的那些未指定存儲器存儲單元憑借其增強(qiáng)至一被禁止編程電壓條件的浮動通道而被禁止編程，并且由任何相鄰啟用編程存儲器存儲單元上的增強(qiáng)所產(chǎn)生的擾動由所述偏移進(jìn)行補(bǔ)償。
16.如權(quán)利要求15所述的非易失性存儲器，其進(jìn)一步包括用以將一被啟用編程位線設(shè)定為一預(yù)定電位之構(gòu)件，每當(dāng)所述位線具有二個(gè)也被啟用編程的相鄰位線時(shí)，所述電位基本上使編程效率最大化。
17.如權(quán)利要求16所述的非易失性存儲器，其中所述預(yù)定電位接地。
18.一種在一具有一存儲器存儲單元陣列的非易失性存儲器中將具有互連控制柵極的一頁鄰接存儲器存儲單元編程為其目標(biāo)狀態(tài)的編程電路，每一單元具有位于一控制柵極與由一源極和一漏極界定的一通道區(qū)域之間的一電荷存儲單元及一可切換地耦合至所述漏極的位線，所述電路包括一位線，其可切換地耦合至每一存儲器存儲單元的所述漏極；一字線，其耦合至存儲器存儲單元的所述頁的所有所述控制柵極；一控制器及一響應(yīng)所述控制器的電源；所述控制器指定所述頁中擬編程的存儲器存儲單元；所述電源將一第一預(yù)定電壓施加至所述頁的所述指定存儲器存儲單元的所述位線以啟用編程；所述電源將一第二預(yù)定電壓施加至所述頁的所述未指定存儲器存儲單元的所述位線以禁止編程；多個(gè)開關(guān)，其響應(yīng)所述控制器用以浮動所述被啟用編程位線，同時(shí)所述電源將所述禁止編程位線從所述第二預(yù)定電壓升高一預(yù)定電壓差至一第三預(yù)定電壓，其中將所述預(yù)定電壓差的一預(yù)定部分作為一偏移耦合至任何相鄰、浮動、被啟用編程位線，并且所述第三預(yù)定電壓啟用每一被禁止編程存儲器存儲單元的所述通道的浮動；及所述電源將一編程電壓脈沖施加至所述字線，以便編程所述頁的所述指定存儲器存儲單元，其中所述頁的那些未指定存儲器存儲單元憑借其增強(qiáng)至一被禁止編程電壓條件的浮動通道而被禁止編程，并且由任何相鄰被啟用編程存儲器存儲單元上的增強(qiáng)所產(chǎn)生的擾動由所述偏移進(jìn)行補(bǔ)償。
19.如權(quán)利要求18所述的非易失性存儲器，其中對所述被啟用編程位線的所述浮動先于每一被禁止編程存儲器存儲單元的所述通道的所述浮動。
20.如權(quán)利要求18所述的非易失性存儲器，其中對所述被啟用編程位線的所述浮動是在每一被禁止編程存儲器存儲單元的所述通道的所述浮動之后。
21.如權(quán)利要求18所述的非易失性存儲器，其中存儲器存儲單元的所述頁形成所述陣列的一行。
22.如權(quán)利要求18所述的非易失性存儲器，其中存儲器存儲單元的所述頁形成所述陣列的一行的一區(qū)段。
23.如權(quán)利要求18所述的非易失性存儲器，其中所述存儲器被組織為存儲器存儲單元的NAND鏈的一陣列，每一鏈具有復(fù)數(shù)個(gè)串聯(lián)連接的存儲器存儲單元，并且存儲器存儲單元的所述頁是由自其一頁中每一NAND鏈的一存儲器存儲單元組成。
24.如權(quán)利要求18所述的非易失性存儲器，其中每一存儲器存儲單元存儲一個(gè)位的信息。
25.如權(quán)利要求18所述的非易失性存儲器，其中每一存儲器存儲單元存儲一個(gè)以上位的信息。
26.如權(quán)利要求18所述的非易失性存儲器，其中所述電荷存儲單元為一浮動?xùn)艠O。
27.如權(quán)利要求18所述的非易失性存儲器，其中所述電荷存儲單元為一介電層。
28.如權(quán)利要求18所述的非易失性存儲器，其中所述非易失性存儲器呈一卡的形式。
29.如權(quán)利要求18所述的非易失性存儲器，其中擬編程的所述存儲器存儲單元的每一單元可連接至一位線，并且所述非易失性存儲器進(jìn)一步包括一電壓源，其用以將所述位線設(shè)定為一預(yù)定電位，每當(dāng)所述位線具有二個(gè)與未被禁止編程的相鄰存儲器存儲單元相關(guān)聯(lián)的鄰近位線時(shí)，所述電位基本上使編程效率最大化。
30.如權(quán)利要求16所述的非易失性存儲器，其中所述預(yù)定電位接地。
全文摘要
本發(fā)明揭示一種具有位線至位線耦合補(bǔ)償?shù)姆且资源鎯ζ骷胺椒?。?dāng)對存儲器存儲單元的一鄰接頁進(jìn)行編程時(shí)，每當(dāng)一存儲器存儲單元已達(dá)到其目標(biāo)狀態(tài)并被禁止編程或閉鎖而不能進(jìn)一步編程時(shí)，其均會在仍處于編程狀態(tài)下的一鄰近存儲器存儲單元上產(chǎn)生一擾動。本發(fā)明提供作為編程一部分的電路及方法，其中將對所述擾動的一偏移添加至仍處于編程狀態(tài)下的所述鄰近存儲器存儲單元。所述偏移是通過所述被禁止編程的存儲器存儲單元與所述仍處于編程狀態(tài)下的存儲器存儲單元的鄰近位線之間的一受控耦合來添加。以此方式，可消除或使并行編程高密度存儲器存儲單元中固有的錯(cuò)誤最小化。
文檔編號G11C16/04GK1883009SQ200480032938
公開日2006年12月20日 申請日期2004年9月8日 優(yōu)先權(quán)日2003年9月17日
發(fā)明者勞爾-阿德里安·切爾內(nèi)亞, 李彥, 邁赫達(dá)德·穆菲迪, 沙扎德·哈立德 申請人:桑迪士克股份有限公司