專利名稱：存儲器系統(tǒng)分段電源供應(yīng)和控制的制作方法
背景人們不斷設(shè)計(jì)計(jì)算機(jī)系統(tǒng)滿足兩個(gè)通常相反的目標(biāo)，即提高性能和降低功率消耗(有時(shí)表現(xiàn)為試圖維持功率消耗水平同時(shí)提高性能)。在諸如便攜式計(jì)算機(jī)系統(tǒng)(包括筆記本和手持式計(jì)算機(jī))、聯(lián)網(wǎng)設(shè)備(包括防火墻設(shè)備和智能路由器)、以及服務(wù)器組(包括刀片式和telco服務(wù)器)的電子設(shè)備中，滿足這兩個(gè)目標(biāo)的矛盾變得相當(dāng)明顯，上述的電子設(shè)備都使用具有相當(dāng)數(shù)量的DRAM(動(dòng)態(tài)隨機(jī)存取存儲器)的存儲器系統(tǒng)。隨著發(fā)現(xiàn)這種設(shè)備更多的應(yīng)用，需要更快的處理器、更多的存儲器等。但是，隨著發(fā)現(xiàn)這種設(shè)備更多的應(yīng)用，需要消耗更少的功率以增加便攜式設(shè)備中電池的壽命，并且允許更大密度的電子設(shè)備在集中化設(shè)備中組裝在一起。
這種矛盾致使人們努力設(shè)法降低這種電子設(shè)備的每個(gè)組件(包括存儲器裝置)所需要的功率量。已知方法包括為這種電子設(shè)備創(chuàng)建當(dāng)沒有被有效使用時(shí)進(jìn)入的降低功率模式(通常也稱為“休眠”模式或“冬眠”模式)。具體地，DRAM裝置被創(chuàng)建了低功率模式，包括在DRAM裝置業(yè)界通常稱為“自刷新”的模式，在這種模式下DRAM裝置和其它組件之間的交互被最小化。自刷新模式要求通過使用最少量的內(nèi)置DRAM裝置的邏輯來使DRAM能夠獨(dú)立執(zhí)行維護(hù)功能，諸如刷新DRAM裝置的存儲器單元。
但是，這種降低DRAM裝置的功率消耗的方法并不能解決如下原因帶來的功率浪費(fèi)問題DRAM裝置中的存儲器單元為了獲得和保持電荷來指示存儲器單元中的比特值而必須的電壓電平，與通常耦合到DRAM裝置的處理器和其它邏輯所需的更低電壓電平之間越來越不平衡。作為這種不平衡的結(jié)果，必須采用效率低的I/O接口和存儲器控制器邏輯設(shè)計(jì)，并且丟失了通過使用低壓接口來降低功率消耗和/或增加存儲器的存取速度的機(jī)會。


參看以下的詳細(xì)描述，本領(lǐng)域技術(shù)人員將明白本發(fā)明的目的、特征和優(yōu)點(diǎn)。
圖1是應(yīng)用存儲器系統(tǒng)的一個(gè)實(shí)施例的框圖。
圖2是應(yīng)用存儲器系統(tǒng)的另一個(gè)實(shí)施例的框圖。
圖3是應(yīng)用存儲器裝置的一個(gè)實(shí)施例的框圖。
圖4是應(yīng)用存儲器裝置的另一個(gè)實(shí)施例的框圖。
圖5是應(yīng)用存儲器裝置的又一個(gè)實(shí)施例的框圖。
圖6是應(yīng)用存儲器裝置的再一個(gè)實(shí)施例的框圖。
圖7是應(yīng)用具有點(diǎn)對點(diǎn)接口的存儲器裝置的一個(gè)實(shí)施例的框圖。
圖8是應(yīng)用具有點(diǎn)對點(diǎn)接口的存儲器裝置的另一個(gè)實(shí)施例的框圖。
圖9是應(yīng)用計(jì)算機(jī)系統(tǒng)的另一個(gè)實(shí)施例的框圖。
具體實(shí)施例方式
在以下說明中，為了解釋的目的，闡明了許多細(xì)節(jié)以便提供對本發(fā)明實(shí)施例的完全理解。但是，本領(lǐng)域技術(shù)人員將清楚，這些特定細(xì)節(jié)不是實(shí)施后文主張的本發(fā)明所必須的。
本發(fā)明的實(shí)施例涉及將用于存儲器裝置的電源分段，以致于使用不同的電源以不同的電壓電平來為DRAM存儲器單元和至少一部分DRAM接口邏輯供應(yīng)功率，從而降低了DRAM裝置所需要的總功率量。盡管以下論述集中在DRAM裝置上，但是本領(lǐng)域技術(shù)人員將理解下文所請求保護(hù)的本發(fā)明也可以實(shí)施來支持其它存儲器裝置。同樣，盡管以下論述的至少一部分集中在計(jì)算機(jī)系統(tǒng)中的存儲器上，但是本領(lǐng)域技術(shù)人員將理解下文所請求保護(hù)的本發(fā)明也可以結(jié)合具有存儲器裝置的其它電子設(shè)備或系統(tǒng)來實(shí)施。本領(lǐng)域技術(shù)人員還將了解，盡管以下論述集中在存儲器單元以二維行和列陣列形式組織的存儲器裝置中，但是存儲器單元也可以以多種方式中的任一種組織，包括有或無交錯(cuò)的存儲體、多于二維的陣列、內(nèi)容可尋址等。
圖1是應(yīng)用存儲器系統(tǒng)的一個(gè)實(shí)施例的框圖。存儲器系統(tǒng)100至少部分由通過存儲器總線181耦合在一起的存儲器控制器180和存儲器裝置190構(gòu)成。存儲器系統(tǒng)設(shè)計(jì)領(lǐng)域的技術(shù)人員將很容易認(rèn)識到圖1示出了一種相對簡單的存儲器系統(tǒng)，其替換實(shí)施例也是可行的，其中在不偏離以下所請求保護(hù)的本發(fā)明的精神和范圍的情況下，組件的確切排列和配置可以被減少、增加或另外改變。例如，盡管在以下論述中為了簡單起見，將存儲器系統(tǒng)100示為只具有一條存儲器總線181和只有一個(gè)存儲器裝置190，但是本領(lǐng)域技術(shù)人員將容易理解，在不偏離所請求保護(hù)的本發(fā)明的精神和范圍的情況下，存儲器系統(tǒng)100的其它可能實(shí)施例可以包括多條存儲器總線和/或裝置。
存儲器控制器180控制存儲器裝置190執(zhí)行的功能，作為控制功能的一部分向與存儲器控制器180耦合的外部裝置(未示出)，諸如處理器、總線管理I/O控制器等，提供對存儲器裝置190的訪問。具體地，耦合到存儲器控制器180的外部裝置向存儲器控制器180發(fā)出在存儲器裝置190中存儲數(shù)據(jù)或是從存儲器裝置190中獲取所存儲的數(shù)據(jù)的命令。存儲器控制器180接收這些命令，并且將這些命令中繼到存儲器裝置190，中繼時(shí)所采用的格式具有與存儲器總線181和/或組成存儲器裝置190和存儲器總線181之間的接口的控制邏輯191和數(shù)據(jù)緩沖器196的組合相兼容的定時(shí)和協(xié)議。實(shí)際上，存儲器控制器180協(xié)調(diào)響應(yīng)于來自外部裝置的讀寫命令對存儲器裝置190中的存儲器單元所做的訪問。為了支持各種實(shí)施例中的這些功能，存儲器控制器180還協(xié)調(diào)為了確保保持存儲在存儲器裝置190的數(shù)據(jù)而必須執(zhí)行的各種維護(hù)操作，包括啟動(dòng)有規(guī)律的刷新操作和進(jìn)行在訪問之間所需的預(yù)充電操作。
存儲器總線181由將存儲器控制器180和存儲器裝置190耦合在一起的多個(gè)控制、地址和數(shù)據(jù)信號線組成。構(gòu)成存儲器總線181的各種可能實(shí)施例的多個(gè)信號線的確切數(shù)量和特性可以被配置為可與多個(gè)可能存儲器接口中的任何一個(gè)相互操作，包括意味著同已知類型的存儲器裝置兼容的那些接口，所述存儲器裝置包括DRAM(動(dòng)態(tài)隨機(jī)存取存儲器)裝置，諸如FPM(快速頁模式)存儲器裝置、EDO(擴(kuò)展數(shù)據(jù)輸出)、雙端口VRAM(視頻隨機(jī)存取存儲器)、窗口RAM、SDR(單數(shù)據(jù)速率)、DDR(雙數(shù)據(jù)速率)、RAMBUSTMDRAM等。在一些實(shí)施例中，各種信號線上的動(dòng)作意味著與時(shí)鐘信號、一個(gè)或多個(gè)信號線，也許是控制信號線進(jìn)行協(xié)作，用于在存儲器控制器180和存儲器裝置190之間傳輸時(shí)鐘信號。在一些實(shí)施例中，一個(gè)或多個(gè)控制信號和地址信號可以在通用信號線上多路復(fù)用，使得控制信號和地址信號在用于在存儲器控制器180和存儲器裝置190之間運(yùn)載信號的通用導(dǎo)線上在不同時(shí)間被傳輸。同樣，在一些實(shí)施例中，一個(gè)或多個(gè)地址信號和數(shù)據(jù)信號可以在通用信號線上多路復(fù)用。
存儲器裝置190是DRAM存儲器裝置，具有配置用于同存儲器總線181互操作的接口，所述接口由控制邏輯191和數(shù)據(jù)緩沖器196構(gòu)成。在一些實(shí)施例中，存儲器裝置190是單個(gè)集成電路。在其它實(shí)施例中，存儲器裝置190由可移動(dòng)存儲模塊的多個(gè)集成電路組成，諸如SIMM(單列直插存儲器模塊)、SIPP(單列直插管腳封裝)、DIMM(雙列直插存儲器模塊)等。
存儲器裝置190的存儲器單元被分組為多個(gè)存儲體，諸如存儲體198a-d，每個(gè)存儲體被組成為具有行和列的二維存儲器單元陣列。但是，本領(lǐng)域技術(shù)人員容易理解存儲器裝置中的存儲器單元也可以組織為多種可能形式中的任何一種形式。在一些實(shí)施例中，控制邏輯191通過存儲器總線181從存儲器控制器180接收至少一些命令和地址，并且使用存儲體選擇邏輯192和行地址譯碼器193來獲取對適當(dāng)?shù)男械脑L問，同時(shí)使用列地址譯碼器194、I/O多路復(fù)用器195和/或數(shù)據(jù)緩沖器196來至少為讀和寫命令執(zhí)行適當(dāng)?shù)膭?dòng)作?？刂七壿?91還協(xié)調(diào)從存儲器控制器180接收的命令的執(zhí)行和由刷新控制邏輯197對存儲體198a-d的存儲器單元進(jìn)行的刷新。
在如圖1所示的各種實(shí)施例中，存儲器控制器180和存儲器裝置190從電源170接收功率。存儲器控制器180通過邏輯級功率線174被供給了邏輯級功率。在一些實(shí)施例中，在存儲器控制器180的控制下，將與存儲器控制器180所接收的相同的邏輯級功率通過邏輯功率控制176有選擇地供應(yīng)給存儲器裝置190的一部分。在替換實(shí)施例中，將存儲器控制器180所接收的相同的邏輯級功率直接從邏輯級功率線174供應(yīng)給存儲器裝置190的一部分，而不介入邏輯功率控制176。存儲器裝置190被供給邏輯級功率的這一部分(以虛線矩形畫出輪廓)至少部分由控制邏輯191、存儲體選擇邏輯192、列地址譯碼器194、I/O多路復(fù)用器195和數(shù)據(jù)緩沖器196組成。但是，存儲器裝置190的另一部分(也以虛線矩形畫出了輪廓)通過存儲器級功率線172接收存儲器級功率。存儲器裝置190被供給存儲器級功率的這一部分至少部分由刷新控制邏輯197、行地址譯碼器193和存儲體198a-d組成。
本領(lǐng)域的技術(shù)人員將認(rèn)識到，確切選擇控制邏輯191、存儲體選擇邏輯192、行地址譯碼器193、列地址譯碼器194、I/O多路復(fù)用器195和數(shù)據(jù)緩沖器196、刷新控制邏輯197中的哪一些通過邏輯級功率線177被供應(yīng)邏輯級功率或通過存儲器級功率線172被供應(yīng)存儲器級功率的一個(gè)或另一個(gè)，在不偏離所請求保護(hù)的本發(fā)明的精神和范圍下，在圖1所示的各種實(shí)施例中可能會有偏差。比如存儲器控制器180、控制邏輯191、存儲體選擇邏輯192、行地址譯碼器193、列地址譯碼器194、I/O多路復(fù)用器195、數(shù)據(jù)緩沖器196和刷新控制邏輯197是邏輯電路裝置，而且作為邏輯電路裝置，能夠被設(shè)計(jì)使用晶體管的最新改進(jìn)和已經(jīng)可用于邏輯電路設(shè)計(jì)的其它技術(shù)，包括使用小得多的晶體管。邏輯電路中這種較小的晶體管并不需要較大晶體管所需要的那么高的電平來區(qū)分0和1比特值，所以這種較小的晶體管能夠在較低的電壓電平下更有效地工作。這使得不必對較小晶體管使用較大晶體管所需的較高電壓電平，并且在采用這種較小晶體管的許多邏輯電路中，使用這種較高電壓提供了超出這種較小晶體管所能用掉的電能，因此很多電能很浪費(fèi)地轉(zhuǎn)化為熱消耗掉。但是，與這種邏輯電路相反，DRAM裝置中的存儲器單元仍然需要較高電壓電平，以便通過使用在那些類似電容器設(shè)計(jì)的存儲器單元中動(dòng)態(tài)存儲和保持的電荷來可靠區(qū)分0和1比特值，其中所存儲的電荷通常隨著時(shí)間衰減并且必須被反復(fù)刷新(或充電)來保持。這種隨時(shí)間衰減的事實(shí)要求使用較高的電壓電平來存儲電荷，以便在表示0和1比特值的電壓電平中提供“額外”的間距，從而發(fā)生部分衰減之后在部分衰減的0和1比特值之間的電壓電平仍然能夠區(qū)分。因?yàn)檫@些和相關(guān)原因，盡管存儲器單元中使用的晶體管的尺寸已經(jīng)如同邏輯電路中的晶體管的尺寸一樣被減小，DRAM存儲器單元仍然需要來自電源的稍微高一點(diǎn)的電壓電平。
為存儲器裝置190中的兩個(gè)不同部分提供兩個(gè)不同的電源，為在存儲器系統(tǒng)100所在的電子系統(tǒng)處于低功率狀態(tài)的情況下節(jié)省功率提供了機(jī)會，在這種低功率狀態(tài)下向存儲器裝置190中存儲數(shù)據(jù)的訪問和從存儲器裝置190獲取數(shù)據(jù)的訪問被掛起。在這種低功率狀態(tài)下，可能希望只向存儲器裝置190提供保持存儲體198a-d中所存儲的數(shù)據(jù)所必須的功率水平，并且在一些實(shí)施例中，這可以通過允許經(jīng)由邏輯級功率線177提供的邏輯級功率通過邏輯功率控制176被有選擇地關(guān)閉來實(shí)現(xiàn)。在這種實(shí)施例中，行地址譯碼器193和刷新控制邏輯197可以使用經(jīng)由存儲器級功率線172供應(yīng)的存儲器級功率，使得刷新控制邏輯197能夠繼續(xù)在存儲體198a-d中可能通過刷新控制邏輯197中的計(jì)數(shù)器在各時(shí)間間隔選擇的行上啟動(dòng)刷新循環(huán)，并且行地址譯碼器193能夠繼續(xù)選擇由刷新控制邏輯197指定來進(jìn)行刷新操作的行。
根據(jù)存儲體198a-d的具體實(shí)施細(xì)節(jié)，可能必須至少向行地址譯碼器193提供存儲器級功率，以便行地址譯碼器193利用充足的電壓電平來正確驅(qū)動(dòng)198a-d中的字線。同樣，可能也必須向存儲器裝置190中直接耦合到存儲體198a-d的其它部件，諸如I/O多路復(fù)用器195，提供存儲器級功率，以便再次利用充足的電壓電平來支持信號通知。
向控制邏輯191和數(shù)據(jù)緩沖器196提供為存儲器控制器180提供的相同的邏輯級功率，使得控制邏輯191和數(shù)據(jù)緩沖器196能夠在不浪費(fèi)電能的更有效的電壓電平下工作。共享相同的較低電壓還提供了在通過存儲器控制器180和存儲器裝置190之間的存儲器總線181的信號通知中使用較低電壓電平的機(jī)會，并且產(chǎn)生使用較小的電壓擺動(dòng)來傳送控制、地址和數(shù)據(jù)和/或其它信號的機(jī)會，并且進(jìn)一步提供了提高這種信號通過存儲器總線181傳輸?shù)乃俾实臋C(jī)會，而提高速率隨后又進(jìn)一步提供了提高存儲器總線181的性能的機(jī)會。另外，共享相同的較低電壓電平還減輕了在存儲器控制器內(nèi)設(shè)計(jì)將存儲器控制器180耦合到存儲器總線181以便適應(yīng)較高電壓電平的接口的需要，從而可能簡化存儲器控制器180中所述接口的設(shè)計(jì)和/或可能允許更容易獲得的更快的接口。另外，降低由存儲器總線181消耗的功率和由存儲器控制器180與存儲器裝置190兩者內(nèi)的存儲器總線181的接口(諸如控制邏輯191和/或數(shù)據(jù)緩沖器196)所消耗的功率可能變得顯著，在多個(gè)存儲器裝置190構(gòu)成存儲器系統(tǒng)100的情況下尤其如此。
圖2是應(yīng)用存儲器系統(tǒng)的另一個(gè)實(shí)施例的框圖。與圖1的存儲器系統(tǒng)100相似，存儲器系統(tǒng)200至少部分由通過存儲器總線281耦合在一起的存儲器控制器280和存儲器裝置290組成。存儲器系統(tǒng)設(shè)計(jì)領(lǐng)域的技術(shù)人員將很容易認(rèn)識到圖2示出了一種相對簡單的存儲器系統(tǒng)的形式，其替換實(shí)施例也是可行的，其中在不偏離以下所請求保護(hù)的本發(fā)明的精神和范圍的情況下，組件的確切排列和配置可以被減少、增加或改變。
存儲器控制器280控制存儲器裝置290執(zhí)行的功能，作為控制功能的一部分向與存儲器控制器280耦合的外部裝置(未示出)，諸如處理器、總線管理I/O控制器等，提供對存儲器裝置290的訪問。存儲器控制器280協(xié)調(diào)響應(yīng)于來自外部裝置的讀寫命令對存儲器裝置290中的存儲器單元所做的訪問。存儲器控制器280還協(xié)調(diào)為了確保保持存儲在存儲器裝置290中的數(shù)據(jù)而必須執(zhí)行的各種維護(hù)操作，包括啟動(dòng)有規(guī)律的刷新操作和進(jìn)行在訪問之間必需的預(yù)充電操作。存儲器總線281由將存儲器控制器280和存儲器裝置290耦合在一起的多個(gè)控制、地址和數(shù)據(jù)信號線組成。構(gòu)成存儲器總線281的各種可能實(shí)施例的多個(gè)信號線的確切數(shù)量和特性可以被配置為與多個(gè)可能存儲器接口中的任何一種相互操作。在一些實(shí)施例中，存儲器總線281的各種信號線上的動(dòng)作意味著與時(shí)鐘信號協(xié)作。存儲器裝置290是DRAM存儲器裝置，具有配置用于同存儲器總線281互操作的接口，所述接口由控制邏輯291和數(shù)據(jù)緩沖器296構(gòu)成。在一些實(shí)施例中，存儲器裝置290是單個(gè)集成電路，在其它實(shí)施例中，存儲器裝置290由可移動(dòng)存儲器模塊的多個(gè)集成電路組成。存儲器裝置290的存儲器單元被分組為多個(gè)存儲體，諸如存儲體298a-d，每個(gè)存儲體被組成為具有行和列的二維存儲器單元陣列。
在各種實(shí)施例中，存儲器控制器280通過邏輯級功率線274被供給了邏輯級功率。在存儲器控制器280的控制下，將相同的邏輯級功率通過邏輯功率控制276有選擇地供應(yīng)給存儲器裝置290的一部分，即包括控制邏輯291、存儲體選擇邏輯292、列地址譯碼器294、I/O多路復(fù)用器295和數(shù)據(jù)緩沖器296的一部分。還將相同的邏輯級功率直接從邏輯級功率線274供應(yīng)給存儲器裝置290的另一部分，而不介入邏輯功率控制276，即包括行地址譯碼器293和刷新控制邏輯297的一部分。存儲器裝置290的另一部分通過存儲器級功率線272接收存儲器級功率，即包括存儲體298a-d的一部分。本領(lǐng)域的技術(shù)人員將認(rèn)識到，確切選擇控制邏輯291、存儲體選擇邏輯292、行地址譯碼器293、列地址譯碼器294、I/O多路復(fù)用器295、數(shù)據(jù)緩沖器296和刷新控制邏輯297中的哪一些被供應(yīng)邏輯級功率或存儲器級功率的一個(gè)或另一個(gè)，以及選擇是否有選擇地通過邏輯功率控制276供應(yīng)邏輯級功率，在不偏離所請求保護(hù)的本發(fā)明的精神和范圍的情況下，在圖2所示的各種實(shí)施例中可能會有偏差。
為存儲器裝置290中的三個(gè)不同部分提供兩個(gè)不同的電源，并且其中三個(gè)部分之一以可選擇的方式被兩個(gè)電源中的一個(gè)供給電源，為在存儲器系統(tǒng)200所在的電子系統(tǒng)被置于低功率狀態(tài)的情況下節(jié)省功率提供了機(jī)會，與圖1的存儲器系統(tǒng)100類似，可能希望只為存儲器裝置290提供維持存儲體298a-d中所存儲的數(shù)據(jù)所必須的功率水平。在一些實(shí)施例中，這可以通過以下措施實(shí)現(xiàn)，允許將經(jīng)由邏輯級功率線277提供給存儲器裝置290一部分的邏輯級功率通過邏輯功率控制276被有選擇地關(guān)閉，同時(shí)提供給存儲器裝置290另一部分的相同邏輯級功率繼續(xù)經(jīng)由邏輯功率線274提供。在這種實(shí)施例中，繼續(xù)為存儲體298a-d供給存儲器級功率，以便保持存儲體298a-d內(nèi)的存儲器單元中的內(nèi)容。另外，行地址譯碼器293和刷新控制邏輯297可以使用經(jīng)由邏輯級功率線274供應(yīng)的邏輯級功率，使得刷新控制邏輯297能夠繼續(xù)在存儲體298a-d中可能通過刷新控制邏輯297中的計(jì)數(shù)器在各時(shí)間間隔選擇的行上啟動(dòng)刷新循環(huán)，并且行地址譯碼器293能夠繼續(xù)選擇由刷新控制邏輯297指定的行來進(jìn)行刷新操作。
根據(jù)存儲體298a-d的具體實(shí)施細(xì)節(jié)，可能必須至少向行地址譯碼器293提供存儲器級功率，以便行地址譯碼器293利用充足的電壓電平來正確驅(qū)動(dòng)存儲體298a-d中的字線。同樣，可能也必須向存儲器裝置290中直接耦合到存儲體298a-d的其它部件，諸如I/O多路復(fù)用器295，提供存儲器級功率，以便利用充足的電壓電平支持信號通知。
以與圖1中的存儲器系統(tǒng)100類似的方式，向控制邏輯291和數(shù)據(jù)緩沖器296提供為存儲器控制器280提供的相同的邏輯級功率，使得控制邏輯291和數(shù)據(jù)緩沖器296能夠在不浪費(fèi)電能的更有效的電壓電平下工作。共享相同的較低電壓還提供了在通過存儲器控制器280和存儲器裝置290之間的存儲器總線281的信號通知中使用較低電壓電平的機(jī)會，并且產(chǎn)生了使用較小的電壓擺動(dòng)來傳送控制、地址和數(shù)據(jù)和/或其它信號的機(jī)會，并且進(jìn)一步提供了提高這種信號通過存儲器總線281傳輸?shù)乃俾实臋C(jī)會，而提高速率隨后又進(jìn)一步提供了提高存儲器總線281的性能的機(jī)會。
圖3是應(yīng)用存儲器裝置的一個(gè)實(shí)施例的框圖。在各種可能實(shí)施例中，存儲器裝置390至少部分由組裝在一起作為襯底(諸如電路板)上的IC或多管芯封裝中的管芯的存儲電路398a-i組成。更具體的，在一些實(shí)施例中，存儲器裝置390是無緩沖的DIMM(雙列直插存儲器模塊)。存儲電路398a-i中的每一個(gè)至少部分分別由存儲器單元陣列399a-i、高功率邏輯397a-i和低功率邏輯396a-i組成。每一個(gè)低功率邏輯396a-i耦合到存儲器總線381，并且和相應(yīng)的高功率邏輯397a-i一起，將存儲器裝置390中相應(yīng)的存儲陣列399a-i耦合到存儲器控制器和/或存儲器裝置390外也耦合到存儲器總線381的其它裝置(未示出)。低功率邏輯396a-i都被供給來自邏輯級功率線377的邏輯級功率，高功率邏輯397a-i和存儲器單元399a-i都被供給來自存儲器級功率線372的存儲器級功率。
存儲器單元陣列399a-i中的每一個(gè)都由組織成至少一個(gè)二維陣列的多個(gè)存儲器單元構(gòu)成。為了確?？煽康乇３诌@些存儲器單元中存儲的數(shù)據(jù)，供應(yīng)給每個(gè)存儲器單元陣列399a-i的存儲器級功率是能夠可靠區(qū)分類似于電容器配置的存儲器單元中所存儲的電荷的0和1比特值的充足電壓，如先前詳細(xì)討論的一樣。每一個(gè)低功率邏輯396a-i和相應(yīng)的高功率邏輯397a-i一起提供一個(gè)接口邏輯，所述接口邏輯執(zhí)行從存儲器總線381接收到的在相應(yīng)的存儲器單元陣列399a-i中存儲數(shù)據(jù)或獲取數(shù)據(jù)的命令，以及執(zhí)行其它各種功能。在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯和高功率邏輯的劃分，允許更緊密耦合到存儲器單元陣列399a-i的每個(gè)高功率邏輯397a-i中的該接口邏輯部分使用經(jīng)由存儲器級功率線372供給的存儲器級功率，以便利用更容易與存儲器單元陣列399a-i兼容的信號通知電壓電平與相應(yīng)的存儲器單元陣列399a-i交互。同時(shí)，在一些實(shí)施例中，接口邏輯的這個(gè)相同劃分允許更緊密耦合到存儲器總線381的每個(gè)低功率邏輯396a-i中的該接口邏輯部分使用經(jīng)由邏輯級功率線377供給的邏輯級功率，以便利用可以更容易同耦合到存儲器總線381的其它裝置兼容的信號通知電壓電平來與存儲器總線381交互。在各種實(shí)施方式中，經(jīng)由邏輯級功率線377供給的邏輯級功率的電壓電平低于經(jīng)由存儲器級功率線372供給的存儲器級功率的電壓電平，實(shí)現(xiàn)了通過存儲器總線381使用低電壓信號通知的優(yōu)勢，包括較低的總功率消耗和更短的信號上升和下降時(shí)間，更短的信號上升和下降時(shí)間導(dǎo)致有機(jī)會增加地址、命令和/或數(shù)據(jù)在存儲器總線381中的傳輸速率。
在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯396a-i和高功率邏輯397a-i的劃分，還允許當(dāng)構(gòu)成存儲器總線381的一部分或全部信號線被斷電時(shí)，至少提供給該接口邏輯中更緊密耦合到存儲器總線381的那些部分(即低功率邏輯396a-i中的部分)的功率通過關(guān)閉經(jīng)由邏輯級功率線377供給的邏輯級功率而斷電。當(dāng)邏輯級功率線377被斷電的時(shí)候，存儲器級功率線372保持接通以便繼續(xù)為高功率邏輯397a-i和存儲器單元陣列399a-i供給存儲器級功率。另外，在一些實(shí)施例中，關(guān)閉經(jīng)由邏輯級功率線377供給的邏輯級功率的時(shí)間與存儲器裝置390被置于諸如自刷新模式的低功率狀態(tài)的時(shí)間重合，此時(shí)至少一部分高功率邏輯397a-i使用繼續(xù)經(jīng)由存儲器級功率線372供給的存儲器級功率，以便啟動(dòng)和/或執(zhí)行相應(yīng)的存儲器單元陣列399a-i的部分(例如存儲器單元的頁或行)的刷新操作。
本領(lǐng)域技術(shù)人員將認(rèn)識到，接口邏輯的哪些部分構(gòu)成每個(gè)低功率邏輯396a-i以及接口邏輯的哪些部分構(gòu)成每個(gè)高功率邏輯397a-i的確切決定，在具體實(shí)施例中可能有所變化，而不偏離本發(fā)明的精神和范圍。在一些實(shí)施例中，構(gòu)成每個(gè)高功率邏輯397a-i的接口邏輯部分可以局限于需要執(zhí)行刷新操作的邏輯，可能包括行地址譯碼器，以便當(dāng)邏輯級功率線377隨著存儲器裝置390的一部分進(jìn)入低功率狀態(tài)而被關(guān)閉時(shí)，接口邏輯的這些受限部分仍然通過存儲器級功率線372被供給功率。在其它實(shí)施例中，每個(gè)存儲器單元陣列399a-i的設(shè)計(jì)可能使得直接耦合到存儲器單元的任何接口邏輯必須屬于構(gòu)成每個(gè)高功率邏輯397a-i的那些部分。
圖4是應(yīng)用存儲器裝置的另一個(gè)實(shí)施例的框圖，其中存儲器裝置490與圖3的存儲器裝置390稍微有些相似。在各種可能實(shí)施例中，存儲器裝置490至少部分由裝配在一起作為襯底上的IC或多管芯封裝中的管芯的存儲電路498a-i組成。
同樣，在一些實(shí)施例中，存儲器裝置490是無緩沖的DIMM。存儲電路498a-i中的每一個(gè)至少部分分別由存儲器單元陣列499a-i、未切換功率邏輯497a-i和低功率邏輯496a-i組成。每一個(gè)低功率邏輯496a-i耦合到存儲器總線481，并且和相應(yīng)的未切換功率邏輯497a-i一起，將存儲器裝置490中相應(yīng)的存儲陣列499a-i耦合到存儲器控制器和/或存儲器裝置490外也耦合到存儲器總線481的其它裝置(未示出)。低功率邏輯496a-i都被供給來自邏輯級功率線477的邏輯級功率，恒定功率邏輯497a-i都被供給來自未切換功率線474的未切換功率，存儲器單元499a-i都被供給來自存儲器級功率線472的存儲器級功率。
存儲器單元陣列499a-i中的每一個(gè)都由組織成至少一個(gè)二維陣列的多個(gè)存儲器單元構(gòu)成。為了確?？煽康乇３诌@些存儲器單元中存儲的數(shù)據(jù)，供應(yīng)給每個(gè)存儲器單元陣列499a-i的存儲器級功率是能夠可靠區(qū)分類似于電容器配置的存儲器單元中所存儲的電荷的0和1比特值的充足電壓，如先前詳細(xì)討論的一樣。每一個(gè)低功率邏輯496a-i和相應(yīng)的未切換功率邏輯497a-i一起提供一個(gè)接口邏輯，所述接口邏輯執(zhí)行從存儲器總線481接收到的在相應(yīng)的存儲器單元陣列499a-i中存儲數(shù)據(jù)或獲取數(shù)據(jù)的命令，以及執(zhí)行其它各種功能。在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯和未切換功率邏輯的劃分，允許更緊密耦合到存儲器單元陣列499a-i的每個(gè)未切換功率邏輯497a-i中的該接口邏輯部分使用未切換功率線474供給的未切換功率形式，該功率線具有的電壓足夠高以便利用更容易與存儲器單元陣列499a-i兼容的信號通知電壓電平與相應(yīng)的存儲器單元陣列499a-i交互。同時(shí)，在一些實(shí)施例中，接口邏輯的這個(gè)相同劃分方式允許更緊密耦合到存儲器總線481的每個(gè)低功率邏輯496a-i中的該接口邏輯部分使用經(jīng)由邏輯級功率線477供給的邏輯級功率，以便利用可以更容易同耦合到存儲器總線481的其它裝置兼容的信號傳輸電壓電平來與存儲器總線481交互。在各種實(shí)施方式中，經(jīng)由邏輯級功率線477供給的邏輯級功率的電壓電平低于經(jīng)由存儲器級功率線472供給的存儲器級功率的電壓電平，實(shí)現(xiàn)了通過存儲器總線481使用低電壓信號傳輸?shù)膬?yōu)勢，包括較低的總功率消耗和更短的信號上升和下降時(shí)間，更短的信號上升和下降時(shí)間導(dǎo)致有機(jī)會增加地址、命令和/或數(shù)據(jù)在存儲器總線481中的傳輸速率。
在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯496a-i和未切換功率邏輯497a-i的劃分方式，還允許當(dāng)構(gòu)成存儲器總線481的一部分或全部信號線被斷電時(shí)，至少提供給該接口邏輯中更緊密耦合到存儲器總線481的那些部分(即低功率邏輯496a-i中的部分)的功率通過關(guān)閉經(jīng)由邏輯級功率線477供給的邏輯級功率而斷電。當(dāng)邏輯級功率線477被斷電的時(shí)候，未切換功率線474和存儲器級功率線472都保持接通以便繼續(xù)分別為未切換功率邏輯497a-i和存儲器單元陣列499a-i供給未切換功率和存儲器級功率。另外，在一些實(shí)施例中，關(guān)閉經(jīng)由邏輯級功率線477供給的邏輯級功率的時(shí)間與存儲器裝置490被置于諸如自刷新模式的低功率狀態(tài)的時(shí)間重合，此時(shí)至少一部分未切換功率邏輯497a-i使用繼續(xù)經(jīng)由未切換功率線474供給的未切換功率，以便啟動(dòng)和/或執(zhí)行相應(yīng)的存儲器單元陣列499a-i的部分(例如存儲器單元的頁或行)的刷新操作。
在一些實(shí)施例中，經(jīng)由未切換功率線474供給的未切換功率的電壓電平和經(jīng)由邏輯級功率線477供給的邏輯級功率的電壓電平相似。在這些實(shí)施例中，盡管低功率邏輯496a-i和未切換功率邏輯497a-i被供給處于相似電壓電平的功率以使得可以實(shí)現(xiàn)邏輯電路的低電壓操作效率(如上面詳細(xì)所述)，仍然可以供給獨(dú)立的未切換功率和邏輯級功率，以便允許如上所述關(guān)閉邏輯級功率同時(shí)保持繼續(xù)供給相似的電壓電平的未切換功率。在其它實(shí)施例中，可以選擇經(jīng)由未切換功率線474供給的未切換功率的電壓電平位于邏輯級功率和存儲器級功率的電壓電平之間某一點(diǎn)，以便使得未切換功率邏輯497a-i能夠以所選擇的更容易分別與低功率邏輯496a-i和存儲器單元陣列499a-i兩者兼容的信號傳輸電平工作。
本領(lǐng)域技術(shù)人員將認(rèn)識到，接口邏輯的哪些部分構(gòu)成每個(gè)低功率邏輯496a-i以及接口邏輯的哪些部分構(gòu)成每個(gè)未切換功率邏輯497a-i的確切決定，在具體實(shí)施例中可能有所變化，而不偏離本發(fā)明的精神和范圍。在一些實(shí)施例中，由構(gòu)成每個(gè)未切換功率邏輯497a-i的接口邏輯部分可以局限于需要執(zhí)行刷新操作的邏輯，可能包括行地址譯碼器，以便當(dāng)邏輯級功率線477隨著存儲器裝置490的一部分進(jìn)入低功率狀態(tài)而被關(guān)閉時(shí)，接口邏輯的所述局限部分仍然通過未切換功率線474被供給功率。
圖5是應(yīng)用存儲器裝置的又一個(gè)實(shí)施例的框圖，其中存儲器裝置590很大程度上與圖3的存儲器裝置390相似，除了增加了緩沖器邏輯592，該緩沖器邏輯將存儲器總線581的一些信號與存儲器裝置590的其余部分分隔開，有效地創(chuàng)建了兩個(gè)存儲器總線581和594，其中一些信號被在存儲器總線581和594之間緩沖和/或鎖存，而其它信號在存儲器總線581和594之間直接接合。在一些實(shí)施例中，存儲器裝置590是已注冊的DIMM，其中地址和/或命令信號通過緩沖器邏輯592緩沖和/或鎖存，而數(shù)據(jù)信號在存儲器總線581和594之間直接接合。類似于圖3的存儲器裝置390，在各種可能實(shí)施例中，存儲器裝置590至少部分由裝配在一起作為襯底上的IC或多管芯封裝中的管芯的存儲電路598a-i，和緩沖器邏輯592組成。存儲電路598a-i中的每一個(gè)至少部分分別由存儲器單元陣列599a-i、高功率邏輯597a-i和低功率邏輯596a-i組成。緩沖器邏輯592和低功率邏輯596a-i都被供給來自邏輯級功率線577的邏輯級功率，高功率邏輯597a-i和存儲器單元599a-i都被供給來自存儲器級功率線572的存儲器級功率。
為了確?？煽康乇３诌@些存儲器單元中存儲的數(shù)據(jù)，供應(yīng)給每個(gè)存儲器單元陣列599a-i的存儲器級功率是能夠可靠區(qū)分類似于電容器配置的存儲器單元中所存儲的電荷的0和1比特值的充足電壓，如先前詳細(xì)討論的一樣。每一個(gè)低功率邏輯596a-i和相應(yīng)的高功率邏輯597a-i一起提供一個(gè)接口邏輯，所述接口邏輯執(zhí)行通過存儲器總線581和594接收到的在相應(yīng)的存儲器單元陣列599a-i中存儲數(shù)據(jù)或獲取數(shù)據(jù)的命令，以及執(zhí)行其它各種功能。在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯和高功率邏輯的劃分方式，允許更緊密耦合到存儲器單元陣列599a-i的每個(gè)高功率邏輯597a-i中的該接口邏輯部分使用經(jīng)由存儲器級功率線572供給的存儲器級功率，以便利用更容易與存儲器單元陣列599a-i兼容的信號傳輸電壓電平與相應(yīng)的存儲器單元陣列599a-i交互。同時(shí)，在一些實(shí)施例中，接口邏輯的這個(gè)相同劃分允許更緊密耦合到緩沖器邏輯592和/或存儲器總線581和/或594的每個(gè)低功率邏輯596a-i中的該接口邏輯部分使用經(jīng)由邏輯級功率線577供給的邏輯級功率，以便利用可以更容易同緩沖器邏輯592和/或耦合到存儲器總線581和/或594的其它裝置兼容的信號傳輸電壓電平來與緩沖器邏輯592和/或存儲器總線581和/或594交互。在各種實(shí)施方式中，經(jīng)由邏輯級功率線577供給的邏輯級功率的電壓電平低于經(jīng)由存儲器級功率線572供給的存儲器級功率的電壓電平，實(shí)現(xiàn)了通過緩沖器邏輯592和/或存儲器總線581和/或594使用低電壓信號傳輸?shù)膬?yōu)勢，包括較低的總功率消耗和更短的信號上升和下降時(shí)間，更短的信號上升和下降時(shí)間導(dǎo)致有機(jī)會增加地址、命令和/或數(shù)據(jù)在存儲器總線581和/或594中的傳輸速率。
在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯596a-i和高功率邏輯597a-i的劃分方式，還允許當(dāng)構(gòu)成存儲器總線581的一部分或全部信號線被斷電時(shí)，至少提供給該接口邏輯中更緊密耦合到緩沖器邏輯592和/或存儲器總線581和/或594的那些部分(即低功率邏輯596a-i中的部分)的功率通過關(guān)閉經(jīng)由邏輯級功率線577供給的邏輯級功率而斷電。當(dāng)邏輯級功率線577被斷電的時(shí)候，存儲器級功率線572保持接通以便繼續(xù)為高功率邏輯597a-i和存儲器單元陣列599a-i供給存儲器級功率。另外，在一些實(shí)施例中，關(guān)閉經(jīng)由邏輯級功率線577供給的邏輯級功率的時(shí)間與存儲器裝置590被置于諸如自刷新模式的低功率狀態(tài)的時(shí)間重合，此時(shí)至少一部分高功率邏輯597a-i使用繼續(xù)經(jīng)由存儲器級功率線572供給的存儲器級功率，以便啟動(dòng)和/或執(zhí)行相應(yīng)的存儲器單元陣列599a-i的部分(例如存儲器單元的頁或行)的刷新操作。
與圖3的存儲器裝置390的情況類似，本領(lǐng)域技術(shù)人員將認(rèn)識到，接口邏輯的哪些部分構(gòu)成每個(gè)低功率邏輯596a-i以及接口邏輯的哪些部分構(gòu)成每個(gè)高功率邏輯597a-i的確切決定，在具體實(shí)施例中可能有所變化，而不偏離本發(fā)明的精神和范圍。在一些實(shí)施例中，構(gòu)成每個(gè)高功率邏輯597a-i的接口邏輯部分可以局限于需要執(zhí)行刷新操作的邏輯，可能包括行地址譯碼器，以便當(dāng)邏輯級功率線577隨著存儲器裝置590的一部分進(jìn)入低功率狀態(tài)而被關(guān)閉時(shí)，接口邏輯的所述局限部分仍然通過存儲器級功率線572被供給功率。在其它實(shí)施例中，每個(gè)存儲器單元陣列599a-i的設(shè)計(jì)可能使得直接耦合到存儲器單元的任何接口邏輯部分必須屬于構(gòu)成每個(gè)高功率邏輯597a-i的那些部分。
圖6是應(yīng)用存儲器裝置的再一個(gè)實(shí)施例的框圖，其中存儲器裝置690很大程度上與圖4的存儲器裝置490相似，除了增加了緩沖器邏輯692，該緩沖器邏輯將存儲器總線681的一些信號與存儲器裝置690的其余部分分隔開，有效地創(chuàng)建了兩個(gè)存儲器總線681和694，其中一些信號被在存儲器總線681和694之間緩沖和/或鎖存，而其它信號在存儲器總線681和694之間直接接合。在一些實(shí)施例中，存儲器裝置690是已注冊的DIMM，其中地址和/或命令信號通過緩沖器邏輯692緩沖和/或鎖存，而數(shù)據(jù)信號在存儲器總線681和694之間直接接合。類似于圖4的存儲器裝置490，在各種可能實(shí)施例中，存儲器裝置690至少部分由裝配在一起作為襯底上的IC或多管芯封裝中的管芯的存儲電路698a-i和緩沖器邏輯692組成。存儲電路698a-i中的每一個(gè)至少部分分別由存儲器單元陣列699a-i、未切換功率邏輯697a-i和低功率邏輯696a-i組成。緩沖器邏輯692和低功率邏輯696a-i都被供給來自邏輯級功率線677的邏輯級功率，恒定功率邏輯697a-i都被供給來自未切換功率線674的未切換功率，存儲器單元699a-i都被供給來自存儲器級功率線672的存儲器級功率。
為了確?？煽康乇３诌@些存儲器單元中存儲的數(shù)據(jù)，供應(yīng)給每個(gè)存儲器單元陣列699a-i的存儲器級功率是能夠可靠區(qū)分類似于電容器配置的存儲器單元中所存儲的電荷的0和1比特值的充足電壓，如先前詳細(xì)討論的一樣。每一個(gè)低功率邏輯696a-i和相應(yīng)的未切換功率邏輯697a-i一起提供一個(gè)接口邏輯，所述接口邏輯執(zhí)行從存儲器總線681和694接收到的在相應(yīng)的存儲器單元陣列699a-i中存儲數(shù)據(jù)或獲取數(shù)據(jù)的命令，以及執(zhí)行其它各種功能。在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯和未切換功率邏輯的劃分方式，允許更緊密耦合到存儲器單元陣列699a-i的每個(gè)未切換功率邏輯697a-i中的該接口邏輯部分使用未切換功率線674供給的未切換功率形式，該功率線具有的電壓足夠高以便利用更容易與存儲器單元陣列699a-i兼容的信號傳輸電壓電平來與相應(yīng)的存儲器單元陣列699a-i交互。同時(shí)，在一些實(shí)施例中，接口邏輯的這個(gè)相同劃分允許更緊密耦合到緩沖器邏輯692和/或存儲器總線681和/或694的每個(gè)低功率邏輯696a-i中的該接口邏輯部分使用經(jīng)由邏輯級功率線677供給的邏輯級功率，以便利用可以更容易同緩沖器邏輯692和/或耦合到存儲器總線681和/或694的其它裝置兼容的信號傳輸電壓電平來與緩沖器邏輯692和/或存儲器總線681和/或694交互。在各種實(shí)施方式中，經(jīng)由邏輯級功率線677供給的邏輯級功率的電壓電平低于經(jīng)由存儲器級功率線672供給的存儲器級功率的電壓電平，實(shí)現(xiàn)了通過存儲器總線681和/或694使用低電壓信號傳輸?shù)膬?yōu)勢，包括較低的總功率消耗和更短的信號上升和下降時(shí)間，更短的信號上升和下降時(shí)間導(dǎo)致有機(jī)會增加地址、命令和/或數(shù)據(jù)在存儲器總線681和/或694中的傳輸速率。
在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯696a-i和未切換功率邏輯697a-i的劃分方式，還允許當(dāng)構(gòu)成存儲器總線681的一部分或全部信號線被斷電時(shí)，至少提供給該接口邏輯中更緊密耦合到緩沖器邏輯692和/或存儲器總線681和/或694的那些部分(即低功率邏輯696a-i中的部分)的功率通過關(guān)閉經(jīng)由邏輯級功率線677供給的邏輯級功率而斷電。當(dāng)邏輯級功率線677被斷電的時(shí)候，未切換功率線674和存儲器級功率線672都保持接通以便繼續(xù)分別為未切換功率邏輯697a-i和存儲器單元陣列699a-i供給未切換功率和存儲器級功率。另外，在一些實(shí)施例中，關(guān)閉經(jīng)由邏輯級功率線677供給的邏輯級功率的時(shí)間與存儲器裝置690被置于諸如自刷新模式的低功率狀態(tài)的時(shí)間重合，此時(shí)至少一部分未切換功率邏輯697a-i使用繼續(xù)經(jīng)由未切換功率線674供給的未切換功率，以便啟動(dòng)和/或執(zhí)行相應(yīng)的存儲器單元陣列699a-i的部分(例如存儲器單元的頁或行)的刷新操作。
在一些實(shí)施例中，經(jīng)由未切換功率線674供給的未切換功率的電壓電平和經(jīng)由邏輯級功率線677供給的邏輯級功率的電壓電平相似。在這種實(shí)施例中，盡管低功率邏輯696a-i和未切換功率邏輯697a-i被供給處于相似電壓電平的功率以使得可以實(shí)現(xiàn)邏輯電路的低電壓操作效率(如上面詳細(xì)所述)，仍然可以供給獨(dú)立的未切換功率和邏輯級功率，以便允許如上所述關(guān)閉邏輯級功率同時(shí)保持繼續(xù)供給相似的電壓電平的未切換功率。在其它實(shí)施例中，可以選擇經(jīng)由未切換功率線674供給的未切換功率的電壓電平位于邏輯級功率和存儲器級功率的電壓電平之間某一點(diǎn)，以便使得未切換功率邏輯697a-i能夠以所選擇的更容易分別與低功率邏輯696a-i和存儲器單元陣列699a-i兩者兼容的信號傳輸電平工作。
本領(lǐng)域技術(shù)人員將認(rèn)識到，接口邏輯的哪些部分構(gòu)成每個(gè)低功率邏輯696a-i以及接口邏輯的哪些部分構(gòu)成每個(gè)未切換功率邏輯697a-i的確切決定，在具體實(shí)施例中可能有所變化，而不偏離本發(fā)明的精神和范圍。在一些實(shí)施例中，構(gòu)成每個(gè)未切換功率邏輯697a-i的接口邏輯部分可以局限于需要執(zhí)行刷新操作的邏輯，可能包括行地址譯碼器，以便當(dāng)邏輯級功率線677隨著存儲器裝置690的一部分進(jìn)入低功率狀態(tài)而被關(guān)閉時(shí)，接口邏輯的所述局限部分仍然通過未切換功率線674被供給功率。
圖7是應(yīng)用存儲器裝置的再一個(gè)實(shí)施例的框圖，其中存儲器裝置790很大程度上與圖5的存儲器裝置590相似，只是用存儲器裝置790中具有一對點(diǎn)對點(diǎn)接口的緩沖器邏輯792替代了存儲器裝置590中的緩沖器邏輯592。緩沖器邏輯792的點(diǎn)對點(diǎn)接口將存儲器裝置790的存儲器總線794與存儲器總線781和782相耦合，以使得存儲器裝置790被耦合到構(gòu)成存儲器系統(tǒng)的一個(gè)或兩個(gè)裝置，包括存儲器控制器和/或其它存儲器裝置。這樣的點(diǎn)對點(diǎn)接口可以由多組單向信號線(也許是反向匹配組)和/或至少一組雙向信號線構(gòu)成。在各種可能實(shí)施例中，存儲器裝置790至少部分由裝配在一起作為襯底上的IC或多管芯封裝中的管芯的存儲電路798a-i和緩沖器邏輯792組成。在一些實(shí)施例中，存儲器裝置790是全緩沖DIMM。類似于圖5的存儲器裝置590，存儲電路798a-i中的每一個(gè)至少部分分別由存儲器單元陣列799a-i、高功率邏輯797a-i和低功率邏輯796a-i組成。每個(gè)低功率邏輯796a-i通過緩沖器邏輯792和存儲器總線794耦合到存儲器總線781和782，以便訪問構(gòu)成存儲器總線781和782的至少大部分信號線，盡管可能存在每個(gè)低功率邏輯796a-i可以直接耦合到的構(gòu)成存儲器總線781和/或782的少數(shù)信號線。緩沖器邏輯792和低功率邏輯796a-i都被供給來自邏輯級功率線777的邏輯級功率，高功率邏輯797a-i和存儲器單元799a-i都被供給來自存儲器級功率線772的存儲器級功率。
為了確?？煽康乇３诌@些存儲器單元中存儲的數(shù)據(jù)，供應(yīng)給每個(gè)存儲器單元陣列799a-i的存儲器級功率是能夠可靠區(qū)分類似于電容器配置的存儲器單元中所存儲的電荷的0和1比特值的充足電壓，如先前詳細(xì)討論的一樣。每一個(gè)低功率邏輯796a-i和相應(yīng)的高功率邏輯797a-i一起提供一個(gè)接口邏輯，所述接口邏輯執(zhí)行通過存儲器總線781、782和/或794接收到的在相應(yīng)的存儲器單元陣列799a-i中存儲數(shù)據(jù)或獲取數(shù)據(jù)的命令，以及執(zhí)行其它各種功能。在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯和高功率邏輯的劃分方式，允許更緊密耦合到存儲器單元陣列799a-i的每個(gè)高功率邏輯797a-i中的該接口邏輯部分使用經(jīng)由存儲器級功率線772供給的存儲器級功率，以便利用更容易與存儲器單元陣列799a-i兼容的信號傳輸電壓電平來與相應(yīng)的存儲器單元陣列799a-i交互。同時(shí)，在一些實(shí)施例中，接口邏輯的這個(gè)相同劃分允許更緊密耦合到緩沖器邏輯792和/或存儲器總線781、782和/或794的每個(gè)低功率邏輯796a-i中的該接口邏輯部分使用經(jīng)由邏輯級功率線777供給的邏輯級功率，以便利用可以更容易同緩沖器邏輯792和/或耦合到存儲器總線781、782和/或794的其它裝置兼容的信號傳輸電壓電平來與緩沖器邏輯792和/或存儲器總線781、782和/或794交互。在各種實(shí)施方式中，經(jīng)由邏輯級功率線777供給的邏輯級功率的電壓電平低于經(jīng)由存儲器級功率線772供給的存儲器級功率的電壓電平，實(shí)現(xiàn)了通過緩沖器邏輯792和/或存儲器總線781和/或782使用低電壓信號傳輸?shù)膬?yōu)勢，包括較低的總功率消耗和更短的信號上升和下降時(shí)間，更短的信號上升和下降時(shí)間導(dǎo)致有機(jī)會增加地址、命令和/或數(shù)據(jù)在存儲器總線781、782和/或794中的傳輸速率。
在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯796a-i和高功率邏輯797a-i的劃分方式，還允許當(dāng)構(gòu)成存儲器總線781和/或782的一部分或全部信號線被斷電時(shí)，至少提供給該接口邏輯中更緊密耦合到緩沖器邏輯792和/或存儲器總線781、782和/或794的那些部分(即低功率邏輯796a-i中的部分)的功率通過關(guān)閉經(jīng)由邏輯級功率線777供給的邏輯級功率而斷電。當(dāng)邏輯級功率線777被斷電的時(shí)候，存儲器級功率線772保持接通以便繼續(xù)為高功率邏輯797a-i和存儲器單元陣列799a-i供給存儲器級功率。另外，在一些實(shí)施例中，關(guān)閉經(jīng)由邏輯級功率線777供給的邏輯級功率的時(shí)間與存儲器裝置790被置于諸如自刷新模式的低功率狀態(tài)重合，此時(shí)至少一部分高功率邏輯797a-i使用繼續(xù)經(jīng)由存儲器級功率線772供給的存儲器級功率，以便啟動(dòng)和/或執(zhí)行相應(yīng)的存儲器單元陣列799a-i的部分(例如存儲器單元的頁或行)的刷新操作。
與圖5的存儲器裝置590的情況類似，本領(lǐng)域技術(shù)人員將認(rèn)識到，接口邏輯的哪些部分構(gòu)成每個(gè)低功率邏輯796a-i以及接口邏輯的哪些部分構(gòu)成每個(gè)高功率邏輯797a-i的確切決定，在具體實(shí)施例中可能有所變化，但是不偏離本發(fā)明的精神和范圍。在一些實(shí)施例中，構(gòu)成每個(gè)高功率邏輯797a-i的接口邏輯部分可以局限于需要執(zhí)行刷新操作的邏輯，可能包括行地址譯碼器，以便當(dāng)邏輯級功率線777隨著存儲器裝置790的一部分進(jìn)入低功率狀態(tài)而被關(guān)閉時(shí)，接口邏輯的所述局限部分仍然通過存儲器級功率線772被供給功率。在其它實(shí)施例中，每個(gè)存儲器單元陣列799a-i的設(shè)計(jì)可能使得直接耦合到存儲器單元的任何接口邏輯部分必須屬于構(gòu)成每個(gè)高功率邏輯797a-i的那些部分。
圖8是應(yīng)用存儲器裝置的再一個(gè)實(shí)施例的框圖，其中存儲器裝置890很大程度上與圖6的存儲器裝置690相似，只是用存儲器裝置890中具有一對點(diǎn)對點(diǎn)接口的緩沖器邏輯892替換了存儲器裝置690中的緩沖器邏輯692。緩沖器邏輯892的點(diǎn)對點(diǎn)接口將存儲器裝置890的存儲器總線894與存儲器總線881和882相耦合，以允許存儲器裝置890被耦合到構(gòu)成存儲器系統(tǒng)的一個(gè)或兩個(gè)其它裝置，包括存儲器控制器和/或其它存儲器裝置。這樣的點(diǎn)對點(diǎn)接口可以由單向信號線組(也許是反向匹配組)和/或至少一組雙向信號線構(gòu)成。在各種實(shí)施例中，存儲器裝置890至少部分包括裝配在一起作為襯底上的IC或多管芯封裝中的管芯的存儲電路898a-i，和緩沖器邏輯892。在一些實(shí)施例中，存儲器裝置890是全緩沖DIMM。類似于圖6的存儲器裝置690，存儲電路898a-i中的每一個(gè)至少部分分別由存儲器單元陣列899a-i、未切換功率邏輯897a-i和低功率邏輯896a-i組成。每個(gè)低功率邏輯896a-i通過緩沖器邏輯892和存儲器總線894耦合到存儲器總線881和882，以便訪問構(gòu)成存儲器總線881和882的至少大部分信號線，盡管可能存在每個(gè)低功率邏輯896a-i可以直接耦合到的構(gòu)成存儲器總線881和882的少數(shù)信號線。緩沖器邏輯892和低功率邏輯896a-i都被供給來自邏輯級功率線877的邏輯級功率，恒定功率邏輯897a-i都被供給來自未切換功率線874的未切換功率，存儲器單元899a-i都被供給來自存儲器級功率線872的存儲器級功率。
為了確保可靠地保持這些存儲器單元中存儲的數(shù)據(jù)，供應(yīng)給每個(gè)存儲器單元陣列899a-i的存儲器級功率是能夠可靠區(qū)分類似于電容器配置的存儲器單元中所存儲的電荷的0和1比特值的充足電壓，如先前詳細(xì)討論的一樣。每一個(gè)低功率邏輯896a-i和相應(yīng)的未切換功率邏輯897a-i一起提供一個(gè)接口邏輯，所述接口邏輯執(zhí)行從存儲器總線881、882和/或894接收到的在相應(yīng)的存儲器單元陣列899a-i中存儲數(shù)據(jù)或獲取數(shù)據(jù)的命令，以及執(zhí)行其它各種功能。在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯和未切換功率邏輯的劃分方式，允許更緊密耦合到存儲器單元陣列899a-i的每個(gè)未切換功率邏輯897a-i中的該接口邏輯部分使用未切換功率線874供給的未切換功率形式，該功率線具有的電壓足夠高以便利用更容易與存儲器單元陣列899a-i兼容的信號傳輸電壓電平與相應(yīng)的存儲器單元陣列899a-i交互。同時(shí)，在一些實(shí)施例中，接口邏輯的這個(gè)相同劃分允許更緊密耦合到緩沖器邏輯892和/或存儲器總線881、882和/或存儲器總線894的每個(gè)低功率邏輯896a-i中的該接口邏輯部分使用經(jīng)由邏輯級功率線877供給的邏輯級功率，以便利用可以更容易同緩沖器邏輯892和/或耦合到存儲器總線881和/或882的其它裝置兼容的信號傳輸電壓電平來與緩沖器邏輯892和/或存儲器總線881、882和/或894交互。在各種實(shí)施方式中，經(jīng)由邏輯級功率線877供給的邏輯級功率的電壓電平低于經(jīng)由存儲器級功率線872供給的存儲器級功率的電壓電平，實(shí)現(xiàn)了通過存儲器總線881、882和/或894使用低電壓信號傳輸?shù)目赡艿膬?yōu)勢，包括較低的總功率消耗和更短的信號上升和下降時(shí)間，更短的信號上升和下降時(shí)間導(dǎo)致有機(jī)會增加地址、命令和/或數(shù)據(jù)在存儲器總線881、882和/或894中的傳輸速率。
在一些實(shí)施例中，將該接口邏輯劃分為低功率邏輯896a-i和未切換功率邏輯897a-i的劃分方式，還允許當(dāng)構(gòu)成存儲器總線881和/或882的一部分或全部信號線被斷電時(shí)，至少提供給該接口邏輯中更緊密耦合到緩沖器邏輯892和/或存儲器總線881、882和/或894的那些部分(即低功率邏輯896a-i中的部分)的功率通過關(guān)閉經(jīng)由邏輯級功率線877供給的邏輯級功率而斷電。當(dāng)邏輯級功率線877被斷電的時(shí)候，未切換功率線874和存儲器級功率線872都保持接通以便繼續(xù)分別為未切換功率邏輯897a-i和存儲器單元陣列899a-i供給未切換功率和存儲器級功率。另外，在一些實(shí)施例中，關(guān)閉經(jīng)由邏輯級功率線877供給的邏輯級功率的時(shí)間與存儲器裝置890被置于諸如自刷新模式的低功率狀態(tài)重合，此時(shí)至少一部分未切換功率邏輯897a-i使用繼續(xù)經(jīng)由未切換功率線874供給的未切換功率，以便啟動(dòng)和/或執(zhí)行相應(yīng)的存儲器單元陣列899a-i的部分(例如存儲器單元的頁或行)的刷新操作。
在一些實(shí)施例中，經(jīng)由未切換功率線874供給的未切換功率的電壓電平和經(jīng)由邏輯級功率線877供給的邏輯級功率的電壓電平相似。在這種實(shí)施例中，盡管低功率邏輯896a-i和未切換功率邏輯897a-i被供給處于相似電壓電平的功率以使得可以實(shí)現(xiàn)邏輯電路的低電壓操作效率(如上面詳細(xì)所述)，仍然可以供給獨(dú)立的未切換功率和邏輯級功率，以便允許如上所述關(guān)閉邏輯級功率，同時(shí)保持繼續(xù)供給相似的電壓電平的未切換功率。在其它實(shí)施例中，可以選擇經(jīng)由未切換功率線874供給的未切換功率的電壓電平位于邏輯級功率和存儲器級功率的電壓電平之間某一點(diǎn)，以便使得未切換功率邏輯897a-i能夠以所選擇的更容易分別與低功率邏輯896a-i和存儲器單元陣列899a-i兩者兼容的信號傳輸電平工作。
本領(lǐng)域技術(shù)人員將認(rèn)識到，接口邏輯的哪些部分構(gòu)成每個(gè)低功率邏輯896a-i以及接口邏輯的哪些部分構(gòu)成每個(gè)未切換功率邏輯897a-i的確切決定，在具體實(shí)施例中可能有所變化，但是不偏離本發(fā)明的精神和范圍。在一些實(shí)施例中，構(gòu)成每個(gè)未切換功率邏輯897a-i的接口邏輯部分可以局限于需要執(zhí)行刷新操作的邏輯，可能包括行地址譯碼器，以便當(dāng)邏輯級功率線877隨著存儲器裝置890的一部分進(jìn)入低功率狀態(tài)而被關(guān)閉時(shí)，接口邏輯的所述局限部分仍然通過未切換功率線874被供給功率。
應(yīng)注意到，存儲器裝置包括DRAM裝置設(shè)計(jì)領(lǐng)域的技術(shù)人員容易認(rèn)識到，圖3到圖8提供對構(gòu)成DRAM裝置的組件的相對簡單的說明，并且與這些圖中所描述的相比，DRAM裝置中各組件的確切安排和配置可以被減少、增加或改變，而不偏離后面所請求保護(hù)的本發(fā)明的精神和范圍。具體地，本領(lǐng)域技術(shù)人員將認(rèn)識到，與圖3到圖8中所描述的不同數(shù)量的存儲電路也是可行的，并不偏離本發(fā)明的精神和范圍。同樣，特別地，盡管已經(jīng)描述和討論了具體使用2個(gè)和3個(gè)電源連接/電源的實(shí)施例，本領(lǐng)域技術(shù)人員將理解可以使用4個(gè)或更多電源連接/電源為存儲器裝置的各子部分提供功率，而不偏離所請求的發(fā)明的精神和范圍。
圖9是應(yīng)用計(jì)算機(jī)系統(tǒng)的實(shí)施例的框圖。計(jì)算機(jī)系統(tǒng)900至少部分包括處理器910、系統(tǒng)邏輯920和存儲器裝置990。系統(tǒng)邏輯920耦合到處理器910并且執(zhí)行支持處理器910的各種功能，包括通過使用系統(tǒng)邏輯920中的存儲器控制器980為處理器910提供對存儲器裝置990的訪問，系統(tǒng)邏輯920也耦合到存儲器裝置990。處理器910、系統(tǒng)邏輯920和存儲器裝置990組成計(jì)算機(jī)系統(tǒng)900的核心形式，其能夠支持由處理器910執(zhí)行機(jī)器可讀指令以及在存儲器裝置990中存儲數(shù)據(jù)和指令?；蛘?，在其它實(shí)施例中，存儲器控制器980可以部分或全部集成到處理器910中，可能結(jié)果是處理器910能夠直接耦合和直接訪問存儲器裝置990。
在多個(gè)實(shí)施例中，處理器910可以是多種類型的處理器中任意一種，包括能夠執(zhí)行眾所周知并且廣泛使用的“x86”指令集的至少一部分的處理器，在其它多個(gè)實(shí)施例中，可能存在不止一個(gè)處理器。在各個(gè)實(shí)施例中，存儲器裝置990可以是多種動(dòng)態(tài)隨機(jī)存儲存儲器(DRAM)中任意一種，包括FPM(快速頁模式)、EDO(擴(kuò)展數(shù)據(jù)輸出)、SDR(單數(shù)據(jù)速率)、DDR(雙數(shù)據(jù)速率)形式的同步動(dòng)態(tài)RAM(SDRAM)、使用RAMBUSTM接口技術(shù)的各種RAM等，存儲器控制器980為邏輯920提供用于所述存儲器類型的適當(dāng)接口。存儲器裝置990的至少一部分存儲器單元被劃分為存儲體999a-d，每個(gè)存儲體由被組織為二維存儲陣列的行和列的存儲器單元構(gòu)成。為了訪問存儲器裝置990中的一部分存儲器單元，必須由存儲器控制器980利用存儲體、行和列地址的組合來對該部分尋址。本領(lǐng)域的技術(shù)人員將認(rèn)識到，對具有四個(gè)存儲器單元存儲體即存儲體999a-999d的單個(gè)存儲器裝置990的描述只是可以是計(jì)算機(jī)系統(tǒng)一部分的存儲器系統(tǒng)的一個(gè)例子，并且可以使用大量存儲器裝置和/或存儲器裝置中不同數(shù)目的存儲體，而不偏離后面所請求保護(hù)的本發(fā)明的精神和范圍。
在一些實(shí)施例中，系統(tǒng)邏輯920耦合到處理器910，并且為處理器910提供對存儲器裝置960的訪問，通過存儲器裝置可以訪問存儲介質(zhì)961所裝載的數(shù)據(jù)和/或指令。如本領(lǐng)域技術(shù)人員將理解的，存儲介質(zhì)961可以是各種類型和技術(shù)，包括CD或DVD ROM，磁盤或光盤，磁光盤，磁帶，半導(dǎo)體存儲器，紙張或其它材料上的符號或孔眼等。在一些實(shí)施例中，非易失性存儲器裝置930耦合到系統(tǒng)邏輯920(或計(jì)算機(jī)系統(tǒng)900的其它部分)，并且為計(jì)算機(jī)系統(tǒng)900在“復(fù)位”或初始化(例如，當(dāng)計(jì)算機(jī)系統(tǒng)900“開機(jī)”或“關(guān)機(jī)”)時(shí)執(zhí)行的初始指令序列提供存儲空間，執(zhí)行所述初始指令序列是為了執(zhí)行為準(zhǔn)備計(jì)算機(jī)系統(tǒng)900的正常使用所必須執(zhí)行的任務(wù)。在這種實(shí)施例的一些變體中，一旦初始化或復(fù)位計(jì)算機(jī)系統(tǒng)900，處理器910訪問非易失存儲器930以獲取為準(zhǔn)備存儲器控制器980的正常使用而需要執(zhí)行的指令，所述正常使用為CPU 910提供對存儲器裝置990的訪問。也可能執(zhí)行所獲取的這些相同指令以準(zhǔn)備系統(tǒng)邏輯920的正常使用，所述正常使用為提供對存儲器裝置960的訪問而不管存儲器裝置960可能使用什么形式的存儲介質(zhì)961。
在一些實(shí)施例中，計(jì)算機(jī)系統(tǒng)990還包括電源970，其通過功率線974、功率控制976和功率線977為存儲器裝置990的一部分供給邏輯級功率，并且通過功率線972為存儲器裝置990的另一部分供給存儲器級功率。在這個(gè)實(shí)施例的一些變體中，功率控制976可以由構(gòu)成存儲器控制器980一部分的邏輯操作，并且在其它變體中，功率控制976可以由構(gòu)成計(jì)算機(jī)系統(tǒng)990的存儲器系統(tǒng)中的另一部分或者計(jì)算機(jī)系統(tǒng)990中的任何部分操作，諸如專用于控制功率分布功能的邏輯。
在一些實(shí)施例中，存儲介質(zhì)961裝載要由處理器910執(zhí)行的機(jī)器可訪問指令，所述指令執(zhí)行致使處理器910對存儲器裝置990執(zhí)行一個(gè)或多個(gè)測試以確定存儲器裝置990可能是什么類型的DRAM裝置，和/或確定存儲器裝置990可以支持什么功能。這種測試可以包括對存儲器裝置990一部分的一系列嘗試訪問和對所接收到的響應(yīng)的性質(zhì)的觀察?？商娲?，這種測試可以包括詢問標(biāo)識存儲器裝置類型或標(biāo)識一個(gè)或多個(gè)特征的存在的代碼，或者這種測試可以要求從存儲器裝置990中的非易失存儲器部分讀取所存儲的標(biāo)識存儲器裝置類型、各種參數(shù)和/或各種特征存在與否的數(shù)據(jù)。如果確定了存儲器裝置990支持使用如上面詳細(xì)所述的分段電源，那么可以令處理器910編程或配置存儲器控制器980和/或計(jì)算機(jī)系統(tǒng)900中的其它邏輯來操作功率控制976使用這種能力。
在其它實(shí)施例中，計(jì)算機(jī)系統(tǒng)900的設(shè)計(jì)特性，諸如存儲器裝置990通過其耦合到計(jì)算機(jī)系統(tǒng)900的其余部分的連接器的物理設(shè)計(jì)，可以排除使用不支持使用分段電源的存儲器裝置。因此，在這種實(shí)施例中，可以假設(shè)能夠連接到計(jì)算機(jī)系統(tǒng)900其余部分的任何存儲器裝置，諸如存儲器裝置990，必定支持分段電源系統(tǒng)，因而可以令處理器910執(zhí)行準(zhǔn)備功率控制976用于有選擇地為存儲器裝置990的一部分提供功率的指令，而不必執(zhí)行確認(rèn)存儲器裝置990支持分段電源的測試。
已經(jīng)結(jié)合多個(gè)可能實(shí)施例描述了本發(fā)明。顯然，對于本領(lǐng)域的技術(shù)人員來說，通過參照前述說明，大量變化、修改、變體和使用將變得很明顯。本領(lǐng)域技術(shù)人員將理解，可以實(shí)施本發(fā)明來支持具有各種可能的存儲器裝置的各種類型的電子設(shè)備，在所述存儲器裝置中為了阻止數(shù)據(jù)丟失存儲器單元反復(fù)要求某種形式的刷新或其它的規(guī)律的維護(hù)操作。本領(lǐng)域技術(shù)人員還將理解，可以實(shí)施本發(fā)明來支持不同于計(jì)算機(jī)的電子設(shè)備，諸如音頻/視頻娛樂設(shè)備、車輛中的控制器裝置、電子電路控制的設(shè)備等。
權(quán)利要求
1.一種DRAM IC，包括接收第一電源電壓的第一外部連接；接收電壓比第一電源電壓低的第二電源電壓的第二外部連接；組織成二維陣列來存儲數(shù)據(jù)的多個(gè)存儲器單元，其中所述多個(gè)存儲器單元通過耦合到所述多個(gè)存儲器單元的多條位線接收和輸出數(shù)據(jù)，并且通過耦合到所述多個(gè)存儲器單元的多條字線而受到控制，其中所述存儲器單元由第一電源電壓供電；第一邏輯，直接耦合到存儲器單元，用以至少向所述存儲器單元發(fā)送信號，其中第一邏輯由第一電源電壓供電；以及耦合到第一邏輯的第二邏輯，用以提供外部接口來接收命令和地址，以便從多個(gè)存儲器單元中選擇存儲器單元來進(jìn)行訪問，并且在所選擇的存儲器單元中存儲接收到的數(shù)據(jù)和輸出從所選擇的存儲器單元中獲取的數(shù)據(jù)，其中所述第二邏輯由第二電源電壓供電。
2.如權(quán)利要求1所述的DRAM IC，其中所述第一邏輯耦合到多條位線，并且通過所述多條位線向多個(gè)存儲器單元發(fā)送數(shù)據(jù)，并且通過所述多條位線從所述存儲器單元接收數(shù)據(jù)。
3.如權(quán)利要求1所述的DRAM IC，其中所述第一邏輯耦合到多條字線，并且通過所述多條字線向多個(gè)存儲器單元發(fā)送行激活信號。
4.如權(quán)利要求3所述的DRAM IC，其中所述第一邏輯包括刷新邏輯，用以當(dāng)DRAM IC被置于低功率狀態(tài)時(shí)操作所述多條字線以執(zhí)行刷新操作來保持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下由于移除所述第二電源電壓所述第二邏輯被斷電。
5.一種DRAM IC，包括接收第一電源電壓的第一外部連接；接收電壓比第一電源電壓低的第二電源電壓的第二外部連接；接收電壓比第一電源電壓低的第三電源電壓的第三外部連接；組織成二維陣列來存儲數(shù)據(jù)的多個(gè)存儲器單元，其中所述存儲器單元通過耦合到所述多個(gè)存儲器單元的多條位線接收和輸出數(shù)據(jù)，并且通過耦合到所述多個(gè)存儲器單元的多條字線而受到控制，其中所述存儲器單元由第一電源電壓供電；第一邏輯，直接耦合到存儲器單元用以至少向所述存儲器單元發(fā)送信號，其中第一邏輯由第一電源電壓供電；耦合到第一邏輯的第二邏輯，用于控制第一邏輯的至少一部分，其中所述第二邏輯由第二電源電壓供電；以及耦合到第一邏輯的第三邏輯，用以提供外部接口來接收命令和地址，以便從多個(gè)存儲器單元中選擇存儲器單元來進(jìn)行訪問，并且在所選擇的存儲器單元中存儲接收到的數(shù)據(jù)和輸出從所選擇的存儲器單元中獲取的數(shù)據(jù)，其中所述第三邏輯由第三電源電壓供電。
6.如權(quán)利要求5所述的DRAM IC，其中所述第一邏輯耦合到多條位線，并且通過所述多條位線向多個(gè)存儲器單元發(fā)送數(shù)據(jù)，并且通過所述多條位線從所述存儲器單元接收數(shù)據(jù)。
7.如權(quán)利要求5所述的DRAM IC，其中所述第一邏輯耦合到多條字線，并且通過所述多條字線向多個(gè)存儲器單元發(fā)送行激活信號。
8.如權(quán)利要求7所述的DRAM IC，其中所述第二邏輯包括刷新邏輯，用以當(dāng)DRAM IC被置于低功率狀態(tài)時(shí)控制所述第一邏輯的至少一部分來操作所述多條字線以執(zhí)行刷新操作從而保持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下由于移除所述第三電源電壓所述第三邏輯被斷電。
9.一種存儲器裝置，包括電路板；所述電路板承載的多個(gè)電接點(diǎn)，用于將電路板耦合到存儲器總線和至少第一電源電壓和第二電源電壓；以及至少一個(gè)DRAM IC，包括組織成二維陣列來存儲數(shù)據(jù)的多個(gè)存儲器單元，其中所述存儲器單元通過耦合到所述多個(gè)存儲器單元的多條位線接收和輸出數(shù)據(jù)，并且通過耦合到所述多個(gè)存儲器單元的多條字線而受到控制，其中所述存儲器單元由第一電源電壓供電；第一邏輯，直接耦合到存儲器單元，用以至少向所述存儲器單元發(fā)送信號，其中第一邏輯由第一電源電壓供電；以及耦合到第一邏輯的第二邏輯，用以提供外部接口來接收命令和地址，以便從所述多個(gè)存儲器單元中選擇存儲器單元來進(jìn)行訪問，并且在所選擇的存儲器單元中存儲接收到的數(shù)據(jù)和輸出從所選擇的存儲器單元中獲取的數(shù)據(jù)，其中所述第二邏輯由第二電源電壓供電。
10.如權(quán)利要求9所述的存儲器裝置，其中所述至少一個(gè)DRAM IC的外部接口直接耦合到所述電路板承載的電接點(diǎn)的至少一個(gè)于集，用以將所述至少一個(gè)DRAM IC的外部接口進(jìn)一步耦合到存儲器總線。
11.如權(quán)利要求9所述的存儲器裝置，其中所述第一邏輯耦合到多條字線，并且通過所述多條字線向所述多個(gè)存儲器單元發(fā)送行激活信號。
12.如權(quán)利要求11所述的存儲器裝置，其中所述第一邏輯包括刷新邏輯，用以當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)操作所述多條字線以執(zhí)行刷新操作從而保持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下由于移除所述第二電源電壓所述第二邏輯被斷電。
13.如權(quán)利要求12所述的存儲器裝置，還包括至少一個(gè)插入IC，耦合到所述電路板承載的電接點(diǎn)的至少一個(gè)子集和所述至少一個(gè)DRAM IC的外部接口，用以至少緩沖在所述至少一個(gè)DRAM IC和存儲器總線之間傳輸?shù)男盘柕闹辽僖粋€(gè)子集，其中所述至少一個(gè)插入IC由第二電源電壓供電，并且當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)所述至少一個(gè)DRAM IC執(zhí)行刷新操作來維持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下，由于移除了第二電源電壓所述至少一個(gè)插入IC被斷電。
14.一種存儲器裝置，包括電路板；所述電路板承載的多個(gè)電接點(diǎn)，用于將電路板耦合到存儲器總線和至少第一電源電壓、第二電源電壓和第三電源電壓；以及至少一個(gè)DRAM IC，包括組織成二維陣列來存儲數(shù)據(jù)的多個(gè)存儲器單元，其中所述存儲器單元通過耦合到所述多個(gè)存儲器單元的多條位線接收和輸出數(shù)據(jù)，并且通過耦合到所述多個(gè)存儲器單元的多條字線而受到控制，其中所述存儲器單元由第一電源電壓供電；第一邏輯，直接耦合到存儲器單元，用以至少向所述存儲器單元發(fā)送信號，其中第一邏輯由第一電源電壓供電；耦合到第一邏輯的第二邏輯，用于控制第一邏輯的至少一部分，其中所述第二邏輯由第二電源電壓供電；以及耦合到第一邏輯的第三邏輯，用以提供外部接口來接收命令和地址，以便從多個(gè)存儲器單元中選擇存儲器單元來進(jìn)行訪問，并且在所選擇的存儲器單元中存儲接收到的數(shù)據(jù)和輸出從所選擇的存儲器單元中獲取的數(shù)據(jù)，其中所述第三邏輯由第三電源電壓供電。
15.如權(quán)利要求14所述的存儲器裝置，其中所述至少一個(gè)DRAMIC的外部接口直接耦合到所述電路板承載的電接點(diǎn)的至少一個(gè)子集，用以將所述至少一個(gè)DRAM IC的外部接口進(jìn)一步耦合到存儲器總線。
16.如權(quán)利要求14所述的存儲器裝置，其中所述第一邏輯耦合到所述多條字線，并且通過所述多條字線向所述多個(gè)存儲器單元發(fā)送行激活信號。
17.如權(quán)利要求16所述的存儲器裝置，其中所述第二邏輯包括刷新邏輯，用以當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)控制所述第一邏輯的至少一部分來操作所述多條字線以執(zhí)行刷新操作從而保持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下由于移除所述第三電源電壓所述第三邏輯被斷電。
18.如權(quán)利要求17所述的存儲器裝置，還包括至少一個(gè)插入IC，耦合到所述電路板承載的電接點(diǎn)的至少一個(gè)子集和所述至少一個(gè)DRAM IC的外部接口，用以至少緩沖在所述至少一個(gè)DRAM IC和存儲器總線之間傳輸?shù)男盘柕闹辽僖粋€(gè)子集，其中所述至少一個(gè)插入IC由第三電源電壓供電，并且當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)所述至少一個(gè)DRAM IC執(zhí)行刷新操作來維持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下，由于移除了第三電源電壓所述至少一個(gè)插入IC被斷電。
19.一種設(shè)備，包括處理器；核心邏輯，提供耦合到所述處理器的存儲器控制器，用以提供存儲器總線；提供第一電源電壓的第一電源；提供第二電源電壓的第二電源；耦合到所述核心邏輯的功率控制電路，用于有選擇地提供第二電源電壓；以及至少一個(gè)DRAM IC，包括組織成二維陣列來存儲數(shù)據(jù)的多個(gè)存儲器單元，其中所述存儲器單元通過耦合到所述多個(gè)存儲器單元的多條位線接收和輸出數(shù)據(jù)，并且通過耦合到所述多個(gè)存儲器單元的多條字線而受到控制，其中所述存儲器單元由第一電源電壓供電；第一邏輯，直接耦合到存儲器單元以至少向所述存儲器單元發(fā)送信號，其中第一邏輯由第一電源電壓供電；以及耦合到第一邏輯的第二邏輯，用以提供外部接口來接收命令和地址，以便從所述多個(gè)存儲器單元中選擇存儲器單元來進(jìn)行訪問，并且在所選擇的存儲器單元中存儲接收到的數(shù)據(jù)和輸出從所選擇的存儲器單元中獲取的數(shù)據(jù)，其中所述第二邏輯由第二電源電壓供電。
20.如權(quán)利要求19所述的設(shè)備，其中所述至少一個(gè)DRAM IC的外部接口直接耦合到存儲器總線。
21.如權(quán)利要求19所述的設(shè)備，其中所述第一邏輯耦合到多條字線，并且通過所述多條字線向所述多個(gè)存儲器單元發(fā)送行激活信號。
22.如權(quán)利要求21所述的設(shè)備，其中所述第一邏輯包括刷新邏輯，用以當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)操作所述多條字線以執(zhí)行刷新操作從而保持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下由于移除所述第二電源電壓所述第二邏輯被斷電。
23.如權(quán)利要求22所述的設(shè)備，還包括至少一個(gè)插入IC，耦合到所述存儲器總線的至少一個(gè)子集和所述至少一個(gè)DRAM IC的外部接口，用以至少緩沖在所述至少一個(gè)DRAM IC和存儲器總線之間傳輸?shù)男盘柕闹辽僖粋€(gè)子集，其中所述至少一個(gè)插入IC由第二電源電壓供電，并且當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)所述至少一個(gè)DRAMIC執(zhí)行刷新操作來維持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下，由于所述功率控制電路移除了第二電源電壓所述至少一個(gè)插入IC被斷電。
24.一種設(shè)備，包括處理器；核心邏輯，提供耦合到所述處理器的存儲器控制器，用以提供存儲器總線；提供第一電源電壓的第一電源；提供第二電源電壓的第二電源；提供第三電源電壓的第三電源；耦合到所述核心邏輯的功率控制電路，用于有選擇地提供第三電源電壓；以及至少一個(gè)DRAM IC，包括組織成二維陣列來存儲數(shù)據(jù)的多個(gè)存儲器單元，其中所述存儲器單元通過耦合到所述多個(gè)存儲器單元的多條位線接收和輸出數(shù)據(jù)，并且通過耦合到所述多個(gè)存儲器單元的多條字線而受到控制，其中所述存儲器單元由第一電源電壓供電；第一邏輯，直接耦合到存儲器單元，用以至少向所述存儲器單元發(fā)送信號，其中第一邏輯由第一電源電壓供電；耦合到第一邏輯的第二邏輯，用于控制第一邏輯的至少一部分，其中所述第二邏輯由第二電源電壓供電；以及耦合到第一邏輯的第三邏輯，用以提供外部接口來接收命令和地址，以便從多個(gè)存儲器單元中選擇存儲器單元來進(jìn)行訪問，并且在所選擇的存儲器單元中存儲接收到的數(shù)據(jù)和輸出從所選擇的存儲器單元中獲取的數(shù)據(jù)，其中所述第三邏輯由第三電源電壓供電。
25.如權(quán)利要求24所述的設(shè)備，其中所述至少一個(gè)DRAM IC的外部接口直接耦合到存儲器總線。
26.如權(quán)利要求24所述的設(shè)備，其中所述第一邏輯耦合到所述多條字線，并且通過所述多條字線向所述多個(gè)存儲器單元發(fā)送行激活信號。
27.如權(quán)利要求26所述的設(shè)備，其中所述第二邏輯包括刷新邏輯，用以當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)控制所述第一邏輯的至少一部分來操作所述多條字線以執(zhí)行刷新操作從而保持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下由于所述功率控制電路移除所述第三電源電壓所述第三邏輯被斷電。
28.如權(quán)利要求27所述的設(shè)備，還包括至少一個(gè)插入IC，耦合到所述電路板承載的電接點(diǎn)的至少一個(gè)子集和所述至少一個(gè)DRAM IC的外部接口，用以至少緩沖在所述至少一個(gè)DRAM IC和存儲器總線之間傳輸?shù)男盘柕闹辽僖粋€(gè)子集，其中所述至少一個(gè)插入IC由第三電源電壓供電，并且當(dāng)所述存儲器裝置被置于低功率狀態(tài)時(shí)所述至少一個(gè)DRAM IC執(zhí)行刷新操作來維持所述多個(gè)存儲器單元中存儲的數(shù)據(jù)，在所述低功率狀態(tài)下，由于所述功率控制電路移除了第三電源電壓所述至少一個(gè)插入IC被斷電。
29.一種方法，包括信號通知存儲器裝置進(jìn)入低功率狀態(tài)，其中所述存儲器裝置包括組織為至少一個(gè)二維行和列陣列的多個(gè)存儲器單元、至少向所述存儲器單元發(fā)送信號的第一邏輯和提供外部接口的第二邏輯，其中所述存儲器單元和第一邏輯由第一電源電壓供電，所述第二邏輯由第二電源電壓供電；通過移除所述第二電源電壓將所述第二邏輯斷電；執(zhí)行至少一個(gè)刷新操作，其中所述第一邏輯通過字線通知所述多個(gè)存儲器單元的一行，所述字線是所述多個(gè)存儲器單元的該行以及所述第一邏輯所耦合到的字線；通過提供第二電源電壓為所述第二邏輯恢復(fù)第二電源電壓；以及信號通知所述存儲器裝置退出低功率狀態(tài)。
30.如權(quán)利要求29所述的方法，還包括通過基本上與從第二邏輯移除功率同時(shí)地移除第二電源電壓來將插入IC斷電，其中所述插入IC耦合到所述存儲器裝置的外部存儲器接口，并且由第二電源電壓供電；通過提供第二電源電壓來恢復(fù)所述插入IC的功率。
31.一種包括代碼的機(jī)器可訪問介質(zhì)，所述代碼在由電子設(shè)備中的處理器執(zhí)行時(shí)導(dǎo)致所述電子設(shè)備信號通知存儲器裝置進(jìn)入低功率狀態(tài)，其中所述存儲器裝置包括組織為至少一個(gè)二維行和列陣列的多個(gè)存儲器單元、至少向所述存儲器單元發(fā)送信號的第一邏輯和提供外部接口的第二邏輯，其中所述存儲器單元和第一邏輯由第一電源電壓供電，所述第二邏輯由第二電源電壓供電；通過移除所述第二電源電壓將所述第二邏輯斷電；信號通知所述第一邏輯執(zhí)行至少一個(gè)刷新操作，其中所述第一邏輯通過字線通知所述多個(gè)存儲器單元的一行，所述字線是所述多個(gè)存儲器單元的該行以及所述第一邏輯所耦合到的字線；通過提供第二電源電壓為所述第二邏輯恢復(fù)第二電源電壓；信號通知所述存儲器裝置退出低功率狀態(tài)。
32.如權(quán)利要求31所述的機(jī)器可訪問介質(zhì)，還致使處理器通過基本上與從第二邏輯移除功率同時(shí)地移除第二電源電壓來將插入IC斷電，其中所述插入IC耦合到所述存儲器裝置的外部存儲器接口，并且由第二電源電壓供電；以及通過提供第二電源電壓來恢復(fù)所述插入IC的功率。
全文摘要
一種存儲器裝置，具有存儲器單元，給所述存儲器單元提供高于提供給存儲邏輯的獨(dú)立功率的獨(dú)立電壓功率，并且該存儲器裝置具有低功率狀態(tài)，該低功率狀態(tài)要求從所述邏輯的至少一部分移除功率，以使維護(hù)所述存儲器單元中的內(nèi)容的刷新操作繼續(xù)進(jìn)行，但是到所述存儲器裝置的接口的至少一部分被斷電以降低功率消耗。
文檔編號G11C5/14GK1902709SQ200480039414
公開日2007年1月24日 申請日期2004年12月22日 優(yōu)先權(quán)日2003年12月29日
發(fā)明者R·M·艾利斯, S·R·穆尼, J·T·肯尼迪 申請人:英特爾公司