專利名稱：用于存儲(chǔ)器接口的內(nèi)部電壓基準(zhǔn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施方案一般地涉及電壓基準(zhǔn)產(chǎn)生，并特別涉及用于DDR存儲(chǔ)器接口的內(nèi)部電壓基準(zhǔn)產(chǎn)生。
2.背景信息封裝成本是半導(dǎo)體器件成本的重要部分。通常，封裝中引腳(pin)或者端子(terminal)的數(shù)量越多，則封裝的成本越大。而且，封裝的引腳或端子要求空間，以便連接到例如印刷電路板。如果在接口中可以消除對(duì)引腳或者端子的要求，則封裝成本可以被降低，或者可以將未使用的引腳分配給不同的功能，例如電源或地的額外的引腳或端子。
具有已知電壓電平的電壓基準(zhǔn)可被用于和輸入信號(hào)的未知電平進(jìn)行比較，以做出有關(guān)于所述未知電平的某種確定。可以用很多方式來產(chǎn)生用于這種比較的電壓基準(zhǔn)。電壓基準(zhǔn)可以在外部產(chǎn)生，并通過封裝的專用電壓基準(zhǔn)引腳或端子耦合到集成電路(IC)中，供那里的電路使用。在這種情況中，IC的半導(dǎo)體管芯(die)具有專用的電壓基準(zhǔn)焊盤(pad)，用于耦合到封裝的電壓基準(zhǔn)引腳或端子。
封裝使用專用電壓基準(zhǔn)引腳或端子增加了封裝成本。此外，使用專用的電壓基準(zhǔn)引腳或端子由于提供用于外部電壓基準(zhǔn)的專用焊盤，也增加了IC的半導(dǎo)體管芯的成本。
附圖簡(jiǎn)要說明

圖1示出了其中可以利用本發(fā)明的實(shí)施方案的典型的計(jì)算機(jī)系統(tǒng)的框圖。
圖2A示出了其中可以利用本發(fā)明的實(shí)施方案的中央處理單元的框圖。
圖2B示出了其中可以利用本發(fā)明的實(shí)施方案的另一個(gè)中央處理單元的框圖。
圖2C示出了存儲(chǔ)器模塊的框圖，所述存儲(chǔ)器模塊包括具有可被存儲(chǔ)器控制器校準(zhǔn)的輸出驅(qū)動(dòng)器的存儲(chǔ)器器件。
圖3示出了存儲(chǔ)器控制器中執(zhí)行片外驅(qū)動(dòng)器(off chip driver，OCD)上拉校準(zhǔn)和片外驅(qū)動(dòng)器(OCD)下拉校準(zhǔn)的元件的框圖。
圖4示出了使用OCDH和OCDL校準(zhǔn)端子/引腳的內(nèi)部電壓基準(zhǔn)產(chǎn)生的概念的框圖。
圖5A示出了用于在OCD模式中產(chǎn)生OCD上拉校準(zhǔn)電壓的開關(guān)設(shè)置的框圖。
圖5B示出了用于在OCD模式中產(chǎn)生OCD下拉校準(zhǔn)電壓的開關(guān)設(shè)置的框圖。
圖5C示出了用于正常模式的內(nèi)部電壓基準(zhǔn)產(chǎn)生的開關(guān)設(shè)置的框圖。
圖6示出了在OCD模式中提供OCD校準(zhǔn)電壓和在正常模式中產(chǎn)生內(nèi)部電壓基準(zhǔn)的晶體管開關(guān)的示例性原理圖。
圖7示出了沒有外部電壓基準(zhǔn)端子/引腳的已封裝集成電路的框圖。
詳細(xì)描述在本發(fā)明的實(shí)施方案的下列詳細(xì)描述中，為了提供對(duì)本發(fā)明透徹的理解，給出了很多具體細(xì)節(jié)。但是，熟練技術(shù)人員將很清楚，無需這些細(xì)節(jié)也可以實(shí)踐本發(fā)明的實(shí)施方案。在其他的實(shí)例中，沒有詳細(xì)地描述公知的方法、過程、組件和電路，以免不必要地模糊本發(fā)明的實(shí)施方案的方面。
本發(fā)明的實(shí)施方案通過從通常用來執(zhí)行片外驅(qū)動(dòng)器(OCD)校準(zhǔn)的其他引腳/端子產(chǎn)生內(nèi)部電壓基準(zhǔn)VREF，消除了外部電壓基準(zhǔn)(VREF)，從封裝中消除了外部電壓基準(zhǔn)(VREF)引腳/端子，并消除了半導(dǎo)體管芯上的外部電壓基準(zhǔn)焊盤。使用一對(duì)校準(zhǔn)引腳/端子(OCDH和OCDL)來提供電壓或阻抗，以校準(zhǔn)驅(qū)動(dòng)存儲(chǔ)器器件的輸出驅(qū)動(dòng)器，所述存儲(chǔ)器器件支持由JEDEC固態(tài)技術(shù)協(xié)會(huì)在2003年9月在JEDEC標(biāo)準(zhǔn)JESD79-2“DDR2SDRAM SPECIFICATION(DDR2 SDRAM規(guī)范)”中描述的雙數(shù)據(jù)率(DDR)II規(guī)范。在存儲(chǔ)器控制器中，一個(gè)校準(zhǔn)端子/引腳是OCD上拉(pull-up)校準(zhǔn)的基準(zhǔn)，而另一個(gè)端子/引腳則是OCD下拉(pull-down)校準(zhǔn)的基準(zhǔn)。當(dāng)存儲(chǔ)器不可用時(shí)，在初始化或周期性校準(zhǔn)期間使用這些校準(zhǔn)端子/引腳。在OCD校準(zhǔn)期間，在內(nèi)部產(chǎn)生的電壓基準(zhǔn)(VREF)不被存儲(chǔ)器控制器的輸入接收器用來接收數(shù)據(jù)。
當(dāng)OCD校準(zhǔn)完成時(shí)，可以產(chǎn)生內(nèi)部電壓基準(zhǔn)VREF并在數(shù)字輸入接收器處使用內(nèi)部電壓基準(zhǔn)VREF來接收數(shù)據(jù)。在這種情況下，內(nèi)部電壓基準(zhǔn)VREF被用于與進(jìn)入的數(shù)字?jǐn)?shù)據(jù)信號(hào)進(jìn)行比較，以確定輸入信號(hào)是邏輯電平0還是邏輯電平1。即，內(nèi)部電壓基準(zhǔn)VREF的電壓電平作為跳變點(diǎn)(trip point)或轉(zhuǎn)換點(diǎn)。例如，具有跳變點(diǎn)以上的電壓電平的輸入信號(hào)是邏輯電平1，并且具有跳變點(diǎn)以下的電壓電平的輸入信號(hào)是邏輯電平0。
在本發(fā)明的一個(gè)實(shí)施方案中，公開了一種接口到存儲(chǔ)器的集成電路。所述集成電路包括耦合到外部上拉電阻器的第一片外驅(qū)動(dòng)器校準(zhǔn)端子；耦合到外部下拉電阻器的第二片外驅(qū)動(dòng)器校準(zhǔn)端子；耦合在所述第一片外驅(qū)動(dòng)器校準(zhǔn)端子和電壓基準(zhǔn)節(jié)點(diǎn)之間的第一開關(guān)；以及，耦合在所述第二片外驅(qū)動(dòng)器校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第二開關(guān)。所述第一開關(guān)和所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生內(nèi)部電壓基準(zhǔn)，利用所述內(nèi)部電壓基準(zhǔn)可以比較輸入信號(hào)以便接收數(shù)據(jù)；所述第一開關(guān)被選擇性地閉合并且所述第二開關(guān)被選擇性地打開，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生上拉校準(zhǔn)電壓來校準(zhǔn)片外驅(qū)動(dòng)器；并且，所述第一開關(guān)被選擇地打開并且所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生下拉校準(zhǔn)電壓來進(jìn)一步校準(zhǔn)所述片外驅(qū)動(dòng)器。
在本發(fā)明的另一個(gè)實(shí)施方案中，公開了集成電路中一種用于接口到存儲(chǔ)器的方法，包括如果處于用于上拉的片外驅(qū)動(dòng)器校準(zhǔn)模式，則選擇上拉校準(zhǔn)端子耦合到電壓基準(zhǔn)節(jié)點(diǎn)，以在其上提供上拉校準(zhǔn)電壓，并校準(zhǔn)片外驅(qū)動(dòng)器的上拉；并且如果處于用于下拉的片外驅(qū)動(dòng)器校準(zhǔn)模式，則選擇下拉校準(zhǔn)端子耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)，以在其上提供下拉校準(zhǔn)電壓，并校準(zhǔn)片外驅(qū)動(dòng)器的下拉；并且如果處于接收數(shù)據(jù)的正常模式，則選擇所述上拉校準(zhǔn)端子和所述下拉校準(zhǔn)端子耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)，以在其上提供基準(zhǔn)電壓，并從數(shù)據(jù)輸入端子接收數(shù)據(jù)。
在本發(fā)明的另一個(gè)實(shí)施方案中，公開了一種系統(tǒng)，包括用于執(zhí)行指令并處理數(shù)據(jù)的處理器；雙數(shù)據(jù)率存儲(chǔ)器器件，用于儲(chǔ)存來自所述處理器的數(shù)據(jù)并將數(shù)據(jù)讀到所述處理器；具有耦合到第一電源端子的第一端的外部上拉電阻器；具有耦合到第二電源端子的第一端的外部下拉電阻器；以及，耦合在所述雙數(shù)據(jù)率存儲(chǔ)器器件和所述處理器之間的存儲(chǔ)器控制器。所述存儲(chǔ)器控制器包括耦合到所述外部上拉電阻器的第二端的上拉校準(zhǔn)端子、耦合到所述外部下拉電阻器的第二端的下拉校準(zhǔn)端子、電壓基準(zhǔn)節(jié)點(diǎn)、具有耦合到所述上拉校準(zhǔn)端子的第一開關(guān)連接和耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第二開關(guān)連接的第一開關(guān)，以及，具有耦合到所述下拉校準(zhǔn)端子的第一開關(guān)連接和耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第二開關(guān)連接的第二開關(guān)。
在本發(fā)明的又一個(gè)實(shí)施方案中，公開了一種用于計(jì)算機(jī)系統(tǒng)的處理器，包括接口存儲(chǔ)器的存儲(chǔ)器控制器。所述存儲(chǔ)器控制器具有耦合到外部上拉電阻器的上拉校準(zhǔn)端子、耦合到外部下拉電阻器的下拉校準(zhǔn)端子、電壓基準(zhǔn)節(jié)點(diǎn)、耦合在所述上拉校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第一開關(guān)，以及，耦合在所述下拉校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第二開關(guān)。
在本發(fā)明的又一個(gè)實(shí)施方案中，公開了一種接口存儲(chǔ)器的已封裝集成電路，具有耦合到第一外部電阻器的第一片外驅(qū)動(dòng)器校準(zhǔn)端子；耦合到第二外部電阻器的第二片外驅(qū)動(dòng)器校準(zhǔn)端子；第一多個(gè)(a first plurality of)場(chǎng)效應(yīng)晶體管，所述第一多個(gè)場(chǎng)效應(yīng)晶體管具有并聯(lián)在一起耦合到所述第一片外驅(qū)動(dòng)器校準(zhǔn)端子的源極和并聯(lián)在一起耦合到電壓基準(zhǔn)節(jié)點(diǎn)的漏極；以及，第二多個(gè)(a second plurality of)場(chǎng)效應(yīng)晶體管，所述第二多個(gè)場(chǎng)效應(yīng)晶體管具有并聯(lián)在一起耦合到所述第二片外驅(qū)動(dòng)器校準(zhǔn)端子的漏極和并聯(lián)在一起耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的源極。
現(xiàn)在參照?qǐng)D1，示出了典型的計(jì)算機(jī)系統(tǒng)100的框圖，在所述系統(tǒng)100中可以利用本發(fā)明的實(shí)施方案。計(jì)算機(jī)系統(tǒng)100包括中央處理單元(CPU)101；例如鍵盤、調(diào)制解調(diào)器、打印機(jī)、外部?jī)?chǔ)存設(shè)備等等的輸入/輸出設(shè)備(I/O)102；以及例如CRT或圖形顯示器的監(jiān)視設(shè)備(M)103。監(jiān)視設(shè)備(M)103以人類可理解的格式，例如視覺或音頻格式提供計(jì)算機(jī)信息。系統(tǒng)100可以是除計(jì)算機(jī)系統(tǒng)以外的很多種不同的電子系統(tǒng)。
現(xiàn)在參照?qǐng)D2A，示出了其中可以利用本發(fā)明的實(shí)施方案的中央處理單元101A的框圖。中央處理單元101A包括處理器201、存儲(chǔ)器控制器202、如所示和所說明那樣耦合在一起的第一存儲(chǔ)器通道的DDR存儲(chǔ)器204A。中央處理單元101A還可以包括用于第二存儲(chǔ)器通道的第二DDR存儲(chǔ)器204B，以及盤儲(chǔ)存設(shè)備206。
DDR存儲(chǔ)器204A和204B中的每一個(gè)均可以是一個(gè)或更多個(gè)存儲(chǔ)器模塊(MM1-MMn)，例如雙列直插存儲(chǔ)器模塊(DIMM)或單列直插存儲(chǔ)器模塊(SIMM)。如圖2C中所示，諸如SIMM或DIMM的一個(gè)或更多個(gè)存儲(chǔ)器模塊250可以包括一個(gè)或更多個(gè)DDR存儲(chǔ)器芯片252，DDR存儲(chǔ)器芯片252耦合到具有邊緣連接254的印刷電路板251。DDR存儲(chǔ)器204A、204B的所述一個(gè)或更多個(gè)存儲(chǔ)器模塊250的所述一個(gè)或更多個(gè)DDR存儲(chǔ)器芯片252一般是動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM)，但是也可以是其他類型的具有類似的存儲(chǔ)器接口類型的儲(chǔ)存器。DDR存儲(chǔ)器使用轉(zhuǎn)換點(diǎn)或跳變點(diǎn)在高邏輯電平(即1邏輯電平)和低邏輯電平(即0邏輯電平)之間區(qū)分。與例如在標(biāo)準(zhǔn)TTL或CMOS邏輯中使用的用于在1和0之間區(qū)分的一對(duì)電壓電平相比，所述轉(zhuǎn)換點(diǎn)或跳變點(diǎn)是用于在1和0之間區(qū)分的單個(gè)電壓電平。利用轉(zhuǎn)換點(diǎn)或跳變點(diǎn)的單個(gè)電平，波形可以在較窄的電壓范圍內(nèi)擺動(dòng)，并且可以以較高的數(shù)據(jù)速率在設(shè)備之間傳輸數(shù)字?jǐn)?shù)據(jù)(邏輯1和0)。
存儲(chǔ)器控制器202是給DDR存儲(chǔ)器204A和204B提供DDR存儲(chǔ)器接口的DDR存儲(chǔ)器控制器。
盤儲(chǔ)存設(shè)備206可以是軟盤、壓縮盤(zip disk)、DVD盤、硬盤、可重寫光盤、閃存存儲(chǔ)器或其他的非易失性儲(chǔ)存設(shè)備。
現(xiàn)在參照?qǐng)D2B，示出了其中可以利用本發(fā)明的實(shí)施方案的中央處理單元101B的框圖。中央處理單元101B包括具有內(nèi)部存儲(chǔ)器控制器202’的處理器201’以及具有如所示和所說明那樣耦合在一起的第一存儲(chǔ)器通道的DDR存儲(chǔ)器204A。中央處理單元101B還可以包括用于第二存儲(chǔ)器通道的第二DDR存儲(chǔ)器204B，以及磁盤儲(chǔ)存設(shè)備206。和中央處理單元101A相比，處理器201’具有提供到DDR存儲(chǔ)器204A和204B的DDR存儲(chǔ)器接口的內(nèi)部DDR存儲(chǔ)器控制器202’。
處理器201、201’還可以包括一個(gè)或更多個(gè)執(zhí)行單元以及一個(gè)或更多個(gè)層次的緩存(cache)存儲(chǔ)器。其他層次的緩存存儲(chǔ)器可以在所述處理器的外部，并接口到存儲(chǔ)器控制器。所述處理器、一個(gè)或更多個(gè)執(zhí)行單元或一個(gè)或更多個(gè)層次的緩存存儲(chǔ)器可以通過存儲(chǔ)器控制器，利用DDR存儲(chǔ)器讀或?qū)憯?shù)據(jù)(包括指令)。在接口到存儲(chǔ)器控制器時(shí)，可能存在地址、數(shù)據(jù)、控制和時(shí)鐘控制(clocking)信號(hào)，耦合到DDR存儲(chǔ)器，作為DDR存儲(chǔ)器接口的一部分。處理器201、201’和盤儲(chǔ)存設(shè)備206都可以將信息讀和寫到DDR存儲(chǔ)器204A、204B中。
為了提高數(shù)據(jù)在存儲(chǔ)器控制器和存儲(chǔ)器204A、204B之間流動(dòng)的速度，存儲(chǔ)器器件252中的輸出驅(qū)動(dòng)器在首次安裝時(shí)可以被初次校準(zhǔn)，并且此后被周期性地校準(zhǔn)，例如在上電時(shí)。人們期望校準(zhǔn)驅(qū)動(dòng)器，以便補(bǔ)償在存儲(chǔ)器控制器和存儲(chǔ)器器件之間看到的轉(zhuǎn)換速率和阻抗，并補(bǔ)償溫度、工藝變化和隨時(shí)間的磨損。否則，例如電壓在器件之間的長(zhǎng)線上可能下降，并且可能發(fā)生數(shù)據(jù)傳輸錯(cuò)誤。
存儲(chǔ)器控制器可以執(zhí)行校準(zhǔn)測(cè)量，并且發(fā)信號(hào)指示存儲(chǔ)器器件252調(diào)整其輸出驅(qū)動(dòng)器的其上拉晶體管和下拉晶體管的強(qiáng)度。即，其阻抗或電阻水平可以被調(diào)整，以取得跳變點(diǎn)或轉(zhuǎn)換點(diǎn)附近的期望電平。在這種情況下，存儲(chǔ)器器件中的輸出驅(qū)動(dòng)器的校準(zhǔn)被存儲(chǔ)器控制器在片外執(zhí)行，并被稱為片外驅(qū)動(dòng)器(OCD)校準(zhǔn)。片外驅(qū)動(dòng)器(OCD)校準(zhǔn)包括存儲(chǔ)器器件的輸出驅(qū)動(dòng)器中的上拉晶體管的OCD上拉校準(zhǔn)，以及存儲(chǔ)器器件的輸出驅(qū)動(dòng)器中的下拉晶體管的OCD下拉校準(zhǔn)。
現(xiàn)在參照?qǐng)D3，示出了被存儲(chǔ)器控制器202、202’用來執(zhí)行OCD上拉校準(zhǔn)和OCD下拉校準(zhǔn)的元件(element)的框圖。使用OCD校準(zhǔn)來調(diào)整存儲(chǔ)器器件中的輸出驅(qū)動(dòng)器的強(qiáng)度，所述輸出驅(qū)動(dòng)器例如存儲(chǔ)器204A、204B中的存儲(chǔ)器模塊的存儲(chǔ)器器件252中的輸出驅(qū)動(dòng)器。在校準(zhǔn)期間，數(shù)據(jù)可以從存儲(chǔ)器控制器傳送到存儲(chǔ)器器件，以從正常調(diào)整輸出驅(qū)動(dòng)器的驅(qū)動(dòng)設(shè)置。
利用存儲(chǔ)器控制器202、202’中用于OCD上拉校準(zhǔn)的元件來校準(zhǔn)存儲(chǔ)器器件252的輸出驅(qū)動(dòng)器中的上拉晶體管的導(dǎo)通電阻，所述上拉晶體管的導(dǎo)通電阻在圖3中被示為電阻器RONPU301。利用存儲(chǔ)器控制器202、202’中用于OCD下拉校準(zhǔn)的元件來校準(zhǔn)存儲(chǔ)器器件252的輸出驅(qū)動(dòng)器中的下拉晶體管的導(dǎo)通電阻，所述下拉晶體管的導(dǎo)通電阻在圖3中被示為電阻器RONPD302。
存儲(chǔ)器控制器202、202’用于OCD上拉校準(zhǔn)的元件包括耦合到外部上拉電阻器REXTPU311的一端(end)、三態(tài)驅(qū)動(dòng)器314的輸出，以及比較器318的第一輸入的OCD高校準(zhǔn)引腳OCDH 310。外部上拉電阻器REXTPU311的相對(duì)端耦合到具有正電源電壓或VDDQ的第一電源端子。用于OCD上拉校準(zhǔn)的元件還包括輸出耦合到數(shù)據(jù)輸出端子/引腳DQ1 312和比較器318的第二輸入的三態(tài)驅(qū)動(dòng)器316。數(shù)據(jù)輸出端子/引腳DQ1 312可以耦合到通過外部短線電阻器(stub resistor)RSTUB1351被校準(zhǔn)的存儲(chǔ)器器件252的輸出驅(qū)動(dòng)器。在其他情況下，可以不使用外部短線電阻器RSTUB1351。
在上拉校準(zhǔn)期間，三態(tài)驅(qū)動(dòng)器314和316被使能(enable)，并接收邏輯0電平輸入，以導(dǎo)通下拉晶體管，給端子/引腳310和312加負(fù)載。隨著存儲(chǔ)器器件252的驅(qū)動(dòng)器中的上拉晶體管被導(dǎo)通，使用比較器318來比較OCD高校準(zhǔn)引腳OCDH 310和數(shù)據(jù)輸出端子/引腳DQ1 312上的電壓電平，以確定是否應(yīng)該對(duì)存儲(chǔ)器器件252中的上拉晶體管的驅(qū)動(dòng)強(qiáng)度做出調(diào)整。如果期望調(diào)整，則數(shù)據(jù)可以從存儲(chǔ)器控制器傳送到存儲(chǔ)器器件252，以從正常調(diào)整存儲(chǔ)器器件252中的上拉晶體管的驅(qū)動(dòng)強(qiáng)度，然后重新執(zhí)行比較。所述數(shù)據(jù)可以指示用于輸出驅(qū)動(dòng)器的上拉的遞增阻抗或電阻的一個(gè)或更多個(gè)水平的增加或降低?？梢灾貜?fù)該循環(huán)，直到到達(dá)期望的設(shè)置為止。
存儲(chǔ)器控制器202、202’用于OCD下拉校準(zhǔn)的元件包括耦合到外部下拉電阻器REXTPD321的一端、三態(tài)驅(qū)動(dòng)器324的輸出，以及比較器328的第一輸入的OCD低校準(zhǔn)引腳OCDL 320。外部下拉電阻器REXTPD321的相對(duì)端耦合到具有負(fù)電源電壓或地的第二電源端子。用于OCD下拉校準(zhǔn)的元件還包括輸出耦合到數(shù)據(jù)輸出端子/引腳DQ2 322和比較器328的第二輸入的三態(tài)驅(qū)動(dòng)器326。數(shù)據(jù)輸出端子/引腳DQ2 322可以耦合到通過外部短線電阻器RSTUB2352被校準(zhǔn)的存儲(chǔ)器器件252的輸出驅(qū)動(dòng)器。在其他情況下，可以不使用外部短線電阻器RSTUB2352。
在下拉校準(zhǔn)期間，三態(tài)驅(qū)動(dòng)器324和326被使能，并接收邏輯1電平輸入，以導(dǎo)通上拉晶體管，給端子/引腳320和322加負(fù)載。隨著存儲(chǔ)器器件252的驅(qū)動(dòng)器中的下拉晶體管被導(dǎo)通，使用比較器328來比較OCD低校準(zhǔn)引腳OCDL 320和數(shù)據(jù)輸出端子/引腳DQ2322上的電壓電平，以確定是否應(yīng)該對(duì)存儲(chǔ)器器件252中的下拉晶體管的驅(qū)動(dòng)強(qiáng)度做出調(diào)整。如果期望調(diào)整，則數(shù)據(jù)可以從存儲(chǔ)器控制器傳送到存儲(chǔ)器器件252，以從正常調(diào)整存儲(chǔ)器器件252中的下拉晶體管的驅(qū)動(dòng)強(qiáng)度，然后重新執(zhí)行比較。所述數(shù)據(jù)可以指示用于輸出驅(qū)動(dòng)器的下拉的遞增阻抗或電阻的一個(gè)或更多個(gè)水平的增加或降低?？梢灾貜?fù)該循環(huán)，直到到達(dá)期望的設(shè)置為止。
外部上拉電阻器REXTPU311可以具有等于上拉目標(biāo)電阻和外部短線電阻器RSTUB1的電阻之和的電阻值。外部下拉電阻器REXTPD321可以具有等于下拉目標(biāo)電阻和外部短線電阻器RSTUB2的電阻之和的電阻值。外部短線電阻器RSTUB1和外部短線電阻器RSTUB2是提供信號(hào)完整性的電阻器。在存儲(chǔ)器和存儲(chǔ)器控制器之間的數(shù)據(jù)路徑(path)中，每一個(gè)數(shù)據(jù)位(data bit)DQi均具有外部短線電阻器，并且一般每一個(gè)均具有相等的電阻。上拉目標(biāo)電阻和下拉目標(biāo)電阻一般是相同的。上拉目標(biāo)電阻和下拉目標(biāo)電阻可以被選擇為18歐姆(ohm)加或減3歐姆，在15到21歐姆電阻的范圍內(nèi)。
雖然OCD高校準(zhǔn)引腳OCDH 310和OCD低校準(zhǔn)引腳OCDL 320被用于OCD校準(zhǔn)，但是它們也可以用來產(chǎn)生內(nèi)部電壓基準(zhǔn)(VREF)，所述內(nèi)部電壓基準(zhǔn)被輸入接收器用來檢測(cè)數(shù)字輸入信號(hào)中的邏輯電平。即，通過被用于OCD校準(zhǔn)和內(nèi)部電壓基準(zhǔn)產(chǎn)生，OCDH端子/引腳310和OCDL端子/引腳320是多功能的。
現(xiàn)在參照?qǐng)D4，示出了使用校準(zhǔn)端子/引腳對(duì)(OCDH 310和OCDL 320)產(chǎn)生內(nèi)部電壓基準(zhǔn)(VREF)的概念。在這種情況下，由建立在VDDQ和VSS之間的分壓器電阻器網(wǎng)絡(luò)在內(nèi)部產(chǎn)生內(nèi)部電壓基準(zhǔn)(VREF)。分壓器電阻器網(wǎng)絡(luò)一般使用兩個(gè)等值電阻將VDDQ和VSS之間的電壓分為兩部分。當(dāng)在OCD校準(zhǔn)模式中時(shí)，使用校準(zhǔn)端子/引腳對(duì)(OCDH 310和OCDL 320)將其上產(chǎn)生的校準(zhǔn)電壓耦合到OCD上拉比較器318和OCD下拉比較器328的輸入。當(dāng)存儲(chǔ)器控制器不在OCD校準(zhǔn)模式中時(shí)，(即它在正常模式中)，則校準(zhǔn)端子/引腳對(duì)(OCDH 310和OCDL 320)可被用于產(chǎn)生內(nèi)部電壓基準(zhǔn)，以便從存儲(chǔ)器中的存儲(chǔ)器器件接收數(shù)據(jù)。
數(shù)字輸入接收器400具有一個(gè)耦合到數(shù)據(jù)輸入端子/引腳DQi 414的輸入，以及耦合到內(nèi)部電壓基準(zhǔn)(VREF)的另一個(gè)輸入。響應(yīng)于數(shù)據(jù)輸入端子/引腳DQi 414上的電壓電平在內(nèi)部電壓基準(zhǔn)(VREF)之上或之下，數(shù)字輸入接收器400在其輸出DATA IN 416上產(chǎn)生數(shù)字邏輯電平。例如，如果數(shù)據(jù)輸入端子/引腳DQi 414上的電壓電平在內(nèi)部電壓基準(zhǔn)(VREF)的電壓電平之上，則數(shù)字輸入接收器400可以在其輸出DATA IN 416上產(chǎn)生高邏輯電平(即1)。如果數(shù)據(jù)輸入端子/引腳DQi 414上的電壓電平在內(nèi)部電壓基準(zhǔn)(VREF)的電壓電平之下，則數(shù)字輸入接收器400可以在其輸出DATA IN 416上產(chǎn)生低邏輯電平(即0)。
使用至少一對(duì)開關(guān)來使校準(zhǔn)引腳的功能性在OCD校準(zhǔn)模式和正常模式之間切換。當(dāng)存儲(chǔ)器控制器不在OCD校準(zhǔn)模式中時(shí)，本發(fā)明的實(shí)施方案借由把OCD低和OCD高端子/引腳(這里也分別稱為OCDL 320和OCDH 310)通過所述開關(guān)對(duì)耦合在一起，產(chǎn)生內(nèi)部電壓基準(zhǔn)VREF。當(dāng)所述開關(guān)對(duì)處于閉合狀態(tài)時(shí)，它們可以具有某個(gè)與其相關(guān)聯(lián)的電阻。
圖5A到5C示出了存儲(chǔ)器控制器202、202’中在OCD校準(zhǔn)模式(即上拉和下拉校準(zhǔn))和要接收數(shù)據(jù)時(shí)的正常模式之間切換的開關(guān)對(duì)501、502。在存儲(chǔ)器控制器中的這種開關(guān)結(jié)構(gòu)中，同一節(jié)點(diǎn)(VREF 500)可以被用來分布上拉校準(zhǔn)電壓、下拉校準(zhǔn)電壓，以及用于數(shù)據(jù)接收的內(nèi)部VREF。以這種方式，隨著響應(yīng)于模式在其上選擇適當(dāng)?shù)碾妷?，在半?dǎo)體器件內(nèi)分布的基準(zhǔn)電壓的數(shù)量可以被減少。此外，無需使用專用于執(zhí)行校準(zhǔn)的比較器318和328。除了在正常模式期間接收數(shù)據(jù)以外，在校準(zhǔn)模式期間，每一個(gè)輸入接收器400A-400n中的比較器可以用來執(zhí)行校準(zhǔn)。
每一個(gè)開關(guān)501、502均具有第一開關(guān)連接、第二開關(guān)連接以及控制連接?？刂七B接控制在第一開關(guān)連接和第二開關(guān)連接之間開關(guān)的打開和閉合。開關(guān)501耦合在上拉校準(zhǔn)端子OCDH 310和電壓基準(zhǔn)節(jié)點(diǎn)500之間。開關(guān)501的第一開關(guān)連接耦合到上拉校準(zhǔn)端子OCDH 310，并且開關(guān)501的第二開關(guān)連接耦合到電壓基準(zhǔn)節(jié)點(diǎn)500。開關(guān)501的控制連接耦合到開關(guān)控制器510。開關(guān)502耦合在下拉校準(zhǔn)端子OCDL 320和電壓基準(zhǔn)節(jié)點(diǎn)500之間。開關(guān)502的第一開關(guān)連接耦合到下拉校準(zhǔn)端子OCDL 320，并且開關(guān)502的第二開關(guān)連接耦合到電壓基準(zhǔn)節(jié)點(diǎn)500。開關(guān)502的控制連接耦合到開關(guān)控制器510。
在圖5A中，開關(guān)被設(shè)置成提供OCD上拉校準(zhǔn)。響應(yīng)從開關(guān)控制器510接收到開關(guān)控制信號(hào)，開關(guān)501被閉合并且開關(guān)502被打開。開關(guān)控制器510對(duì)模式做出響應(yīng)。在這種情況下，開關(guān)控制器510響應(yīng)于處于OCD校準(zhǔn)模式產(chǎn)生開關(guān)控制信號(hào)，以執(zhí)行OCD上拉校準(zhǔn)。注意，開關(guān)501可以代表多個(gè)并聯(lián)的、至少一個(gè)被選擇性地閉合的開關(guān)。在圖5A中，開關(guān)502可以代表多個(gè)并聯(lián)的、無一被閉合的開關(guān)。
在圖5A中，用邏輯0輸入使能三態(tài)驅(qū)動(dòng)器314，以將下拉負(fù)載耦合到OCDH端子/引腳310上。外部電阻器REXTPU311耦合在VDDQ和OCDH端子/引腳310之間，以在其上產(chǎn)生校準(zhǔn)電壓。OCDH端子/引腳310上的校準(zhǔn)電壓通過開關(guān)501基本上耦合到節(jié)點(diǎn)VREF 500上，因?yàn)閹缀鯖]有電流流過開關(guān)501。輸入接收器400A-400n的比較器使用OCDH端子/引腳310和節(jié)點(diǎn)VREF 500上的校準(zhǔn)電壓與數(shù)據(jù)總線的相應(yīng)數(shù)據(jù)端子/引腳DQi上的電壓電平進(jìn)行比較，如先前利用數(shù)據(jù)端子/引腳DQ1 312描述的那樣。
數(shù)據(jù)端子/引腳DQi的數(shù)據(jù)總線可以是單向或雙向數(shù)據(jù)總線。在單向數(shù)據(jù)總線的情況下，數(shù)據(jù)端子/引腳DQi是到存儲(chǔ)器控制器的數(shù)據(jù)輸入端子/引腳。在雙向數(shù)據(jù)總線的情況下，數(shù)據(jù)端子/引腳DQi是存儲(chǔ)器控制器的數(shù)據(jù)輸入/輸出端子/引腳，并使片上輸入接收器和輸出驅(qū)動(dòng)器耦合到它。要被校準(zhǔn)并要從其接收數(shù)據(jù)的片外輸出驅(qū)動(dòng)器使其輸出耦合到相應(yīng)的數(shù)據(jù)端子/引腳DQi。
在圖5B中，開關(guān)被設(shè)置成提供OCD下拉校準(zhǔn)。響應(yīng)于從開關(guān)控制器510接收到開關(guān)控制信號(hào)，開關(guān)501打開并且開關(guān)502被閉合。開關(guān)控制器510響應(yīng)于處于OCD校準(zhǔn)模式產(chǎn)生開關(guān)控制信號(hào)，以執(zhí)行OCD下拉校準(zhǔn)。注意，開關(guān)501可以代表多個(gè)并聯(lián)的、無一被閉合的開關(guān)。在圖5B中，開關(guān)502可以代表多個(gè)并聯(lián)的、至少一個(gè)被選擇性地閉合的開關(guān)。
在圖5B中，用邏輯1輸入使能三態(tài)驅(qū)動(dòng)器324，以將上拉負(fù)載耦合到OCDL端子/引腳320上。外部電阻器REXTPD321耦合在地和OCDL端子/引腳320之間，以在其上產(chǎn)生校準(zhǔn)電壓。OCDL端子/引腳320上的校準(zhǔn)電壓通過開關(guān)502基本上耦合到節(jié)點(diǎn)VREF 500上，因?yàn)閹缀鯖]有電流流過開關(guān)502。輸入接收器400A-400n的比較器使用OCDL端子/引腳320和節(jié)點(diǎn)VREF 500上的校準(zhǔn)電壓與數(shù)據(jù)端子/引腳DQi上的電壓電平進(jìn)行比較，如先前利用數(shù)據(jù)端子/引腳DQ2 322描述的那樣。以這種方式，每一個(gè)數(shù)據(jù)端子/引腳DQi在被校準(zhǔn)的存儲(chǔ)器器件的每一個(gè)片外驅(qū)動(dòng)器中均可以具有上拉和下拉。
在圖5C中，開關(guān)被設(shè)置成提供用于數(shù)據(jù)接收的內(nèi)部VREF。響應(yīng)于從開關(guān)控制器510接收到開關(guān)控制信號(hào)，開關(guān)501被閉合并且開關(guān)502被閉合。開關(guān)控制器510響應(yīng)于處于正常模式產(chǎn)生開關(guān)控制信號(hào)，以便當(dāng)不在數(shù)據(jù)總線上將數(shù)據(jù)驅(qū)動(dòng)出去時(shí)，從存儲(chǔ)器將數(shù)據(jù)接收進(jìn)來。注意，開關(guān)501可以代表多個(gè)并聯(lián)的、至少一個(gè)被選擇性地閉合的開關(guān)。開關(guān)502可以代表多個(gè)并聯(lián)的、至少一個(gè)被選擇性地閉合的開關(guān)。
在圖5C中，三態(tài)驅(qū)動(dòng)器314和324被禁用(disable)(即為高阻態(tài))，所以兩者都不把負(fù)載驅(qū)動(dòng)到OCDH端子/引腳310或OCDL端子/引腳320上，因此它們未被示出。外部電阻器REXTPD321仍耦合在地和OCDL端子/引腳320之間，并且外部電阻器REXTPU311仍耦合在VDDQ和OCDH端子/引腳310之間。
外部電阻器REXTPU311的電阻、開關(guān)501的開關(guān)電阻、開關(guān)502的開關(guān)電阻，以及外部電阻器REXTPD321的電阻分割VDDQ和地之間的電壓，并將其耦合到節(jié)點(diǎn)VREF 500。在一個(gè)實(shí)施方案中，輸入接收器的轉(zhuǎn)換點(diǎn)是VDDQ和地之間的中點(diǎn)。在這種情況下，人們期望將VDDQ和VREF 500之間的電阻設(shè)置為等于VREF 500和地之間的電阻，以在VREF 500上將VDDQ和地之間的電壓分成兩半。在外部電阻器REXTPU311的電阻和外部電阻器REXTPD321的電阻相等的情況下，將開關(guān)501和502的開關(guān)電阻調(diào)整成相等，以在VREF 500上將VDDQ和地之間的電壓分成兩半。在其他的實(shí)施方案中，通過將不同的開關(guān)電阻用于開關(guān)501和502，轉(zhuǎn)換點(diǎn)可以偏離VDDQ和地之間的中點(diǎn)。
節(jié)點(diǎn)VREF 500上的內(nèi)部電壓基準(zhǔn)耦合到數(shù)字輸入接收器400的一個(gè)輸入中。數(shù)字輸入接收器400使用節(jié)點(diǎn)VREF 500上的內(nèi)部電壓基準(zhǔn)來與例如DQi 414的數(shù)據(jù)端子/引腳上的電壓電平進(jìn)行比較，以如參照?qǐng)D4所描述和說明的那樣在414中產(chǎn)生數(shù)據(jù)。
存在著多種實(shí)施本發(fā)明的方法，包括(但不限于)使用模擬開關(guān)、通過門(pass-gate)，或晶體管。在一個(gè)實(shí)施方案中，可以使用源極并聯(lián)在一起并且漏極并聯(lián)在一起的第一多個(gè)場(chǎng)效應(yīng)晶體管(“FET”)和源極并聯(lián)在一起并且漏極并聯(lián)在一起的第二多個(gè)場(chǎng)效應(yīng)晶體管(“FET”)來產(chǎn)生VREF的可選擇電壓電平，所述第一多個(gè)場(chǎng)效應(yīng)晶體管在OCDH和VREF之間，所述第二多個(gè)場(chǎng)效應(yīng)晶體管在VREF和OCDL之間。
一般對(duì)于數(shù)據(jù)接收，(即正常模式)，人們期望產(chǎn)生處于電源軌VDDQ和地之間的正常中點(diǎn)處的VREF。開啟或關(guān)閉的晶體管的數(shù)量可以變化，以基本上達(dá)到中點(diǎn)電壓電平。但是，在某些情況下，例如用于測(cè)試或?qū)嶒?yàn)，人們可能期望將VREF的電壓電平設(shè)置得偏離中點(diǎn)值。在校準(zhǔn)模式中(OCD上拉校準(zhǔn)和OCD下拉校準(zhǔn))VREF的電壓電平針對(duì)校準(zhǔn)被分別設(shè)置。在校準(zhǔn)期間，通過場(chǎng)效應(yīng)晶體管(“FET”)開關(guān)的電流基本上接近零，所以橫跨它們的電壓降落可忽略。
現(xiàn)在參照?qǐng)D6，示出了本發(fā)明的實(shí)施方案的示例性原理圖。在這個(gè)實(shí)施方案中，在OCDL端子/引腳320和VREF 500之間以及在OCDH端子/引腳310和VREF 500之間，使用p溝道場(chǎng)效應(yīng)晶體管(“PFET”)。當(dāng)OCDL和OCDH端子/引腳之間的至少兩個(gè)PFET都被開啟時(shí)，所述PFET可被用來產(chǎn)生內(nèi)部電壓基準(zhǔn)VREF。在另一個(gè)實(shí)施方案中，n溝道場(chǎng)效應(yīng)晶體管(“NFET”)可以代替一組PFET或?qū)山MPFET都代替。在又一個(gè)實(shí)施方案中，PFET可以被源極和漏極與PFET的源極和漏極并聯(lián)耦合并且柵極受到控制的NFET互補(bǔ)，以使它們一起被并聯(lián)導(dǎo)通。在其他的實(shí)施方案中，不同種類的晶體管開關(guān)或不同類型的開關(guān)可以替代PFET。
在圖6中，第一多個(gè)PFET 601A-601m使其源極并聯(lián)在一起并且其漏極并聯(lián)在一起，連在OCD高校準(zhǔn)端子/引腳OCDH 310和VREF 500之間。第二多個(gè)PFET 602A-602m使其源極并聯(lián)在一起并且其漏極并聯(lián)在一起，連在VREF 500和OCD低校準(zhǔn)端子/引腳OCDL 320之間。第一多個(gè)PFET 601A-601m的寬度和長(zhǎng)度可以從一個(gè)變化到另一個(gè)，以在閉合時(shí)提供變化的開關(guān)電阻。第二多個(gè)PFET 602A-602m的寬度和長(zhǎng)度也可以從一個(gè)變化到另一個(gè)，以在閉合時(shí)提供變化的開關(guān)電阻。
然后，通過選擇性地控制并聯(lián)導(dǎo)通的晶體管的數(shù)量，并通過控制驅(qū)動(dòng)其柵極的控制信號(hào)610A-610m和611A-611m的電壓電平，可以使用PFET 601A-601m和PFET 602A-602m來產(chǎn)生VREF的可選電壓電平。以這種方式，OCD高校準(zhǔn)端子/引腳OCDH 310和VREF 500之間的電阻可以被設(shè)置為等于VREF 500和OCD低校準(zhǔn)端子/引腳OCDL 320之間的電阻，以提供二分之一的分壓。
開關(guān)控制器510在產(chǎn)生開關(guān)控制信號(hào)PD0-PDm 610A-610m和開關(guān)控制信號(hào)PU0-PUm611A-611m時(shí)對(duì)模式輸入650做出響應(yīng)。如果模式輸入650是正常，則通過至少一對(duì)開關(guān)在節(jié)點(diǎn)VREF 500上產(chǎn)生內(nèi)部電壓基準(zhǔn)，PFET 601A-601m中的一個(gè)PFET導(dǎo)通，并且PFET 602A-602m中的一個(gè)PFET導(dǎo)通。如果模式輸入650是OCD上拉校準(zhǔn)，則上拉校準(zhǔn)電壓被耦合進(jìn)節(jié)點(diǎn)VREF 500，并且PFET 601A-601m中的至少一個(gè)或更多個(gè)PFET導(dǎo)通，并且PFET 602A-602m中無一導(dǎo)通(即PFET 602A-602m全都關(guān)閉)。如果模式輸入650是OCD下拉校準(zhǔn)，則下拉校準(zhǔn)電壓被耦合進(jìn)節(jié)點(diǎn)VREF 500，并且PFET 602A-602m中的至少一個(gè)或更多個(gè)PFET導(dǎo)通，并且PFET 601A-601m中無一導(dǎo)通(即PFET601A-601m全都關(guān)閉)。
VREF 500被扇出(fan out)并耦合進(jìn)每一個(gè)數(shù)字輸入接收器400A-400n的輸入。數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n分別被耦合進(jìn)每一個(gè)數(shù)字輸入接收器400A-400n的另一輸入。當(dāng)在校準(zhǔn)模式中時(shí)，輸入接收器400A-400n的比較器使用從OCDH端子/引腳310和OCDL端子/引腳320選擇性地耦合到節(jié)點(diǎn)VREF 500上的校準(zhǔn)電壓與數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n上的電壓電平進(jìn)行比較。
數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n的數(shù)據(jù)總線可以是單向和雙向數(shù)據(jù)總線。在單向數(shù)據(jù)總線的情況下，數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n是輸入端子/引腳。在雙向數(shù)據(jù)總線的情況下，數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n是存儲(chǔ)器控制器的數(shù)據(jù)輸入/輸出端子/引腳，并使片上輸入接收器和輸出驅(qū)動(dòng)器耦合到它。要被校準(zhǔn)并要從其接收數(shù)據(jù)的片外輸出驅(qū)動(dòng)器使其輸出耦合到相應(yīng)的數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n。
每一個(gè)數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n在被校準(zhǔn)的存儲(chǔ)器器件的每一個(gè)片外驅(qū)動(dòng)器中均可以具有上拉和下拉。當(dāng)在正常模式中時(shí)，輸入接收器400A-400n的比較器使用選擇性地耦合到節(jié)點(diǎn)VREF 500上的基準(zhǔn)電壓與數(shù)據(jù)端子/引腳DQ1-DQn 614A-614n上的電壓電平進(jìn)行比較，以確定進(jìn)入信號(hào)的邏輯狀態(tài)。
一般對(duì)于數(shù)據(jù)接收，人們期望產(chǎn)生處于電源軌VDDQ和地之間的正常中點(diǎn)處的VREF。開關(guān)控制器510可以改變開啟或關(guān)閉的晶體管的數(shù)量，以基本上達(dá)到中點(diǎn)電壓電平。但是，在某些情況下，例如用于測(cè)試或?qū)嶒?yàn)，人們可能期望將VREF的電壓電平設(shè)置得偏離中點(diǎn)值。
當(dāng)在正常模式中工作時(shí)，相等強(qiáng)度的FET可以被連接到OCD低和OCD高引腳。即使FET的導(dǎo)通電阻可能隨著工藝、電壓和溫度變化，但是有可能匹配FET以使從VREF 500到OCDH端子/引腳310的電阻等于從VREF 500到CDL端子/引腳320的電阻，以得到準(zhǔn)確的中點(diǎn)VREF。開關(guān)控制器510也可以產(chǎn)生各種電壓電平的開關(guān)控制信號(hào)PD0-PDm610A-610m和開關(guān)控制信號(hào)PU0-PUm 611A-611m，從而改變施加到PFET 601A-601m和PFET 602A-602m的柵極的柵極電壓，以改變其電阻，以使其可以更多或更少地等效于所期望的。
在校準(zhǔn)模式中(OCD上拉校準(zhǔn)和OCD下拉校準(zhǔn))節(jié)點(diǎn)VREF 500上的電壓電平如先前所討論的那樣針對(duì)校準(zhǔn)被分別設(shè)置。在校準(zhǔn)期間，通過場(chǎng)效應(yīng)晶體管(“FET”)開關(guān)的電流基本上接近零，所以跨過它們的電壓降落可忽略。
現(xiàn)在參照?qǐng)D7，示出了已封裝集成電路700。已封裝集成電路700可以是存儲(chǔ)器控制器202、包括存儲(chǔ)器控制器202’的處理器201’，或具有DDR存儲(chǔ)器接口的另一器件。已封裝集成電路700包括半導(dǎo)體管芯701和封裝(package)702。封裝702包括OCDH端子/引腳704和OCDL端子/引腳706，沒有外部VREF端子/引腳。OCDH端子/引腳704和OCDL端子/引腳706可以是不同的半導(dǎo)體封裝的引腳或其他類型的端子，例如焊料凸塊(solder bump)、焊球或在半導(dǎo)體封裝中使用的各種類型的有引線端子(leaded terminal)(例如直引線、彎腳引線、j形引線、鷗翅引線(gull-lead)和1形引線和無引線端子。OCDH端子/引腳704和OCDL端子/引腳706選擇性地提供多個(gè)功能——OCD校準(zhǔn)和內(nèi)部VREF產(chǎn)生。半導(dǎo)體管芯701包括OCDH焊盤707和OCDL焊盤709，沒有連接到外部VREF端子/引腳的額外的VREF焊盤。
本發(fā)明的實(shí)施方案可以減少印刷電路板組件的數(shù)量(例如，沒有用于分壓器的外部電阻器)和存儲(chǔ)器控制器的外接引腳(pin-out)中的引腳(或球柵陣列封裝的外接球(ball-out)中的球)的數(shù)量。本發(fā)明的實(shí)施方案可以在內(nèi)部產(chǎn)生電壓基準(zhǔn)，消除了外部的VREF引腳/端子，而不損失準(zhǔn)確性或使用復(fù)雜的模擬電路。
雖然已經(jīng)描述了某些示例性實(shí)施方案并將其在附圖中示出，但是要理解，這些實(shí)施方案僅僅是對(duì)寬泛發(fā)明的說明而非限制，并且本發(fā)明不限于所示出和描述的具體構(gòu)造和排列，因?yàn)楸绢I(lǐng)域普通技術(shù)人員能夠想到各種其他的修改。例如，雖然已經(jīng)詳細(xì)地描述了DDR存儲(chǔ)器控制器內(nèi)的DDR存儲(chǔ)器接口，但是有可能在具有類似類型接口的其他類型的芯片中實(shí)現(xiàn)本發(fā)明的實(shí)施方案。
權(quán)利要求
1.一種接口到存儲(chǔ)器的集成電路，所述集成電路包括耦合到外部上拉電阻器的第一片外驅(qū)動(dòng)器校準(zhǔn)端子；耦合到外部下拉電阻器的第二片外驅(qū)動(dòng)器校準(zhǔn)端子；耦合在所述第一片外驅(qū)動(dòng)器校準(zhǔn)端子和電壓基準(zhǔn)節(jié)點(diǎn)之間的第一開關(guān)；以及耦合在所述第二片外驅(qū)動(dòng)器校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第二開關(guān)。
2.如權(quán)利要求1所述的集成電路，其中所述第一開關(guān)和所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生內(nèi)部電壓基準(zhǔn)，輸入信號(hào)可以與所述內(nèi)部電壓基準(zhǔn)進(jìn)行比較，以便接收數(shù)據(jù)。
3.如權(quán)利要求2所述的集成電路，其中所述第一開關(guān)被選擇性地閉合并且所述第二開關(guān)被選擇性地打開，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生上拉校準(zhǔn)電壓來校準(zhǔn)片外驅(qū)動(dòng)器。
4.如權(quán)利要求3所述的集成電路，其中所述第一開關(guān)被選擇地打開并且所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生下拉校準(zhǔn)電壓來進(jìn)一步校準(zhǔn)所述片外驅(qū)動(dòng)器。
5.如權(quán)利要求1所述的集成電路，還包括多個(gè)輸入接收器，每一個(gè)具有耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第一輸入和耦合到多個(gè)數(shù)據(jù)端子的相應(yīng)數(shù)據(jù)端子的第二輸入。
6.如權(quán)利要求5所述的集成電路，其中每一個(gè)輸入接收器包括具有耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第一輸入和耦合到所述相應(yīng)數(shù)據(jù)端子的第二輸入的比較器，所述數(shù)據(jù)端子耦合到片外輸出驅(qū)動(dòng)器以用于校準(zhǔn)。
7.如權(quán)利要求1所述的集成電路，還包括開關(guān)控制器，所述開關(guān)控制器具有模式輸入、耦合到所述第一開關(guān)的控制輸入的第一控制輸出，以及耦合到所述第二開關(guān)的控制輸入的第二控制輸出，響應(yīng)于所述模式輸入，所述開關(guān)控制器控制所述第一開關(guān)和所述第二開關(guān)的所述打開和閉合。
8.如權(quán)利要求7所述的集成電路，其中所述第一開關(guān)和所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生內(nèi)部電壓基準(zhǔn)，輸入信號(hào)可以與所述內(nèi)部電壓基準(zhǔn)進(jìn)行比較，以便接收數(shù)據(jù)；所述第一開關(guān)被選擇性地閉合并且所述第二開關(guān)被選擇性地打開，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生上拉校準(zhǔn)電壓來校準(zhǔn)片外驅(qū)動(dòng)器；并且所述第一開關(guān)被選擇性地打開并且所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生下拉校準(zhǔn)電壓來進(jìn)一步校準(zhǔn)所述片外驅(qū)動(dòng)器。
9.如權(quán)利要求1所述的集成電路，其中所述集成電路是存儲(chǔ)器控制器。
10.如權(quán)利要求1所述的集成電路，其中所述集成電路是處理器。
11.集成電路中一種用于接口到存儲(chǔ)器的方法，所述方法包括如果處于用于上拉的片外驅(qū)動(dòng)器校準(zhǔn)模式，則選擇上拉校準(zhǔn)端子耦合到電壓基準(zhǔn)節(jié)點(diǎn)，以在其上提供上拉校準(zhǔn)電壓，并且校準(zhǔn)片外驅(qū)動(dòng)器的上拉；如果處于用于下拉的片外驅(qū)動(dòng)器校準(zhǔn)模式，則選擇下拉校準(zhǔn)端子耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)，以在其上提供下拉校準(zhǔn)電壓，并且校準(zhǔn)所述片外驅(qū)動(dòng)器的下拉；以及，如果處于接收數(shù)據(jù)的正常模式，則選擇所述上拉校準(zhǔn)端子和所述下拉校準(zhǔn)端子耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)，以在其上提供基準(zhǔn)電壓，并且從數(shù)據(jù)端子接收數(shù)據(jù)。
12.如權(quán)利要求11所述的方法，還包括在選擇、校準(zhǔn)和接收操作之前，將外部上拉電阻器耦合到所述上拉校準(zhǔn)端子；和將外部下拉電阻器耦合到所述下拉校準(zhǔn)端子。
13.如權(quán)利要求11所述的方法，其中所述從所述數(shù)據(jù)端子接收數(shù)據(jù)的操作包括將所述電壓基準(zhǔn)節(jié)點(diǎn)上的所述基準(zhǔn)電壓與所述數(shù)據(jù)端子上的進(jìn)入信號(hào)進(jìn)行比較。
14.如權(quán)利要求13所述的方法，其中所述片外驅(qū)動(dòng)器的所述上拉的所述校準(zhǔn)包括將所述電壓基準(zhǔn)節(jié)點(diǎn)上的所述上拉校準(zhǔn)電壓與所述數(shù)據(jù)端子上的進(jìn)入信號(hào)進(jìn)行比較。
15.如權(quán)利要求14所述的方法，其中所述片外驅(qū)動(dòng)器的所述下拉的所述校準(zhǔn)包括將所述電壓基準(zhǔn)節(jié)點(diǎn)上的所述下拉校準(zhǔn)電壓與所述數(shù)據(jù)端子上的進(jìn)入信號(hào)進(jìn)行比較。
16.一種系統(tǒng)，包括處理器，所述處理器用于執(zhí)行指令并處理數(shù)據(jù)；雙數(shù)據(jù)率存儲(chǔ)器器件，所述雙數(shù)據(jù)率存儲(chǔ)器器件用于儲(chǔ)存來自所述處理器的數(shù)據(jù)并將數(shù)據(jù)讀到所述處理器；具有耦合到第一電源端子的第一端的外部上拉電阻器；具有耦合到第二電源端子的第一端的外部下拉電阻器；以及耦合在所述雙數(shù)據(jù)率存儲(chǔ)器器件和所述處理器之間的存儲(chǔ)器控制器，所述存儲(chǔ)器控制器包括耦合到所述外部上拉電阻器的第二端的上拉校準(zhǔn)端子，耦合到所述外部下拉電阻器的第二端的下拉校準(zhǔn)端子，電壓基準(zhǔn)節(jié)點(diǎn)，第一開關(guān)，所述第一開關(guān)具有耦合到所述上拉校準(zhǔn)端子的第一開關(guān)連接和耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第二開關(guān)連接，以及第二開關(guān)，所述第二開關(guān)具有耦合到所述下拉校準(zhǔn)端子的第一開關(guān)連接和耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第二開關(guān)連接。
17.如權(quán)利要求16所述的系統(tǒng)，其中所述存儲(chǔ)器控制器是與所述處理器分離的集成電路。
18.如權(quán)利要求16所述的系統(tǒng)，其中所述處理器是集成電路，并且包括所述存儲(chǔ)器控制器。
19.如權(quán)利要求16所述的系統(tǒng)，其中所述存儲(chǔ)器控制器還包括開關(guān)控制器，所述開關(guān)控制器具有模式輸入、耦合到所述第一開關(guān)的控制輸入的第一控制輸出，以及耦合到所述第二開關(guān)的控制輸入的第二控制輸出，響應(yīng)于所述模式輸入，所述開關(guān)控制器控制所述第一開關(guān)和所述第二開關(guān)的所述打開和閉合。
20.如權(quán)利要求19所述的系統(tǒng)，其中所述第一開關(guān)和所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生內(nèi)部電壓基準(zhǔn)，輸入信號(hào)可以與所述內(nèi)部電壓基準(zhǔn)進(jìn)行比較，以便接收數(shù)據(jù)；所述第一開關(guān)被選擇性地閉合并且所述第二開關(guān)被選擇性地打開，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生上拉校準(zhǔn)電壓來校準(zhǔn)DDR存儲(chǔ)器器件的驅(qū)動(dòng)器；并且所述第一開關(guān)被選擇性地打開并且所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生下拉校準(zhǔn)電壓來進(jìn)一步校準(zhǔn)所述DDR存儲(chǔ)器器件的所述驅(qū)動(dòng)器。
21.一種用于計(jì)算機(jī)系統(tǒng)的處理器，所述處理器包括接口到存儲(chǔ)器的存儲(chǔ)器控制器，所述存儲(chǔ)器控制器包括耦合到外部上拉電阻器的上拉校準(zhǔn)端子，耦合到外部下拉電阻器的下拉校準(zhǔn)端子，電壓基準(zhǔn)節(jié)點(diǎn)，耦合在所述上拉校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第一開關(guān)，以及耦合在所述下拉校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第二開關(guān)。
22.如權(quán)利要求21所述的處理器，其中所述存儲(chǔ)器控制器還包括開關(guān)控制器，所述開關(guān)控制器具有模式輸入、耦合到所述第一開關(guān)的控制輸入的第一控制輸出，以及耦合到所述第二開關(guān)的控制輸入的第二控制輸出，響應(yīng)于所述模式輸入，所述開關(guān)控制器控制所述第一開關(guān)和所述第二開關(guān)的所述打開和閉合。
23.如權(quán)利要求22所述的處理器，其中所述第一開關(guān)和所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生內(nèi)部電壓基準(zhǔn)，輸入信號(hào)可以與所述內(nèi)部電壓基準(zhǔn)進(jìn)行比較，以便從DDR存儲(chǔ)器器件的驅(qū)動(dòng)器接收數(shù)據(jù)；所述第一開關(guān)被選擇性地閉合并且所述第二開關(guān)被選擇性地打開，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生上拉校準(zhǔn)電壓來校準(zhǔn)所述DDR存儲(chǔ)器器件的所述驅(qū)動(dòng)器；并且所述第一開關(guān)被選擇性地打開并且所述第二開關(guān)被選擇性地閉合，以在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生下拉校準(zhǔn)電壓來進(jìn)一步校準(zhǔn)所述DDR存儲(chǔ)器器件的所述驅(qū)動(dòng)器。
24.一種接口到存儲(chǔ)器的已封裝集成電路，所述已封裝集成電路包括耦合到第一外部電阻器的第一片外驅(qū)動(dòng)器校準(zhǔn)端子；耦合到第二外部電阻器的第二片外驅(qū)動(dòng)器校準(zhǔn)端子；第一多個(gè)場(chǎng)效應(yīng)晶體管，所述第一多個(gè)場(chǎng)效應(yīng)晶體管具有并聯(lián)在一起耦合到所述第一片外驅(qū)動(dòng)器校準(zhǔn)端子的源極和并聯(lián)在一起耦合到電壓基準(zhǔn)節(jié)點(diǎn)的漏極；以及第二多個(gè)場(chǎng)效應(yīng)晶體管，所述第二多個(gè)場(chǎng)效應(yīng)晶體管具有并聯(lián)在一起耦合到所述第二片外驅(qū)動(dòng)器校準(zhǔn)端子的漏極和并聯(lián)在一起耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的源極。
25.如權(quán)利要求24所述的已封裝集成電路，其中所述第一多個(gè)場(chǎng)效應(yīng)晶體管和所述第二多個(gè)場(chǎng)效應(yīng)晶體管是p溝道場(chǎng)效應(yīng)晶體管。
26.如權(quán)利要求24所述的已封裝集成電路，其中所述第一多個(gè)場(chǎng)效應(yīng)晶體管和所述第二多個(gè)場(chǎng)效應(yīng)晶體管是n溝道場(chǎng)效應(yīng)晶體管。
27.如權(quán)利要求24所述的已封裝集成電路，其中所述第一多個(gè)場(chǎng)效應(yīng)晶體管是p溝道場(chǎng)效應(yīng)晶體管，并且所述第二多個(gè)場(chǎng)效應(yīng)晶體管是n溝道場(chǎng)效應(yīng)晶體管。
28.如權(quán)利要求24所述的已封裝集成電路，其中所述第一多個(gè)場(chǎng)效應(yīng)晶體管是n溝道場(chǎng)效應(yīng)晶體管，并且所述第二多個(gè)場(chǎng)效應(yīng)晶體管是p溝道場(chǎng)效應(yīng)晶體管。
29.如權(quán)利要求24所述的已封裝集成電路，其中所述第一多個(gè)場(chǎng)效應(yīng)晶體管是具有并聯(lián)在一起的源極和并聯(lián)在一起的漏極的p溝道場(chǎng)效應(yīng)晶體管和n溝道場(chǎng)效應(yīng)晶體管，并且所述第二多個(gè)場(chǎng)效應(yīng)晶體管是具有并聯(lián)在一起的源極和并聯(lián)在一起的漏極的p溝道場(chǎng)效應(yīng)晶體管和n溝道場(chǎng)效應(yīng)晶體管。
30.如權(quán)利要求24所述的已封裝集成電路，還包括開關(guān)控制器，所述開關(guān)控制器具有模式輸入、耦合到所述第一多個(gè)場(chǎng)效應(yīng)晶體管的相應(yīng)柵極的第一多個(gè)開關(guān)控制信號(hào)、耦合到所述第二多個(gè)場(chǎng)效應(yīng)晶體管的相應(yīng)柵極的第二多個(gè)開關(guān)控制信號(hào)，所述開關(guān)控制器控制所述第一和第二多個(gè)場(chǎng)效應(yīng)晶體管的開關(guān)。
31.如權(quán)利要求24所述的已封裝集成電路，還包括多個(gè)輸入接收器，每一個(gè)具有耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第一輸入和耦合到相應(yīng)數(shù)據(jù)端子的第二輸入以接收數(shù)據(jù)。
32.如權(quán)利要求31所述的已封裝集成電路，其中每一個(gè)輸入接收器包括具有耦合到所述電壓基準(zhǔn)節(jié)點(diǎn)的第一輸入和耦合到相應(yīng)數(shù)據(jù)端子的第二輸入的比較器，所述比較器用于校準(zhǔn)片外輸出驅(qū)動(dòng)器的上拉和下拉。
33.如權(quán)利要求32所述的已封裝集成電路，其中每一個(gè)輸入接收器的所述比較器還通過將所述基準(zhǔn)節(jié)點(diǎn)上的基準(zhǔn)電壓與所述相應(yīng)數(shù)據(jù)端子上的輸入信號(hào)進(jìn)行比較來接收數(shù)據(jù)。
全文摘要
本發(fā)明的實(shí)施方案包括接口到存儲(chǔ)器的存儲(chǔ)器控制器。在一個(gè)實(shí)施方案中，所述存儲(chǔ)器控制器包括耦合到外部上拉電阻器的上拉校準(zhǔn)端子，耦合到外部下拉電阻器的下拉校準(zhǔn)端子，電壓基準(zhǔn)節(jié)點(diǎn)，耦合所述上拉校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第一開關(guān)，以及耦合在所述下拉校準(zhǔn)端子和所述電壓基準(zhǔn)節(jié)點(diǎn)之間的第二開關(guān)。所述第一開關(guān)和所述第二開關(guān)可以被選擇性地閉合，以在正常模式中在所述電壓基準(zhǔn)節(jié)點(diǎn)上產(chǎn)生內(nèi)部電壓基準(zhǔn)，所述內(nèi)部電壓基準(zhǔn)可被用于與輸入信號(hào)進(jìn)行比較以接收數(shù)據(jù)。
文檔編號(hào)G11C5/14GK1906696SQ200480040504
公開日2007年1月31日 申請(qǐng)日期2004年11月5日 優(yōu)先權(quán)日2003年11月14日
發(fā)明者約翰·朱姆凱爾, 詹姆斯·錢德勒, 雷·蔣 申請(qǐng)人:英特爾公司