專利名稱：包含多個(gè)串聯(lián)選擇裝置的nand存儲(chǔ)陣列及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含具有串聯(lián)存儲(chǔ)單元的存儲(chǔ)陣列的半導(dǎo)體集成電路，且在較佳實(shí)施例中，本發(fā)明具體而言涉及單片式三維存儲(chǔ)陣列。
背景技術(shù)：
半導(dǎo)體處理技術(shù)及存儲(chǔ)單元技術(shù)的最近發(fā)展使在集成電路存儲(chǔ)陣列中所獲得的密度一直持續(xù)提高。例如，某些無源元件存儲(chǔ)單元陣列可制成使字線接近于最小形體尺寸(F)及使特定字線互連層具有最小的形體間距、并同時(shí)還使位線接近最小形體寬度及使特定位線互連層具有最小形體間距。此外，已制成了具有不止一個(gè)存儲(chǔ)單元平面或?qū)拥娜S存儲(chǔ)陣列-其在每一存儲(chǔ)平面上均構(gòu)建所謂的4F2存儲(chǔ)單元。在頒予Johnson等人且名稱為“豎直堆疊的現(xiàn)場可編程非易失性存儲(chǔ)器及制造方法(VerticallyStacked Field Programmable Nonvolatile Memory and Method of Fabrication)”的第6,034,882號(hào)美國專利中闡述了某些實(shí)例性三維存儲(chǔ)陣列。
還有各種各樣的其他的存儲(chǔ)單元技術(shù)及方案也為人們所知。例如，已知NAND快閃及NROM快閃EEPROM存儲(chǔ)陣列能夠?qū)崿F(xiàn)相對(duì)小的存儲(chǔ)單元。還已知具有其他使用熱電子編程的小的快閃EEPROM單元，例如NROM及浮動(dòng)?xùn)艠ONOR快閃存儲(chǔ)陣列。
可使用一包括由存儲(chǔ)單元裝置形成的串聯(lián)NAND串的NAND型結(jié)構(gòu)來獲得一非常密集的存儲(chǔ)陣列。每一NAND存儲(chǔ)單元串通常包括一第一區(qū)塊選擇裝置，其將所述NAND串的一端耦合至一全局線；復(fù)數(shù)個(gè)串聯(lián)的存儲(chǔ)單元；及一第二區(qū)塊選擇裝置，其將所述NAND串的另一端耦合至一與所述串相關(guān)聯(lián)的偏壓節(jié)點(diǎn)。一存儲(chǔ)陣列可包括復(fù)數(shù)個(gè)存儲(chǔ)區(qū)塊，其中每一區(qū)塊均包括復(fù)數(shù)個(gè)共享同一些字線的NAND串。通常將兩個(gè)用于所述區(qū)塊的區(qū)塊選擇信號(hào)投送至所述區(qū)塊的每一NAND串。
基本的NAND串是一種非常有效的結(jié)構(gòu)，能夠?qū)崿F(xiàn)一用于增量式晶體管存儲(chǔ)單元的4F2布局。密度也會(huì)有所提高，這是因?yàn)閰^(qū)塊選擇線可就像字線一樣在陣列區(qū)塊中以連續(xù)的多晶硅條帶形式布線，而無需具有原本為使區(qū)塊選擇信號(hào)線接觸在NAND串中所形成的某些但非所有區(qū)塊選擇晶體管所需的任何條件。
對(duì)于許多NAND串存儲(chǔ)陣列(即那些使用串聯(lián)存儲(chǔ)單元的NAND串存儲(chǔ)陣列)而言，當(dāng)選取在編程過程中施加至所選定的及未選定的存儲(chǔ)單元的不同偏置電壓及這些電壓的相對(duì)施加定時(shí)時(shí)，存在折衷。必須對(duì)各種條件進(jìn)行選取，以不僅確保對(duì)所選定的存儲(chǔ)單元進(jìn)行充分的編程、且還確保使所選定NAND串內(nèi)未選定的存儲(chǔ)單元不會(huì)無意間受到“擾動(dòng)編程”并進(jìn)一步確保在編程過程中毗鄰所選定NAND串的(即共享相同字線的)未選定NAND串中的存儲(chǔ)單元也不會(huì)無意間受到擾動(dòng)編程。盡管存在最新的進(jìn)步，仍希望持續(xù)地改進(jìn)存儲(chǔ)陣列結(jié)構(gòu)及其操作方法。此外，還非常希望改進(jìn)此種可制作成三維存儲(chǔ)陣列的存儲(chǔ)陣列結(jié)構(gòu)。

發(fā)明內(nèi)容
當(dāng)對(duì)一NAND串存儲(chǔ)陣列進(jìn)行編程時(shí)，在相對(duì)于施加至未選定NAND串內(nèi)的未選定存儲(chǔ)單元的偏置電壓且尤其是施加至與所選定存儲(chǔ)單元共享所選定字線的未選定存儲(chǔ)單元的偏置電壓來選取施加至一所選定NAND串內(nèi)未選定存儲(chǔ)單元的偏置電壓時(shí)，可能存在折衷。傳送至未選定NAND串的較高禁止電壓會(huì)減輕對(duì)與所選定字線相關(guān)聯(lián)的存儲(chǔ)單元(即“半選存儲(chǔ)單元”)的編程擾動(dòng)影響。然而，如果未選定的字線的電壓也相應(yīng)地較高，則較高的禁止電壓可能會(huì)在編程過程中使所選定NAND串中未選定的單元受到擾動(dòng)。
通過首先將半選單元的溝道偏置至一第一電壓、并隨后由所選定字線上的編程脈沖以容性方式將所述溝道升高至一高得多的電壓，就可明顯減輕對(duì)半選存儲(chǔ)單元的編程擾動(dòng)影響。這會(huì)降低半選存儲(chǔ)單元中的電壓并因此減輕無意間的編程擾動(dòng)影響。然而，未選定溝道中此種升高的電壓電平可導(dǎo)致流過未選定NAND串中選擇裝置的泄漏電流增大?？墒褂枚鄠€(gè)持續(xù)時(shí)間短得多的編程脈沖來限制這些泄漏電流可使未選定NAND串內(nèi)的電壓降低的時(shí)間周期，特別是當(dāng)在每一此種編程脈沖之前均重新建立未選定NAND串內(nèi)的初始偏壓條件時(shí)。
然而，可通過在每一NAND串的一端或兩端處使用多個(gè)串聯(lián)選擇裝置來減小這些泄漏電流。為關(guān)斷NAND串一端處的一組這些多個(gè)串聯(lián)選擇裝置，每一裝置各自的控制信號(hào)可完全相同。另一選擇為，可向所述串聯(lián)組內(nèi)的各個(gè)裝置提供至少兩個(gè)不同的電壓。例如，可向低于所述裝置的閾值的至少一個(gè)串聯(lián)裝置提供一較低的電壓以確保所述串關(guān)斷，并向至少一個(gè)其他串聯(lián)裝置提供另一較高的電壓以減小原本可能會(huì)流過的泄漏電流的大小。
此外，還可對(duì)這些多個(gè)串聯(lián)選擇裝置進(jìn)行控制，以在保持防止在未選定的NAND串上出現(xiàn)泄漏路徑的同時(shí)更徹底地關(guān)斷所選定NAND串中的寫入泄漏電流路徑。
在某些實(shí)例性實(shí)施例中，一快閃存儲(chǔ)陣列包括串聯(lián)的NAND存儲(chǔ)單元晶體管串，所述存儲(chǔ)單元晶體管具有一電荷存儲(chǔ)電介質(zhì)，例如(舉例而言)為SONOS裝置。每一NAND存儲(chǔ)單元串均包括一第一組至少一個(gè)選擇裝置，其將所述NAND串的一端耦合至一全局位線；及一第二組至少兩個(gè)區(qū)塊選擇裝置，其將所述NAND串的另一端耦合至一與所述串相關(guān)聯(lián)的共享偏壓節(jié)點(diǎn)。較佳地，所述選擇裝置也為SONOS裝置并可與存儲(chǔ)單元晶體管以相同的方式形成，從而減少每一NAND串所需的不同結(jié)構(gòu)的數(shù)量。
在某些實(shí)施例中，存儲(chǔ)陣列中一個(gè)層上一存儲(chǔ)區(qū)塊內(nèi)的各對(duì)NAND串可共享同一全局位線。較佳地，每一NAND串均在其每一端處包括多個(gè)串聯(lián)選擇裝置。在其他實(shí)施例中，一區(qū)塊內(nèi)之每一NAND串均與一不與共享相同字線的其他NAND串共享的各自自身的全局位線相關(guān)聯(lián)。
在某些實(shí)施例中，所述選擇裝置與存儲(chǔ)單元裝置為SONOS裝置。這些裝置涵蓋一閾電壓范圍，但較佳形成為具有一耗盡模式的閾電壓。甚至更佳地，所述選擇裝置及存儲(chǔ)單元裝置為具有-2至-3伏特?zé)崞胶忾撾妷旱腘溝道裝置。對(duì)于存儲(chǔ)單元而言，此種閾電壓較佳對(duì)應(yīng)于一被擦除數(shù)據(jù)狀態(tài)，且存儲(chǔ)單元被編程至一從-1伏特至0伏特的接近耗盡的閾電壓。所述選擇裝置較佳地制作成具有相同的熱平衡閾電壓但保持處于一具有接近耗盡模式閾電壓的被編程狀態(tài)。
本發(fā)明在幾個(gè)方面中尤其適用于在集成電路內(nèi)構(gòu)建-包括具有存儲(chǔ)陣列的集成電路，適用于操作這些集成電路及存儲(chǔ)陣列的方法，及適用于對(duì)這些集成電路或存儲(chǔ)陣列的計(jì)算機(jī)可讀媒體編碼，所有這些均將在本文中更詳細(xì)地加以說明及在隨附權(quán)利要求書中提及。本發(fā)明具體地涵蓋各種各樣的此種集成電路，包括那些在襯底上形成有三維存儲(chǔ)陣列的集成電路、在幾個(gè)存儲(chǔ)平面(即存儲(chǔ)層)中的每一個(gè)形成有存儲(chǔ)單元的集成電路。
以上是對(duì)本發(fā)明的概述，因此必然地包含簡略的、一般化的說明并略去了細(xì)節(jié)內(nèi)容。因此，所屬技術(shù)領(lǐng)域的技術(shù)人員將了解，以上概述僅為例示性的，而決非旨在限定本發(fā)明。根據(jù)下文所述的具體實(shí)施方式
，本發(fā)明的其他方面、發(fā)明性特征、及優(yōu)點(diǎn)將變得顯而易見，這些方面、發(fā)明性特征、及優(yōu)點(diǎn)僅由權(quán)利要求書來界定。


所屬技術(shù)領(lǐng)域的技術(shù)人員通過參照附圖，將更佳地了解本發(fā)明并易知本發(fā)明的眾多目的、特征及優(yōu)點(diǎn)。
圖1繪示一種根據(jù)本發(fā)明某些實(shí)施例的非鏡像式NAND串存儲(chǔ)陣列構(gòu)造的一部分。
圖2繪示一種根據(jù)本發(fā)明某些實(shí)施例的鏡像式NAND串存儲(chǔ)陣列構(gòu)造的一部分。
圖3為一表示鏡像式陣列中一特定NAND串的示意圖。
圖4為根據(jù)本發(fā)明的某些實(shí)施例，用于在對(duì)一毗鄰NAND串進(jìn)行編程時(shí)實(shí)現(xiàn)對(duì)一未選定NAND串的溝道進(jìn)行容性升壓的波形圖。
圖5為根據(jù)本發(fā)明的某些實(shí)施例，用于在對(duì)一毗鄰NAND串進(jìn)行編程時(shí)實(shí)現(xiàn)對(duì)一未選定NAND串的溝道進(jìn)行容性升壓的多電平波形的圖式。
圖6為根據(jù)本發(fā)明的某些實(shí)施例，用于在對(duì)一毗鄰NAND串進(jìn)行編程時(shí)實(shí)現(xiàn)對(duì)一未選定NAND串的溝道進(jìn)行容性升壓的雙脈沖多電平波形的圖式。
圖7為根據(jù)本發(fā)明的某些實(shí)施例，用于在對(duì)一毗鄰NAND串進(jìn)行編程時(shí)實(shí)現(xiàn)對(duì)一未選定NAND串的溝道進(jìn)行容性升壓的一系列多個(gè)雙脈沖多電平波形的圖式。
圖8為一曲線圖，其繪示對(duì)于一實(shí)例性鏡像式NAND串構(gòu)造，在其中改變用于對(duì)一毗鄰NAND串進(jìn)行編程的編程脈沖數(shù)量的三種不同情況下，一未選定NAND串中未選定存儲(chǔ)單元的擾動(dòng)編程量相對(duì)于未選定字線上的通過電壓的關(guān)系曲線。
圖9為一曲線圖，其繪示對(duì)于一在串的底部利用兩個(gè)串聯(lián)選擇裝置的第一NAND串及對(duì)于一在串的底部利用四個(gè)串聯(lián)選擇裝置的第二NAND串，一未選定NAND串中未選定存儲(chǔ)單元的擾動(dòng)編程量相對(duì)于未選定字線上的通過電壓的關(guān)系曲線。
圖10為一曲線圖，其繪示在一種對(duì)應(yīng)于對(duì)一毗鄰NAND串進(jìn)行編程的第一情形及一種對(duì)應(yīng)于一被禁止的NAND串的第二情形中，一未選定NAND串中未選定存儲(chǔ)單元的擾動(dòng)編程量相對(duì)于未選定字線上的通過電壓的關(guān)系曲線，其中這兩種情形均在各個(gè)串的底部利用單個(gè)選擇裝置。
圖11為一曲線圖，其繪示對(duì)于一在串的底部利用多個(gè)串聯(lián)選擇裝置且每一此種裝置均由各自的具有不同電壓的信號(hào)來驅(qū)動(dòng)的NAND串，一未選定NAND串中最底部的未選定存儲(chǔ)單元的擾動(dòng)編程量相對(duì)于未選定字線上的通過電壓的關(guān)系曲線。
圖12為一曲線圖，其繪示對(duì)于一在串的底部利用多個(gè)串聯(lián)選擇裝置且每一此種裝置均由各自的具有不同電壓的信號(hào)來驅(qū)動(dòng)的NAND串，一所選定NAND串中最底部的所選定存儲(chǔ)單元的編程量相對(duì)于未選定字線上的通過電壓的關(guān)系曲線。
圖13為一表示非鏡像式陣列中一特定NAND串的示意圖。
圖14繪示根據(jù)本發(fā)明的某些實(shí)施例，一種在每一個(gè)串的一端均包含多個(gè)串聯(lián)選擇裝置的非鏡像式NAND串存儲(chǔ)陣列構(gòu)造的一部分。
圖15為一適用于本發(fā)明實(shí)施例的多層式陣列結(jié)構(gòu)的透視圖，其顯示由SONOS存儲(chǔ)單元裝置形成的串聯(lián)NAND串。
圖16為一包含一根據(jù)本發(fā)明的存儲(chǔ)陣列的方塊圖。
圖17A、17B、17C、17D及17E繪示適用于某些存儲(chǔ)陣列構(gòu)造中的各種布局結(jié)構(gòu)。
圖18繪示一鏡像式NAND串的結(jié)構(gòu)，其中一記憶區(qū)塊具有兩條共享的漏極線。
在不同圖式中均使用相同的參考符號(hào)來表示相似或相同的項(xiàng)。
具體實(shí)施例方式
現(xiàn)在參見圖1，其顯示一實(shí)例性存儲(chǔ)陣列100的一部分的電氣示意圖。所示部分可代表一僅具有一個(gè)存儲(chǔ)單元平面的二維陣列，或者可代表一具有不止一層(即不止一個(gè)平面)存儲(chǔ)單元的三維存儲(chǔ)陣列中的一個(gè)層。圖中顯示復(fù)數(shù)個(gè)串聯(lián)的NAND晶體管串102、104、106。每一個(gè)串均包括復(fù)數(shù)個(gè)串聯(lián)連接的SONOS晶體管，其中每一晶體管均由復(fù)數(shù)條字線117中相應(yīng)的一條來選通。NAND串102還包括一用于根據(jù)一在節(jié)點(diǎn)113上傳送的區(qū)塊選擇信號(hào)TOP SELECT將所述NAND串的一端耦合至一全局位線103的區(qū)塊選擇裝置114，并進(jìn)一步包括一用于根據(jù)一在節(jié)點(diǎn)115上傳送的區(qū)塊選擇信號(hào)BOTTOM SELECT將所述NAND串的另一端耦合至一共享偏壓節(jié)點(diǎn)101的第二區(qū)塊選擇裝置116。
每一NAND串102、104、106均設(shè)置于所述存儲(chǔ)陣列中的同一區(qū)塊內(nèi)，且各自分別耦合至其相關(guān)聯(lián)的全局位線103、105、107。此種全局位線可由一位于所述陣列下面或所述陣列上面的布線層傳送，或另一選擇為位于所述陣列內(nèi)的一布線層內(nèi)(例如在一具有不止一個(gè)層的三維陣列中)。NAND串102、104、106可稱作“毗鄰”NAND串，因?yàn)槠涔蚕硐嗤淖志€(即在陣列中的同一區(qū)塊內(nèi))，盡管其并不共享全局位線。在所示結(jié)構(gòu)中，也可將共享的偏壓節(jié)點(diǎn)101稱作全局源極線。
所述區(qū)塊選擇信號(hào)TOP SELECT及BOTTOM SELECT、字線117、及全局源極線101全部沿同一方向(為方便起見，此處顯示為沿水平方向)橫穿存儲(chǔ)陣列，從而可如下文所述更方便地將其解碼及驅(qū)動(dòng)至一合適的電平。全局位線103、105、107則大體沿一正交方向(為方便起見，此處顯示為沿豎直方向)橫穿存儲(chǔ)陣列。圖中僅繪示四條此種通過式字線111及一條所選定字線109，但應(yīng)了解，在實(shí)際中，每一NAND串可包含許多此種字線，例如總共16條字線。
如上文所述，NAND串中的存儲(chǔ)單元(即通過其中一條字線選通的那些存儲(chǔ)單元)較佳為SONOS結(jié)構(gòu)。本文中所用術(shù)語SONOS是在廣義上使用且打算指代在柵極與下伏溝道之間具有電荷存儲(chǔ)介電層的一般類別的晶體管裝置，且并非以限定意義用于僅指字面意義上的硅-氧化物-氮化物-氧化物-硅層堆疊。例如，也可使用例如氮氧化物等其他種類的電荷存儲(chǔ)介電層，以及其他種類的存儲(chǔ)單元結(jié)構(gòu)，此將在下文中更詳細(xì)地加以說明。
基本的NAND串是一種非常有效的結(jié)構(gòu)，能夠?qū)崿F(xiàn)一用于增量式晶體管存儲(chǔ)單元的4F2布局。密度也會(huì)有所提高，這是因?yàn)閰^(qū)塊選擇線113、115可就像字線一樣在陣列區(qū)塊中以連續(xù)的多晶硅條帶形式布線，而無需具有原本為使區(qū)塊選擇信號(hào)線接觸在NAND串中所形成的某些但非所有區(qū)塊選擇晶體管所需的任何條件。
另一種有助于此種陣列結(jié)構(gòu)的效率的因素是所述區(qū)塊選擇裝置能夠與存儲(chǔ)單元裝置同樣地制成。換句話說，區(qū)塊選擇裝置可就像存儲(chǔ)單元裝置一樣為SONOS裝置。在其中在半導(dǎo)體襯底上形成有不止一個(gè)存儲(chǔ)層的3D陣列實(shí)施例中，每一存儲(chǔ)層均因此包括僅一種類型的裝置，從而進(jìn)一步簡化每一層的制作。區(qū)塊選擇裝置的尺寸可確定成與存儲(chǔ)單元裝置相同，但在某些實(shí)施例中，可具有一更長的溝道長度(即用于區(qū)塊選擇信號(hào)的多晶硅條帶更寬)，以提高區(qū)塊選擇裝置的擊穿電壓。在其他實(shí)施例中，區(qū)塊選擇線可為不具有電荷存儲(chǔ)介電層的正常TFT MOS裝置。此將會(huì)增加工藝復(fù)雜度，但將能更好地優(yōu)化選擇裝置以降低泄漏。
在一較佳實(shí)施例中，存儲(chǔ)單元裝置與區(qū)塊選擇裝置二者均為SONOS裝置，這些裝置經(jīng)過植入以使熱平衡(即在氮化物中所陷獲的負(fù)電荷最少)閾電壓VT移至耗盡模式。較佳使用一種屬于慢速擴(kuò)散劑的耗盡模式植入劑(較佳為銻或砷)，這是因?yàn)榕c在晶體襯底中相比，這些摻雜劑在多晶體層中具有相對(duì)更高的擴(kuò)散率，且還因?yàn)樗鲅b置具有極小的尺寸。被擦除狀態(tài)VT基本上為耗盡模式，較佳使閾值為-2V至-3V，而被編程狀態(tài)VT則較佳約為0伏。存儲(chǔ)單元根據(jù)數(shù)據(jù)狀態(tài)被編程或擦除至這兩種閾電壓中的一種，而區(qū)塊選擇裝置卻較佳被編程至具有約1伏的閾電壓并保持處于此種被編程狀態(tài)。適合的制作方法闡述于Andrew J.Walker等人在2002年12月31日提出申請(qǐng)且名稱為“用于制作包含有串聯(lián)晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)的方法(Method forFabricating Programmable Memory Array Structures Incorporating Series-ConnectedTransistor Strings)”的第10/335,089號(hào)美國申請(qǐng)案中，該美國申請(qǐng)案的全文以引用方式并入本文中。
在下文說明中，假定選擇NAND串102進(jìn)行編程，并假定存儲(chǔ)單元108將接受編程。與所選定NAND串102相關(guān)聯(lián)的全局位線103(即所選定的全局位線)通常被接至(或保持處于)地電平。將所述TOP SELECT信號(hào)及位于所選定存儲(chǔ)單元108與選擇裝置114之間的其他字線(即“通過式”字線)驅(qū)動(dòng)至一足夠高的電壓，以使每一個(gè)各別的裝置導(dǎo)通并由此將全局位線電壓耦合至所選定存儲(chǔ)單元108的溝道。然后，通常將與所選定存儲(chǔ)單元108相關(guān)聯(lián)的字線109(即所選定字線)驅(qū)動(dòng)至一高電平編程電壓，例如約13V(對(duì)于某些實(shí)施例而言)。因此，在所選定存儲(chǔ)單元(此處標(biāo)記為一“S”單元)兩端形成一編程電壓，其大小等于字線編程電壓(即VPROG)減去所選定溝道電壓(例如地電平)，且所形成的該編程電壓的持續(xù)時(shí)間等于施加至所選定字線的用于對(duì)所選定單元進(jìn)行編程的編程脈沖的長度。
與所選定字線相關(guān)聯(lián)的其他存儲(chǔ)單元(例如存儲(chǔ)單元112)會(huì)經(jīng)受相同的字線編程電壓，但應(yīng)被禁止受到編程。此種單元112為“半選”單元且可稱作“H”單元。為禁止對(duì)H單元112進(jìn)行編程，通常使與未選定NAND串104相關(guān)聯(lián)的全局位線105(即被禁止的全局位線)處于一介于地電平與編程電壓之間的電壓(例如一小于所述編程電壓的正電壓)-其可稱為一禁止電壓。將TOP SELECT信號(hào)及位于未選定存儲(chǔ)單元112與選擇裝置118之間的通過式字線驅(qū)動(dòng)至一足夠高的電壓，以使每一個(gè)各別的裝置均導(dǎo)通并由此將所述禁止電壓耦合至半選存儲(chǔ)單元112的溝道。當(dāng)所選定字線109被驅(qū)動(dòng)至編程電壓時(shí)，在所述半選存儲(chǔ)單元兩端形成的電壓遠(yuǎn)小于所選定電壓上的編程電壓，且被禁止編程。例如，如果將一6V的禁止電壓耦合至所述半選存儲(chǔ)單元，則半選電壓112上的“擾動(dòng)”電壓的大小等于字線編程電壓(即VPROG)減去所選定溝道電壓(例如6V)，且所形成的擾動(dòng)電壓的持續(xù)時(shí)間等于施加至所選定字線的編程脈沖的長度。
應(yīng)了解，在選擇禁止電壓VINH與通過式字線電壓VPASS時(shí)存在折衷。當(dāng)這些電壓接近編程電壓時(shí)，施加至半選存儲(chǔ)單元的擾動(dòng)電壓減小，且這些單元更不易受到無意間編程(即VINH擾動(dòng))。然而，在如此高的通過式字線電壓情況下，所選定NAND串102內(nèi)的其他存儲(chǔ)單元(例如“F”單元110)更有可能受到無意間編程，因?yàn)槠錅系谰拖袼x定存儲(chǔ)單元一樣處于地電平(即VPASS擾動(dòng))。理想的結(jié)構(gòu)及操作條件會(huì)實(shí)現(xiàn)這兩種相互對(duì)立的現(xiàn)象之間的平衡。此外，將這些大的電路節(jié)點(diǎn)驅(qū)動(dòng)至通常比集成電路所接收的上限電源電壓還高的電壓會(huì)消耗相當(dāng)大的功率并要求使用大的電路結(jié)構(gòu)來完成。此外，“U”單元120會(huì)同時(shí)受到VINH與VPASS電壓二者的影響。較佳使VINH與VPASS電壓彼此相差1伏或2伏以內(nèi)，以使U單元兩端的電壓應(yīng)力僅為1伏或2伏。U單元承受電壓應(yīng)力的循環(huán)次數(shù)多于F單元或H單元并由此因應(yīng)力電壓低而受益。
通過使用一更低的禁止電壓及一更低的通過式字線電壓(至少在字線編程脈沖期間)、并在所選定字線編程脈沖期間將H單元的溝道以容性方式耦合(即“升高”)至一更高的電壓，可更容易地實(shí)現(xiàn)此種平衡。如此一來，F(xiàn)單元兩端的電壓應(yīng)力就會(huì)因通過式字線電壓降低而降低，而H單元兩端的電壓應(yīng)力也會(huì)因其溝道在所選定字線編程脈沖方向上升高至一比其初始偏置電壓更接近于所選定字線的電壓而得到降低。由于字線與TFT溝道之間的電容相對(duì)高(與浮動(dòng)?xùn)艠O方法相比)、且TFT溝道與“地”之間的電容相對(duì)低(與在半導(dǎo)體襯底中制成的NAND串(即塊材方法)相比)，因而可通過容性方式非常有效地升高被禁止串中裝置的反相層的電壓。
在經(jīng)介電層隔離的TFT溝道條帶中形成NAND串的優(yōu)點(diǎn)是在實(shí)體上毗鄰的NAND串之間不存在場泄漏電流。然而，將未選定的NAND串偏置至高的電壓，尤其是在其中的一個(gè)或多個(gè)溝道容性耦合并保持浮動(dòng)時(shí)，會(huì)使所述串更易于受到應(yīng)該關(guān)斷的薄膜晶體管(TFT)裝置(例如未選定NAND串104內(nèi)的區(qū)塊選擇裝置119及所選定NAND串中的區(qū)塊選擇裝置116))中大的場致泄漏電流的影響。由于這兩個(gè)裝置共享一共用漏極節(jié)點(diǎn)及一共用柵極節(jié)點(diǎn)，因而某些所選的柵極及漏極電壓會(huì)形成一寄生路徑，此可引起大的功率消耗，從而進(jìn)一步限制對(duì)柵極及漏極上的電壓的選擇。此種狀態(tài)會(huì)加劇NAND串的泄漏并可導(dǎo)致對(duì)未選定串內(nèi)的存儲(chǔ)單元進(jìn)行局部編程(即“軟”編程)。在下文中將闡述用于成功地降低這些效應(yīng)的實(shí)例性電路結(jié)構(gòu)及方法。
然而，在說明這些結(jié)構(gòu)及方法之前，對(duì)一種另外的NAND串結(jié)構(gòu)加以說明將有所幫助?，F(xiàn)在參見圖2，其繪示一鏡像式NAND串結(jié)構(gòu)160的示意圖，其中兩個(gè)區(qū)塊中每一個(gè)區(qū)塊中的兩個(gè)不同的NAND串耦合至同一全局位線。同樣，所示部分代表一僅具有一個(gè)存儲(chǔ)單元平面的二維陣列，或者可代表一具有不止一個(gè)存儲(chǔ)單元平面的三維存儲(chǔ)裝置中的一個(gè)層。
在下文說明中，假定左上角NAND串為所選定的NAND串。將所選定字線168驅(qū)動(dòng)至一VWL電壓，且所選定存儲(chǔ)單元169由“S”表示。可將與所選定字線168處于同一區(qū)塊中的其他未選定的字線166稱作“通過式”字線，因?yàn)槠渫ǔ１或?qū)動(dòng)至一無論其各自存儲(chǔ)單元167中所存儲(chǔ)的數(shù)據(jù)狀態(tài)如何均適合使電流通過其各自存儲(chǔ)單元167的VWLPASS電壓。圖中僅繪示兩條這種通過式字線166及一條所選定字線168，但應(yīng)了解，在實(shí)際中，每一NAND串可包含許多字線，例如總共16條字線。
所選定NAND串的一端通過一受一區(qū)塊選擇信號(hào)控制的選擇裝置165耦合至一全局位線162，所述區(qū)塊選擇信號(hào)在一在任一既定時(shí)刻皆具有一稱作VBSELB電壓的節(jié)點(diǎn)164上傳送，所述信號(hào)可視為用于將所選定NAND串耦合至全局位線的區(qū)塊選擇信號(hào)。所選定NAND串的另一端通過一受一區(qū)塊選擇信號(hào)控制的選擇裝置171耦合至一共享偏壓節(jié)點(diǎn)172，所述區(qū)塊選擇信號(hào)在一具有電壓VBSELD的節(jié)點(diǎn)170上傳送，所述信號(hào)可視為用于將所選定NAND串耦合至共享漏極線的區(qū)塊選擇信號(hào)?？蓪⒐蚕砺O線172的電壓稱作VDRAIN電壓。
正好位于所選定區(qū)塊上面的區(qū)塊內(nèi)的另一NAND串(未圖示)也通過一受一區(qū)塊選擇信號(hào)控制的選擇裝置173耦合至全局位線162，所述區(qū)塊選擇信號(hào)在一在任一既定時(shí)刻皆具有稱作VUNBSEL的電壓的節(jié)點(diǎn)176上傳送，所述信號(hào)可視為一未選定的區(qū)塊選擇信號(hào)。這兩個(gè)選擇裝置173及165較佳共享一全局位線接點(diǎn)。
圖中還繪示一剛好位于所選定NAND串右側(cè)的毗鄰的NAND串。如上文所述，這些毗鄰的NAND串至少共享相同的字線，且在該結(jié)構(gòu)中耦合至同一全局位線(盡管是通過經(jīng)兩個(gè)不同區(qū)塊選擇的信號(hào))，但不共享同一共享偏壓節(jié)點(diǎn)(即共享“漏極”節(jié)點(diǎn))。此處，毗鄰的NAND串包括裝置181、183、185及187。該毗鄰NAND串的下端通過選擇裝置187耦合至全局位線162，選擇裝置187受在節(jié)點(diǎn)170上傳送的區(qū)塊選擇信號(hào)(在此處稱作VBSELD)的控制。該毗鄰NAND串的上端通過選擇裝置181耦合至一共享的偏壓節(jié)點(diǎn)174，選擇裝置181受在節(jié)點(diǎn)164上傳送的區(qū)塊選擇信號(hào)VBSELB控制。共享的漏極線174的電壓可稱作VDADJ電壓，其代表一毗鄰NAND串的漏極電壓。
如在圖1中所示的結(jié)構(gòu)一般，所選定NAND串中耦合至所選定字線的存儲(chǔ)單元(例如單元169)為“S”單元，所選定NAND串中耦合至一通過式字線的存儲(chǔ)單元(例如單元167)為“F”單元，未選定(毗鄰)NAND串中耦合至所選定字線的存儲(chǔ)單元(例如單元185)為“H”單元，且未選定NAND串中耦合至一通過式字線的存儲(chǔ)單元(例如單元183)為“U”單元。這些半選(H)存儲(chǔ)單元及未選定(U)存儲(chǔ)單元存在于所選定存儲(chǔ)區(qū)塊中其他未選定的NAND串中。這四種單元類型的偏壓條件類似于在圖1所示非鏡像式結(jié)構(gòu)中的偏壓條件。
對(duì)此種鏡像式結(jié)構(gòu)160的其他說明，包括對(duì)此種陣列內(nèi)的存儲(chǔ)單元進(jìn)行讀取、編程及擦除的實(shí)例性操作條件，可見于上文所提及的由Walker等人所著的“用于制作包含串聯(lián)晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)的方法(Method for Fabricating ProgrammableMemory Array Structures Incorporating Series-Connected Transi stor Strings)”中。在編程作業(yè)中，在圖3中繪示一被禁止(未選定)的NAND串，其中所選定NAND串(未圖示，其共享同一全局位線)內(nèi)的所選定存儲(chǔ)單元或者通過將全局位線驅(qū)動(dòng)至地電平而得到編程，或者通過將全局位線驅(qū)動(dòng)至一位線禁止電壓VINH或VINHIBIT而被禁止編程。為方便起見，使用圖中所示的更通俗的節(jié)點(diǎn)名稱來利于在下文中與用于非鏡像式NAND串陣列的類似技術(shù)相比較，并畫出NAND串的視覺表示形式來顯示一在所述串頂部具有較高的VmH電壓、在所述串底部具有較低電壓(泄漏電流可通過底部選擇裝置流向所述較低電壓)的偏壓條件。本文中所述“區(qū)塊選擇裝置”、“存取裝置”及單純的“選擇裝置”全部通用，且因此“區(qū)塊選擇信號(hào)”、“存取信號(hào)”及單純的“選擇信號(hào)”也全部通用。
在圖4中繪示一種升高此種鏡像式NAND串存儲(chǔ)陣列內(nèi)一H單元的溝道電壓的方法。簡單地假定所有存儲(chǔ)單元均具有相同的閾電壓。進(jìn)一步假定Bottom Access(底部存取)選擇裝置(例如圖3中的裝置187及圖1中的裝置119)關(guān)斷，因而即使毗鄰的全局位線處于地電平(以對(duì)所選定NAND串進(jìn)行編程)，也將不會(huì)有電流流過底部選擇裝置。(如在下文中所將說明，并非必需如此。)使被禁止的NAND串頂部的漏極節(jié)點(diǎn)處于禁止電壓VINH，并使所選定的字線及通過式字線全部處于一通過式字線電壓VPASS。使所述NAND串內(nèi)的所有源極/漏極節(jié)點(diǎn)、以及頂部選擇裝置及存儲(chǔ)單元裝置的溝道全部處于一低于VINH電壓的閾電壓(假定VPASS電壓減去存儲(chǔ)單元閾電壓大于VINH電壓減去選擇裝置閾電壓)。此外，此時(shí)所述存取裝置關(guān)斷，從而使NAND串溝道與傳送VINH電壓的共享漏極節(jié)點(diǎn)解耦合。
然后，將所選定字線從VPASS電壓進(jìn)一步向上驅(qū)動(dòng)至VPGM電壓(在本文中亦稱作VPROG電壓)，從而將H單元的溝道向上耦合至一高于其初始偏壓電平的電壓。如果所有存儲(chǔ)單元裝置均導(dǎo)通，則沿所述串的所有溝道仍電耦合至H存儲(chǔ)單元溝道，且所有這些溝道將容性耦合，直至所述存儲(chǔ)單元裝置中的一個(gè)或多個(gè)關(guān)斷為止。此時(shí)，在所關(guān)斷存儲(chǔ)單元“以外”的溝道(即遠(yuǎn)離H存儲(chǔ)單元的溝道)與所述升高的電壓的任何進(jìn)一步升高解耦合。可另外升高任何其他溝道(包括H單元自身)的電壓，直至所選定字線達(dá)到其高電平為止。其中一個(gè)裝置將具有最高的閾值并阻止所述串中其余裝置的電壓進(jìn)一步從全局位線升高。由于某些單元可能具有低于其他單元的閾值(某些單元被編程而某些則被擦除)，因而沿所述串的一未知數(shù)量的單元溝道可能仍電連接至H單元的源極且該整個(gè)區(qū)域的電壓將升高。如此一來，會(huì)因須向上“拖動(dòng)”其他溝道的電壓而使H單元溝道的升高的電壓得到降低。
即使可能沿所述串仍有一定數(shù)量的單元溝道電連接至H單元的源極，溝道電壓也會(huì)升高，因?yàn)樗鲞x擇裝置瞬時(shí)導(dǎo)通而將被禁止NAND串的反相層的電位設(shè)定為一低于VDRAIN電位的閾電壓，且其隨后關(guān)斷而使反相層與共享的漏極節(jié)點(diǎn)解耦合。一旦H單元溝道的電壓升高，在H單元中穿隧氧化物兩端形成的電位就會(huì)因此低至足以禁止編程。在該實(shí)例性實(shí)施例中，如果在所述串中存在N個(gè)存儲(chǔ)單元，則有N-1條字線(即存儲(chǔ)單元柵極)被驅(qū)動(dòng)至通過電壓且所選定字線在一延時(shí)之后進(jìn)一步被驅(qū)動(dòng)至編程電壓以使溝道偏壓能夠沿所述串自行建立。
在某些實(shí)施例中，禁止電壓VINH及頂部存取信號(hào)電壓(在該實(shí)例性鏡像式結(jié)構(gòu)中，其也是用于將毗鄰NAND串連接至接地的全局位線的存取裝置的控制柵極)可設(shè)定為一相對(duì)低的電壓并仍充分導(dǎo)通，以提高一連接至接地的全局位線的適當(dāng)連接路徑。例如，如果這些存取裝置具有一大約為0V的閾電壓，則區(qū)塊選擇信號(hào)的高電平(例如，在此處為頂部存取信號(hào)電壓)可具有一介于約1V與3.3V(例如VDD電壓)之間的實(shí)例性值，字線通過電壓可自0V斜升至約5V，且字線編程電壓可從0V斜升至所述通過電壓并隨后斜升至約13V。在某些較佳實(shí)施例中，將一NAND串中的各存儲(chǔ)單元從所述串的“底部”(距其相關(guān)聯(lián)的全局位線最遠(yuǎn))到所述串的頂部依序編程，以使所述串中所有“高于”S單元的存儲(chǔ)單元均處于低Vt狀態(tài)(較佳為負(fù)Vt狀態(tài))。這樣就能使用一更低的通過式字線電壓，同時(shí)仍使所選定存儲(chǔ)單元溝道區(qū)能夠足夠好地耦合至接地的全局位線以便恰當(dāng)?shù)剡M(jìn)行編程。此外，這種更低的通過電壓會(huì)防止出現(xiàn)無意間的F單元編程擾動(dòng)(即VPASS擾動(dòng))，因?yàn)檫@些裝置兩端的電壓應(yīng)力遠(yuǎn)小于正被編程的S單元兩端的電壓應(yīng)力。
因此，如上文所述升高未選定NAND串的溝道電壓會(huì)大大降低H單元的擾動(dòng)，但人們可能還期望進(jìn)一步降低擾動(dòng)。這對(duì)于溝道長度更短及/或柵極氧化物更薄的按比例縮放技術(shù)而言尤其如此，并可允許甚至更高的編程電壓以有利于提高編程性能且不會(huì)不利地影響未選定NAND串的擾動(dòng)編程。對(duì)H單元的進(jìn)一步保護(hù)還允許沿所述字線有其他單元，這是因?yàn)樵谇耙粚懭胙h(huán)中所產(chǎn)生的邏輯1(例如一故意未編程的)狀態(tài)-其在后面的編程循環(huán)中變成受害的H單元-受到擾動(dòng)之前可接受在一既定字線上存在更多的編程循環(huán)。
由于所述串中的各裝置既可能得到編程也可能未得到編程(即在所述串中各裝置的閾電壓中形成變化)，因而圖像電荷并不總是正好位于H單元下面，而是可沿溝道散布。此會(huì)使一H單元的升高的電壓變化很大。此外，在選擇裝置中還可能會(huì)出現(xiàn)泄漏路徑(稱作“場致泄漏電流”，與塊材裝置相比，在TFT裝置中可能尤其顯著)，此可導(dǎo)致未選定溝道串中升高的電壓電平在所述串的底部處泄漏。在所選定NAND串底部處的“關(guān)斷”的選擇裝置中也可能存在類似的泄漏電流，其可通過底部選擇裝置流入所選定的串中，從而升高所述串在底部處的電壓并降低編程效率(由于沿所述串存在電壓梯度，因而對(duì)于距全局位線最遠(yuǎn)的單元尤其如此)并增大功率消耗。
可通過將所述串中的其余部分與H單元解耦合并使H單元升高至一更高的電壓(在本說明中，假定在所選定字線上存在正的編程脈沖)來對(duì)防止H單元擾動(dòng)進(jìn)行改善。例如，可像前面一樣使頂部選擇裝置導(dǎo)通來沿被禁止的NAND串設(shè)定反向溝道的初始偏壓。然后，關(guān)斷所述裝置以使溝道與禁止電壓解耦合。在將所選定字線驅(qū)動(dòng)至編程電壓之前，還降低所選定單元兩側(cè)上字線的電壓以關(guān)斷位于所選定存儲(chǔ)單元兩側(cè)上的存儲(chǔ)單元裝置，由此使H單元溝道與所述串中的其余部分解耦合。然后，當(dāng)對(duì)所選定字線施加一編程脈沖時(shí)(即當(dāng)將其從例如通過電壓等電壓驅(qū)動(dòng)至編程電壓時(shí))，H單元溝道升高至一比以前更高的電壓，且在H單元上所產(chǎn)生的編程擾動(dòng)減小。
存在許多可用于如此僅使H單元溝道的電壓升高增強(qiáng)的操作條件?？墒顾x定字線的兩側(cè)上的通過式字線接地，并使其余字線保持處于一通過電壓。在所選定要編程的NAND串中，甚至在毗鄰的通過式字線上為地電平時(shí)，仍可通過在串中使用一依序編程方案將所述編程位線電壓(地電平)傳遞至所選定單元，所述依序編程方案確保使所選定單元的位線側(cè)上的F存儲(chǔ)單元(即其中一個(gè)其字線被接地的毗鄰單元)處于其被擦除狀態(tài)并具有一接近-3V的較佳閾電壓。
現(xiàn)在參見圖5，其繪示一種無論各個(gè)存儲(chǔ)單元處于被編程狀態(tài)還是擦除狀態(tài)皆可實(shí)現(xiàn)此種解耦合的技術(shù)的代表性波形。此處，首先將頂部存取選擇信號(hào)及所有字線驅(qū)動(dòng)至一標(biāo)稱等于禁止電壓VINH加上閾電壓的電壓，在此處顯示約為7伏(對(duì)于一實(shí)例性實(shí)施例而言)。此種條件相當(dāng)快地將整個(gè)串偏置于VINH電壓，在此處顯示為6V。然后，使頂部存取信號(hào)及除所選定字線以外的各字線降至一較低的通過電壓VPASS，在此處顯示約為4V。由此使H單元溝道與被禁止的NAND串解耦合。然后，將所選定字線從初始偏壓電平(例如7V)向上驅(qū)動(dòng)至滿編程電壓-在此處顯示為13V，以對(duì)所選定的單元進(jìn)行編程。使H單元溝道升高至一比以前更接近編程電壓的單元(例如，在圖中所示的實(shí)例性正編程脈沖中，升高至一比以前更高的電壓)。如人們可了解，將字線驅(qū)動(dòng)至一高到足以在開始時(shí)使未選定串的溝道處于禁止電壓的初始電平(通過編程單元與未編程單元的任意組合)，并隨后使其電壓降低至少單元裝置的最大Vt變化量，以便無論閾值變化如何均對(duì)H單元進(jìn)行隔離。在所述編程脈沖期間使用一變低的通過電壓還具有降低所選定串中F單元的電壓應(yīng)力的優(yōu)點(diǎn)，否則在將所選定串拉至地電平以對(duì)S單元進(jìn)行編程時(shí)，高的VPASS電壓可使這些F單元受到擾動(dòng)而離開被擦除狀態(tài)。
只要VPASS電壓小于VINH電壓加上被擦除存儲(chǔ)單元的閾電壓，H電壓周圍的鄰近單元就將關(guān)斷且所述串就將在編程脈沖之前與H單元解耦合。而且，該通過電壓可為任一大于位線編程電壓(例如地電平)加上被擦除單元閾電壓(例如-2V或-3V)的值。例如，在某些實(shí)施例中，一等于地電平的通過電壓即可滿足要求。在所選定要編程的NAND串中，甚至在其周圍的字線上為地電平時(shí)，所述位線編程電壓(地電平)也會(huì)傳遞至所選定單元，這是因?yàn)橐惠^佳的依序編程方案可確保所選定存儲(chǔ)單元的位線側(cè)上的任何存儲(chǔ)單元(即處于所選定單元與耦合至所述位線的選擇裝置之間的存儲(chǔ)單元)仍處于被擦除狀態(tài)。較佳將所述選擇裝置-其較佳保持被編程至至少一微正的閾電壓(Vt)-的柵極電壓驅(qū)動(dòng)至高于其Vt加上禁止電壓，以使其不為所述串中第一個(gè)要關(guān)斷的裝置(例如以使VINH電壓傳遞至NAND串存儲(chǔ)單元)。
如在圖5中所示，傳送至未選定字線的信號(hào)及傳送至頂部選擇裝置的信號(hào)分別為多電平脈沖，其首先被驅(qū)動(dòng)至一較高電壓并隨后被驅(qū)動(dòng)至一較低電壓。另一選擇為，如在圖6中所示，可使用兩個(gè)順序性脈沖第一個(gè)脈沖被驅(qū)動(dòng)至一較高電壓，而第二個(gè)脈沖被驅(qū)動(dòng)至一較低電壓。在這兩種情形中，較佳在使未選定字線的電壓變低之前使所選定字線重新變回至至少VPASS電壓，以減輕所選定存儲(chǔ)單元附近的耦合。
在某些情形中，需要進(jìn)行另外的保護(hù)來防止H單元受到擾動(dòng)。這對(duì)于其中溝道長度更短及/或柵極氧化物更薄的按比例縮放技術(shù)而言尤其如此，且還可提供有利于提高編程性能的更高編程電壓。此外，盡管在本說明中至此是假定將未選定的串底部的選擇裝置關(guān)斷，然而常常并非如此。此種裝置甚至在其柵極端子上為地電平時(shí)也仍可能出現(xiàn)足以對(duì)被禁止串內(nèi)的溝道進(jìn)行放電的泄漏，在所述溝道升高至(并保持浮動(dòng)于)相對(duì)高的電平時(shí)尤其如此，且對(duì)于TFT裝置(其可表現(xiàn)出比塊狀裝置更大的泄漏)更是如此。
如在圖7中所示，圖中繪示一組實(shí)例性的編程波形，其中使用這些多電平脈沖(如在圖6中所示)的多個(gè)循環(huán)。如此一來，就使每一單獨(dú)的脈沖比此前短得多，且經(jīng)過底部選擇裝置的任何泄漏電流對(duì)所述串進(jìn)行放電的時(shí)間縮短。借助每一脈沖，在所述串內(nèi)重新建立初始偏壓，并隨后以容性方式升高所述串(或至少H單元溝道)的電壓。結(jié)果，當(dāng)反復(fù)施加許多個(gè)變短的脈沖時(shí)，溝道會(huì)比以一長得多的脈沖施加一次時(shí)保持更接近其升高的電壓的峰值，對(duì)于最接近底部存取裝置的單元及當(dāng)所述存取裝置的另一側(cè)處于地電平(如在鏡像式構(gòu)造中當(dāng)對(duì)毗鄰串進(jìn)行編程時(shí))時(shí)尤其如此。對(duì)于一所選定單元而言，只要總的編程電壓應(yīng)力時(shí)間保持不變，其編程就不會(huì)受到使用大量更短脈沖的影響。實(shí)例性編程脈沖的持續(xù)時(shí)間可短于1微秒，且對(duì)應(yīng)的總編程時(shí)間長于10微秒。實(shí)例性編程電壓處于10伏至16伏范圍內(nèi)，且較佳約為13V。
圖8顯示在一鏡像式構(gòu)造中，對(duì)于一種實(shí)例性NAND串技術(shù)而言，多脈沖編程對(duì)編程擾動(dòng)的影響。假定為一如下串其溝道在開始時(shí)被偏置至5V的禁止電壓減去頂部選擇裝置181的閾電壓。頂部選擇裝置181關(guān)斷，且底部選擇裝置187承受偏壓-假定全局位線162正向毗鄰的NAND串載送一處于地電平的位線編程電壓。該曲線圖針對(duì)幾種不同數(shù)量的編程脈沖(每一種情形都具有相同的總時(shí)間)繪示了在所述編程脈沖期間H單元閾電壓的擾動(dòng)偏移量隨提供至未選定字線的通過電壓VPASS的變化。如在任一種給定情形中所觀察到，越高的VPASS電壓會(huì)造成更高程度的擾動(dòng)編程，這是因?yàn)榻?jīng)過底部選擇裝置的泄漏越大。另外，使用更多的編程脈沖會(huì)大大減輕擾動(dòng)編程(即當(dāng)使總的編程時(shí)間保持不變時(shí))。例如，當(dāng)使用4V的VPASS電壓時(shí)，持續(xù)時(shí)間為1.2毫秒的單個(gè)編程脈沖會(huì)在H單元中造成1.05V的閾值偏移量，而使用60個(gè)持續(xù)時(shí)間分別為20微秒的脈沖會(huì)造成0.34V的閾值偏移量，且使用240個(gè)持續(xù)時(shí)間分別為5微秒的脈沖會(huì)造成0.2V的閾值偏移量。
通過在NAND串的一端或者兩端處均使用多個(gè)串聯(lián)的選擇裝置而非單個(gè)選擇裝置，可減小場致泄漏電流，尤其是TFT裝置的場致泄漏電流。圖9顯示在一鏡像式構(gòu)造中對(duì)于一種實(shí)例性NAND串技術(shù)而言，存儲(chǔ)單元位置對(duì)編程擾動(dòng)的影響，所述鏡像式構(gòu)造在一種情形中在所述串的每一端處均使用兩個(gè)串聯(lián)的選擇裝置，而在另一種情形中則在所述串的底端處使用三個(gè)串聯(lián)的選擇裝置。再次假定為一如下的串其溝道在開始時(shí)被偏置至一5V的禁止電壓。頂部選擇裝置201關(guān)斷，且底部選擇裝置承受偏壓-假定全局位線正向毗鄰的NAND串傳送一為地電平的位線編程電壓。該曲線圖針對(duì)在一由總共18個(gè)裝置構(gòu)成的串中的幾個(gè)不同的存儲(chǔ)單元位置繪示了在所述編程脈沖期間，H存儲(chǔ)單元閾電壓的擾動(dòng)偏移量隨提供至未選定字線的通過電壓VPASS的變化。在每一種情形中，均施加總共240個(gè)編程脈沖?？梢杂^察到，在具有三個(gè)串聯(lián)選擇裝置204時(shí)所造成的擾動(dòng)編程比在僅具有兩個(gè)此種串聯(lián)選擇裝置202時(shí)有所降低。此外，存儲(chǔ)單元越接近于NAND串的底部，就會(huì)表現(xiàn)出越大的編程擾動(dòng)。
通過使用多個(gè)串聯(lián)選擇柵極，編程擾動(dòng)會(huì)進(jìn)一步得到降低，雖然存在因在每一個(gè)串上需要額外的串聯(lián)裝置而使晶粒大小增大的代價(jià)。而且，串的電流ION也將減小(對(duì)于既定大小的存儲(chǔ)單元裝置及旋轉(zhuǎn)裝置而言)。
盡管前面兩種情形所例示的多個(gè)串聯(lián)選擇裝置是在NAND串一端處的這兩個(gè)(或所有三個(gè))串聯(lián)裝置上具有相同的電壓，然而，也可通過對(duì)每一串聯(lián)裝置各自的柵極獨(dú)立地施加偏壓來進(jìn)一步減小泄漏電流。使這兩個(gè)柵極上為地電平并不能使泄漏最低。參見圖10，其顯示兩種情形。左側(cè)NAND串210中底部選擇裝置212的柵極被施以等于地電平的偏壓且其源極(在鏡像式構(gòu)造中對(duì)應(yīng)于毗鄰串上的編程電壓)接地。右側(cè)的NAND串220則使一底部選擇裝置222在其柵極及源極二者上均被施以5V的偏壓。在表示擾動(dòng)編程-VPASS電壓關(guān)系的曲線214中可清楚地看出流經(jīng)底部選擇裝置212的泄漏電流。柵極接地的裝置212具有更高的泄漏電流，這是因?yàn)樽畹撞烤w管上所承受的高的漏極-源極電位會(huì)造成場致泄漏電流。盡管在被禁止NAND串220的底部選擇裝置222的柵極上施加例如5V的偏壓是可接受的(因?yàn)槠湓礃O也為5V)，然而在一所選定NAND串的底部存取裝置的柵極上施加例如5V的電壓卻是不可接受的，因?yàn)榇朔N串可能會(huì)在其對(duì)置端處耦合至地(如果所選定單元要進(jìn)行編程)。
如果使用多個(gè)串聯(lián)選擇裝置，可使用多個(gè)柵極電壓來減小泄漏電流。所述多個(gè)選擇裝置中的一個(gè)或多個(gè)可在其柵極上具有一較高的電壓，例如4V至5V，以便最有效地減小場致泄漏電流。此一選擇裝置柵極電壓也可與VPASS電壓具有相同的值，但也可設(shè)定為一不同的值。至少一個(gè)所述柵極應(yīng)處于低于存取裝置的Vt的電壓，以斷開流入所選定串內(nèi)的泄漏電流(例如對(duì)于鏡像式結(jié)構(gòu)而言)。在某些較佳結(jié)構(gòu)中，具有接地柵極的存取裝置是底部的存取裝置，因?yàn)槠鋿艠O-源極電壓具有最小的負(fù)數(shù)值，且更大的柵極-源極負(fù)電壓將會(huì)使場致泄漏電流增大。在某些鏡像式實(shí)施例中，NAND串底部的“源極電壓”是毗鄰的全局位線，其可為地電平也可為VINH電壓。在某些較佳實(shí)施例中，可使用三個(gè)串聯(lián)選擇裝置來減小泄漏電流及提供足夠的擾動(dòng)編程保護(hù)，尤其是對(duì)于按比例縮放得很小的裝置。
圖11顯示最末存儲(chǔ)單元231的編程擾動(dòng)隨最下方底部選擇裝置233的VPASS電壓及柵極電壓的變化。使最上方底部選擇裝置232的柵極電壓保持處于地電平，且以一禁止電壓VINH對(duì)NAND串230施以偏壓，所述禁止電壓VINH耦合至串的兩端以禁止編程。由此實(shí)現(xiàn)極低的擾動(dòng)及寬的編程條件。
圖12顯示當(dāng)對(duì)NAND串施以偏壓以進(jìn)行編程時(shí)，最末存儲(chǔ)單元231的可編程性隨最下方底部選擇裝置233的柵極電壓的變化。使最上方底部選擇裝置232的柵極電壓保持處于地電平，且以耦合至所述串頂端的全局位線(即節(jié)點(diǎn)234)上一等于地電平的編程電壓及耦合至所述串的底端的禁止電壓VINH對(duì)NAND串230施加偏壓。如在圖12中可見，所選定的串230中最底部單元231的可編程性不會(huì)受到最下方底部選擇裝置233的柵極電壓變化的不利影響。前面很多說明中所用的措辭都是依據(jù)例如在圖2中所示的實(shí)例性鏡像式構(gòu)造。然而，在這些圖式及說明中所用的很多名稱也適用于非鏡像式構(gòu)造，例如在圖1中所示的構(gòu)造。例如，所說的NAND串的頂端(即頂部選擇裝置)大體上對(duì)應(yīng)于NAND串中耦合至禁止電壓的端部，而NAND串的底端(即底部選擇裝置)大體上對(duì)應(yīng)于與一可被偏置至低電壓(例如地電平)的陣列線的連接，所述低電壓可引起從未選定NAND串流入所述陣列線的有害的意外泄漏電流。
現(xiàn)在參見圖13，其繪示一非鏡像式NAND串250。此處，單個(gè)頂部存取裝置252將所述串的一端耦合至全局位線251，全局位線251在串250被選定時(shí)可處于地電平以對(duì)一單元進(jìn)行編程、或者可處于禁止電壓VINH以禁止在一所選定或未選定NAND串中進(jìn)行編程。單個(gè)頂部存取裝置254將串250的另一端耦合至全局源極線253，全局源極線253可在對(duì)一所選定區(qū)塊進(jìn)行編程過程中保持浮動(dòng)、或者較佳地可被偏置以一介于地電平與禁止電壓之間的中間電壓，所述中間電壓更佳地約為禁止電壓的一半。
在圖14中繪示一改良的實(shí)施例，其顯示一非鏡像式串結(jié)構(gòu)300(即具有在同一端處連接至各自全局位線的毗鄰串)，其中在所述串的全局位線端處(此處顯示為頂部)具有單個(gè)區(qū)塊選擇裝置(也稱作陣列選擇裝置或簡稱為選擇裝置)、并在所述串中與全局位線端相對(duì)的端處具有多個(gè)串聯(lián)選擇裝置(此處顯示為位于底端的兩個(gè)此種選擇裝置)。
頂部選擇裝置114、118在防止泄漏方面不具有重要作用，因?yàn)閷?duì)于被編程的NAND串302及被禁止的NAND串304二者，其均導(dǎo)通。因此，可使用單個(gè)頂部選擇裝置，并仍可在被禁止NAND串中實(shí)現(xiàn)最佳的編程擾動(dòng)減輕情形及在被編程的NAND串中實(shí)現(xiàn)最佳的編程情形。頂部選擇裝置114、118是為將全局位線與也與全局位線相關(guān)聯(lián)的未選定存儲(chǔ)區(qū)塊相隔離所需。每一未選定存儲(chǔ)區(qū)塊(例如區(qū)塊310)均具有各自的頂部選擇信號(hào)(例如選擇信號(hào)312)，所述頂部選擇信號(hào)較佳處于地電平，以將各個(gè)未選定存儲(chǔ)區(qū)塊內(nèi)的每一NAND串(例如NAND串314)與其相關(guān)聯(lián)的全局位線解耦合。此外，每一未選定存儲(chǔ)區(qū)塊中的字線(例如字線316)也較佳處于地電平，以使這些區(qū)塊保持無效、斷電、及不被編程。由于某些全局位線將處于VINH電壓(以對(duì)所選定區(qū)塊內(nèi)的電壓進(jìn)行編程)，因而這些未選定區(qū)塊中NAND串的溝道可向上泄漏。然而，此種泄漏是自限制性的，因?yàn)樵谖催x定的NAND串開始升高(例如溝道節(jié)點(diǎn)319)時(shí)，其會(huì)使“泄漏”的選擇裝置(例如裝置318)的漏極-源極電壓降低，同時(shí)還會(huì)使選擇裝置的柵極-源極電壓降低，從而進(jìn)一步限制泄漏電流。這些未選定區(qū)塊的各個(gè)串中的第一單元的擾動(dòng)電位非常小，因?yàn)閿_動(dòng)是處于使Vt降低的方向上(擦除方向，因?yàn)樵礃O電壓高于柵極電壓)，其比編程作業(yè)慢得多(至少對(duì)于本文所涵蓋結(jié)構(gòu)中的某些而言)。
必須由位于NAND串底部的“關(guān)斷”的存取裝置阻止的固有電壓降如下兩個(gè)電壓之差VINH加上H溝道所需的容性升壓，與最可能低的全局位線電壓-其為地電平(以對(duì)單元進(jìn)行編程)。在鏡像式構(gòu)造中，如上文所述，在單個(gè)串兩端可能會(huì)出現(xiàn)此種電位差。但在實(shí)例性非鏡像式構(gòu)造中，從處于升高的VINH電平的溝道至處于地電平的全局位線的最短路徑涉及到兩個(gè)NAND串，因?yàn)樗雎窂巾毚┻^所述串底部的共享源極節(jié)點(diǎn)。因此，通過以一中間電壓對(duì)全局源極節(jié)點(diǎn)101(即共享的源極節(jié)點(diǎn))施加偏壓，可減小穿過一被禁止串中底部選擇裝置(例如裝置119A、119B)與一被編程串中底部選擇裝置(例如裝置116A、116B)的串聯(lián)組合的總的泄漏電流。如圖所示，較佳將共享的源極節(jié)點(diǎn)驅(qū)動(dòng)至一介于地電平與VINH電壓之間的偏置電壓，且在VINH電壓為6-7V時(shí)更佳驅(qū)動(dòng)至約4V-5V。
由于場致泄漏電流對(duì)于被禁止串與所選定串二者均是一可能的關(guān)切因素，因而較佳在該共享的源極節(jié)點(diǎn)101上使用此種中間電壓而非VINH電壓。所述共享源極節(jié)點(diǎn)的較佳大小是選擇成使來自被禁止串的泄漏的負(fù)作用與流入被編程串內(nèi)的泄漏的副作用達(dá)到平衡。如果共享的源極節(jié)點(diǎn)101過低，則從被禁止串304流出的場致泄漏電流(在相對(duì)長的編程脈沖期間，其是不間斷的)會(huì)對(duì)所述串的升高的電平進(jìn)行放電。如果共享的源極節(jié)點(diǎn)101過高，則在編程脈沖期間泄漏電流可能會(huì)流入所選定的串302內(nèi)，并導(dǎo)致所述串中的編程電壓降低(例如損失一可靠的地電平)-尤其是對(duì)于最底部的存儲(chǔ)單元303，此會(huì)降低在所述單元兩端形成的有效編程電壓。此種效應(yīng)與升高的電平的損失相比不太成問題，因?yàn)榇朔N泄漏電流較小且甚至在所述串的總電阻較高時(shí)，另一端會(huì)耦合至地電平。因此，所選定的串302可容忍一定的泄漏，盡管較佳使底部存取裝置116A、116B中至少一者的柵極保持低于所述存取裝置的閾電壓以便能夠關(guān)斷該裝置。在某些實(shí)施例中，靠上的底部選擇信號(hào)BOT ACCESS A較佳高于地電平(例如約為5V)，而靠下的底部存取信號(hào)BOT ACCESS B較佳為地電平。因此，處于地電平的Select B(選擇B)信號(hào)使所選定NAND串302的泄漏路徑關(guān)斷，且處于VINH的Select A(選擇A)與處于VSS(即地電平)的Select B相串聯(lián)仍使場致泄漏路徑足夠充分地關(guān)斷，以便能夠在未選定的串304上進(jìn)行自升壓。如在本文所述的其他實(shí)施例中一樣，當(dāng)使用多個(gè)編程脈沖、在通過式字線與頂部存取信號(hào)上施加多電平脈沖時(shí)，此種構(gòu)造的性能更佳，并可用于既實(shí)現(xiàn)足夠低的擾動(dòng)編程又實(shí)現(xiàn)足夠低功率的編程。較佳地，對(duì)一選擇存儲(chǔ)區(qū)塊內(nèi)一較大數(shù)量的NAND串同時(shí)進(jìn)行編程，以減小被禁止串上的累積擾動(dòng)。例如，可在具有例如256至1024個(gè)NAND串的存儲(chǔ)區(qū)塊內(nèi)同時(shí)對(duì)64至128個(gè)串進(jìn)行編程。
在某些實(shí)施例中，以相同的通過電壓或通過電壓波形(如在本文中所述，其可為一多電平波形)來驅(qū)動(dòng)一所選定區(qū)塊內(nèi)各NAND串的所有通過式字線。在其他實(shí)施例中，可能較佳以一比那些“高于”所選定字線的通過式字線低的電壓來驅(qū)動(dòng)“低于”(即位于所選定字線的與全局位線相對(duì)的一側(cè)上的)所選定字線的通過式字線。編程電壓(即地電平)仍很魯棒地施加至所選定的存儲(chǔ)單元，這是因?yàn)椤吧喜俊钡奈催x定字線(即那些處于所選定存儲(chǔ)單元與耦合至全局位線的選擇裝置之間的未選定字線)是受到更高VPASS電壓的驅(qū)動(dòng)。但此種結(jié)構(gòu)會(huì)降低下部存儲(chǔ)單元裝置上的F單元編程電壓應(yīng)力(即所謂的VPASS擾動(dòng)電壓應(yīng)力)。對(duì)于包含鏡像式NAND串的實(shí)施例，一個(gè)NAND串的頂部就是其毗鄰NAND串的底部，且因而頂部與底部在50％的時(shí)間內(nèi)是顛倒的，因而所有單元的F單元電壓應(yīng)力均減半。對(duì)于包含非鏡像式NAND串的實(shí)施例，每一NAND串各自的底部均對(duì)齊，因此靠近底部的單元將實(shí)際上承受比靠近頂部的單元小的VPASS應(yīng)力。然而，底部單元在其NAND串未被選定時(shí)可能更易受到由泄漏電流引起的H單元編程擾動(dòng)(即VINH擾動(dòng))的影響(因?yàn)槠涓拷哂锌赡苄孤┑倪x擇裝置的端部)，且升壓的損失-盡管通過這些技術(shù)得以減小-并不為0。因此，非鏡像式NAND串陣列也受益于底部單元具有更小的F單元電壓應(yīng)力，這是因?yàn)檫@些底部單元可容忍更高的H單元電壓應(yīng)力而不會(huì)超過因所有擾動(dòng)機(jī)理所引起的總的Vt變化量。
在某些實(shí)施例中，一多層級(jí)存儲(chǔ)陣列包括在數(shù)個(gè)存儲(chǔ)平面或存儲(chǔ)層級(jí)中的每一個(gè)上所形成的存儲(chǔ)單元?？蓪⒍嘤谝粋€(gè)層上的NAND串連接至位于單個(gè)層上的全局位線。該全局位線層較佳設(shè)置于一單片式集成電路中一位于所有存儲(chǔ)層級(jí)下面的層上，以更方便地連接至存儲(chǔ)陣列的支持電路-其可設(shè)置于所述陣列下面的襯底中。在某些實(shí)施例中，該全局位線層可位于各存儲(chǔ)層級(jí)的中間或所述陣列的上面，且可使用多于一個(gè)全局位線層。此外，也可將多于一個(gè)層上的NAND串連接至位于單個(gè)層上的共享偏壓節(jié)點(diǎn)，所述單個(gè)層較佳設(shè)置于所有存儲(chǔ)層級(jí)上方。在某些實(shí)施例中，所述共享的偏壓節(jié)點(diǎn)可位于各存儲(chǔ)層級(jí)的中間或位于所述陣列下面。所述共享的偏壓節(jié)點(diǎn)可同樣設(shè)置于多于一個(gè)層上。
由于所示的非鏡像式NAND串對(duì)每一毗鄰的NAND串利用一全局位線，因而全局位線的間距可能比其中各毗鄰NAND串共享同一全局位線的其他實(shí)施例緊密。為緩解全局位線間距問題，在某些實(shí)施例中，可在兩個(gè)或更多個(gè)布線層上布設(shè)全局位線。例如，可使偶數(shù)編號(hào)的NAND串與設(shè)置于一個(gè)全局位線層上的全局位線相關(guān)聯(lián)，同時(shí)使奇數(shù)編號(hào)的NAND串與設(shè)置于另一全局位線層上的全局位線相關(guān)聯(lián)?？墒垢鱾€(gè)通路交錯(cuò)以有助于使NAND串的間距一致，且使所需的全局位線間距放寬至各個(gè)NAND串的間距的兩倍。也可使用與多于兩個(gè)垂直毗鄰層相接觸的垂直通路，特別是對(duì)于具有多于一個(gè)由NAND串形成的存儲(chǔ)平面的三維陣列而言。也可方便地將此種垂直連接稱為“zia”，以意指一種在z方向上連接多于一個(gè)層的通路型結(jié)構(gòu)。較佳的zia結(jié)構(gòu)及其相關(guān)的形成方法闡述于在2003年3月18日頒予Cleeves的第6,534,403號(hào)美國專利中，該美國專利的全部揭示內(nèi)容以引用方式并入本文中。實(shí)例性zia的其他細(xì)節(jié)由RoyE.Scheuerlein等人闡述于上文中所提及的“包含串聯(lián)連接的晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)及其制作和操作方法(Programmable Memory Array Structure IncorporatingSeries-Connected Transistor Strings and Methods for Fabrication and Operation of Same)”中。
本發(fā)明涵蓋各種各樣的實(shí)施例。本發(fā)明明確地涵蓋本文所述的鏡像式及非鏡像式兩種構(gòu)造?？墒褂闷渌蚕矸绞絹磉M(jìn)一步降低任一給定區(qū)塊所需的面積。例如，非鏡像式構(gòu)造中全局位線的接點(diǎn)可由兩個(gè)存儲(chǔ)區(qū)塊共享在所共享接點(diǎn)的每一側(cè)上一個(gè)。此外，一個(gè)區(qū)塊中的共享漏極線及其與NAND串端部的相關(guān)聯(lián)接點(diǎn)可由毗鄰區(qū)塊中的NAND串共享。在其他實(shí)施例中，毗鄰區(qū)塊可具有獨(dú)立的共享漏極節(jié)點(diǎn)以防止使未選定區(qū)塊承受電壓應(yīng)力。
如在圖17A、17B、17D及17E中所示，將各zia緊湊地布置成直線較佳，以節(jié)省與全局位線的接點(diǎn)的面積。對(duì)于圖17A、17B及17C中所示的非鏡像式NAND串布置，此尤其較佳?？蓪⑷魏斡糜谠贜AND溝道區(qū)域的間距非常緊密的情況下形成zia的已知處理技術(shù)與圖17A、17B、17D及17E所示的NAND串布置方式結(jié)合使用。在圖17A中，非鏡像式NAND串連接至位于存儲(chǔ)線下面單個(gè)層上的全局位線并與存儲(chǔ)線重合，因而其在圖17A所示平面圖中未顯示出來。另一選擇為，zia 1701可連接至一個(gè)層上的全局位線，而毗鄰的zia 1702則可連接至位于一第二全局位線層上的全局位線?？墒褂靡环N形成一從一共用存儲(chǔ)層至兩個(gè)布線層的垂直交疊zia技術(shù)將NAND串連接至兩個(gè)層上的全局位線，如在圖17B中所示。這些垂直交疊zia技術(shù)由Roy E.Scheuerlein更詳細(xì)地闡述于與本申請(qǐng)案同日提出申請(qǐng)且名稱為“與放寬幾何形狀的層的高密度接觸(High Density Contact to Relaxed Geometry Layers)”的第10/728,451號(hào)美國專利申請(qǐng)案中，該申請(qǐng)案的全文以引用方式并入本文中。這兩個(gè)全局位線層可均位于存儲(chǔ)陣列下面或均位于存儲(chǔ)陣列上面。在圖17C中，各zia位置交錯(cuò)布置以擴(kuò)大zia孔之間的間距且在某些實(shí)施例中在NAND串溝道層及全局位線層上提供一焊墊區(qū)域。使用成直線排列的zia(如在上文所提及的“用于制作包含串聯(lián)連接的晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)的方法(Method for Fabricating Programmable Memory ArrayStructures Incorporating Series-Connected Transistor Strings)”中的圖24、圖25及圖28中所示)還可在圖17A、17B、17D或17E中提供更緊密的zia間距，同時(shí)將zia連接至一所選定區(qū)塊中的一NAND串及一毗鄰區(qū)塊中的一NAND串。多層式zia孔(如在上文所提及的“用于制作包含串聯(lián)連接的晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)的方法(Method for Fabricating Programmable Memory Array Structures IncorporatingSeries-Connected Transistor Strings)”中的圖9中所示)會(huì)形成緊湊的zia，這些緊湊的zia也適用于這些結(jié)構(gòu)中的每一種。
如在圖18中所示，一所選定NAND串區(qū)塊中的鏡像式串結(jié)構(gòu)1800使所有毗鄰的NAND串1811、1812、1813、1814、1815均連接至但在所述存儲(chǔ)區(qū)塊的交替?zhèn)壬线B接至對(duì)應(yīng)的全局位線1801、1802、1803、1804、1805。頂部的漏極偏壓節(jié)點(diǎn)1820及底部的漏極偏壓節(jié)點(diǎn)1821可獨(dú)立于全局位線電壓承受偏壓并較佳被偏壓至一如在非鏡像式NAND串結(jié)構(gòu)中一樣使所述串的泄漏電流減小的電壓。這些全局位線可處于一個(gè)層或兩個(gè)層上，并可處于存儲(chǔ)層的上面或下面。
本文所述的各種技術(shù)，例如溝道升壓、多個(gè)編程脈沖、多電平脈沖、及多個(gè)串聯(lián)選擇裝置，既可單獨(dú)使用也可組合使用，以減小H單元編程擾動(dòng)、F單元編程擾動(dòng)并實(shí)現(xiàn)魯棒的S單元編程。
對(duì)于鏡像式構(gòu)造而言，一較佳實(shí)施例在每一串的每一端上使用三個(gè)串聯(lián)選擇裝置，其中對(duì)頂部選擇組使用兩個(gè)獨(dú)立的柵極電壓、而對(duì)底部選擇組使用兩個(gè)獨(dú)立的柵極電壓。還對(duì)頂部選擇器及通過式字線使用多電平柵極脈沖一初始脈沖電平(VINH+max Vt)后隨一降低的脈沖電平(VINH-min Vt)。較佳也使用多個(gè)編程脈沖，這均歸納于下表中

每一個(gè)串中使用總共22個(gè)裝置16個(gè)存儲(chǔ)單元；位于所述串的頂部的3個(gè)串聯(lián)選擇單元；及位于所述串的底部的3個(gè)串聯(lián)選擇裝置。通過式字線及頂部選擇裝置上的多電平脈沖在開始時(shí)為7V，然后在對(duì)所選定字線施加編程脈沖之前變低至4V。
對(duì)于非鏡像式構(gòu)造而言，一個(gè)較佳實(shí)施例在每一個(gè)串的頂端(即全局位線端)使用單個(gè)選擇裝置，并在每一NAND串的底端使用兩個(gè)串聯(lián)選擇裝置，其中對(duì)底部選擇組使用兩個(gè)獨(dú)立的柵極電壓。還對(duì)頂部選擇器及未選定字線使用多電平柵極脈沖一初始脈沖電平(VINH+max Vt)后隨一降低的脈沖電平(VINH-min Vt)。較佳也使用多個(gè)編程脈沖，這均歸納于下表中

每一個(gè)串中使用總共19個(gè)裝置16個(gè)存儲(chǔ)單元；位于所述串的頂部的1個(gè)選擇單元；及位于所述串的底部的2個(gè)串聯(lián)選擇裝置。通過式字線及頂部選擇裝置上的多電平脈沖在開始時(shí)為7V，然后在對(duì)所選定字線施加編程脈沖之前變低至4V。
如在圖1中所示，在某些非鏡像式實(shí)施例中，每一NAND串可在其每一端上僅包含單個(gè)選擇裝置?？墒褂迷谙卤碇兴龅妮^佳的一組操作狀態(tài)來實(shí)現(xiàn)適宜性能，下表表示陣列中各個(gè)信號(hào)的電壓范圍?！爸怠睓诒硎据^佳的值。

在某些實(shí)施例中，共享的漏極線可為所有存儲(chǔ)區(qū)塊所共用。在其他實(shí)施例中，該共用節(jié)點(diǎn)(對(duì)于非鏡像式構(gòu)造而言，在本文中也稱作全局源極線)可分裂成多個(gè)節(jié)點(diǎn)，且每一節(jié)點(diǎn)均獨(dú)立地承受偏壓。由于許多個(gè)未選定的NAND串連接至同一字線(通常Nst＝128至1024(通常為512)乘以層數(shù)Nla＝2至8(通常為8))，因而所有“關(guān)斷”的區(qū)塊選擇晶體管(Nst*Nla)的泄漏均疊加至一被擦除單元的讀取電流。當(dāng)以Ibsleak指示一未選定串的泄漏、以Icer指示一被擦除單元的電流并以Icpgm指示一被編程單元的電流時(shí)，為正確地區(qū)分被擦除單元與被編程單元，必須滿足下列方程式Icer>Ratio(IbsleakNstNla+Icpgm)→Ibsleak<IcerRatio-IcpgmNaNb≡1pA]]>其中典型值分別為Ratio＝100，Icer＝500nA，Icpgm＝lnA，Nst＝512，及Nla＝8。
如果區(qū)塊選擇晶體管的泄漏大于由以上方程式所設(shè)定的限值，則可減少串的數(shù)量Nst。這樣做的缺點(diǎn)是陣列效率變得最差，因?yàn)槊慨?dāng)陣列中斷時(shí)，均會(huì)導(dǎo)致效率低下。另一選擇為，可將共用偏壓節(jié)點(diǎn)分裂成多個(gè)節(jié)點(diǎn)?？蓪x定串的VDRAIN偏壓至一正常的VDRAIN電壓(例如1.5V)。可將所有其他VDRAIN節(jié)點(diǎn)偏壓至與全局位線相同的電壓。通過這種方式，在VDRAIN為1V時(shí)，即使區(qū)塊選擇裝置泄漏，在未選定的串中也不會(huì)有電流流動(dòng)，因?yàn)樵谒龃畠啥瞬淮嬖陔妷翰睢Ｈ绻麑⒐灿霉?jié)點(diǎn)分裂M次(即分裂成M個(gè)單獨(dú)的節(jié)點(diǎn))，則對(duì)Ibsleak的要求會(huì)相對(duì)于上述限值減小五分之四，從而無需斷開全局位線。M的較佳值可為128，其使Ibsleak的限值為150pA。M的范圍較佳為16至512，此視區(qū)塊選擇晶體管的泄漏而定。
上文所述的讀取偏壓條件將全局位線設(shè)定為源極并將共用節(jié)點(diǎn)設(shè)定為漏極。也可與此相反；使這兩者的偏壓條件顛倒(例如使全局位線為1.5V并使共用節(jié)點(diǎn)為1V)。
一種放寬對(duì)在每一層上具有on-pitch zias的要求的可能的變化形式是使兩個(gè)串共享zias。這意味著像在圖2所示的毗鄰串中一樣使各個(gè)串指向相反方向。在其他實(shí)施例中，并非具有on-pitch zias，而是可在存儲(chǔ)陣列的頂部引入另一選路層(R4)。此種選路層將承載一半全局位線，而另一全局位線層將承載另一半全局位線。
如上文所述，對(duì)于許多存儲(chǔ)陣列而言，且尤其是對(duì)于三維(3D)陣列而言，在被擦除時(shí)利用耗盡模式裝置及在被編程時(shí)利用接近耗盡模式裝置(即約1伏的VT，例如(舉例而言)0.5至1.5V)在簡化每一存儲(chǔ)層的布局復(fù)雜度方面具有巨大的優(yōu)點(diǎn)，如在下文中所述。而且，在被編程時(shí)利用接近耗盡模式裝置會(huì)降低在讀取一所選定存儲(chǔ)單元時(shí)需要施加至未選定字線的電壓。即使在未選定的存儲(chǔ)單元得到編程時(shí)，單元電流也可更容易地流過所述串。此種電壓降低有利于在許多預(yù)期的讀取循環(huán)過程中降低擾動(dòng)影響。例如，一得到擦除的未選定NAND串上的未選定存儲(chǔ)單元可因字線上的電壓變高而被緩慢擾動(dòng)至一被編程狀態(tài)。
根據(jù)本發(fā)明的NAND串可使用若干種不同的工藝制成。一集成電路可包括一具有單個(gè)存儲(chǔ)平面的存儲(chǔ)陣列，或者可包括一具有多于一個(gè)存儲(chǔ)平面的存儲(chǔ)陣列。在圖15中繪示一個(gè)實(shí)例性結(jié)構(gòu)。圖中概念性地顯示一三維視圖，其繪示一根據(jù)本發(fā)明的兩層式存儲(chǔ)陣列400的一部分。在層1上，沿一第一方向形成復(fù)數(shù)個(gè)溝道條帶(例如402)。一存儲(chǔ)電荷介電層404，例如氧化物/氮化物/氧化物(ONO)堆疊，至少形成于溝道條帶402的頂面上。復(fù)數(shù)個(gè)沿一不同于所述第一方向的第二方向延伸的柵極條帶(例如406)形成于存儲(chǔ)電荷介電層404上。較佳地，所述柵極條帶-也稱作字線條帶-大體與溝道條帶正交地延伸。一源極/漏極區(qū)(例如410)在各字線條帶之間的外露區(qū)域(即不被字線條帶覆蓋的區(qū)域)中形成于所述溝道條帶中，從而形成一串聯(lián)的薄膜晶體管(TFT)串中。
這些溝道條帶402較佳通過如下方式形成沉積一非晶硅層并使用一溝道掩膜對(duì)所述層進(jìn)行蝕刻以形成所述溝道條帶，并對(duì)所述層進(jìn)行退火來形成一薄膜晶體管溝道。字線條帶106可由不止一個(gè)層的堆疊形成，例如為一多晶硅層覆蓋有一硅化物層、或者可為一如在圖中所示的三層式堆疊。
一層間介電層408形成于所述字線條帶上方，以使其中一個(gè)層上的字線(例如在層1上所示的字線條帶406)與下一更高層上的溝道條帶(例如在層2上所示的溝道條帶402)絕緣。還可使用一介電層來充填一既定層中各字線條帶之間的空間。應(yīng)可了解，此種結(jié)構(gòu)在每一溝道條帶402內(nèi)形成復(fù)數(shù)個(gè)串聯(lián)連接的晶體管。
此種NAND串中的晶體管可制作成在被編程狀態(tài)中包含增強(qiáng)模式或耗盡模式的裝置。在使用浮動(dòng)?xùn)艠O裝置的其他類型的NAND存儲(chǔ)陣列(而非SONOS裝置)中，被擦除狀態(tài)通常為0伏的閾電壓(VT)或者甚至一耗盡模式的VT。浮動(dòng)?xùn)艠O裝置可具有寬廣范圍的VT，這是因?yàn)楦?dòng)?xùn)艠O可存儲(chǔ)一寬廣范圍的電荷電平。此種耗盡模式編程狀態(tài)由Takeuchi等人闡述于“一種用于可高度按比例縮放且具有優(yōu)異的抗干擾性的高可靠性NAND快閃存儲(chǔ)器的負(fù)Vth單元架構(gòu)(A Negative Vth Cell Architecture forHighly Scalable，Excellently Noise-Immune，and Highly Reliable NAND FlashMemories)”(IEEE JSSC，第34卷，No.5，1999年5月，第675-684頁)中。
本文的說明已著重于對(duì)存儲(chǔ)單元的編程，而尚未闡述讀取及擦除作業(yè)。在實(shí)例性構(gòu)造中，一所選定的NAND串通常是通過在所述NAND串兩端施加一電壓來讀取，以確保將兩個(gè)由一個(gè)或多個(gè)區(qū)塊選擇裝置構(gòu)成的組都偏壓至流過一電流，從而確保無論其中所存儲(chǔ)的數(shù)據(jù)如何，所述NAND串中所有未選定的存儲(chǔ)單元裝置均被偏壓至使一電流流過所述串、并將所選定字線偏壓成使電流僅在這兩種數(shù)據(jù)狀態(tài)中的一種狀態(tài)中流過所述NAND串?？赏ㄟ^在每一存儲(chǔ)單元晶體管兩端施加一大小足夠大的負(fù)柵極-源極電壓來擦除一所選定區(qū)塊中的所有存儲(chǔ)單元。例如，可將全局位線、任何共享的偏壓節(jié)點(diǎn)、所有區(qū)塊選擇線及所有字線驅(qū)動(dòng)至一例如10伏的擦除(VEE)電壓。在留出時(shí)間使所選定區(qū)塊中的中間節(jié)點(diǎn)基本上充電至在全局位線及共享漏極節(jié)點(diǎn)上所傳送的擦除電壓之后，使所選定區(qū)塊中的字線變至地電平，以在所述區(qū)塊中的每一存儲(chǔ)單元兩端施加一擦除偏壓。關(guān)于讀取及擦除鏡像式構(gòu)造的其他細(xì)節(jié)闡述于由Roy E.Scheuerlein等人闡述于上文中已提及的“包含串聯(lián)連接的晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)及其制作和操作方法(Programmable Memory Array Structure IncorporatingSeries-Connected Transistor Strings and Methods for Fabrication and Operation of Same)”中，且也可對(duì)非鏡像式構(gòu)造使用類似的技術(shù)。
本文所述各實(shí)施例中的一個(gè)或多個(gè)區(qū)塊選擇裝置有時(shí)可被偏壓以一負(fù)的柵極-源極電壓。這會(huì)對(duì)此一區(qū)塊選擇裝置施加一局部擦除偏壓。如果這些區(qū)塊選擇裝置是通過與一可編程單元(例如耗盡模式SONOS單元)相同的工藝步驟制成，則在對(duì)一所選定存儲(chǔ)單元編程過程中所施加的該偏置電壓可使這些區(qū)塊選擇裝置被局部地“擦除”，此將會(huì)使所述區(qū)塊選擇裝置的VT在若干個(gè)編程循環(huán)之后緩慢降低至負(fù)的區(qū)域內(nèi)。此種閾電壓可防止所述區(qū)塊選擇裝置關(guān)斷。
可使用額外的處理來移除區(qū)塊選擇裝置中的電荷存儲(chǔ)介電層(例如氮化物)，或者制作不同于存儲(chǔ)單元裝置的另一種類型的選擇裝置，但此會(huì)增加半導(dǎo)體工藝的復(fù)雜度。另一選擇為，較佳在每一編程循環(huán)的末尾增加一編程后偏壓條件，其中受影響的區(qū)塊選擇裝置被“編程”一較低的程度，以使其VT變回至其最大值，例如約為0伏。這可通過如下方式來實(shí)現(xiàn)使所選定區(qū)塊中的所有字線變回至地電平(0伏)，使全局位線及共享的漏極節(jié)點(diǎn)(或者全局源極節(jié)點(diǎn))接地，并將各個(gè)選擇信號(hào)驅(qū)動(dòng)至所述編程電壓一較短的時(shí)間。為方便起見，可將所有區(qū)塊選擇信號(hào)驅(qū)動(dòng)至編程電壓，因?yàn)閹缀醪淮嬖谒鰠^(qū)塊選擇裝置的閾值被過編程的問題。在一實(shí)例性SONOS工藝中，擦除時(shí)間遠(yuǎn)長于編程時(shí)間，因而甚至一相對(duì)短的“區(qū)塊選擇VT調(diào)整編程時(shí)間”也足以確保其VT保持在其最大值。此種區(qū)塊選擇VT調(diào)整的實(shí)例性持續(xù)時(shí)間約為1μs。
現(xiàn)在參見圖16，圖中顯示一包含一存儲(chǔ)陣列502的集成電路500的方塊圖，該圖可用于表示本發(fā)明的不同實(shí)施例。在一個(gè)此種實(shí)施例中，存儲(chǔ)陣列502較佳為一具有不止一個(gè)存儲(chǔ)單元平面(或?qū)?的可現(xiàn)場編程的三維非易失性存儲(chǔ)陣列。存儲(chǔ)陣列502的陣列端子包括一層或多層組織成行的字線、及一層或多層組織成列的全局位線?？蓪⒁蛔志€組-每一字線均位于單獨(dú)的層(即層面)上并基本上垂直對(duì)齊(雖然在某些層上存在小的橫向偏移)-統(tǒng)稱為一行。一行內(nèi)的各字線較佳共享所述行地址的至少一部分。同樣地，可將一全局位線組-每一字線均位于單獨(dú)的層上并基本上垂直對(duì)齊(同樣，雖然在某些層上存在小的橫向偏移)-統(tǒng)稱為一列。一列內(nèi)的各字線較佳共享所述列地址的至少一部分。
集成電路500包括一行電路區(qū)塊504，其輸出508連接至存儲(chǔ)陣列502中的相應(yīng)字線。行電路區(qū)塊504接收一組M個(gè)行地址信號(hào)、各個(gè)控制信號(hào)512，并通常包括例如用于讀取及寫入(即編程)兩種作業(yè)的行解碼器及陣列端子驅(qū)動(dòng)器等電路。行電路區(qū)塊還可包括用于控制區(qū)塊選擇線及共享漏極偏壓線的電路，以通過所述M個(gè)行地址信號(hào)中的某些來決定區(qū)塊選擇。集成電路500還包括一列電路區(qū)塊506，其輸入/輸出端510連接至存儲(chǔ)陣列502的相應(yīng)全局位線。列電路區(qū)塊506接收一組N個(gè)列地址信號(hào)、各個(gè)控制信號(hào)512，且通?？砂ɡ缌薪獯a器、陣列端子接收器、讀取/寫入電路及I/O多工器等電路。例如行電路區(qū)塊504及列電路區(qū)塊506等電路對(duì)于其與存儲(chǔ)陣列502中各個(gè)端子的連接而言可統(tǒng)稱為陣列端子電路。
包含存儲(chǔ)陣列的集成電路通常將所述陣列細(xì)分成有時(shí)大量較小的陣列-有時(shí)也稱作子陣列。本文中所述的陣列是一組鄰接的存儲(chǔ)單元，其具有通常不會(huì)被解碼器、驅(qū)動(dòng)器、讀出放大器及輸入/輸出電路隔斷的鄰接的字線及位線。一包括存儲(chǔ)陣列的集成電路可具有一個(gè)陣列、多于一個(gè)陣列或者甚至很大數(shù)量的陣列。本文中所述的集成電路存儲(chǔ)陣列是一種單片式集成電路結(jié)構(gòu)，而不是封裝在一起或緊密靠近或通過模片粘結(jié)在一起的多于一個(gè)集成電路。
盡管各種各樣半導(dǎo)體工藝中的任一種均可有利地用于制作具有NAND串的存儲(chǔ)陣列，然而上文所述的許多實(shí)施例是涵蓋以薄膜晶體管形式形成于半導(dǎo)體襯底上的存儲(chǔ)單元。用于制作這些存儲(chǔ)陣列的較佳方法闡述于如下申請(qǐng)案中由Andrew J.Walker等人于2002年12月31日提出申請(qǐng)且名稱為“可確保閾電壓具有低可變性的TFT裝置中薄溝道的形成方法(Formation of Thin Channels for TFT Devices to Ensure LowVariability of Threshold Voltages)”的第10/334,649號(hào)美國申請(qǐng)案，該申請(qǐng)案以引用方式并入本文中；由Maitreyee Mahajani等人于2002年2月19日提出申請(qǐng)且名稱為“集成電路的柵極介電結(jié)構(gòu)及用于制作和使用這種柵極介電結(jié)構(gòu)的方法(Gate DielectricStructures for Integrated Circuits and Methods for Making and Using Such Gate DielectricStructures)”的第10/079,472號(hào)美國申請(qǐng)案，該申請(qǐng)案以引用方式并入本文中；由Andrew J.Walker等人于2002年12月31日提出申請(qǐng)且名稱為“用于制作包含串聯(lián)連接的晶體管串的可編程存儲(chǔ)陣列結(jié)構(gòu)的方法(Method for Fabricating ProgrammableMemory Array Structures Incorporating Series-Connected Transistor Strings)”的第10/335,089號(hào)美國申請(qǐng)案，該申請(qǐng)案的全文以引用方式并入本文中；及由MaitreyeeMahajani等人于2003年9月23日提出申請(qǐng)且名稱為“非易失性存儲(chǔ)裝置中存儲(chǔ)層的優(yōu)化(Storage Layer Optimization of a Non Volatile Memory Device)”的第10/668,693號(hào)美國申請(qǐng)案，該申請(qǐng)案的全文以引用方式并入本文中。其他適用的制作方法闡述于由James M.Cleeves等人提出申請(qǐng)且名稱為“對(duì)襯底中及襯底上圖案化形體的關(guān)鍵尺寸及間距的優(yōu)化(Optimization of Critical Dimensions and Pitch of Patterned Features Inand Above a Substrate)”的第10/728,437號(hào)美國專利申請(qǐng)案中，該申請(qǐng)案與本申請(qǐng)案同日提出申請(qǐng)且其全文以引用方式并入本文中；及闡述于由Yung-Tin Chen等人提出申請(qǐng)且名稱為“使用交替移相的具有內(nèi)部非印刷視窗的光罩形體(Photomask Featureswith Interior Nonprinting Window Using Alternating Phase Shifting)”的第10/728,436號(hào)美國專利申請(qǐng)案中，該申請(qǐng)案與本申請(qǐng)案同日提出申請(qǐng)且其全文以引用方式并入本文中。
本文中所述的串聯(lián)連接的NAND串包括復(fù)數(shù)個(gè)串聯(lián)連接的裝置及在各毗鄰裝置之間共享的源極/漏極擴(kuò)散區(qū)。本文中所述的存儲(chǔ)陣列可為一二維(平面式)存儲(chǔ)陣列，其具有一形成于襯底中或形成于襯底上的存儲(chǔ)層。所述襯底既可為一單晶體襯底-例如可包括存儲(chǔ)陣列的支持電路，也可為另一種類型的不必包括存儲(chǔ)陣列的支持電路的襯底。例如，本發(fā)明的某些實(shí)施例可使用一種絕緣層上覆硅(SOI)結(jié)構(gòu)來構(gòu)建，而其他實(shí)施例則可使用一種藍(lán)寶石上覆硅(SOS)結(jié)構(gòu)來構(gòu)建。另一選擇為，存儲(chǔ)陣列可為一具有不止一個(gè)存儲(chǔ)單元平面(即多于一個(gè)存儲(chǔ)層)的三維陣列。各存儲(chǔ)層可形成于一包含所述存儲(chǔ)陣列的支持電路的襯底上面。本文中所述的具有三維存儲(chǔ)陣列的集成電路假定為一單片式集成電路，而非多于一個(gè)單片式集成電路的組合。
本發(fā)明預(yù)計(jì)可有利地與各種各樣存儲(chǔ)陣列構(gòu)造中的任一種一起使用，包括傳統(tǒng)的存儲(chǔ)陣列及多層式(即三維)存儲(chǔ)陣列二者、且特別是那些具有非常稠密的X線或Y線間距要求的存儲(chǔ)陣列。而且，本發(fā)明據(jù)信可適用于具有利用可修改電導(dǎo)的開關(guān)裝置作為存儲(chǔ)單元的串聯(lián)連接NAND串的存儲(chǔ)陣列，而非僅限于包含電荷存儲(chǔ)介電層的存儲(chǔ)單元。這些可修改電導(dǎo)的開關(guān)裝置為三端子裝置，其在其中兩個(gè)端子之間的電導(dǎo)是可修改的，且進(jìn)一步由通常連接至字線(或在某些實(shí)施例中連接至區(qū)塊選擇線)的第三端子或控制端子上的信號(hào)來“開關(guān)”或控制。所述電導(dǎo)可在制成后加以修改(即通過使用一穿隧電流進(jìn)行編程，通過使用熱電子電流進(jìn)行編程等等)。所述可修改的電導(dǎo)常常表現(xiàn)為可修改的閾電壓，但在某些技術(shù)中也可表現(xiàn)為可修改的跨導(dǎo)。
另一種實(shí)例性存儲(chǔ)陣列可采用由例如鐵電裝置等“可極化介電裝置”構(gòu)成的NAND串，其中通過在柵極電極上施加一電壓以改變鐵電柵極材料的極化狀態(tài)來修改裝置特性。
另一種實(shí)例性存儲(chǔ)陣列可采用由利用浮動(dòng)?xùn)艠O的可編程裝置構(gòu)成的NAND串，其中通過在控制柵極電極上施加一電壓以使電荷存儲(chǔ)于浮動(dòng)?xùn)艠O上、由此改變裝置的有效閾電壓來修改裝置特性。
又一種實(shí)例性存儲(chǔ)陣列可采用由所謂的“單電子”裝置或“庫倫堵塞效應(yīng)(coulombblockade)”裝置構(gòu)成的NAND串，其中施加于字線上的電壓會(huì)改變由溝道區(qū)中的硅納米粒子或任何量子井結(jié)構(gòu)所形成的電子陷阱的狀態(tài)，從而改變NAND串裝置的導(dǎo)通特性。在某些實(shí)施例中，NAND串的電荷存儲(chǔ)區(qū)的結(jié)構(gòu)也可位于一形成于柵極結(jié)構(gòu)的源極或漏極邊緣處的納米尺寸(即從0.1至10奈米)的硅細(xì)絲中，以修改裝置的特性。其他替代實(shí)施例可對(duì)溝道區(qū)使用一有機(jī)導(dǎo)電層并在一NAND串中形成有機(jī)材料裝置，所述NAND串的導(dǎo)電狀態(tài)是通過對(duì)字線施加一適當(dāng)電壓來選擇性地改變。
因此，盡管上文所詳細(xì)說明的各實(shí)施例是利用例如ONO堆疊等電荷存儲(chǔ)介電層，然而本發(fā)明也涵蓋其他存儲(chǔ)單元，例如浮動(dòng)?xùn)艠OEEPROM編程閾值裝置、可極化的介電裝置、單電子或庫侖堵塞效應(yīng)裝置、硅細(xì)絲電荷存儲(chǔ)裝置、及有機(jī)材料裝置。而且，本發(fā)明并非僅限于具有正的編程電壓的存儲(chǔ)陣列，而是也適用于可能需要負(fù)的編程脈沖的其他單元技術(shù)。某些替代單元結(jié)構(gòu)允許使用更低的編程電壓。具有這些更低電壓單元的實(shí)施例的各種線的節(jié)點(diǎn)將具有適用于既定單元類型的成正比降低的電壓，例如VPASS及VINH。
在本文所述的本發(fā)明的各種實(shí)施例中，存儲(chǔ)單元可由半導(dǎo)體材料構(gòu)成，如在頒予Johnson等人的第6,034,882號(hào)美國專利、頒予Zhang的第5,835,396號(hào)美國專利、Knall的第09/560,626號(hào)美國專利申請(qǐng)案及Johnson的第09/638,428號(hào)美國專利申請(qǐng)案中所述，這些美國專利及申請(qǐng)案均以引用方式并入本文中。具體而言，抗熔的存儲(chǔ)單元較佳。也可使用其他類型的存儲(chǔ)陣列，例如MRAM及有機(jī)無源元件陣列。MRAM(磁阻式隨機(jī)存取存儲(chǔ)器)是基于磁性存儲(chǔ)元件，例如磁性穿隧接面(MTJ)。MRAM技術(shù)闡述于如下文獻(xiàn)中K.Naji等人的“一種2556kb 3.0V ITIMTJ非易失性磁阻RAM(A 2556kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM)”(在2001年IEEE國際固態(tài)電路會(huì)議的技術(shù)論文文摘中出版，ISSCC 2001/Session 7/Technology DirectionsAdvanced Technologies/7.6，2001年2月6日)及ISSCC 2001 Visual Supplement的第94-95頁、第404-405頁，這兩處文獻(xiàn)均以引用方式并入本文中。某些無源源極存儲(chǔ)單元包含若干有機(jī)材料層，這些有機(jī)材料層包括至少一個(gè)具有二極管狀導(dǎo)通特征及至少一種在施加電場時(shí)會(huì)改變導(dǎo)電率的有機(jī)材料的層。頒予Gudensen等人的第6,055,180號(hào)美國專利說明了有機(jī)無源元件陣列，該美國專利也以引用方式并入本文中。也可使用包含例如相變材料及非晶態(tài)固體等材料的存儲(chǔ)單元。參見頒予Wolstenholme等人的第5,751,012號(hào)美國專利及頒予Ovshinsky等人的第4,646,266號(hào)美國專利，這兩個(gè)美國專利均以引用方式并入本文中。
此外，盡管上文所詳細(xì)說明的各實(shí)施例是提供對(duì)應(yīng)于兩種不同數(shù)據(jù)狀態(tài)的兩個(gè)電導(dǎo)值，并因此實(shí)現(xiàn)了每一存儲(chǔ)單元存儲(chǔ)一位數(shù)據(jù)，然而本發(fā)明也可用于在每一存儲(chǔ)單元中提供不止一位數(shù)據(jù)。例如，電荷存儲(chǔ)介電層可在若干個(gè)位置處存儲(chǔ)電荷。對(duì)于某些結(jié)構(gòu)及編程技術(shù)而言，當(dāng)編程機(jī)理沿溝道均勻地作用(例如通過穿隧)時(shí)，電荷可沿裝置的溝道長度基本均勻地存儲(chǔ)，或者當(dāng)使用例如熱載流子注入等編程機(jī)理時(shí)，電荷可僅存儲(chǔ)于源極或漏極邊緣處。在熱電子編程、單電子存儲(chǔ)裝置或者位于源極或漏極邊緣處的硅細(xì)絲情況下，可通過在源極或漏極邊緣處局部地存儲(chǔ)電荷而在每一NAND串中存儲(chǔ)多位信息。也可通過向電荷存儲(chǔ)媒體內(nèi)注入幾種不同的電荷電平并使不同的電荷電平與不同的存儲(chǔ)狀態(tài)相關(guān)聯(lián)來存儲(chǔ)多位信息。
在上文所述的許多實(shí)施例中，區(qū)塊選擇裝置是使用與存儲(chǔ)單元相同的工藝流程來制成，以減少工藝步驟及在每一存儲(chǔ)層處所制成的裝置結(jié)構(gòu)的數(shù)量。因此，區(qū)塊選擇裝置形成為與存儲(chǔ)單元具有相同的結(jié)構(gòu)，盡管其可能具有不同的尺寸。本文中所述的這些區(qū)塊選擇裝置可視為與存儲(chǔ)單元裝置在結(jié)構(gòu)上基本相同，盡管可將各自的閾電壓編程或擦除至不同的值。
應(yīng)了解，本文中所述的各種偏置電壓，包括負(fù)電壓及高電壓編程和擦除電壓，可從外部源接收到，或者可使用若干種適當(dāng)技術(shù)中的任一種在內(nèi)部產(chǎn)生。還應(yīng)了解，頂部、左側(cè)、底部及右側(cè)等稱謂僅是用于表示存儲(chǔ)陣列四個(gè)側(cè)的方便的描述性說法。一區(qū)塊中的各字線可構(gòu)建為兩個(gè)水平定向的叉指狀字線組，且一區(qū)塊中的各全局位線可構(gòu)建為兩個(gè)豎直定向的叉指狀全局位線組。每一相應(yīng)的字線組或全局位線組均可由位于陣列四個(gè)側(cè)之一上的一相應(yīng)的解碼器/驅(qū)動(dòng)器電路及一相應(yīng)的檢測電路來伺服。適宜的行及列電路闡述于在2002年11月27日提出申請(qǐng)的第10/306,887號(hào)美國專利申請(qǐng)案“利用具有雙重用途驅(qū)動(dòng)裝置的存儲(chǔ)陣列線驅(qū)動(dòng)器的多端式解碼器結(jié)構(gòu)(Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual PurposeDriver Device)”及2002年11月27日提出申請(qǐng)的第10/306,888號(hào)美國專利申請(qǐng)案“特別適用于與具有極小布局間距的陣列線進(jìn)行接口的樹形解碼器結(jié)構(gòu)(Tree DecoderStructure Particularly Well Suited to Interfacing Array Lines Having Extremely SmallLayout Pitch)”中，這些申請(qǐng)案的全文以引用方式并入本文中。全局位線可由一位線驅(qū)動(dòng)器電路驅(qū)動(dòng)，所述位線驅(qū)動(dòng)器電路既可直接耦合至全局位線也可由數(shù)條全局位線共享并通過解碼電路耦合至一所需的全局位線。適宜的驅(qū)動(dòng)器及解碼器電路在所屬技術(shù)領(lǐng)域中眾所周知。
本文中所述字線及位線(例如包括全局位線)通常代表正交的陣列線，并遵循在所屬技術(shù)領(lǐng)域中常用的假定至少在讀取作業(yè)期間，對(duì)字線進(jìn)行驅(qū)動(dòng)并對(duì)位線進(jìn)行檢測。因此，陣列中的全局位線也可稱作所述陣列的檢測線，并還可簡稱為全局陣列線(即縱使還存在其他陣列線)。對(duì)于使用這些用語的字詞組織，不應(yīng)得出特別的寓意。此外，本文中所述的“全局位線”是連接至多于一個(gè)存儲(chǔ)區(qū)塊中的NAND串的陣列線，但不應(yīng)得出此種全局位線必須橫跨整個(gè)存儲(chǔ)陣列或者基本上橫跨整個(gè)集成電路的特別推斷。
各圖式中各陣列線的方向性僅是為了便于對(duì)陣列中這兩組交叉的線進(jìn)行說明。盡管字線通常與位線正交，然而并不要求必需如此。此外，也可很容易地使存儲(chǔ)陣列中字與位的組織形式顛倒。作為另一實(shí)例，陣列中的某些部分可對(duì)應(yīng)于一既定字中的不同輸出位。這些不同的陣列組織形式及構(gòu)造在所屬技術(shù)領(lǐng)域中眾所周知，且本發(fā)明旨在包括各種各樣的這些變化形式。
所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，當(dāng)描述一包含各種信號(hào)的電路及所述電路內(nèi)各節(jié)點(diǎn)的運(yùn)行時(shí)，可能數(shù)種表達(dá)方式中的任一種均能同樣好地適用，且不應(yīng)在本說明中所使用的不同表達(dá)方式中硬加入細(xì)微的推斷。邏輯信號(hào)常常是以一種傳達(dá)哪一電平為現(xiàn)用電平的方式來命名。各信號(hào)及節(jié)點(diǎn)的示意圖及相伴隨的說明應(yīng)在上下文中清晰明了。本文中所述的兩個(gè)彼此“基本上相等”的不同電壓具有各自的足夠接近的值，以在所討論的上下文中實(shí)現(xiàn)基本上相同的作用?？杉俣ㄟ@些電壓彼此相差約0.5伏以內(nèi)，除非上下文要求為另一個(gè)值。例如，與5伏的禁止偏置電壓相比，5伏或5.5伏的通過電壓可產(chǎn)生基本上相同的作用，因而可認(rèn)為5.5伏的通過電壓基本上相同于5伏的禁止電壓。
在電源方面，常常將用于為電路供電的單個(gè)正電源電壓(例如2.5伏的電源)稱為“VDD”電源。在集成電路中，晶體管及其他電路元件實(shí)際上是連接至VDD端子或VDD節(jié)點(diǎn)，VDD端子或VDD節(jié)點(diǎn)再以運(yùn)作方式連接至VDD電源。例如“接至VDD”或“連接至VDD”等通俗的用法應(yīng)理解為意指“連接至VDD節(jié)點(diǎn)”，而VDD節(jié)點(diǎn)通常再以運(yùn)作方式連接成在集成電路使用期間接收VDD電源電壓。
此種單電源電路的參考電壓常常稱作“VSS”。晶體管及其他電路元件實(shí)際上連接至VSS端子或VSS節(jié)點(diǎn)，VSS端子或VSS節(jié)點(diǎn)再在集成電路使用期間以運(yùn)作方式連接至VSS電源。VSS端子常常連接至一接地參考電位或簡稱為“地電平”。將一節(jié)點(diǎn)描述成通過一特定晶體管或電路“接地”(除非另外加以規(guī)定)與通過所述晶體管或電路將其“拉低”或“拉至地電平”具有相同的含意。
根據(jù)本發(fā)明的教示內(nèi)容，預(yù)計(jì)所屬技術(shù)領(lǐng)域的技術(shù)人員將能夠很容易地實(shí)踐本發(fā)明。本文所提供的對(duì)各實(shí)施例的說明據(jù)信可實(shí)現(xiàn)對(duì)本發(fā)明的充分了解及提供本發(fā)明的細(xì)節(jié)，從而使所屬技術(shù)領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。然而，為清楚起見，并未顯示及闡述本文所述實(shí)施形式的所有常規(guī)特征。當(dāng)然，應(yīng)了解，在開發(fā)任何此種實(shí)際的實(shí)施形式時(shí)，為實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，必須作出無數(shù)針對(duì)具體實(shí)施形式的決策，例如，符合與應(yīng)用及商業(yè)有關(guān)的限制條件，且這些特定目標(biāo)將因?qū)嵤┬问讲煌把芯空卟煌兴煌?。而且，?yīng)了解，此種開發(fā)工作可能既復(fù)雜又耗時(shí)，但對(duì)于受益于該揭示內(nèi)容的所屬領(lǐng)域的技術(shù)人員而言仍是一項(xiàng)常規(guī)工程設(shè)計(jì)任務(wù)。
例如，對(duì)如下所作的決定均據(jù)信為所屬技術(shù)領(lǐng)域的技術(shù)人員在開發(fā)一種商業(yè)上可行的產(chǎn)品情況下實(shí)踐本發(fā)明時(shí)所通常面臨的工程設(shè)計(jì)決定每一陣列或子陣列內(nèi)存儲(chǔ)單元的數(shù)量，字線及位線預(yù)解碼器電路及位線檢測電路所選的特定構(gòu)造，以及字的組織。在所屬技術(shù)領(lǐng)域中眾所周知，可構(gòu)建不同的行及列解碼器電路來根據(jù)地址信號(hào)及可能其他控制信號(hào)選擇存儲(chǔ)區(qū)塊、所選定存儲(chǔ)區(qū)塊內(nèi)的NAND串、及所選定NAND串內(nèi)的存儲(chǔ)單元。同樣，陣列區(qū)塊的數(shù)量及存儲(chǔ)平面的數(shù)量也是一在工程設(shè)計(jì)時(shí)需要決定的事項(xiàng)。然而，盡管據(jù)信在實(shí)踐本發(fā)明時(shí)僅需要作出常規(guī)的工程設(shè)計(jì)努力，然而，這些工程設(shè)計(jì)努力可能需要進(jìn)行其他的發(fā)明性努力，這在開發(fā)具有較高要求及競爭力的產(chǎn)品中常常遇到。
盡管通常假定為電路及實(shí)體結(jié)構(gòu)，然而眾所周知，在現(xiàn)代半導(dǎo)體設(shè)計(jì)及制作中，可將實(shí)體結(jié)構(gòu)及電路實(shí)施為適于在后續(xù)設(shè)計(jì)、測試或制作階段中以及在所形成的完工的半導(dǎo)體集成電路中使用的計(jì)算機(jī)可讀描述形式。相應(yīng)地，可將涉及到傳統(tǒng)電路或結(jié)構(gòu)的權(quán)利要求項(xiàng)與其特定語言相一致地視為計(jì)算機(jī)可讀編碼及其表示形式，無論是實(shí)施為媒體形式還是與適當(dāng)?shù)淖x取裝置相組合，以便能夠?qū)?duì)應(yīng)的電路及/或結(jié)構(gòu)進(jìn)行制作、測試或設(shè)計(jì)改進(jìn)。本發(fā)明打算包括所有在本文中所述及在隨附權(quán)利要求書中所界定的電路、相關(guān)方法或操作、用于制作這些電路的相關(guān)方法、及這些電路及方法的計(jì)算機(jī)可讀媒體編碼。本文中所述的計(jì)算機(jī)可讀媒體至少包括磁盤、磁帶或其他磁性媒體、光學(xué)媒體、半導(dǎo)體媒體(例如快閃存儲(chǔ)卡、ROM)或電子媒體以及網(wǎng)絡(luò)媒體、有線媒體、無線媒體或其他通信媒體。電路的編碼可包括電路示意圖信息、實(shí)體布局信息、性能仿真信息、及/或可包括任何可用于表示或傳達(dá)電路的其他編碼。
上文說明僅說明了本發(fā)明許多種可能實(shí)施方案中的幾種。因此，本詳細(xì)說明旨在作為例示性而非限定性說明?？筛鶕?jù)本文所作的說明對(duì)本文所揭示實(shí)施例作出各種改動(dòng)及修改，此并不背離本發(fā)明的范疇及精神。打算僅由下文的權(quán)利要求書-包括所有等價(jià)的權(quán)利要求-來界定本發(fā)明的范疇。具體而言，盡管本文是就一由TFT存儲(chǔ)單元構(gòu)成的三維存儲(chǔ)陣列來說明許多實(shí)施例，然而除非明確闡明外，不應(yīng)理解為在權(quán)利要求書中包含這些限制。此外，上文所述的各實(shí)施例是具體設(shè)想為單獨(dú)使用以及以各種組合形式使用。相應(yīng)地，本發(fā)明的范疇未必不包括未在本文中加以說明的其他實(shí)施例、變化形式及改良形式。
權(quán)利要求
1.一種包含一存儲(chǔ)陣列的集成電路，所述存儲(chǔ)陣列包括布置成復(fù)數(shù)個(gè)串聯(lián)連接的NAND串的存儲(chǔ)單元，所述存儲(chǔ)單元包括可修改電導(dǎo)的開關(guān)裝置，所述NAND串在其一第一端處包括相應(yīng)的復(fù)數(shù)個(gè)串聯(lián)選擇裝置。
2.如權(quán)利要求1所述的集成電路，其中所述存儲(chǔ)陣列包括一具有至少兩個(gè)形成于一襯底上的存儲(chǔ)單元平面的三維存儲(chǔ)陣列。
3.如權(quán)利要求1或2所述的集成電路，其中所述可修改電導(dǎo)的開關(guān)裝置包括薄膜晶體管(TFT)裝置。
4.如權(quán)利要求1-3中任一權(quán)利要求所述的集成電路，其中所述可修改電導(dǎo)的開關(guān)裝置包括具有一電荷存儲(chǔ)介電層的晶體管。
5.如權(quán)利要求1-3中任一權(quán)利要求所述的集成電路，其中所述可修改電導(dǎo)的開關(guān)裝置包括一浮動(dòng)?xùn)艠O電極。
6.如權(quán)利要求1-5中任一權(quán)利要求所述的集成電路，其中所述可修改電導(dǎo)的開關(guān)裝置包括至少某些時(shí)候具有一耗盡模式閾電壓的晶體管。
7.如權(quán)利要求4所述的集成電路，其中所述存儲(chǔ)單元晶體管具有一對(duì)應(yīng)于一被擦除數(shù)據(jù)狀態(tài)的第一耗盡模式閾電壓并具有一對(duì)應(yīng)于一被編程數(shù)據(jù)狀態(tài)的第二耗盡模式閾電壓。
8.如權(quán)利要求1所述的集成電路，其中對(duì)應(yīng)于一所選定NAND串中所述第一復(fù)數(shù)個(gè)串聯(lián)選擇裝置中至少兩個(gè)相應(yīng)串聯(lián)選擇裝置的相應(yīng)選擇信號(hào)在至少一個(gè)存儲(chǔ)作業(yè)期間被驅(qū)動(dòng)至不同的電平。
9.如權(quán)利要求8所述的集成電路，其中各對(duì)NAND串布置成所述對(duì)中每一個(gè)串的一相應(yīng)的第二端耦合至一相應(yīng)的全局陣列線；及所述對(duì)中每一個(gè)串的所述相應(yīng)的第一端耦合至一共享的偏壓節(jié)點(diǎn)。
10.如權(quán)利要求8所述的集成電路，其中每一NAND串均在其所述第二端處包含一第二復(fù)數(shù)個(gè)串聯(lián)選擇裝置。
11.如權(quán)利要求10所述的集成電路，其中各對(duì)NAND串布置成一第一組控制信號(hào)將所述對(duì)中一個(gè)串的所述相應(yīng)的第二端耦合至一與所述對(duì)相關(guān)聯(lián)的全局陣列線，并將所述對(duì)中另一個(gè)串的所述相應(yīng)的第一端耦合至一相應(yīng)的偏壓節(jié)點(diǎn)；及一第二組控制信號(hào)將所述對(duì)中所述一個(gè)串的所述相應(yīng)的第一端耦合至一相應(yīng)的偏壓節(jié)點(diǎn)，并將所述對(duì)中另一個(gè)串的所述相應(yīng)的第二端耦合至與所述對(duì)相關(guān)聯(lián)的所述全局陣列線。
12.如權(quán)利要求8所述的集成電路，其包括具有一電荷存儲(chǔ)介電層的串聯(lián)選擇裝置且所述串聯(lián)選擇裝置通過周期性的編程而保持偏壓至一高于制作時(shí)的閾電壓。
13.如權(quán)利要求4所述的集成電路，其中當(dāng)所述電荷存儲(chǔ)介電層具有一最低的所存儲(chǔ)負(fù)電荷電平時(shí)，所述存儲(chǔ)單元晶體管具有一耗盡模式閾電壓。
14.如前述權(quán)利要求中任一權(quán)利要求所述的集成電路，其中每一NAND串均在與所述第一端相對(duì)的其一第二端處包括至少一個(gè)串聯(lián)選擇裝置；及形成每一NAND串的所述串聯(lián)選擇裝置及存儲(chǔ)單元裝置在結(jié)構(gòu)上基本相同。
15.如權(quán)利要求1，8，或14中任一權(quán)利要求所述的集成電路，其中在一編程作業(yè)期間，一對(duì)應(yīng)于所述第一復(fù)數(shù)個(gè)串聯(lián)選擇裝置之一的相應(yīng)選擇信號(hào)被驅(qū)動(dòng)至地電平，且一對(duì)應(yīng)于所述第一復(fù)數(shù)個(gè)串聯(lián)選擇裝置中另一串聯(lián)選擇裝置的相應(yīng)選擇信號(hào)被驅(qū)動(dòng)至一介于地電平與一在一所選定字線上傳送的編程電壓之間的電壓。
16.如權(quán)利要求15所述的集成電路，其中各對(duì)NAND串布置成一第一組至少一個(gè)控制信號(hào)將所述對(duì)中每一個(gè)串的所述相應(yīng)的第二端耦合至一相應(yīng)的全局陣列線；及一第二組控制信號(hào)將所述對(duì)中每一個(gè)串的所述相應(yīng)的第一端耦合至一共享的偏壓節(jié)點(diǎn)。
17.如權(quán)利要求16所述的集成電路，其中在一編程作業(yè)期間，所述共享的偏壓節(jié)點(diǎn)被驅(qū)動(dòng)至一介于地電平與一傳送至一與所述所選定NAND串共享字線的未選定NAND串的位線禁止電壓之間的電壓。
18.如權(quán)利要求17所述的集成電路，其中在一編程作業(yè)期間，在所述存儲(chǔ)陣列的一所選定區(qū)塊中選擇多于一個(gè)NAND串。
19.如前述權(quán)利要求中任一權(quán)利要求所述的集成電路，其中形成每一NAND串的所述選擇裝置與存儲(chǔ)單元裝置在結(jié)構(gòu)上基本相同。
20.如權(quán)利要求1所述的集成電路，其中所述存儲(chǔ)陣列布置成復(fù)數(shù)個(gè)區(qū)塊，一第一存儲(chǔ)區(qū)塊包括一第一偏壓節(jié)點(diǎn)；復(fù)數(shù)個(gè)沿一第一方向橫跨所述第一區(qū)塊的全局位線；復(fù)數(shù)個(gè)沿一不同于所述第一方向的第二方向橫跨所述第一區(qū)塊的字線；一第一組一個(gè)或多個(gè)選擇線，其大體平行于所述復(fù)數(shù)個(gè)字線橫跨所述第一區(qū)塊并設(shè)置于所述復(fù)數(shù)個(gè)字線的一側(cè)上；一第二組多于一個(gè)選擇線，其大體平行于所述復(fù)數(shù)個(gè)字線橫跨所述第一區(qū)塊并設(shè)置于所述復(fù)數(shù)個(gè)字線的另一側(cè)上；及復(fù)數(shù)個(gè)串聯(lián)連接的NAND串，每一NAND串均在其一第一端處包括一第一組一個(gè)或多個(gè)可分別響應(yīng)于所述第一組一個(gè)或多個(gè)選擇線中相應(yīng)的一個(gè)選擇線的串聯(lián)選擇裝置，其進(jìn)一步包括復(fù)數(shù)個(gè)可分別響應(yīng)于所述復(fù)數(shù)個(gè)字線中一相應(yīng)字線的存儲(chǔ)單元裝置，并進(jìn)一步在其一第二端處包括一第二組多于一個(gè)可分別響應(yīng)于所述第二組多于一個(gè)選擇線中相應(yīng)的一個(gè)選擇線的區(qū)塊選擇裝置。
21.如權(quán)利要求20所述的集成電路，其中每一NAND串的所述第一端均各自耦合至所述復(fù)數(shù)個(gè)全局位線中相應(yīng)的一個(gè)；及每一NAND串的所述第二端均各自耦合至所述第一偏壓節(jié)點(diǎn)。
22.如權(quán)利要求21所述的集成電路，其包括設(shè)置于多于一個(gè)全局位線層上的全局位線。
23.如權(quán)利要求22所述的集成電路，其中各自與一對(duì)毗鄰NAND串中的每一個(gè)NAND串相關(guān)聯(lián)的全局位線設(shè)置于所述集成電路的不同的層上。
24.如權(quán)利要求20所述的集成電路其中所述第一存儲(chǔ)區(qū)塊進(jìn)一步包括一第二偏壓節(jié)點(diǎn)；其中一第一組所述NAND串中每一個(gè)的所述第一端均各自耦合至所述復(fù)數(shù)個(gè)全局位線中對(duì)應(yīng)的一個(gè)，且一第二組所述NAND串中每一個(gè)的所述第一端均各自耦合至所述第一偏壓節(jié)點(diǎn)；及其中所述第一組所述NAND串中每一個(gè)的所述第二端均各自耦合至所述第二偏壓節(jié)點(diǎn)，且所述第二組所述NAND串中每一個(gè)的所述第二端均各自耦合至所述復(fù)數(shù)個(gè)全局位線中對(duì)應(yīng)的一個(gè)。
25.如權(quán)利要求24所述的集成電路，其中各對(duì)NAND串耦合至同一全局位線，每一個(gè)此種對(duì)均包括來自所述第一組與所述第二組NAND串中每一組中的一NAND串，從而實(shí)現(xiàn)一為所述NAND串的間距的一半的全局位線間距。
26.如權(quán)利要求24所述的集成電路，其中所述第一存儲(chǔ)區(qū)塊中多于一個(gè)在實(shí)體上毗鄰的NAND串共享一與所述第一或所述第二偏壓節(jié)點(diǎn)的接點(diǎn)。
27.如權(quán)利要求20所述的集成電路，其中所述第一存儲(chǔ)區(qū)塊中的每一NAND串均通過一通路接觸其相關(guān)聯(lián)的全局位線，所述通路由另一具有不同字線的存儲(chǔ)區(qū)塊中一對(duì)應(yīng)的NAND串共享。
28.如權(quán)利要求20所述的集成電路，其中所述第一存儲(chǔ)區(qū)塊中的每一NAND串均通過一通路接觸其相關(guān)聯(lián)的全局位線，所述通路由設(shè)置于另一存儲(chǔ)平面上的另一存儲(chǔ)區(qū)塊中一對(duì)應(yīng)的NAND串共享。
29.如權(quán)利要求24所述的集成電路，其中所述第一存儲(chǔ)區(qū)塊的所述第一組NAND串中的每一個(gè)均通過一通路接觸其相關(guān)聯(lián)的全局位線，所述通路由與所述第一存儲(chǔ)區(qū)塊位于同一存儲(chǔ)平面上的另一存儲(chǔ)區(qū)塊中的一NAND串共享。
30.如權(quán)利要求20-29中任一權(quán)利要求所述的集成電路，其中所述存儲(chǔ)單元裝置包括一具有一電荷存儲(chǔ)介電層的晶體管。
31.如權(quán)利要求20-30中任一權(quán)利要求所述的集成電路，其中一既定NAND串中的所述第一組及所述第二組區(qū)塊選擇裝置在結(jié)構(gòu)上與所述既定NAND串的所述存儲(chǔ)單元晶體管相同。
32.如權(quán)利要求20-31中任一權(quán)利要求所述的集成電路，其中一既定NAND串中的所述存儲(chǔ)單元晶體管在兩種數(shù)據(jù)狀態(tài)中的至少一種中具有一耗盡模式閾電壓。
33.如前述權(quán)利要求中任一權(quán)利要求所述的集成電路，其中所述存儲(chǔ)單元開關(guān)裝置具有多于兩個(gè)標(biāo)稱電導(dǎo)值，以每一存儲(chǔ)單元存儲(chǔ)多于一位的數(shù)據(jù)。
34.如前述權(quán)利要求中任一權(quán)利要求所述的集成電路，其實(shí)施為適用于設(shè)計(jì)、測試或制作所述集成電路的計(jì)算機(jī)可讀描述形式。
35.一種用于對(duì)一存儲(chǔ)陣列中的一存儲(chǔ)單元進(jìn)行編程的方法，所述存儲(chǔ)陣列具有至少一個(gè)存儲(chǔ)單元平面，所述存儲(chǔ)單元包括布置成復(fù)數(shù)個(gè)串聯(lián)連接的NAND串的可修改電導(dǎo)的開關(guān)裝置，所述方法包括選擇所述陣列中的一區(qū)塊、所述所選定區(qū)塊內(nèi)的一NAND串、及所述所選定NAND串內(nèi)的一存儲(chǔ)單元；通過導(dǎo)通位于所述所選定NAND串的所述第一端處的一組一個(gè)或多個(gè)串聯(lián)選擇裝置中的每一個(gè)，而將所述所選定NAND串的一第一端耦合至一所選定的全局位線；通過關(guān)斷所述所選定NAND串的所述第二端處的復(fù)數(shù)個(gè)串聯(lián)選擇裝置中的至少一個(gè)，而使所述所選定NAND串的一第二端與一第一共享偏壓節(jié)點(diǎn)解耦合；將一位線編程電壓施加至所述所選定的全局位線上以對(duì)所述所選定的存儲(chǔ)單元進(jìn)行編程或者施加一位線禁止電壓以禁止對(duì)所述所選定的存儲(chǔ)單元進(jìn)行編程；及以脈沖使所述所選定的字線達(dá)到一字線編程電壓，以根據(jù)施加于所述所選定全局位線上的所述電壓有條件地對(duì)所述所選定的存儲(chǔ)單元進(jìn)行編程。
36.如權(quán)利要求35所述的方法，其進(jìn)一步包括將所述所選定區(qū)塊中一未選定的NAND串的一第一端耦合至一未選定的全局位線，所述第二NAND串具有與所述所選定的NAND串共用的字線；及將一位線禁止電壓施加至所述未選定的全局位線上，以禁止對(duì)所述未選定的NAND串中的存儲(chǔ)單元進(jìn)行編程。
37.如權(quán)利要求35所述的方法，其進(jìn)一步包括將所述所選定區(qū)塊中一未選定的NAND串的一第一端耦合至一第二偏壓線，所述第二NAND串具有與所述所選定的NAND串共用的字線；通過關(guān)斷所述未選定的NAND串的所述第二端處的復(fù)數(shù)個(gè)串聯(lián)選擇裝置中的至少一個(gè)，而使所述未選定的NAND串中的一第二端與一相關(guān)聯(lián)的全局位線解耦合；及將一偏置禁止電壓施加至所述第二偏壓線上，以禁止對(duì)所述未選定的NAND串中的存儲(chǔ)單元進(jìn)行編程。
38.如權(quán)利要求35所述的方法，其中所述禁止偏置電壓與所述位線禁止電壓基本相同。
39.如權(quán)利要求35所述的方法，其中所述可修改電導(dǎo)的開關(guān)裝置包括具有一電荷存儲(chǔ)介電層的晶體管。
全文摘要
本發(fā)明揭示一種實(shí)例性的NAND串存儲(chǔ)陣列，其可實(shí)現(xiàn)對(duì)半選存儲(chǔ)單元溝道的容性升壓以減輕所述半選單元的編程擾動(dòng)影響。為減輕泄漏電流使所述升高的電平降低的影響，對(duì)于未選定NAND串的及所選定的NAND串二者而言，每一NAND串的一端或兩端處的多個(gè)串聯(lián)選擇裝置均使經(jīng)過這些選擇裝置的泄漏降低。一實(shí)例性存儲(chǔ)陣列包括由具有一電荷存儲(chǔ)介電層的存儲(chǔ)單元晶體管構(gòu)成的串聯(lián)連接的NAND串，并包括形成于一襯底上的多于一個(gè)存儲(chǔ)單元平面。
文檔編號(hào)G11C16/34GK1906700SQ200480040896
公開日2007年1月31日 申請(qǐng)日期2004年12月2日 優(yōu)先權(quán)日2003年12月5日
發(fā)明者陳恩星, 安德魯·J·沃克, 羅伊·E·朔伊爾萊因, 蘇切塔·納拉姆莫圖, 阿爾佩爾·伊爾克巴哈爾, 盧卡·G·法索利, 詹姆斯·M·克里夫斯 申請(qǐng)人:桑迪士克3D公司