專利名稱：動態(tài)ram存儲方法
技術(shù)領(lǐng)域：
發(fā)明涉及DRAM單元，更特別地，涉及將數(shù)據(jù)存儲在DRAM單元中和存取其中的數(shù)據(jù)的方法。
背景技術(shù)：
動態(tài)隨機(jī)存取存儲器(DRAM)單元的陣列是作為靜態(tài)隨機(jī)存取存儲器(SRAM)存儲技術(shù)的替代品提供的。DRAM存儲給定數(shù)據(jù)字節(jié)量所需的晶體管數(shù)量比SRAM設(shè)備少得多。
可以使用標(biāo)準(zhǔn)的CMOS技術(shù)或其他眾所周知的處理技術(shù)來制造DRAM單元。一種類型的DRAM單元包括較小的存儲電容器，它與一個(gè)存取晶體管連接。這樣的DRAM單元比典型的SRAM單元小得多。
DRAM單元在存儲電容器上動態(tài)地存儲數(shù)據(jù)。因?yàn)殡姾蓵碾娙萜髦新┏?，所以必須定期刷新單元。典型的DRAM刷新循環(huán)包括尋址單元、讀出其內(nèi)容(即，邏輯高或邏輯低)，及將該信息寫回單元的步驟。為了刷新DRAM單元，讀出電路在寫回?cái)?shù)據(jù)之前執(zhí)行讀取操作。讀出電路通常包括讀出放大器。
當(dāng)從單晶體管DRAM單元中讀取數(shù)據(jù)時(shí)，從存儲電容器中直接汲取電荷。例如，存儲的高電壓將降到高的供電電壓之下。因?yàn)樽x取操作會干擾存儲在單元電容器的電荷的量，必須同步存儲器陣列的操作來避免在刷新循環(huán)期間讀取單元中的數(shù)據(jù)。這需要更多的電路，并會限制電路的操作速度。
已在很多集成電路應(yīng)用中使用了DRAM技術(shù)。例如，可以使用DRAM單元而不是SRAM單元來作為可編程邏輯設(shè)備(PLD)的可編程元件。
PLD通常要求存儲器單元以全供電電壓值存儲電荷。當(dāng)存儲在存儲器中的電荷在讀取循環(huán)期間劣化時(shí)，PLD的操作會受到負(fù)面影響。
因此，希望能夠提供輸出全供電電壓值的DRAM單元。也希望能夠提供在讀取循環(huán)期間電荷不從存儲節(jié)點(diǎn)流走，因此存儲的可以將電荷保持在供電電壓的DRAM單元。

發(fā)明內(nèi)容
本發(fā)明提供動態(tài)RAM(DRAM)單元，它包括DRAM存儲和讀取方法?？梢詮谋景l(fā)明的DRAM單元中讀取數(shù)據(jù)而所存儲的表示該數(shù)據(jù)的電荷不漏出。在讀取循環(huán)期間，電流在存儲的電荷與供電電壓之間通過，且電荷不直接從DRAM存儲節(jié)點(diǎn)漏出。本發(fā)明的DRAM單元也包括少量的晶體管(如，3-5個(gè)晶體管)。
根據(jù)某些實(shí)施例，可以在可編程的集成電路(IC)上的存儲器陣列中使用本發(fā)明的DRAM單元來存儲配置數(shù)據(jù)。在可編程的IC上，選通柵極將可編程互連線的不同片段連接在一起。選通柵極可以使多路復(fù)用器分流各種邏輯功能。以全供電電壓值直接向選通柵極提供存儲在DRAM單元中的數(shù)據(jù)來防止信號劣化。
根據(jù)其他實(shí)施例，本發(fā)明的DRAM單元對軟錯(cuò)誤較不敏感。使用p通道讀存取晶體管來存取存儲在DRAM單元中的數(shù)據(jù)。p通道晶體管從存儲節(jié)點(diǎn)中消除所有N型連接，這可以降低可能導(dǎo)致軟錯(cuò)誤的電離例子，如alpha粒子和宇宙射線。
本發(fā)明的其他目標(biāo)、特性和優(yōu)點(diǎn)將通過下面的詳細(xì)說明和附圖闡明，在附圖中，類似的引用編號在所有附圖中均表示類似的特性。


圖1展示本發(fā)明的一個(gè)實(shí)施例的具有電容器的三晶體管DRAM單元；圖2展示本發(fā)明的另一個(gè)實(shí)施例的四晶體管緩沖DRAM單元；圖3展示本發(fā)明的另一個(gè)實(shí)施例的五晶體管緩沖DRAM單元；圖4展示本發(fā)明的一個(gè)實(shí)施例的DRAM存儲器單元的陣列與相關(guān)的刷新電路的框圖；圖5是可以實(shí)現(xiàn)本發(fā)明的實(shí)施例的可編程邏輯設(shè)備的簡化框圖；及圖6是可以實(shí)現(xiàn)本發(fā)明的實(shí)施例的電子系統(tǒng)的框圖。
具體實(shí)施例方式
圖1展示本發(fā)明的一個(gè)實(shí)施例的三晶體管DRAM單元100。DRAM單元100包括n-通道場效應(yīng)晶體管101、102和103。DRAM單元100也包括電容器104。下面描述DRAM單元100的操作。
通過將寫字線(WL)升高到高供電電壓(VCC)打開晶體管102，可以把數(shù)據(jù)位存儲在DRAM單元100中。當(dāng)晶體管102為開時(shí)，晶體管103的柵極連接到寫位線。通過將所選的電壓加到寫數(shù)據(jù)線現(xiàn)在可以在晶體管103的柵極處把數(shù)據(jù)存儲到電容器104上。例如，可以驅(qū)動寫位線為邏輯高或邏輯低，以在電容器104上存儲邏輯信號。
一旦已將數(shù)據(jù)位存儲在DRAM單元100中，寫字線上的電壓降低為接地來關(guān)閉晶體管102。當(dāng)晶體管102關(guān)閉時(shí)，電容器104上存儲的電壓開始衰減。為了將電容器104上電壓保持在供電電壓或使其接近供電電壓，需要定期刷新DRAM單元100。
通過將讀字線(WL)的電壓升高到高供電電壓打開晶體管101，可以從DRAM單元100中讀取數(shù)據(jù)位。當(dāng)晶體管101為開時(shí)，電流可以通過讀位線和晶體管103之間的晶體管101。如果在電容器104上存儲了邏輯高電壓，則打開晶體管103。
通過讀出電路設(shè)置讀位線上的偏壓。當(dāng)晶體管101打開時(shí)，電流從讀位線通過晶體管101和103流到低功率電源(地)。讀位線上的電壓下降。讀出放大器讀出讀位線上的電壓下降并調(diào)整其輸出信號。相應(yīng)地解釋讀出放大器的輸出信號。
如果在電容器104上存儲了邏輯低電壓，則晶體管103關(guān)閉。當(dāng)讀字線打開晶體管101時(shí)，電流通過晶體管101和103流到零電位。讀出放大器不讀出讀位線上的電壓變化，且相應(yīng)地解釋讀出放大器穩(wěn)定的輸出信號。
可以重復(fù)讀取存儲在DRAM單元100中的數(shù)據(jù)位而在讀處理期間電荷不從電容器104中漏出。因?yàn)殡姾纱鎯υ诰w管103的柵極，所以在讀取循環(huán)期間沒有電荷從電容器104流到讀位線。另外，晶體管102在每個(gè)讀取循環(huán)期間保持關(guān)閉，因?yàn)閮筛鶈为?dú)的字線向晶體管101和102的柵極提供偏壓。結(jié)果，相對于在每個(gè)讀取循環(huán)期間為了讀取存儲的數(shù)據(jù)都會從DRAM電容器中漏出電荷的很多現(xiàn)有技術(shù)的DRAM來說，本發(fā)明能夠提供優(yōu)點(diǎn)。
刷新循環(huán)通常在每個(gè)讀取循環(huán)之后執(zhí)行。可以使用讀位線、讀出放大器和寫位線來執(zhí)行刷新。在讀位線上從DRAM單元中讀取數(shù)據(jù)，并由讀出放大器加以放大。通過寫位線反過來對DRAM單元應(yīng)用讀出放大器的輸出信號。
根據(jù)一個(gè)實(shí)施例，電容器104可以是使用被用于構(gòu)成電容器電介質(zhì)的納米晶體氧化物制造的準(zhǔn)靜態(tài)DRAM電容器。與標(biāo)準(zhǔn)的電容器相比，此類電容器存儲電荷的時(shí)間更長，這允許DRAM單元100以很低的刷新頻率工作。電容器104也可以是簡單的柵極氧化物電容器、平面電容器，或溝槽電容器。
可編程集成電路(IC)是DRAM單元100的應(yīng)用的一個(gè)例子?？删幊碳呻娐钒删幊踢壿嬙O(shè)備(PLD)、場可編程門陣列(FPGA)、可編程邏輯陣列、可配置邏輯陣列等等?？删幊痰募呻娐房梢园ò葱辛信帕械腄RAM單元100的陣列。配置數(shù)據(jù)可以存儲在DRAM單元陣列中?？梢允褂门渲脭?shù)據(jù)對可編程集成電路上的可編程邏輯塊和可編程路由資源進(jìn)行編程。
選通柵極控制可編程IC中的可編程互連和邏輯功能。例如，選通柵極可以耦連可編程IC上的兩個(gè)不同的可編程互連線路片段。作為另一個(gè)例子，幾個(gè)選通柵極可以選擇或取消選擇用于確定邏輯功能的電路(如，寄存器或查找表)。
當(dāng)使用DRAM單元100在可編程IC中存儲配置數(shù)據(jù)時(shí)，存儲在電容器104中電壓通過圖1中的輸出終端直接驅(qū)動一個(gè)或多個(gè)選通柵極110。因?yàn)殡娙萜?04上的電壓直接驅(qū)動選通柵極110，所以將選通柵極110的柵極電壓驅(qū)動為高或低供電電壓(或接近它)。
在很多可編程的IC中，很重要的一點(diǎn)是驅(qū)動選通柵極的柵極為全供電電壓值(特別是供電電壓較低時(shí))來最小化選通柵極的接通電阻。具有較大接通電阻的選通柵極趨向于劣化在連接線上發(fā)送的信號。
在可編程IC中使用DRAM單元100時(shí)，通過上述的輸出終端從單元中讀出數(shù)據(jù)位，并如上所述將其發(fā)送到一個(gè)或多個(gè)選通柵極?？梢允褂米x字和讀位線來校驗(yàn)存儲在DRAM單元中的數(shù)據(jù)位，以確定單元是否正常工作。也可以使用讀字和讀位線來刷新電容器104上的電荷。
圖2展示本發(fā)明的DRAM單元200的另一個(gè)實(shí)施例。DRAM單元200包括四個(gè)晶體管，其中包括n通道晶體管201和p通道晶體管202。DRAM單元200也在CMOS逆變器203中包括了n通道晶體管和p通道晶體管。下面說明DRAM單元200的操作。
通過把寫字線(WL)降低到低供電電壓(地或更低)來打開p通道晶體管202，可以將數(shù)據(jù)位存儲在DRAM單元200中。當(dāng)晶體管202打開時(shí)，逆變器203的輸入耦連到寫位線?，F(xiàn)在可以通過把選擇的電壓加到寫位線將數(shù)據(jù)存儲在逆變器203中。
例如，可以將寫位線升高到邏輯高電壓，以在逆變器203的輸出存儲邏輯低電壓?？梢詫懳痪€升高到邏輯低電壓，以在逆變器203的輸出存儲邏輯高電壓。當(dāng)寫循環(huán)完成時(shí)，將寫字線上的電壓升高到高供電電壓來關(guān)閉晶體管202。取決于在其輸入處的邏輯狀態(tài)，CMOS逆變器203將輸出終端耦連到高或低供電電壓。
也可以使用DRAM單元200在可編程IC中存儲配置數(shù)據(jù)。在可編程IC應(yīng)用中，如上所述，輸出終端耦連到選通柵極110。因?yàn)?，逆變?03驅(qū)動輸出處的電壓為高或低的供電電壓，所以耦連到輸出的選通柵極或者完全打開或著完全關(guān)閉，以防止信號劣化。
一旦關(guān)閉了晶體管202，則切斷逆變器203的輸入節(jié)點(diǎn)與供電電壓的連接，且電荷開始衰減。因此，需要重復(fù)的刷新循環(huán)來保持存儲在逆變器203的輸入處的電壓。逆變器203的兩個(gè)電容器中的輸入電容器在刷新循環(huán)之間的較短時(shí)間存儲電荷?？梢詫⒏郊拥碾娙萜髟黾拥侥孀兤?03的輸入，如電容器104。
通過升高讀字線(WL)上的電壓到高供電電壓來打開晶體管201，可以從DRAM單元200中讀取數(shù)據(jù)位。當(dāng)讀字線上的電壓較高時(shí)，電流通過晶體管201，這影響讀位線上的偏壓?？梢詫⒆x位線上的偏壓預(yù)充電為中間電壓，以將受讀取操作干擾的電荷共享限制在輸出節(jié)點(diǎn)上。
耦連到讀位線的讀出電路讀出讀位線上的偏壓中的變化來確定存儲在輸出節(jié)點(diǎn)上的電壓是高還是低。如果在可編程IC中使用DRAM單元200，則可以使用讀位和讀字線來進(jìn)行數(shù)據(jù)校驗(yàn)，可操作性校驗(yàn)，和刷新循環(huán)。
可以通過輸出終端或通過讀位線從DRAM單元200中讀取數(shù)據(jù)位，而不干擾存儲在逆變器203的輸出處的電荷。CMOS逆變器203將存儲在其輸入終端處的電荷與在其輸出終端處的電壓隔離。
DRAM單元200的另一個(gè)優(yōu)點(diǎn)是，它不需要單元100中的附加電容器。然而，可以將附加的電容器加到逆變器203的輸入。同樣，單元200需要4個(gè)晶體管，其中的兩個(gè)是大面積p通道晶體管。單元200的附加優(yōu)點(diǎn)是通過高和低供電電壓直接驅(qū)動輸出節(jié)點(diǎn)處的電壓。
圖3展示本發(fā)明的DRAM單元300的另一個(gè)實(shí)施例。DRAM單元300包括五個(gè)晶體管，其中包括n通道晶體管301-302和p通道晶體管303。DRAM單元300也在CMOS逆變器304中包括了n通道晶體管和p通道晶體管。下面說明DRAM單元300的操作。
通過將寫字線降低到低供電電壓(地或更低)來打開p通道晶體管303，可以把數(shù)據(jù)位存儲在DRAM單元300中。當(dāng)晶體管303打開時(shí)，逆變器304的輸入和晶體管302的柵極耦連到寫位線。通過將選擇的電壓加到寫位線，可以把數(shù)據(jù)位存儲在逆變器304中。
例如，可以將寫位線升高到邏輯高電壓，以在逆變器304的輸出處存儲邏輯低電壓。可以將寫位線驅(qū)動為低電壓，以在逆變器304的輸出處存儲邏輯高電壓。取決于在其輸入處的邏輯狀態(tài)，逆變器304將輸出終端耦連到高或低供電電壓。
在寫入循環(huán)結(jié)束時(shí)，將寫字線上的電壓升高到邏輯高電壓來關(guān)閉晶體管303。當(dāng)晶體管303關(guān)閉時(shí)，存儲在晶體管302的柵極處的電壓開始衰減。為了將晶體管302的柵極處的電壓保持在供電電壓或接近供電電壓，需要定期刷新DRAM單元300。
通過將讀字線(WL)上的電壓升高到高供電電壓來打開晶體管301，可以從DRAM單元300中讀取數(shù)據(jù)位。當(dāng)晶體管302打開時(shí)，電流可以流過讀位線和晶體管302之間的晶體管301。如果在晶體管302的柵極處存儲了邏輯高電壓，則晶體管302為開。因此，當(dāng)讀字線打開晶體管301時(shí)，電流可以通過晶體管301和302在讀位線和地之間流動。讀出放大器讀出讀位線上的電壓的改變并調(diào)整其輸出。相應(yīng)地解釋讀出放大器的輸出信號中的改變。
如果在晶體管302的柵極處存儲了邏輯低電壓，則晶體管302為關(guān)閉。因此，當(dāng)讀字線打開晶體管301時(shí)，電流不通過晶體管301和302流到零電位。讀出放大器不讀出讀位線中的電壓改變，且相應(yīng)地解釋讀出放大器的穩(wěn)定的輸出信號。
對上面的實(shí)施例來說，可以重復(fù)讀取存儲在DRAM單元300中的數(shù)據(jù)位，而電荷在讀處理期間不從晶體管302的柵極中漏出。在讀取循環(huán)期間，沒有電荷從晶體管302的柵極的流到讀位線。同樣，在DRAM單元300中的讀取循環(huán)期間，在輸出節(jié)點(diǎn)不會發(fā)生讀取干擾電荷共享。
DRAM單元300不需要附加的電容器。然而，如果需要的話，可以把附加的電容器加到DRAM單元300中的逆變器304的輸入。
DRAM單元300也可以用于在可編程IC中存儲配置數(shù)據(jù)。可編程IC內(nèi)的存儲器塊可以包括DRAM單元100、200或300的陣列。在可編程IC中，通過逆變器304將存儲在DRAM單元300中的數(shù)據(jù)位傳送到選通柵極。逆變器304使選通柵極的柵極為全供電電壓值，而不會在輸出節(jié)點(diǎn)發(fā)生讀取干擾電荷共享。
相對于很多現(xiàn)有技術(shù)的SRAM存儲器單元，DRAM單元200和300具有改進(jìn)的對軟錯(cuò)誤的抗擾性。例如當(dāng)alpha粒子或宇宙射線影響DRAM單元時(shí)，會有軟錯(cuò)誤發(fā)生。這樣的影響導(dǎo)致存儲在DRAM單元中的電荷發(fā)生改變，例如，從邏輯高改變?yōu)檫壿嫷汀?br> 在DRAM單元200中，寫存取p通道晶體管202消除了來自逆變器203的輸入處的存儲節(jié)點(diǎn)的所有N型連接。單元200的此種特性可以提供改進(jìn)的軟錯(cuò)誤抗擾性。在單元300中，寫存取p通道晶體管303消除了來自逆變器304的輸入處的存儲節(jié)點(diǎn)的所有N型連接來提供改進(jìn)的軟錯(cuò)誤抗擾性。p通道晶體管通常在N阱擴(kuò)散區(qū)域中構(gòu)成，這樣的區(qū)域提供對alpha粒子或宇宙射線沖擊帶來的基片電流的某種程度的隔離。
在單元100中，可以通過選擇適當(dāng)?shù)碾娙萜?04的值來減少軟錯(cuò)誤。例如，溝槽電容器可以在小的單元中實(shí)現(xiàn)大的電容。
DRAM單元200提供和DRAM單元300相同的很多優(yōu)點(diǎn)，它使用4個(gè)晶體管而不5個(gè)，這樣可以提供面積更小的存儲器陣列。DRAM單元200中沒有晶體管和耦連到數(shù)據(jù)存儲節(jié)點(diǎn)的晶體管302對應(yīng)。因?yàn)闆]有這樣的晶體管，單元200在存儲節(jié)點(diǎn)上的電容比單元300小。
圖4展示本發(fā)明的一個(gè)實(shí)施例的DRAM單元的陣列400及相關(guān)電路。陣列400包括DRAM單元構(gòu)成的幾個(gè)行和列。陣列400的DRAM單元可以是如圖1、圖2或圖3那樣設(shè)計(jì)的單元。
DRAM單元400包括位線數(shù)據(jù)移位寄存器401和行地址控制塊408。通常將數(shù)據(jù)從外部源移至寄存器401中。通過時(shí)鐘信號CLK控制寄存器401。寄存器401耦連到多路復(fù)用器404的第一個(gè)輸入。通過選擇信號(未示出)控制多路復(fù)用器404。驅(qū)動器406將來自多路復(fù)用器404輸出的信號傳送到寫位線。
讀出放大器403放大讀位線上的信號。在鎖存器中存儲讀出放大器403輸出信號。鎖存器在讀位線和DRAM單元中存儲的信號去耦之后保存放大器403的輸出信號。通過時(shí)鐘信號CLK控制鎖存器。
行地址控制塊408接收地址和控制信號。塊408解碼地址信號。使用地址信號來選擇使用讀和寫字線的DRAM存儲器單元的行?？刂菩盘柨刂茐K408的操作。
在寫入循環(huán)期間，行地址控制塊408通過加電壓到寫字線來選擇一行存儲器單元。選擇信號使得多路復(fù)用器404耦連寄存器401和驅(qū)動器406。將數(shù)據(jù)位從寄存器401傳輸至寫位線，并將其存儲在相應(yīng)的DRAM存儲器單元中。DRAM存儲器單元的輸出終端按如上所述方式直接驅(qū)動選通柵極。
在刷新循環(huán)期間，行地址控制塊408驅(qū)動一根讀字線來設(shè)置選擇的一行DRAM單元為讀取模式。將選擇的存儲器單元行中存儲的數(shù)據(jù)位通過讀位線傳輸?shù)阶x出放大器403。讀出放大器403放大讀位線上的信號。將放大器403的輸出信號存儲在鎖存器中。鎖存器輸出耦連到多路復(fù)用器404的第二個(gè)輸入。
然后行地址控制塊408驅(qū)動寫字線來設(shè)置選擇的一行DRAM單元為寫入模式。選擇信號使得多路復(fù)用器404通過驅(qū)動器406將讀出放大器403的輸出信號傳送到寫位線上。通過傳送到寫位線的信號來刷新存儲器單元的存儲節(jié)點(diǎn)。然后行地址控制塊408選擇下一行存儲器單元來刷新它們存儲的電荷。處理繼續(xù)進(jìn)行，直到已刷新了存儲在存儲器單元中的所有電荷信號。
根據(jù)另一個(gè)實(shí)施例，可以使用從外部源接收的數(shù)據(jù)來執(zhí)行刷新循環(huán)。通過外部數(shù)據(jù)輸入從外部源向寄存器401提供刷新數(shù)據(jù)。多路復(fù)用器404通過驅(qū)動器406將外部數(shù)據(jù)信號傳送到寫位線。通過傳送到寫位線上的信號來刷新存儲在DRAM存儲器單元中的電荷。
根據(jù)另一個(gè)實(shí)施例，陣列400可以校驗(yàn)存儲在DRAM存儲器單元中的數(shù)據(jù)信號的完整性。陣列400包括檢測錯(cuò)誤并執(zhí)行數(shù)據(jù)校驗(yàn)的錯(cuò)誤檢測電路411。例如，錯(cuò)誤檢測電路411可以執(zhí)行循環(huán)冗余校驗(yàn)(CRC)功能。CRC對熟悉技術(shù)的人來說是眾所周知的數(shù)據(jù)錯(cuò)誤檢測處理。電路411也可以使用眾所周知的錯(cuò)誤糾正技術(shù)來糾正數(shù)據(jù)錯(cuò)誤。
當(dāng)刷新每行存儲器單元中的數(shù)據(jù)時(shí)，如圖4所示，將讀出放大器403的輸出信號傳送到寄存器401和校驗(yàn)線連接。然后將放大器403的輸出信號轉(zhuǎn)移到錯(cuò)誤檢測電路411，它識別任何數(shù)據(jù)位錯(cuò)誤。數(shù)據(jù)校驗(yàn)和錯(cuò)誤檢測處理可以和上述的任何一個(gè)刷新處理同時(shí)執(zhí)行。
圖5展示可以使用本發(fā)明的方法的一種可編程IC架構(gòu)的例子。PLD 600包括可編程邏輯陣列塊(或LAB)602的二維陣列，它通過各種長度和速度的行列互連的網(wǎng)絡(luò)互連。LAB 602包括多個(gè)(如，10個(gè))邏輯元件(或LE)。
PLD 600也包括分布式存儲器結(jié)構(gòu)，這包括在整個(gè)陣列中提供的各種大小的RAM塊。例如，RAM塊包括512位塊604、4K塊606和提供512K位RAM的MegaRAM塊608。存儲器塊604、606和608中的任何一個(gè)都可以包括本發(fā)明的DRAM存儲器單元，如在圖1-3中所示的那些存儲器單元。
這些存儲器塊也可以包括移位寄存器和FIFO緩沖。PLD 600進(jìn)一步包括數(shù)字信號處理(DSP)塊610，例如，可以用它來實(shí)現(xiàn)具有加法或減法特性的乘法器。在此例中，位于設(shè)備外圍的I/O元件(IOE)612支持很多單端和不同的I/O標(biāo)準(zhǔn)。應(yīng)理解，在此描述的PLD 600僅用于展示，且可以在很多不同類型的PLD、FPGA等等設(shè)備中實(shí)現(xiàn)本發(fā)明。
圖5所示類型的PLD提供很多實(shí)現(xiàn)系統(tǒng)級別解決方案所需的資源，本發(fā)明也可以有益于其中PLD是幾個(gè)組件之一的系統(tǒng)。圖6展示典型數(shù)字系統(tǒng)700的框圖，在其中可以實(shí)現(xiàn)本發(fā)明。系統(tǒng)700可以是經(jīng)編程的數(shù)字計(jì)算機(jī)系統(tǒng)、數(shù)字信號處理系統(tǒng)、專門的數(shù)字交換網(wǎng)絡(luò)，或其他處理系統(tǒng)。再者，這樣的系統(tǒng)可以設(shè)計(jì)用于廣泛的應(yīng)用，如電信系統(tǒng)、汽車系統(tǒng)、控制系統(tǒng)、消費(fèi)者電子產(chǎn)品、個(gè)人計(jì)算機(jī)、因特網(wǎng)通訊和聯(lián)網(wǎng)等等。進(jìn)一步來說，可以在單塊主板上、在多塊板上，或在多個(gè)外殼內(nèi)提供系統(tǒng)700。
系統(tǒng)700包括通過一根或多根總線互連的處理單元702、存儲器單元704及I/O單元706。根據(jù)本示范實(shí)施例，在處理單元702中嵌入可編程的邏輯設(shè)備(PLD)708。在圖6的系統(tǒng)內(nèi)，PLD 708可以服務(wù)于很多不同的目的。例如，PLD 708可以是處理單元702的邏輯構(gòu)件，用于支持其內(nèi)部和外部操作?？梢詫LD 708編程來實(shí)現(xiàn)在系統(tǒng)操作中執(zhí)行其特殊角色所需的邏輯功能。PLD708可以通過連接710專門耦連到存儲器704并通過連接712耦連到I/O單元706。
處理單元702可以將數(shù)據(jù)傳送到適當(dāng)?shù)南到y(tǒng)組件，以用于處理或存儲、執(zhí)行存儲在存儲器704中的程序，或通過I/O單元接收和發(fā)送數(shù)據(jù)，或執(zhí)行類似功能。處理單元702可以是中央處理單元(CPU)、微處理器、浮點(diǎn)協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、編程用作控制器的可編程邏輯設(shè)備、網(wǎng)絡(luò)控制器等等。進(jìn)一步來說，在很多實(shí)施例中，通常不需要CPU。
例如，可以用一個(gè)或多個(gè)PLD 708，而不是CPU，來控制邏輯操作。在一個(gè)實(shí)施例中，PLD 708充當(dāng)可重配置的處理器，可以根據(jù)處理特定計(jì)算任務(wù)的需要對它重新編程。另外，可編程邏輯設(shè)備708自身可以包括嵌入的微處理器。存儲器單元704可以是隨機(jī)存取存儲器(RAM)、只讀存儲器(ROM)、固定或移動的磁盤媒體、PC卡閃存存儲器、磁帶，或任何其他存儲裝置，或這些存儲裝置的任何組合。
雖然已參考其特定實(shí)施例在此對本發(fā)明進(jìn)行了說明，可以對本發(fā)明進(jìn)行一定范圍內(nèi)的修改、各種改變和替換。在某些情況下，可以使用本發(fā)明的某些特性，而不對應(yīng)地使用其他特性，而不偏離本發(fā)明如所述的范圍。因此，可以做出很多修改來適應(yīng)特殊的配置或所揭示的方法，而不偏離本發(fā)明的核心范圍及精神。應(yīng)理解，本發(fā)明不限于在此揭示的特定實(shí)施例，相反本發(fā)明將包括落在權(quán)利要求范圍之內(nèi)的所有實(shí)施例及等價(jià)技術(shù)方案之中。
權(quán)利要求
1.包括DRAM單元陣列的集成電路，其特征在于，每個(gè)DRAM單元都包括第一個(gè)晶體管，它的柵極耦連到讀字線，而漏極耦連到讀位線；串聯(lián)在所述第一個(gè)晶體管和供電電壓之間的第二個(gè)晶體管；及在所述第二個(gè)晶體管的柵極和寫位線之間耦連的第三個(gè)晶體管，所述第三個(gè)晶體管的柵極耦連到寫字線，其中所述寫字線不與讀字線直接相連。
2.如權(quán)利要求1所述的集成電路，其特征在于，所述集成電路是場可編程門陣列，且所述第二個(gè)晶體管的柵極耦連到場可編程門陣列中的選通柵極。
3.如權(quán)利要求2所述的集成電路，其特征在于，所述選通柵極是耦連到場可編程門陣列上的互連線的可編程路由連接器。
4.如權(quán)利要求2所述的集成電路，其特征在于，使用所述選通柵極來配置由場可編程門陣列上的邏輯電路執(zhí)行的邏輯。
5.如權(quán)利要求1所述的集成電路，其特征在于，還包括和所述第二個(gè)晶體管的柵極耦連的電容器。
6.如權(quán)利要求5所述的集成電路，其特征在于，所述電容器是平面電容器或溝槽電容器。
7.如權(quán)利要求5所述的集成電路，其特征在于，所述電容器是用納米晶體氧化物制造的準(zhǔn)靜態(tài)DRAM電容器。
8.如權(quán)利要求1所述的集成電路，其特征在于，還包括CMOS逆變器，它的一個(gè)輸入耦連到所述第二個(gè)晶體管的柵極，其中所述集成電路是可編程集成電路，且CMOS逆變器的輸出驅(qū)動可編程地耦連到可編程集成電路上的互連線的選通柵極。
9.如權(quán)利要求8所述的集成電路，其特征在于，所述第三個(gè)晶體管是p通道場效應(yīng)晶體管，且CMOS逆變器的輸入不直接連接到N型摻雜的半導(dǎo)體區(qū)域。
10.如權(quán)利要求1所述的集成電路，其特征在于，還包括讀出放大器，其輸入耦連到讀位線；多路復(fù)用器，其第一個(gè)輸入耦連到所述讀出放大器的輸出；及耦連在所述多路復(fù)用器的輸出和寫位線之間的驅(qū)動器。
11.如權(quán)利要求10所述的集成電路，其特征在于，還包括數(shù)據(jù)移位寄存器，它耦連到所述多路復(fù)用器的第二個(gè)輸入；及錯(cuò)誤檢測電路，它耦連到所述數(shù)據(jù)移位寄存器的輸出，所述錯(cuò)誤檢測電路對存儲在DRAM單元中數(shù)據(jù)執(zhí)行錯(cuò)誤檢測。
12.包括DRAM單元陣列的集成電路，其特征在于，每個(gè)DRAM單元都包括第一個(gè)晶體管，它的柵極耦連到讀字線，而漏極耦連到讀位線；逆變器，它的輸出耦連到所述第一個(gè)晶體管的源極；及第二個(gè)晶體管，它耦連在所述逆變器的輸入和寫位線之間，所述第二個(gè)晶體管的柵極耦連到寫字線。
13.如權(quán)利要求12所述的集成電路，其特征在于，所述集成電路是可編程集成電路，且所述逆變器的輸出耦連到選通柵極。
14.如權(quán)利要求12所述的集成電路，其特征在于，所述第二個(gè)晶體管是p通道晶體管，且所述逆變器的輸入不直接連接到N型摻雜的半導(dǎo)體區(qū)域。
15.如權(quán)利要求12所述的集成電路，其特征在于，還包括耦連到所述逆變器的輸入的電容器。
16.如權(quán)利要求15所述的集成電路，其特征在于，所述電容器為平面電容器或溝槽電容器。
17.如權(quán)利要求15所述的集成電路，其特征在于，所述電容器是用納米晶體氧化物制造的準(zhǔn)靜態(tài)DRAM電容器。
18.如權(quán)利要求12所述的集成電路，其特征在于，還包括讀出放大器，它的輸入耦連到讀位線；及多路復(fù)用器，它耦連在所述讀出放大器的輸出和寫位線之間。
19.將數(shù)據(jù)存儲在DRAM單元中并從中存取數(shù)據(jù)的方法，其特征在于，所述方法包括將第一個(gè)電壓加在寫字線上來打開第一個(gè)晶體管；將第二個(gè)電壓加在耦連到所述第一個(gè)晶體管的漏極的寫位線上，以在第二個(gè)晶體管的柵極處存儲電荷；將第三個(gè)電壓加在寫字線上來關(guān)閉所述第一個(gè)晶體管；將第四個(gè)電壓加在讀字線上來打開第三個(gè)晶體管，所述第二個(gè)晶體管和第三個(gè)晶體管串聯(lián)；及在耦連到所述第三個(gè)晶體管的漏極的讀位線上讀出第五個(gè)電壓，如果存儲在所述第二個(gè)晶體管的柵極處的電荷處于第一個(gè)邏輯狀態(tài)，則所述第二個(gè)和第三個(gè)晶體管在讀位線和供電電壓之間傳導(dǎo)電流，其中所述寫字線不直接連接到所述讀字線。
20.如權(quán)利要求19所述的方法，其特征在于，所述電容器耦連到所述第二個(gè)晶體管的柵極來存儲電荷。
21.如權(quán)利要求20所述的方法，其特征在于，所述第五個(gè)選通柵極晶體管的柵極耦連到所述電容器和所述第二個(gè)晶體管的柵極，所述選通柵極連接兩個(gè)可編程路由線路的片段。
22.如權(quán)利要求19所述的方法，其特征在于，所述逆變器的輸入耦連到所述第二個(gè)晶體管的柵極。
23.如權(quán)利要求22所述的方法，其特征在于，所述第一個(gè)晶體管為p通道晶體管。
24.如權(quán)利要求19所述的方法，其特征在于，所述在讀位線上讀出第五個(gè)電壓還包括使用讀出放大器放大所述第五個(gè)電壓；及將讀出放大器的輸出信號傳送到寫位線來刷新存儲在所述第二個(gè)晶體管的柵極處的電荷。
25.如權(quán)利要求19所述的方法，其特征在于，還包括檢測存儲在DRAM單元中的數(shù)據(jù)中的錯(cuò)誤。
26.將數(shù)據(jù)存儲在DRAM單元中并從中存取數(shù)據(jù)的方法，其特征在于，所述方法包括將第一個(gè)電壓加在寫字線上來打開第一個(gè)晶體管；將第二個(gè)電壓加在耦連到所述第一個(gè)晶體管的漏極的寫位線上，以在逆變器的輸入處存儲電荷；將第三個(gè)電壓加在寫字線上來關(guān)閉所述第一個(gè)晶體管；將第四個(gè)電壓加在讀字線上來打開第二個(gè)晶體管，所述第二個(gè)晶體管耦連到所述逆變器的輸出；及在耦連到所述第二個(gè)晶體管的漏極的讀位線上讀出第五個(gè)電壓，如果存儲在所述逆變器的輸入處的電荷處于第一個(gè)邏輯狀態(tài)，則所述第二個(gè)晶體管在讀位線和逆變器的輸出之間傳導(dǎo)電流。
27.如權(quán)利要求26所述的方法，其特征在于，所述第一個(gè)晶體管是p通道晶體管，所述第二個(gè)晶體管是n通道晶體管。
28.如權(quán)利要求26所述的方法，其特征在于，還包括耦連所述逆變器的輸出到選通柵極，其中所述DRAM單元是DRAM單元存儲器陣列的一部分，且所述存儲器陣列和所述選通柵極是可編程集成電路的一部分。
29.如權(quán)利要求26所述的方法，其特征在于，所述在讀位線上讀出第五個(gè)電壓還包括使用讀出放大器放大所述第五個(gè)電壓；使用多路復(fù)用器來選擇所述讀出放大器的輸出信號；及將所述多路復(fù)用器的輸出信號傳送到寫位線來刷新存儲在所述逆變器的輸入處的電荷。
30.如權(quán)利要求29所述的方法，其特征在于，還包括檢測存儲在DRAM單元中的數(shù)據(jù)中的錯(cuò)誤。
31.校驗(yàn)存儲在一行DRAM單元中的數(shù)據(jù)的方法，其特征在于，所述方法包括將第一個(gè)電壓加在讀字線上，以在該行DRAM單元中打開第一組晶體管；使用讀出放大器在耦連到所述第一組晶體管的漏極的讀位線上讀出第二組電壓，對所述第一組晶體管中的每一個(gè)來說，如果存儲在DRAM單元中的電荷處于第一個(gè)邏輯狀態(tài)，則它在讀位線和供電電壓之間傳導(dǎo)電流；在移位寄存器中接收所述讀出放大器的輸出信號；通過所述移位寄存器將所述輸出信號移至錯(cuò)誤檢測電路；及使用錯(cuò)誤檢測電路檢測數(shù)據(jù)中的錯(cuò)誤。
32.如權(quán)利要求31所述的方法，其特征在于，所述每個(gè)DRAM單元還包括第二個(gè)晶體管，串聯(lián)在第一個(gè)晶體管和所述供電電壓之間；及第三個(gè)晶體管，耦連在所述第二個(gè)晶體管的柵極和寫位線之間，所述第三個(gè)晶體管的柵極耦連到寫字線。
33.如權(quán)利要求31所述的方法，其特征在于，所述每個(gè)DRAM單元還包括逆變器，它的輸出耦連到所述第一個(gè)晶體管的源極；及第二個(gè)晶體管，耦連在所述逆變器的輸入和寫位線之間，第二個(gè)晶體管的柵極耦連到寫字線。
34.刷新和校驗(yàn)存儲在DRAM單元陣列中的數(shù)據(jù)的方法，其特征在于，所述方法包括將第一個(gè)電壓加在讀字線上來打開一行DRAM單元中的第一組晶體管；使用讀出放大器放大耦連到所述第一組晶體管的漏極的讀位線上的第二組電壓，對所述第一組晶體管中的每一個(gè)來說，如果存儲在DRAM單元中的電荷處于第一個(gè)邏輯狀態(tài)，則它在讀位線和供電電壓之間傳導(dǎo)電流；將第三個(gè)電壓加在寫字線上來打開第二組晶體管，其中的每個(gè)晶體管都耦連到存儲表示一位數(shù)據(jù)的電荷的節(jié)點(diǎn)；將讀出放大器的輸出信號傳送到寫位線來刷新所述存儲在節(jié)點(diǎn)中的電荷；及使用所述讀出放大器的輸出信號，檢測存儲在該行DRAM單元中的數(shù)據(jù)中的錯(cuò)誤，其中對存儲在節(jié)點(diǎn)中的電荷同時(shí)執(zhí)行所述錯(cuò)誤檢測和刷新。
35.如權(quán)利要求34所述的方法，其特征在于，所述每個(gè)DRAM單元還包括第三個(gè)晶體管，串聯(lián)在第一個(gè)晶體管和供電電壓之間，其中所述第二組晶體管中的每一個(gè)耦連在第三個(gè)晶體管的柵極和一根寫位線之間。
36.如權(quán)利要求34所述的方法，其特征在于，所述每個(gè)DRAM單元還包括逆變器，它的輸出耦連到所述第一個(gè)晶體管的源極；其中所述第二組晶體管中的一個(gè)耦連在逆變器的輸入和寫位線之間。
37.刷新存儲在集成電路中的DRAM單元陣列中的數(shù)據(jù)的方法，其特征在于，所述方法包括將電壓加在寫字線上來打開一行DRAM單元內(nèi)的每個(gè)DRAM單元中的寫晶體管；將刷新數(shù)據(jù)信號從集成電路外部的源移至數(shù)據(jù)移位寄存器中；使用多路復(fù)用器選擇存儲在數(shù)據(jù)移位寄存器中的所述刷新數(shù)據(jù)信號；及將所述刷新數(shù)據(jù)信號傳送到寫位線來刷新存儲在該行DRAM單元中的電荷信號，其中每個(gè)寫晶體管都耦連到一根寫位線。
全文摘要
本發(fā)明提供動態(tài)RAM (DRAM)單元。可以從DRAM單元中讀取數(shù)據(jù)而存儲在單元中的電荷不漏出。在讀取循環(huán)中，電流在讀位線和供電電壓之間通過，且電荷不直接從DRAM存儲節(jié)點(diǎn)中漏出。每個(gè)DRAM單元都包括少量的晶體管。DRAM單元可以用于將配置數(shù)據(jù)存儲在可編程集成電路(IC)上。在可編程IC上使用選通柵極在芯片上驅(qū)動信號。以全供電電壓將存儲在DRAM單元中的數(shù)據(jù)直接提供給選通柵極來防止信號劣化。
文檔編號G11C11/406GK1667751SQ20051005275
公開日2005年9月14日 申請日期2005年3月10日 優(yōu)先權(quán)日2004年3月10日
發(fā)明者J·特納 申請人:奧特拉股份有限公司