專利名稱：移位緩存器和使用該緩存器的顯示板及改善漏電流的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種移位緩存器，特別是有關(guān)于一種移位緩存器，適用于顯示板的驅(qū)動裝置。
背景技術(shù)：
圖1表示公知液晶顯示(liquid crystal displayer，LCD)面板的示意圖。LCD面板1包括顯示陣列10、數(shù)據(jù)驅(qū)動器11、以及掃描驅(qū)動器12。顯示陣列10包括多個顯0示單元。數(shù)據(jù)驅(qū)動器11控制數(shù)據(jù)電極D1至Dn，掃描驅(qū)動器12控制掃描電極S1至Sm。掃描驅(qū)動器12依序送出掃描信號SD1至SDm至掃描電極S1至Sm，而使在同一瞬間僅接通某一行上所有顯示單元。而當(dāng)一行的顯示單元均接通時，數(shù)據(jù)驅(qū)動器11則是根據(jù)待顯示的圖像數(shù)據(jù)，經(jīng)由數(shù)據(jù)電極D1至Dn，送出對應(yīng)的視頻信號(灰度值)到該行的n個顯示單元上。為了完成數(shù)據(jù)驅(qū)動器11及掃描驅(qū)動器12的操作，數(shù)據(jù)驅(qū)動器11及掃描驅(qū)動器12必須具有移位緩存器，以依序地輸出信號。
移位緩存器內(nèi)具有多個前后級相連的移位緩存單元。以掃描驅(qū)動器的移位緩存器為例，每一級移位緩存單元的輸出信號，除了傳送至下一級的移位緩存單元以作為其輸入信號外，還通過掃描電極傳送至對應(yīng)行上的顯示單元。
圖2表示公開于美國專利第4,084,106號的移位緩存器。此移位緩存器2具有兩個前后級相連的移位緩存單元21至22?；榉聪嗟臅r鐘信號CK及XCK提供至移位緩存單元21至22。每一移位緩存單元具有輸入端及輸出端，且具有NMOS晶體管T21至T26以及電容器C21及C22。移位緩存單元21的輸出端OUT1耦接移位緩存單元22的輸入端IN2。參閱圖2及圖3，以移位緩存單元21來說明。在期間P1中，輸入信號IS1及時鐘信號XCK為高邏輯電平(第一狀態(tài))，且時鐘信號CK為低邏輯電平(第二狀態(tài))，使得晶體管T23導(dǎo)通，且電容器C21充電至高邏輯電平，即節(jié)點(diǎn)N21為高邏輯電平。由于晶體管T22的柵極連接至節(jié)點(diǎn)N21，因此晶體管T22導(dǎo)通，使得輸出端OUT1輸出低邏輯電平的輸出信號OS1，以作為移位緩存單元22的輸入信號IS2。
接下來，在期間P2中，輸入信號IS1及時鐘信號XCK變?yōu)榈瓦壿嬰娖?，且時鐘信號CK為高邏輯電平。因此，晶體管T23關(guān)斷，且由于晶體管T22的寄生電容的耦合，使得高邏輯電平的節(jié)點(diǎn)N21具有更高的電壓值，且輸出信號OS1為高邏輯電平。然而，在實(shí)際操作上，由于晶體管T23可能操作在次閾值區(qū)或是截止區(qū)，且產(chǎn)生非期望的漏電流，使得節(jié)點(diǎn)N21無法持續(xù)維持在高邏輯電平，晶體管T22也無法持續(xù)導(dǎo)通。輸出信號OS1則無法穩(wěn)定地維持在高邏輯電平以達(dá)到信號移位的作用，即無法延遲輸出，造成移位緩存器2的輸出信號時序錯誤。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問題，本發(fā)明主要目的在于提供一種移位緩存器，適用于顯示板且包括至少一移位緩存單元，且移位緩存單元包括輸入單元、至少一第一薄膜晶體管以及至少一第二薄膜晶體管。輸入單元依據(jù)第一時鐘信號，經(jīng)由輸入端接收輸入信號，并輸出切換控制信號。第一薄膜晶體管的柵極耦接至輸入單元，用以接收切換控制信號，其源極耦接至輸出端，以及其漏極接收第二時鐘信號。第二薄膜晶體管的漏極與柵極與輸出端耦接，其源極耦接輸入單元。
本發(fā)明還提供一用于改善漏電流的方法，適用于移位緩存器。其中，移位緩存器具有連續(xù)耦接的多個移位緩存單元，每一移位緩存單元包括輸入端及輸出端，首先，接收輸入信號，接著根據(jù)第一時鐘信號將輸入信號轉(zhuǎn)換為切換控制信號。再根據(jù)切換控制信號以傳送第二時鐘信號至輸出端。最后，根據(jù)第二時鐘信號以維持切換控制信號的狀態(tài)。


圖1表示公知液晶顯示板的示意圖。
圖2表示公知移位緩存器。
圖3表示公知移位緩存單元的操作時序圖。
圖4表示本發(fā)明的移位緩存器。
圖5表示本發(fā)明的移位緩存單元的操作時序圖。
圖6表示本發(fā)明第一實(shí)施例的移位緩存單元的詳細(xì)電路圖。
圖7表示本發(fā)明第二實(shí)施例的移位緩存單元的詳細(xì)電路圖。
圖8表示本發(fā)明第二實(shí)施例的操作時序圖。
圖9表示本發(fā)明的液晶顯示板示意圖。
符號說明1、9～LCD面板；2、4、93～移位緩存器；21、22、41、42、91...9m～移位緩存單元；10、90～顯示陣列；11、91～數(shù)據(jù)驅(qū)動器；12、92～掃描驅(qū)動器；C21、C22～電容器；CK、XCK～時鐘信號；D1...Dn～資料電極；IN1、IN2～輸入端；N41、N42、N61、N71、N72～節(jié)點(diǎn)；OUT1、OUT2～輸出端；S1...Sm～掃描電極；SD1...SDm～掃描信號；T21...T26、T41、T42、T61...T63、T71...T75～晶體管；U1～輸入單元；U2～控制單元；具體實(shí)施方式
圖4表示本發(fā)明的移位緩存器。移位緩存器4具有多個前后級相連的移位緩存單元，且受控于互為反相的時鐘信號CK及XCK。本實(shí)施例以兩移位緩存單元41至42為例，且移位緩存單元41的輸出端OUT1耦接移位緩存單元42的輸入端IN2。每一移位緩存單元具有輸入單元、控制單元、及兩個開關(guān)單元。舉例來說，移位緩存單元41具有輸入單元U1、控制單元U2、及兩開關(guān)單元。
上述兩開關(guān)單元以晶體管來實(shí)現(xiàn)，參閱圖4，以N型晶體管T41及T42為例。對于MOS晶體管而言，其具有控制電極、第一電極、以及第二電極且分別為柵極、漏極、及源極。
晶體管T41的柵極與輸入單元U1的輸出端耦接于節(jié)點(diǎn)N41，其漏極耦接時鐘信號CK，且其源極耦接節(jié)點(diǎn)N42。晶體管T42的柵極接收控制信號CS1，其漏極耦接節(jié)點(diǎn)N42，且其源極耦接接地電源GND。由于輸入單元U1耦接晶體管T41，因此，輸入單元U1可經(jīng)由控制節(jié)點(diǎn)N41以導(dǎo)通晶體管T41?？刂茊卧猆2耦接于節(jié)點(diǎn)N42與輸入單元U1之間。其中，接地電源GND為低邏輯電平。
圖5表示本發(fā)明的移位緩存單元的操作時序圖。參閱第4及圖5，且以移位緩存單元41舉例說明。期間P1至P4為一次的信號移位操作時序。在期間P1中，輸入信號IS1及時鐘信號XCK為高邏輯電平(第一狀態(tài))，且時鐘信號CK為低邏輯電平(第二狀態(tài))。輸入單元U1根據(jù)時鐘信號XCK以接收輸入信號IS1，并于其輸出端產(chǎn)生高邏輯電平的切換控制信號SW，換句話說，輸入單元U1根據(jù)時鐘信號XCK以將輸入信號IS1轉(zhuǎn)換為切換控制信號SW。節(jié)點(diǎn)N41為高邏輯電平，使得晶體管T41導(dǎo)通。因此時鐘信號CK通過晶體管T41傳送至輸出端OUT1以作為輸出信號OS1。此時，控制信號CS1可為高或低邏輯電平，以導(dǎo)通或關(guān)斷晶體管T42。在本發(fā)明的實(shí)施說明中，控制信號CS1以低邏輯電平以關(guān)斷晶體管T42，節(jié)點(diǎn)N42為低邏輯電平，即輸出信號OS1為低邏輯電平。若控制信號CS1以高邏輯電平以導(dǎo)通晶體管T42，節(jié)點(diǎn)N42亦為低邏輯電平。
在期間P2中，時鐘信號CK為高邏輯電平，且輸入信號IS1、時鐘信號XCK、及控制信號CS1為低邏輯電平。由于晶體管T41的寄生電容的耦合，使得高邏輯電平的節(jié)點(diǎn)N41具有更高的電壓值，而導(dǎo)通晶體管T41。因此，時鐘信號CK通過晶體管T41傳送至輸出端OUT1以作為輸出信號OS1。此時，切換控制信號SW也具有更高的電平。低邏輯電平的控制信號CS1關(guān)斷晶體管T42。因此，節(jié)點(diǎn)N42為高邏輯電平，即輸出信號OS1為高邏輯電平?？刂茊卧猆2則根據(jù)高邏輯電平的輸出信號OS1以控制輸入單元U1，使其維持節(jié)點(diǎn)N41于高邏輯電平，進(jìn)而使晶體管T41于期間P2中持續(xù)導(dǎo)通。換句話說，控制單元U2根據(jù)時鐘信號CK以維持切換控制信號SW的狀態(tài)。
在期間P3及P4中，輸入單元U1控制節(jié)點(diǎn)N41為低邏輯電平，且控制信號CS1為高邏輯電平以導(dǎo)通晶體管T42，節(jié)點(diǎn)N42為低邏輯電平，因此輸出信號OS1為低邏輯電平。
在本發(fā)明的移位緩存器的每一移位緩存單元中，輸入單元及控制單元的電路配置，將通過以下的實(shí)施例來說明。
第一實(shí)施例圖6表示本發(fā)明第一實(shí)施例的移位緩存單元的詳細(xì)電路圖，以移位緩存單元41來進(jìn)行說明。圖6與圖4中，相同的組件以相同的編號標(biāo)示。移位緩存單元41包括輸入單元U1、控制單元U2、及晶體管T41及T42。輸入單元U1包括晶體管T61及T62為例，且控制單元U2包括一二極管，在本實(shí)施例中，此二極管以晶體管T63來實(shí)現(xiàn)。晶體管T61的柵極耦接時鐘信號XCK，其漏極接收輸入信號IS1，以及其源極耦接節(jié)點(diǎn)N61。晶體管T62的柵極耦接時鐘信號XCK，其漏極耦接節(jié)點(diǎn)N61，且其源極與晶體管T41的柵極耦接于節(jié)點(diǎn)N41。晶體管T63的柵極及漏極均耦接于節(jié)點(diǎn)N42，其源極耦接節(jié)點(diǎn)N61，則晶體管T63可視為二極管。在本實(shí)施例中，晶體管T41、T42、T61至T63為N型晶體管，且控制信號CS1于期間P1中以低邏輯電平為例。
參閱圖5及圖6，在期間P1中，輸入信號IS1及時鐘信號XCK為高邏輯電平(第一狀態(tài))，且時鐘信號CK及控制信號CS1為低邏輯電平(第二狀態(tài))。晶體管T61及T62因此導(dǎo)通，使得節(jié)點(diǎn)N41變?yōu)楦哌壿嬰娖?。晶體管T41也因節(jié)點(diǎn)N41為高邏輯電平而導(dǎo)通。低邏輯電平的控制信號CS1關(guān)斷晶體管T42。因此，節(jié)點(diǎn)N42由于低邏輯電平的時鐘信號CK而為低邏輯電平，即輸出信號OS1為低邏輯電平。
在期間P2中，時鐘信號CK為高邏輯電平，且輸入信號IS1、時鐘信號XCK、及控制信號CS1為低邏輯電平。晶體管T61及T62關(guān)斷。由于晶體管T41的寄生電容的耦合，使得高邏輯電平的節(jié)點(diǎn)N41具有更高的電壓值，而導(dǎo)通晶體管T41。低邏輯電平的控制信號CS1關(guān)斷晶體管T42。節(jié)點(diǎn)N42則變?yōu)楦哌壿嬰娖?，即輸出信號OS1為高邏輯電平。同時，晶體管T63因高邏輯電平的輸出信號OS1而導(dǎo)通，則節(jié)點(diǎn)N61變?yōu)楦哌壿嬰娖?。此時，既使晶體管T61及T62操作在次閾值區(qū)或是截止區(qū)，且產(chǎn)生非期望的漏電流但由于節(jié)點(diǎn)N61為高邏輯電平，使得節(jié)點(diǎn)N41可持續(xù)維持在高邏輯電平，晶體管T41則在期間P2中持續(xù)導(dǎo)通。因此，輸出信號OS1穩(wěn)定地維持在高邏輯電平以達(dá)到信號移位的作用。
在期間P3中，時鐘信號XCK及控制信號CS1為高邏輯電平，且輸入信號IS1及時鐘信號CK為低邏輯電平。晶體管T61及T62導(dǎo)通，使得節(jié)點(diǎn)N41與輸入端IN1間具有放電路徑。因此，節(jié)點(diǎn)N41變?yōu)榈瓦壿嬰娖揭躁P(guān)斷晶體管T41。此外，高邏輯電平的控制信號CS1導(dǎo)通晶體管T42。輸出信號OS1變?yōu)榈瓦壿嬰娖健?br> 在期間P4中，時鐘信號CK及控制信號CS1為高邏輯電平，且輸入信號IS1及時鐘信號XCK為低邏輯電平。晶體管T61及T62關(guān)斷，晶體管T42導(dǎo)通，且節(jié)點(diǎn)N41為低邏輯電平使得晶體管T41關(guān)斷。輸出信號OS1維持在低邏輯電平。
上述的晶體管T61及T62以N-型晶體管為例，若晶體管T61及T62設(shè)計(jì)為P-型晶體管，而該晶體管T41為N-型晶體管，則晶體管T61及T62的柵極接收的時鐘信號XCK可與時鐘信號CK同相，也就是說，可接收同一時鐘信號來源。
第二實(shí)施例圖7表示本發(fā)明第二實(shí)施例的移位緩存單元的詳細(xì)電路圖，圖7與圖4中，相同的組件以相同的編號標(biāo)示。移位緩存單元41包括輸入單元U1、控制單元U2、及晶體管T41及T42。在圖7的輸入單元U1，除了接收時鐘信號XCK及輸入信號外IS1，還接收控制信號CS2。輸入單元U1包括晶體管T71至T74，且控制單元U2包括晶體管T75。
在輸入單元U1中，晶體管T71的柵極與漏極彼此耦接并接收輸入信號IS1，其源極耦接節(jié)點(diǎn)N71，晶體管T71可視為二極管。晶體管T72的柵極接收時鐘信號XCK，其漏極耦接節(jié)點(diǎn)N71，其源極耦接節(jié)點(diǎn)N41。晶體管T73的柵極接收控制信號CS2，其漏極耦接節(jié)點(diǎn)N41，其源極耦接節(jié)點(diǎn)N72。晶體管T74的柵極接收控制信號CS2，其漏極耦接節(jié)點(diǎn)N72，其源極耦接接地電源GND。
在控制單元U2中，晶體管T75的柵極及漏極均耦接于節(jié)點(diǎn)N42，以及其源極耦接節(jié)點(diǎn)N72，晶體管T75可視為二極管。在本實(shí)施例中，晶體管T41、T42、T71至T75以N型晶體管為例。
圖8表示本發(fā)明第二實(shí)施例的操作時序圖。圖8中的信號時序與圖5大致相同，只增加了控制信號CS2。參閱圖7及圖8，在期間P1中，輸入信號IS1及時鐘信號XCK高邏輯電平(第一狀態(tài))，且時鐘信號CK以及控制信號CS1及CS2為低邏輯電平(第二狀態(tài))。晶體管T71及T72導(dǎo)通，且晶體管T73及T74關(guān)斷，使得節(jié)點(diǎn)N41變?yōu)楦哌壿嬰娖?。晶體管T41也因節(jié)點(diǎn)N41為高邏輯電平而導(dǎo)通。低邏輯電平的控制信號CS1關(guān)斷晶體管T42。因此，節(jié)點(diǎn)N42為低邏輯電平，即輸出信號OS1為低邏輯電平。
在期間P2中，時鐘信號CK為高邏輯電平，且輸入信號IS1、時鐘信號XCK、控制信號CS1及CS2為低邏輯電平。晶體管T71及T72關(guān)斷，且晶體管T73及T74關(guān)斷。由于晶體管T41的寄生電容的耦合，使得高邏輯電平的節(jié)點(diǎn)N41具有更高的電壓值，而導(dǎo)通晶體管T41。低邏輯電平的控制信號CS1關(guān)斷晶體管T42。節(jié)點(diǎn)N42則變?yōu)楦哌壿嬰娖?，即輸出信號OS1為高邏輯電平。同時，晶體管T75因高邏輯電平的輸出信號OS1而導(dǎo)通，則節(jié)點(diǎn)N72變?yōu)楦哌壿嬰娖健４藭r，既使晶體管T73及T74操作在次閾值區(qū)或是截止區(qū)，且產(chǎn)生非期望的漏電流，但由于節(jié)點(diǎn)N72為高邏輯電平，使得節(jié)點(diǎn)N41可持續(xù)維持在高邏輯電平，晶體管T41則在期間P2中持續(xù)導(dǎo)通。因此，輸出信號OS1穩(wěn)定地維持在高邏輯電平以達(dá)到信號移位的作用。
在期間P3中，時鐘信號XCK及控制信號CS1及CS2為高邏輯電平，輸入信號IS1及時鐘信號CK為低邏輯電平。晶體管T71關(guān)斷，晶體管T72導(dǎo)通，且晶體管T73及T74導(dǎo)通。由于晶體管T71視為二極管，放電路徑不是由節(jié)點(diǎn)N41至輸入端IN1間，而是由節(jié)點(diǎn)N41至晶體管T74的源極。因此，節(jié)點(diǎn)N41變?yōu)榈瓦壿嬰娖揭躁P(guān)斷晶體管T41。此外，高邏輯電平的控制信號CS1導(dǎo)通晶體管T42。輸出信號OS1變?yōu)榈瓦壿嬰娖健?br> 在期間P4中，時鐘信號CK及控制信號CS1為高邏輯電平，輸入信號IS1、時鐘信號XCK及控制信號CS2為低邏輯電平。晶體管T71至T74關(guān)斷，晶體管T42導(dǎo)通，且節(jié)點(diǎn)N41為低邏輯電平以關(guān)斷晶體管T41。輸出信號OS1維持在低邏輯電平。
綜上所述，根據(jù)本發(fā)明的第一及第二實(shí)施例，于期間P2中，利用控制單元U2來解決輸入單元U1中晶體管操作在次閾值區(qū)或是截止區(qū)而產(chǎn)生非期望的漏電流的問題。輸入單元U1根據(jù)控制單元U2以使節(jié)點(diǎn)N41維持在高邏輯電平，而晶體管T41于期間P2中持續(xù)導(dǎo)通。因此，輸出信號OS1穩(wěn)定地維持在高邏輯電平以達(dá)到信號移位的作用，而不會造成移位緩存器2的輸出信號時序錯誤。
此外，本發(fā)明的移位緩存器可應(yīng)用于顯示板的數(shù)據(jù)驅(qū)動器或掃描驅(qū)動器，如圖9中顯示板9，其包括顯示陣列90、數(shù)據(jù)驅(qū)動器91、以及掃描驅(qū)動器92，而本發(fā)明的移位緩存器可應(yīng)用于數(shù)據(jù)驅(qū)動器91或掃描驅(qū)動器92。以掃描驅(qū)動器92的移位緩存器93為例，移位緩存器93具有多個移位緩存單元91至9m，且每一移位緩存單元的結(jié)構(gòu)與圖4所示的結(jié)構(gòu)相同。此外，每一級的移位緩存單元的輸出信號不僅輸入至下一級的移位緩存單元以作為其輸入信號，也輸入至對應(yīng)掃描電極S1至Sm。
在本發(fā)明的移位緩存器中，于期間P1時，控制信號CS1可以為高或低邏輯電平，此不影響輸出信號OS1的邏輯電平。而在第一及第二實(shí)施例中，以低邏輯電平為例，在實(shí)際操作上并不以此為限。
本發(fā)明雖以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，可進(jìn)行更動與修改，因此本發(fā)明的保護(hù)范圍以所提出的權(quán)利要求限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種移位緩存器，包括至少一移位緩存單元，至少包括一輸入端；一輸入單元，用以依據(jù)一第一時鐘信號，經(jīng)由該輸入端接收一輸入信號，并輸出一切換控制信號；一輸出端；至少一第一薄膜晶體管，其柵極耦接至該輸入單元，用以接收該切換控制信號，其源極耦接至該輸出端，以及其漏極用以接收一第二時鐘信號；以及至少一第二薄膜晶體管，其漏極與柵極與該輸出端耦接，其源極耦接該輸入單元。
2.如權(quán)利要求1所述的移位緩存器，其中該第一時鐘信號與該第二時鐘信號互為反相。
3.如權(quán)利要求1所述的移位緩存器，其中該至少一移位緩存單元還包括一第三薄膜晶體管，其柵極用以接收一第一控制信號，其漏極耦接該輸出端，以及其源極耦接一接地電源。
4.如權(quán)利要求1所述的移位緩存器，其中，該輸入單元包括；一第四薄膜晶體管，其柵極接收該第一時鐘信號的柵極，以及其漏極接收該輸入信號；以及一第五薄膜晶體管，其柵極接收該第一時鐘信號，其漏極耦接該第四薄膜晶體管的源極，以及其源極耦接該第一薄膜晶體管的柵極。
5.如權(quán)利要求4所述的移位緩存器，其中該第四薄膜晶體管以及該第五薄膜晶體管為P型，而該第一薄膜晶體管為N型，且該第一時鐘信號以及該第二時鐘信號為同相。
6.如權(quán)利要求4所述的移位緩存器，其中該第二薄膜晶體管的源極與該第四薄膜晶體管的源極以及該第五薄膜晶體管的漏極耦接。
7.如權(quán)利要求6所述的移位緩存器，其中該至少一移位緩存單元還包括一第三薄膜晶體管，其柵極用以接收一第一控制信號，其漏極耦接該輸出端，以及其源極耦接一接地電源。
8.如權(quán)利要求1所述的移位緩存器，其中，該輸入單元包括一第四薄膜晶體管，其柵極與漏極均耦接該輸入端以接收該輸入信號；一第五薄膜晶體管，其柵極接收該第一時鐘信號，其漏極耦接該第四薄膜晶體管的源極，以及其漏極耦接該第一薄膜晶體管的柵極；一第六薄膜晶體管，其柵極接收一第二控制信號，其漏極耦接該第一薄膜晶體管的柵極，以及其源極耦接該第二薄膜晶體管的源極；以及一第七薄膜晶體管，其柵極接收該第二控制信號的柵極，其漏極耦接該第六薄膜晶體管的源極，以及其源極耦接該接地電源。
9.一種改善漏電流的方法，適用于一移位緩存器，其中該移位緩存器具有連續(xù)耦接的多個移位緩存單元，每一該移位緩存單元包括一輸入端及一輸出端，該方法包括接收一輸入信號；根據(jù)一第一時鐘信號將該輸入信號轉(zhuǎn)換為一切換控制信號；根據(jù)該切換控制信號以傳送一第二時鐘信號至該輸出端；以及根據(jù)該第二時鐘信號以維持該切換控制信號的狀態(tài)。
10.如權(quán)利要求9所述的改善漏電流的方法，其中，該第二時鐘信號傳送至該輸出端用以作為該移位緩存單元的輸出信號。
11.如權(quán)利要求10所述的改善漏電流的方法，還包括根據(jù)一第一控制信號以調(diào)整該輸出信號至一低邏輯電平狀態(tài)。
12.如權(quán)利要求9所述的改善漏電流的方法，其中根據(jù)該第二時鐘信號以維持該切換控制信號的狀態(tài)的步驟包括根據(jù)一第二控制信號以調(diào)整該切換控制信號至一低邏輯電平狀態(tài)。
13.如權(quán)利要求9所述的改善漏電流的方法，其中該第一時鐘信號與該第二時鐘信號為同相。
14.如權(quán)利要求9所述的改善漏電流的方法，其中該第一時鐘信號與該第二時鐘信號為反相。
全文摘要
一種移位緩存器，移位緩存器包括至少一移位緩存單元，且移位緩存單元包括輸入單元、至少一第一薄膜晶體管以及至少一第二薄膜晶體管。輸入單元依據(jù)第一時鐘信號，經(jīng)由輸入端接收輸入信號，并輸出切換控制信號。第一薄膜晶體管的柵極耦接至輸入單元，用以接收切換控制信號，其源極耦接至輸出端，以及其漏極接收第二時鐘信號。第二薄膜晶體管的漏極與柵極與輸出端耦接，其源極耦接輸入單元。
文檔編號G11C19/28GK1667754SQ20051005651
公開日2005年9月14日 申請日期2005年3月18日 優(yōu)先權(quán)日2005年3月18日
發(fā)明者郭俊宏, 尤建盛 申請人:友達(dá)光電股份有限公司