專利名稱：半導體存儲器件及其操作方法
技術領域：
本發(fā)明涉及半導體存儲器件及其操作方法，特別涉及適合于突發(fā)傳輸(burst transmission)的半導體存儲器件。
背景技術：
靜態(tài)隨機存取存儲器(SRAM)是一種作為用于數(shù)據(jù)處理的工作存儲器使用的典型的半導體存儲器件。由于提高的操作速度，因此使用SRAM作為工作存儲器有效地實現(xiàn)了高速數(shù)據(jù)處理。
然而，由于缺乏集成能力，SRAM經(jīng)常不能滿足近來電子設備的需求。最近的高端電子設備需要具有增加的容量的工作存儲器，而SRAM作為工作存儲器不能滿足要求的規(guī)格。這要求適合作為工作存儲器的具有增加的容量的可替代半導體存儲器件。
虛擬(pseudo)SRAM是滿足這樣的需求的半導體存儲器件。虛擬SRAM是指一種具有與SRAM兼容的外部接口的動態(tài)隨機存取存儲器(DRAM)。虛擬SRAM由適于高集成度的DRAM存儲單元組成，能被用作具有增加的容量的工作存儲器，并具有與SRAM的兼容性。
一個缺點在于與SRAM相比，虛擬SRAM存在對存儲器陣列的降低的訪問速度。這是由于虛擬SRAM內部的DRAM單元的訪問速度沒有SRAM單元那么高。因此，使用虛擬SRAM作為工作存儲器的最重要的問題之一就是改善訪問速度。
突發(fā)傳輸是用于改善虛擬SRAM的訪問速度的一種公知技術。突發(fā)傳輸是指通過連續(xù)傳送與一系列地址有關的讀/寫數(shù)據(jù)來提高傳輸速度的技術。近來提出的用來定義虛擬SRAM接口的功能的COSMORAM(移動RAM通用規(guī)范)標準支持突發(fā)傳輸。在下文中，基于突發(fā)傳輸?shù)膶懖僮骺梢员环Q為突發(fā)寫操作，并且基于突發(fā)傳輸?shù)淖x操作可以被稱為突發(fā)讀操作。
為了改善突發(fā)寫和讀操作的速度，適于突發(fā)傳輸?shù)奶摂MSRAM經(jīng)常包括用于暫時存儲寫和讀數(shù)據(jù)的一組寄存器；用于存儲寫數(shù)據(jù)的寄存器可以被稱為寫寄存器，用于存儲讀數(shù)據(jù)的寄存器可以被稱為讀寄存器。如此設計的虛擬SRAM的寫操作包括將與一個突發(fā)周期有關的寫數(shù)據(jù)順序地存儲到寫寄存器中，并且將來自寫寄存器的整組寫數(shù)據(jù)并行地傳輸?shù)酱鎯ζ麝嚵兄小Ａ硪环矫?，讀操作包括將來自存儲器陣列的整組所要求的讀數(shù)據(jù)并行地傳輸?shù)阶x寄存器中，并且從讀寄存器順序地輸出讀數(shù)據(jù)。存儲器陣列和寄存器之間的并行數(shù)據(jù)傳輸有效地減少了訪問存儲器陣列的次數(shù)，并因此改善了虛擬SRAM的訪問速度。
將存儲在寫寄存器中的寫數(shù)據(jù)部分地傳輸?shù)酱鎯ζ麝嚵斜徽J為是改善突發(fā)寫操作的靈活性的優(yōu)選需求。假定突發(fā)寫操作序列的突發(fā)長度為八，其包括在一個突發(fā)周期期間通過每個輸入/輸出引腳順序地傳輸?shù)陌藗€數(shù)據(jù)位。在該突發(fā)寫操作序列中，例如如果第一到第六數(shù)據(jù)位能夠被有選擇地從寫寄存器傳輸?shù)酱鎯ζ麝嚵校敲催@將有利于改善存儲器陣列的數(shù)據(jù)訪問靈活性。
然而，現(xiàn)有虛擬SRAM不適合于從寫寄存器到存儲單元的寫數(shù)據(jù)的有選擇的數(shù)據(jù)傳輸；虛擬SRAM通常用于并行地傳輸整組寫數(shù)據(jù)。需要滿足此需求的特殊結構。
如日本未決公開專利申請No.P2003-7060A中所公開的，支持突發(fā)傳輸?shù)耐紻RAM用于通過使用數(shù)據(jù)掩碼信號(DQM信號)來實現(xiàn)向存儲器陣列的有選擇的數(shù)據(jù)寫入。
然而，由于標準SRAM接口不適合于數(shù)據(jù)掩碼信號，因此基于數(shù)據(jù)掩碼信號的有選擇數(shù)據(jù)寫入技術不適于虛擬SRAM。

發(fā)明內容
在本發(fā)明的一個方面中，半導體存儲器件包括存儲器陣列、一組寫寄存器、輸入緩沖器、寫釋放寄存器、寫釋放寄存器控制器和寫放大器。輸入緩沖器用于在突發(fā)周期期間順序地接收一系列寫數(shù)據(jù)，并且將所述寫數(shù)據(jù)寫入到所述寫寄存器的有關寫寄存器中。寫釋放寄存器包含分別與所述寫寄存器有關的一組寫釋放標志。寫釋放寄存器控制器用于響應被寫入到所述寫寄存器的所述有關寫寄存器中的所述寫數(shù)據(jù)來置位(assert)所述寫釋放標志中的有關寫釋放標志。當響應控制信號中斷(abort)所述突發(fā)周期時，寫放大器用于有選擇地并行寫入包含在與所述寫釋放標志中的被置位的寫釋放標志有關的所述寫寄存器中的所述寫數(shù)據(jù)。
如此構造的半導體存儲器件允許在突發(fā)周期中間中斷寫操作。響應所請求的寫操作的中斷，寫放大器有選擇地向存儲器陣列寫入存儲在相關寫寄存器中的寫數(shù)據(jù)。如此描述的寫操作允許半導體存儲器件有選擇地寫入存儲在寫寄存器中的所希望的寫數(shù)據(jù)，而無需數(shù)據(jù)掩碼信號。這有效地改善了突發(fā)寫操作的靈活性。
在本發(fā)明的另一方面中，半導體存儲器件由以下構成存儲器陣列；一組寫寄存器；輸入緩沖器，用于在突發(fā)周期期間順序地接收一系列寫數(shù)據(jù)，并且將該寫數(shù)據(jù)寫入到寫寄存器的有關寫寄存器中；高位寫釋放寄存器，其包含分別與寫寄存器有關的一組高位寫釋放標志；低位寫釋放寄存器，其包含分別與寫寄存器有關的一組低位寫釋放標志；寫釋放寄存器控制器，其用于響應被寫入到寫寄存器的有關寫寄存器中的寫數(shù)據(jù)的高位字節(jié)來置位高位寫釋放標志中的有關寫釋放標志，并且響應被寫入到寫寄存器的有關寫寄存器中的寫數(shù)據(jù)的低位字節(jié)來置位低位寫釋放標志中的有關寫釋放標志；以及寫放大器，其用于當響應控制信號中斷突發(fā)周期時，有選擇地并行寫入包含在與高位寫釋放標志中的被置位的寫釋放標志有關的寫寄存器中的寫數(shù)據(jù)的高位字節(jié)和包含在與低位寫釋放標志中的被置位的寫釋放標志有關的寫寄存器中的寫數(shù)據(jù)的低位字節(jié)。
在本發(fā)明的又另一方面中，提供一種用于操作半導體存儲器件的方法，該半導體存儲器件包括一組寫寄存器和寫釋放寄存器，該寫釋放寄存器包括分別與寫寄存器有關的一組寫釋放標志。該方法包括在突發(fā)周期期間將寫數(shù)據(jù)寫入到寫寄存器的有關寫寄存器中；置位與寫寄存器有關的寫釋放標志，其中寫數(shù)據(jù)被寫入到該寫寄存器中；輸入控制信號以中斷突發(fā)周期；以及響應控制信號將寫數(shù)據(jù)并行地和有選擇地寫入到存儲器陣列中，其中寫數(shù)據(jù)包含在與寫釋放標志中的被置位的寫釋放標志有關的寫寄存器中。
根據(jù)本發(fā)明的再又一方面，提供一種操作半導體存儲器件的方法，該半導體存儲器件包括一組寫寄存器、包括分別與寫寄存器有關的一組高位寫釋放標志的高位寫釋放寄存器、包括分別與寫寄存器有關的一組低位寫釋放標志的低位寫釋放寄存器，該方法包括使能寫數(shù)據(jù)的高位和低位字節(jié)的所選字節(jié)；在突發(fā)周期期間將寫數(shù)據(jù)中的所選字節(jié)寫入到寫寄存器的有關寫寄存器中；置位與寫寄存器有關的高位寫釋放標志，其中寫數(shù)據(jù)的高位字節(jié)寫入到該寫寄存器中；置位與寫寄存器有關的低位寫釋放標志，其中寫數(shù)據(jù)的低位字節(jié)寫入到該寫寄存器中；輸入控制信號以中斷突發(fā)周期；以及響應控制信號并行地和有選擇地將寫數(shù)據(jù)中的所選字節(jié)寫入到存儲器陣列中，其中寫數(shù)據(jù)的所選字節(jié)包含在與高位和低位寫釋放標志中的被置位的寫釋放標志有關的寫寄存器中。


從結合附圖的下面的說明中，本發(fā)明的上述及其他優(yōu)點和特征將更加明顯，其中圖1是示出了在本發(fā)明第一實施例中的半導體存儲器件的結構的框圖；圖2是局部地示出了集成在圖1所示半導體存儲器件內的寫電路的結構的框圖；圖3是示出了集成在圖1所示半導體存儲器件內的寫寄存器的結構的電路圖；圖4是示出了集成在圖1所示的半導體存儲器件內的寫釋放寄存器的結構的電路圖；圖5是局部地示出了集成在圖1所示半導體存儲器件內的讀電路的結構的框圖；圖6是示出了集成在圖1所示半導體存儲器件內的控制電路的結構的框圖；圖7是示出了圖1所示虛擬SRAM的示例性寫操作的時序圖；圖8是示出了圖1所示虛擬SRAM的示例性寫操作的另一時序圖；圖9是示出了圖1所示虛擬SRAM的示例性讀操作的時序圖；圖10是示出了本發(fā)明第二實施例中的半導體存儲器件的結構的框圖；圖11是示出了集成在圖10所示的半導體存儲器件內的控制電路的結構的框圖；圖12是局部地示出了集成在圖10所示的半導體存儲器件內的寫電路的結構的框圖；圖13是示出了集成在圖10所示的半導體存儲器件內的寫釋放寄存器的結構的電路圖；以及圖14是示出了圖10所示虛擬SRAM的示例性寫操作的時序圖。
具體實施例方式
現(xiàn)在將參考說明性實施例在此描述本發(fā)明。本領域技術人員將認識到利用本發(fā)明的講述可以完成許多可供選實施例，并且本發(fā)明不局限于用于說明性目的的實施例。
注意，附圖中相同的參考標號表示相同的或者類似的元件。如果必要的話，可以在參考標號上附著下標，用于區(qū)分由相同參考標號所表示的元件。
第一實施例(器件結構)在第一實施例中，虛擬SRAM 10具有存儲電路1、數(shù)據(jù)接口電路2和控制電路3。
存儲電路1由存儲器陣列11、列譯碼器12、行譯碼器13和讀出放大器電路14組成。存儲器陣列11包括以行和列排列的DRAM單元(未示出)。列譯碼器12、行譯碼器13和讀出放大器電路14用于提供對所選存儲單元的訪問。具體地說，列譯碼器12選擇與所選存儲單元有關的列，行譯碼器13選擇與所選存儲單元有關的行。讀出放大器電路14用于識別存儲在所選存儲單元中的數(shù)據(jù)，并且用于將希望的數(shù)據(jù)寫入所選存儲單元中。
數(shù)據(jù)接口電路2基于突發(fā)傳輸提供對存儲電路1的訪問。數(shù)據(jù)接口電路2連接到一組16個數(shù)據(jù)引腳DQ0-DQ15(表示出了一個)，提供數(shù)據(jù)引腳DQ0-DQ15和存儲器陣列11之間的訪問。在該實施例中，數(shù)據(jù)接口電路2適用于具有數(shù)據(jù)寬度為16位的突發(fā)傳輸，并且最大突發(fā)長度(burst length)為16個周期。
控制電路3響應外部輸入的控制信號，以產生用于控制存儲電路1和數(shù)據(jù)接口電路2的一組內部控制信號。外部控制信號包括外部時鐘信號CLK、一組外部地址信號ADDi、芯片使能信號/CE和命令信號CMD。內部控制信號包括內部時鐘信號ICLK、芯片使能信號/CE、寫使能信號WE、讀使能信號RE、一組突發(fā)地址信號BAi、寄存器初始化信號/RINT、寫放大器使能信號WAE、數(shù)據(jù)放大器使能信號DAE、讀出放大器使能信號SE和一組內部地址信號IAi。
注意，附加于表示信號的標號的符號“/”表示相關的信號為低電平有效(low-active)。例如，使芯片使能信號/CE被激活的事實是指芯片使能信號/CE被下拉到“低”電平。相應地，沒有附加符號“/”的信號為高電平有效。例如，寫使能信號WE被激活的事實是指寫使能信號WE被上拉到“高”電平。
數(shù)據(jù)接口電路2由寫電路2a和讀電路2b組成。寫電路2a用于將輸入到數(shù)據(jù)引腳DQ0-DQ15上的數(shù)據(jù)寫入到存儲器陣列11，并且讀電路2b用于將通過數(shù)據(jù)引腳DQ從存儲器陣列11讀取的數(shù)據(jù)向外部輸出。在下文中將詳細說明寫電路2a和讀電路2b。
(寫電路結構)寫電路2a由數(shù)據(jù)輸入緩沖器21、一組16個寫寄存器22、寫放大器23、寫開關信號發(fā)生器24和寫釋放寄存器25組成。注意，為了簡化，寫寄存器22在圖1中示為模塊。寫寄存器22的數(shù)目和最大突發(fā)長度相同。
數(shù)據(jù)輸入緩沖器21在內部時鐘信號ICLK的同步下通過數(shù)據(jù)引腳DQ接收外部輸入的寫數(shù)據(jù)，并且轉送(forward)接收的寫數(shù)據(jù)到寫寄存器22。此后，與數(shù)據(jù)引腳DQj有關的寫數(shù)據(jù)由標號DIj表示。響應從控制電路3接收的芯片使能信號/CE，數(shù)據(jù)輸入緩沖器21被使能或者被禁止。
參考圖2，寫寄存器220-2215暫時存儲從數(shù)據(jù)輸入緩沖器21接收的寫數(shù)據(jù)DI0-DI15，并且將接收的寫數(shù)據(jù)DI0-DI15轉送到寫放大器23。每個寫寄存器22具有16位的容量，該容量足以存儲來自數(shù)據(jù)引腳DI0-DI15的寫數(shù)據(jù)。因此，寫寄存器22作為一個整體提供足以存儲16×16位數(shù)據(jù)的容量，其是對于每個突發(fā)所輸入的最大數(shù)據(jù)量。每個寫寄存器22用于并行地輸出存儲在其中的16位寫數(shù)據(jù)。這意味著寫寄存器22作為一個整體提供在其中存儲的256個數(shù)據(jù)位的并行數(shù)據(jù)寫入。這有效地減少了對存儲器陣列11的寫訪問時間。從寫寄存器22k輸出的16位寫數(shù)據(jù)是由符號WB0(k)-WB15(k)表示的，其中數(shù)據(jù)位WBj(k)與數(shù)據(jù)引腳DQj有關。
返回來參考圖1，寫放大23將從寫寄存22接收的256位寫數(shù)據(jù)轉送到讀出放大器14，以將寫數(shù)據(jù)寫入到存儲器陣列11中。響應寫放大器使能信號WAE，寫放大器23被使能或者被禁止。
寫開關信號發(fā)生器24產生一組控制信號，用于響應從控制電路3接收的寫使能信號WE和突發(fā)地址信號BAi來控制寫寄存器2。參考圖2，由寫開關信號發(fā)生器24產生的控制信號包括一組寫開關地址信號WSWA0-WSWA15和寫開關信號WSWB。寫開關地址信號WSWA0-WSWA15用于選擇要訪問的寫寄存器22；寫寄存器22k能夠響應有關的寫開關地址信號WSWAk的激活而鎖存寫數(shù)據(jù)DI0-DI15另一方面，寫開關信號WSWB指示寫寄存器22將存儲在其中的寫數(shù)據(jù)轉送到寫放大器23。響應寫開關信號WSW的激活，寫寄存器22將存儲在其中的寫數(shù)據(jù)并行地轉送到寫放大器23。
寫開關地址信號WSWA0-WSWA15的激活(也就是寫寄存器22的選擇)取決于突發(fā)地址信號BAi所表示的突發(fā)地址。當突發(fā)地址表示為<k>時，寫寄存器22k被選擇。這意味著寫寄存器22k被用于存儲與突發(fā)地址<k>有關的寫數(shù)據(jù)。
寫釋放寄存器25是存儲一組寫釋放標志W(wǎng)R0-WR15的16位寄存器，該寫釋放標志W(wǎng)R0-WR15表示在相關突發(fā)(burst)期間存儲寫數(shù)據(jù)的寫寄存器22。響應寫開關地址信號WSWAk的激活而置位寫釋放標志W(wǎng)Rk。這導致響應向有關的寫寄存器22的數(shù)據(jù)寫入而置位寫釋放標志W(wǎng)R0-WR15。換句話說，當寫數(shù)據(jù)被寫入有關的寫寄存器22k的時候，寫開關信號發(fā)生器24置位寫釋放標志W(wǎng)Rk。注意，寫釋放標志W(wǎng)R0-WR15的數(shù)目和最大突發(fā)長度相同。
寫釋放寄存器25響應從控制電路3接收的寄存器初始化信號/RINT以初始化寫釋放寄存器25；響應寄存器初始化信號/RINT的激活使所有的寫釋放標志W(wǎng)R0-WR15被復位(negate)。
圖3是示出了寫寄存器22k的詳細結構的電路圖。每個寫寄存器22k由分別接收寫數(shù)據(jù)DI0-DI15的一組輸入端410-4115和分別連接到輸入端410-4115的一組鎖存電路420-4215組成。每個鎖存電路42包括NMOS晶體管43、主鎖存器44、NMOS晶體管45和從鎖存器46。每個主鎖存器44包括一對反相器44a和44b，每個反相器的輸入連接到另一個反相器的輸出。相應地，每個從鎖存器46包括一對反相器46a和46b，每個反相器的輸入連接到另一個反相器的輸出。從鎖存器46的輸出連接到輸出端470-4715，通過該輸出端470-4715來輸出寫數(shù)據(jù)WB0(k)-WB15(k)。
每個寫寄存器22k操作如下。首先當寫開關地址信號WSWAk和寫開關信號WSWB被去激活時，主鎖存器44從寫寄存器22k的輸入斷開，并且從鎖存器46從主鎖存器44斷開。響應寫開關地址信號WSWAk的激活，寫數(shù)據(jù)DI0-DI15分別被鎖存到鎖存電路420-4215內的主鎖存器46。然后當寫開關信號WSWB被激活時，存儲在主鎖存器44內的數(shù)據(jù)位被轉送到相關的從鎖存器46。這導致寫寄存器22k的輸出被固定為寫數(shù)據(jù)DI0-DI15，并且存儲在寫寄存器22k中的寫數(shù)據(jù)DI0-DI15作為寫數(shù)據(jù)WB0(k)-WB15(k)被轉送到寫放大器23。
圖4是示出了寫釋放寄存器25的結構的電路圖。寫釋放寄存器25包括接地端51、用于分別存儲寫釋放標志W(wǎng)R0-WR15的一組16個鎖存電路520-5215。每個鎖存電路52包括NMOS晶體管53、主鎖存器54、NMOS晶體管55、從鎖存器56和PMOS晶體管57。每個主鎖存器54包括一對反相器54a、54b，每個反相器的輸入連接到另一個反相器的輸出。相應地，每個從鎖存器56包括一對反相器56a、56b，每個反相器的輸入連接到另一個反相器的輸出。從鎖存器56的輸出分別連接到輸出端580-5815，通過該輸出端580-5815輸出寫釋放標志W(wǎng)R0-WR15。
寫釋放寄存器25操作如下。首先當在寫開關地址信號WSWAk和寫開關信號WSWB被去激活情況下所有的鎖存電路52被復位時，從鎖存器56從主鎖存器54斷開。
響應寫開關地址信號WSWA0的激活，鎖存電路520內的NMOS晶體管53導通以提供接地端51和相關主鎖存器54之間的連接。這導致了鎖存電路520內的主鎖存器54，即，寫釋放標志W(wǎng)R0，被置位。對于其它寫開關地址信號也是同樣的。響應寫開關地址信號WSWAk的激活，鎖存電路52k內的主鎖存器54，即，寫釋放標志W(wǎng)Rk被置位。
然后當寫開關信號WSWB被激活時，主鎖存器54與鎖存電路52內的從鎖存器56相連。這導致了鎖存電路52開始從從鎖存器56輸出寫釋放標志W(wǎng)R0-WR15。寫釋放標志W(wǎng)R0-WR15被提供給寫放大器23，以實現(xiàn)寫數(shù)據(jù)WBj(k)的有選擇的數(shù)據(jù)寫入。
(讀電路結構)返回參考圖1，讀電路2b由數(shù)據(jù)放大器26、一組讀寄存器27、讀開關信號發(fā)生器28和數(shù)據(jù)輸出緩沖器29組成。
數(shù)據(jù)放大器26用于對于每個突發(fā)周期從存儲器陣列11并行地獲得256位讀數(shù)據(jù)，并且轉送所獲得的讀數(shù)據(jù)到讀寄存器27。在下文中，與數(shù)據(jù)引腳DQj和突發(fā)地址<k>有關的所獲得的讀數(shù)據(jù)的數(shù)據(jù)位由標號RBj(k)表示。
讀寄存器27用于暫時存儲從數(shù)據(jù)放大器26并行地接收的讀數(shù)據(jù)，并且順序地轉送接收的讀數(shù)據(jù)到數(shù)據(jù)輸出緩沖器29。如圖5所示，讀寄存器27的數(shù)目為16，該數(shù)目和最大突發(fā)長度一致。讀寄存器27k是用于從數(shù)據(jù)放大器26接收讀數(shù)據(jù)位RB0(k)-RB15(k)的16位寄存器。在下文中，從讀寄存器27傳輸?shù)綌?shù)據(jù)輸出緩沖器29的讀數(shù)據(jù)由符號DO0-DO15表示。
響應從控制電路3接收的讀使能信號RE和突發(fā)地址信號BAi，讀開關信號發(fā)生器28控制讀寄存器27。參考圖5，由讀開關信號發(fā)生器28產生的控制信號包括一組讀開關地址信號RSWA0-RSWA15和讀信號RSWB。讀開關地址信號RSWA0-RSWA15用于選擇要訪問的讀寄存器27；響應相關的讀開關地址信號RSWAk的激活，讀寄存器27k被使能。另一方面，讀開關信號RSWB指示讀寄存器27將存儲在其中的讀數(shù)據(jù)轉送給數(shù)據(jù)輸出緩沖器29。響應讀開關信號RSWB的激活，由讀開關地址信號RSWAk使能的讀寄存器27輸出存儲在其中的讀數(shù)據(jù)DO0-DO15。
數(shù)據(jù)輸出緩沖器29接收讀數(shù)據(jù)DO0-DO15，并且與內部時鐘信號ICLK同步地將接收到的讀數(shù)據(jù)DO0-DO15輸出到數(shù)據(jù)引腳DQ0-DQ15上。響應芯片使能信號/CE和外部提供的輸出使能信號/OE，數(shù)據(jù)輸入緩沖器21被使能或者被禁止。
(控制電路結構)圖6是示出了控制電路3的結構的框圖?？刂齐娐?由內部時鐘發(fā)生器31、地址輸入緩沖器32、芯片使能信號緩沖器33、讀/寫命令信號發(fā)生器34、突發(fā)計數(shù)電路35、突發(fā)地址發(fā)生器36、存儲器陣列/放大器控制電路37和寫釋放寄存器控制信號發(fā)生器38組成。示意地，除了控制電路3包括寫釋放寄存器控制信號發(fā)生器38之外，控制電路3的結構和功能類似于廣泛使用的虛擬SRAM內的控制電路的結構和功能。
內部時鐘發(fā)生器31從外部時鐘信號CLK產生內部時鐘信號ICLK。
地址輸入緩沖器32與內部時鐘信號ICLK同步地接收外部地址信號ADD0-ADD17以產生內部地址信號IA0-IA17。
芯片使能信號緩沖器接收外部輸入的芯片使能信號/CE，以為虛擬SRAM 10內的希望的電路提供芯片使能信號/CE。
響應命令信號CMD和芯片使能信號/CE，讀/寫命令信號發(fā)生器34產生寫使能信號WE和讀使能信號RE。當命令信號CMD指示寫命令的發(fā)布時，讀/寫命令信號發(fā)生器34激活寫使能信號WE。另一方面，當命令信號CMD指示讀命令的發(fā)布時，讀/寫命令信號發(fā)生器34激活讀使能信號RE。
讀/寫命令信號發(fā)生器34用于附加產生寫使能信號WE2和讀使能信號RE2。寫使能信號WE2用于允許將存儲在寫寄存器22中的寫數(shù)據(jù)寫入到存儲器陣列11中的數(shù)據(jù)寫操作。另一方面，讀使能信號RE2用于允許從存儲器陣列11到讀寄存器27的數(shù)據(jù)傳輸。
突發(fā)計數(shù)電路35響應內部時鐘信號ICLK，以產生表示每個時鐘周期是否與突發(fā)傳輸有關的突發(fā)信號BURST。更具體地說，突發(fā)計數(shù)電路35在寫周期或者讀周期開始之后在相應于預定等待時間(1atency)的時鐘周期上計數(shù)內部時鐘信號ICLK。在相應于預定等待時間的時鐘周期逝去之后，突發(fā)計數(shù)電路35激活突發(fā)信號BUSRT。
響應芯片使能信號/CE、內部地址信號IA0-IA2突發(fā)信號BUSRT和內部時鐘信號ICLK，突發(fā)地址發(fā)生器36產生突發(fā)地址信號BAi以識別突發(fā)地址。具體地說，響應被激活的芯片使能信號/CE，突發(fā)地址發(fā)生器36從內部地址信號IA0-IA2獲得初始突發(fā)地址。然后，突發(fā)地址發(fā)生器36與內部時鐘信號ICLK同步地增加突發(fā)地址。突發(fā)地址發(fā)生器36利用突發(fā)地址信號BAi為寫開關信號發(fā)生器24和讀開關信號發(fā)生器28提供如此識別的突發(fā)地址。
響應寫使能信號WE2和讀使能信號RE2，存儲器陣列/放大器控制電路37產生寫放大器使能信號WAE、數(shù)據(jù)放大器使能信號DAE和讀出放大器使能信號SE。返回參考圖1，寫放大器使能信號WAE和數(shù)據(jù)放大器使能信號DAE分別用于使能寫放大器23和數(shù)據(jù)放大器26，而讀出放大器使能信號SE被用于使能讀出放大器14。
響應寫使能信號WE2，寫釋放寄存器控制信號發(fā)生器38產生寄存器初始化信號/RINIT，在此實施例中，寫釋放寄存器控制信號發(fā)生器38對于虛擬SRAM 10是特定的。如在前所描述的，寄存器初始化信號/RINIT表示寫釋放寄存器25的初始化。
(突發(fā)寫操作)為了實現(xiàn)寫數(shù)據(jù)的有選擇的數(shù)據(jù)寫入，虛擬SRAM 10用于允許在突發(fā)周期中間的突發(fā)寫操作的中斷。當突發(fā)寫操作被中斷時，虛擬SRAM 10在寫操作的中斷之前，進行操作以將傳送的寫數(shù)據(jù)寫入到寫寄存器22。這允許虛擬SRAM 10在有關的突發(fā)周期期間有選擇地寫入所傳輸?shù)囊幌盗袑憯?shù)據(jù)的希望部分。在該實施例中，在突發(fā)周期中間響應芯片使能信號/CE的去激活，突發(fā)周期中的寫操作被中斷。
存儲在寫釋放寄存器25中的寫釋放標志W(wǎng)R0-WR15用于實現(xiàn)這樣的操作。寫放大器23從寫釋放標志W(wǎng)R0-WR15來識別寫數(shù)據(jù)在突發(fā)周期的中斷之前被寫入到其中的寫寄存器22，并且有選擇地將存儲在相關寫寄存器22中的寫數(shù)據(jù)寫入到存儲器陣列11中。該過程有效地實現(xiàn)了寫數(shù)據(jù)的有選擇的數(shù)據(jù)寫入。在下文中，將詳細說明虛擬SRAM10的寫操作。
圖7是示出了該實施例中的虛擬SRAM 10的示例性寫操作的時序圖。
首先，寫釋放寄存器25被初始化以復位所有的寫釋放標志W(wǎng)R0-WR15。
響應寫命令的發(fā)布，開始寫周期。具體地說，當在芯片使能信號/CE被使能的情況下命令信號CMD請求寫操作時，讀/寫命令信號發(fā)生器23發(fā)布寫命令。響應寫命令的發(fā)布，寫使能信號WE被激活。
對應于寫周期開始后已經(jīng)逝去的預定等待時間的預定數(shù)目的時鐘周期之后開始突發(fā)周期。在該實施例中等待時間為三個時鐘周期。突發(fā)周期的開始后寫數(shù)據(jù)Dj(0)、Dj(1)...順序地輸入到數(shù)據(jù)引腳DQj。注意，寫數(shù)據(jù)Dj(k)指的是在突發(fā)周期中的第k個時鐘周期輸入數(shù)據(jù)引腳DQj的寫數(shù)據(jù)。
一旦突發(fā)周期開始，與寫數(shù)據(jù)Dj(0)、Dj(1)...的輸入同步地順序產生一系列突發(fā)地址<0>、<1>...。響應突發(fā)地址<0>、<1>...的產生，寫開關地址信號WSWA0、WSWA1...分別被順序地激活。這實現(xiàn)了分別將寫數(shù)據(jù)Dj(0)、Dj(1)...寫入到寫寄存器220、221...中。響應寫開關地址信號WSWA0、WSWA1...的激活，順序地置位寫釋放標志W(wǎng)R0、WR1...。
響應芯片使能信號/CE的去激活，突發(fā)周期被中斷。在圖7所示的操作中，寫數(shù)據(jù)Dj(4)被寫入寫寄存器224之后，突發(fā)周期被中斷。突發(fā)周期被中斷之前，寫數(shù)據(jù)Dj(0)到Dj(4)被寫入寫寄存器220到224，并且置位與寫寄存器220到224有關的寫釋放標志W(wǎng)R0到WR4。這導致了寫釋放標志W(wǎng)R5到WR15保持為復位。
突發(fā)周期被中斷之后，已經(jīng)寫入有關寫寄存器22的寫數(shù)據(jù)(即，存儲在寫寄存器220到224中的寫數(shù)據(jù))被有選擇地寫入存儲器陣列11；包含在寫寄存器225到2215的數(shù)據(jù)沒有被寫入存儲器陣列11。通過以下過程實現(xiàn)如此描述的有選擇的數(shù)據(jù)寫操作響應芯片使能信號/CE的去激活，讀/寫命令信號發(fā)生器34去激活寫使能信號WE，并且激活寫使能信號WE2。響應寫使能信號WE2的激活，存儲器陣列/放大器控制電路37激活讀出放大器使能信號SE，并且寫開關信號發(fā)生器24激活寫開關信號WSWB。響應寫開關信號WSWB的激活，存儲在所有的寫寄存器220-2215中的數(shù)據(jù)WBj(0)-WBj(15)被輸出到寫放大器23。同時，寫釋放標志W(wǎng)R0-WR15被輸出到寫放大器23。隨后，響應寫使能信號WE2激活寫放大器使能信號WAE。響應寫使能信號WAE，寫放大器23有選擇地將存儲在與激活的寫釋放標志有關的寫寄存器中的數(shù)據(jù)寫入存儲器陣列11中。
在圖7所示的操作中，響應被置位的寫釋放標志W(wǎng)R0到WR4，存儲在寫寄存器220-224的寫數(shù)據(jù)被有選擇地寫入存儲器陣列11中。有關的寫數(shù)據(jù)被并行地寫入存儲器陣列11；在單個時鐘周期內執(zhí)行對存儲器陣列11的訪問。這對于減少寫訪問時間是重要的。
在寫周期的最后，寫使能信號WE2被去激活。響應寫使能信號WE2的去激活，寄存器初始化信號/RINIT被激活以復位寫釋放標志W(wǎng)R0-WR15。這實現(xiàn)了寫釋放寄存器25的初始化，以為下一個寫周期做好準備。
如這些描述，在該實施例中的虛擬SRAM 10適用于突發(fā)周期的中斷，并且實現(xiàn)在相關突發(fā)內有選擇地寫入所希望的數(shù)據(jù)，而不需要數(shù)據(jù)掩碼信號DQM。
注意，要求在突發(fā)周期開始時就復位寫釋放標志W(wǎng)R0-WR15。在可選實施例中，在寫周期開始時而不是在寫周期結束時復位寫釋放標志W(wǎng)R0-WR15。
圖8是示出了在突發(fā)周期沒有被中斷的情況下虛擬SRAM 10的示例性寫操作的時序圖。在這種情況下，寫數(shù)據(jù)Dj(0)-Dj(15)被完全寫入到寫寄存器220-2215中之后，寫開關信號WSWB被激活。注意，該操作伴隨著置位所有的寫釋放標志W(wǎng)R0-WR15。響應寫開關信號WSWB的激活，存儲在所有寫寄存器22中的數(shù)據(jù)WBj(0)被輸出到寫放大器23，并且寫釋放標志W(wǎng)R0-WR15被轉送到寫放大器23。響應被置位的所有寫釋放標志W(wǎng)R0-WR15，寫放大器23操作，以將存儲在所有寫寄存器220-2215中的數(shù)據(jù)，即寫數(shù)據(jù)Dj(0)-Dj(15)，寫入存儲器陣列11中。
(突發(fā)讀操作)圖9是示出了該實施例中的虛擬SRAM 10的示例性讀操作的時序圖。
響應讀命令的發(fā)布，開始讀周期。具體地說，當在芯片使能信號/CE和輸出使能信號/OE被使能的情況下由命令信號CMD要求讀操作時，讀/寫命令信號發(fā)生器23發(fā)布讀命令。響應該讀命令的發(fā)布，讀使能信號RE和RE2被激活。
讀使能信號RE2的激活之后，存儲器陣列/放大器控制電路37激活數(shù)據(jù)放大器使能信號DAE，并且從而并行地從存儲器陣列11獲取有關突發(fā)讀操作的讀數(shù)據(jù)到讀寄存器27中。
對應于讀周期開始之后逝去的預定等待時間的預定數(shù)目的時鐘周期之后，開始突發(fā)周期。確定該等待時間使得在從存儲器陣列11向讀寄存器27的數(shù)據(jù)傳輸完成以后開始突發(fā)周期。
一旦突發(fā)周期開始，當讀開關地址信號RSWA0、RSWA1...被順序地激活時，順序地產生一系列突發(fā)地址<0>、<1>...。這導致了順序地選擇讀寄存器270、271...，并且讀數(shù)據(jù)DOj(0)、DOj(1)...通過數(shù)據(jù)輸出緩沖器29被順序地輸出到數(shù)據(jù)引腳DQj。
虛擬SRAM 10用于允許突發(fā)周期在讀操作中通過去激活芯片使能信號/CE被中斷。在該實施例中，讀數(shù)據(jù)DOj(4)被外部輸出之后突發(fā)周期被中斷。響應芯片使能信號/CE的去激活，讀使能信號RE被去激活以完成讀周期。
總之，在該實施例中虛擬SRAM 10用于允許寫操作在突發(fā)周期的中間被中斷。響應所請求的寫操作的中斷，寫放大器23識別在突發(fā)周期中斷前將寫數(shù)據(jù)寫入其中的寫寄存器22，并且有選擇地將存儲在相關寫寄存器22中的寫數(shù)據(jù)寫入存儲器陣列11。如此描述的寫操作允許虛擬SRAM 10無需數(shù)據(jù)掩碼信號就可有選擇地寫入存儲在寫寄存器22中的希望的寫數(shù)據(jù)。
第二實施例(器件結構)圖10是示出了第二實施例中的虛擬SRAM 20的結構的框圖。第二實施例中的虛擬SRAM 20的結構幾乎類似于圖1所示的虛擬SRAM10的結構；其區(qū)別在于虛擬SRAM 20用于為存儲器陣列11提供高位和低位字節(jié)的單獨的數(shù)據(jù)訪問；高位字節(jié)表示與數(shù)據(jù)引腳DQ8-DQ15有關的字節(jié)，而低位字節(jié)表示與數(shù)據(jù)引腳DQ0-DQ7有關的字節(jié)。為了實現(xiàn)高位和低位字節(jié)的單獨數(shù)據(jù)訪問，為虛擬SRAM 20外部地提供一組字節(jié)選擇信號/UB和/LB。高位字節(jié)選擇信號/UB用于使能高位字節(jié)的訪問，而低位字節(jié)選擇信號/LB用于使能低位字節(jié)的訪問。更具體地說，如下文中所述，虛擬SRAM 20的結構不同于圖1所示的虛擬SRAM 10的結構。
如圖11所示，在該實施例中的虛擬SRAM 20內的控制電路3另外包括LB/UB信號緩沖器39，用于接收字節(jié)選擇信號/UB和/LB。通過LB/UB信號緩沖器39，字節(jié)選擇信號/UB和/LB被傳遞給虛擬SRAM20內的所希望的電路。
另外，如圖10所示，虛擬SRAM 20具有一對寫釋放寄存器25U和25L。寫釋放寄存器25U與高位字節(jié)有關，而寫釋放寄存器25L與低位字節(jié)有關。參考圖12，寫釋放寄存器25U用于存儲表示是否在寫寄存器22的高位字節(jié)上執(zhí)行數(shù)據(jù)寫入的寫釋放標志W(wǎng)RU0-WRU15；寫釋放標志W(wǎng)RUk被置位的事實表示寫數(shù)據(jù)被寫入寫寄存器22k的高位字節(jié)。相應地，寫釋放寄存器25L用于存儲表示是否在寫寄存器22的低位字節(jié)上執(zhí)行數(shù)據(jù)寫入的寫釋放標志W(wǎng)RL0-WRL15。寫釋放寄存器25U響應高位字節(jié)選擇信號/UB，并且寫釋放寄存器25L響應低位字節(jié)選擇信號/LB。
圖13是示出了寫釋放寄存器25U和25L的結構的電路圖。除了接地端51被替換為接收高位字節(jié)選擇信號/UB的輸入端51U之外，寫釋放寄存器25U的結構和圖4所示的寫釋放寄存器25的結構幾乎一致。相應地，除了接地端51被替換為接收低位字節(jié)選擇信號/LB的輸入端51L之外，寫釋放寄存器25L的結構和圖4所示的寫釋放寄存器25的結構幾乎一致。
只有當高位字節(jié)選擇信號/UB被激活(也就是說，高位字節(jié)選擇信號/UB設置在“低”電平)時，響應寫開關地址信號WSWAk的激活，寫釋放寄存器25U內的鎖存電路52k被置位；只有當高位字節(jié)選擇信號/UB被激活時，才允許置位寫釋放標志W(wǎng)RU0-WRU15。
相應地，只有當?shù)臀蛔止?jié)選擇信號/LB被激活時，響應寫開關地址信號WSWAk的激活，寫釋放寄存器25L內的鎖存電路52k被置位；只有當?shù)臀蛔止?jié)選擇信號/LB被激活時，才允許置位寫釋放標志W(wǎng)RL0-WRL15。
返回參考圖10，該實施例中的虛擬SRAM 20內的數(shù)據(jù)輸入緩沖器21和數(shù)據(jù)輸出緩沖器29響應字節(jié)選擇信號/UB和/LB進行操作。響應高位字節(jié)選擇信號/UB的激活，數(shù)據(jù)輸入緩沖器21使能高位字節(jié)數(shù)據(jù)引腳DQ8-DQ15，而響應低位字節(jié)選擇信號/LB的激活，數(shù)據(jù)輸入緩沖器21使能低位字節(jié)數(shù)據(jù)引腳DQ0-DQ7。這對于數(shù)據(jù)輸出緩沖器29也是同樣的。
(突發(fā)寫操作)圖14是示出了該實施例所示的虛擬SRAM 20的示例性寫操作的時序圖。
首先，寫釋放寄存器25U和25L被初始化；所有的寫釋放標志W(wǎng)RU0-WRU15和WRL0-WRL15被初始地復位。
響應寫命令的發(fā)布啟動寫周期。具體地說，當在芯片使能信號/CE被使能的情況下由命令信號CMD請求寫操作時，讀/寫命令信號發(fā)生器23發(fā)布寫命令。響應該寫命令的發(fā)布，寫使能信號WE被激活。
同時，字節(jié)選擇信號/UB和/LB中所希望的信號被激活。當高位字節(jié)選擇信號/UB被激活時，高位字節(jié)數(shù)據(jù)引腳DQ8-DQ15被使能。相應地，當?shù)臀蛔止?jié)選擇信號/LB被激活時，低位字節(jié)數(shù)據(jù)引腳DQ0-DQ7被使能。
在相應于寫周期開始后逝去預定等待時間的預定數(shù)目的時鐘周期之后，開始突發(fā)周期。突發(fā)周期開始之后跟隨著順序地將寫數(shù)據(jù)Dj(0)、Dj(1)...輸入到數(shù)據(jù)引腳DQj中。注意，寫數(shù)據(jù)Dj(k)指的是在突發(fā)周期內的第k個時鐘周期輸入到數(shù)據(jù)引腳DQj的寫數(shù)據(jù)。
數(shù)據(jù)輸入緩沖器21鎖存寫數(shù)據(jù)Dj(0)、Dj(1)...的高位和低位字節(jié)中的所選字節(jié)。具體地說，當高位字節(jié)選擇信號/UB被使能時，數(shù)據(jù)輸入緩沖器21鎖存寫數(shù)據(jù)Dj(0)、Dj(1)...的高位字節(jié)。相應地，當?shù)臀蛔止?jié)選擇信號/LB被使能時，數(shù)據(jù)輸入緩沖器21鎖存寫數(shù)據(jù)Dj(0)、Dj(1)...的低位字節(jié)。注意，當字節(jié)選擇信號/UB和/LB都被使能時，數(shù)據(jù)輸入緩沖器21鎖存高位和低位字節(jié)。
一旦開始突發(fā)周期，就與寫數(shù)據(jù)Dj(0)、Dj(1)...的輸入同步地順序產生一系列突發(fā)地址<0>、<1>...。響應突發(fā)地址<0>、<1>...的產生，寫開關地址信號WSWA0、WSWA1...分別被順序地激活。這實現(xiàn)了分別將寫數(shù)據(jù)Dj(0)、Dj(1)...寫入到寫寄存器220、221...中。響應寫開關地址信號WSWA0、WSWA1...的激活，寫釋放標志W(wǎng)R0、WR1...被順序地置位。
將寫數(shù)據(jù)Dj(0)、Dj(1)...寫入到寫寄存器220、221...中的數(shù)據(jù)寫操作伴隨著置位相關寫釋放標志。當高位字節(jié)選擇信號/UB被激活以使能高位字節(jié)時，響應有關的寫開關地址信號WSWA0、WSWA1...的激活，寫釋放標志W(wǎng)RU0、WRU1...被順序地置位。相應地，當?shù)臀蛔止?jié)選擇信號/LB被激活以使能低位字節(jié)時，響應有關的寫開關地址信號WSWA0、WSWA1...的激活，寫釋放標志W(wǎng)RL0、WRL1...被順序地置位。注意，響應被激活的高位和低位字節(jié)選擇信號/UB和/LB，可以置位寫釋放標志W(wǎng)RU0、WRU1...和WRL0、WRL1...。
響應芯片使能信號/CE的去激活，突發(fā)周期被中斷。在圖14所示的操作中，寫數(shù)據(jù)Dj(4)被寫入到寫寄存器224中之后，突發(fā)周期被中斷。突發(fā)周期的中斷之前，寫數(shù)據(jù)Dj(0)到Dj(4)被寫入寫寄存器220到224，并且與寫寄存器220到224有關的寫釋放標志W(wǎng)RU0到WRU4和/或WRL0到WRL4被置位。這導致了剩余的寫釋放標志保持為復位。
突發(fā)周期被中斷之后，已經(jīng)寫入到有關的寫寄存器22中的數(shù)據(jù)字節(jié)(即，存儲在寫寄存器220到224中的數(shù)據(jù)字節(jié))被有選擇地寫入到存儲器陣列11中；包含在寫寄存器225到2215中的數(shù)據(jù)字節(jié)沒有被寫入到存儲器陣列11中。
如此所述的有選擇的數(shù)據(jù)寫操作通過以下過程實現(xiàn)響應芯片使能信號/CE的去激活，讀/寫命令信號發(fā)生器34去激活寫使能信號WE，并且激活寫使能信號WE2。響應寫使能信號WE2的激活，存儲器陣列/放大器控制電路37激活讀出放大器使能信號SE，并且寫開關信號發(fā)生器24激活寫開關信號WSWB。響應寫開關信號WSWB的激活，存儲在所有的寫寄存器220-2215中的數(shù)據(jù)WBj(0)-WBj(15)被輸出到寫放大器23。同時，寫釋放標志W(wǎng)RU0-WRU15和WRL0-WRL15被輸出到寫放大器23。隨后響應寫使能信號WE2而激活寫放大器使能信號WAE。響應寫使能信號WAE，寫放大器23將存儲在與激活的寫釋放標志有關的寫寄存器中的數(shù)據(jù)字節(jié)有選擇地寫入存儲器陣列11中。
更具體地說，當高位字節(jié)被使能時，寫釋放標志W(wǎng)RU0到WRU4被使能，而釋放標志W(wǎng)RU5到WRU15保持為復位。響應被使能的寫釋放標志W(wǎng)RU0到WRU4，包含在寫寄存器220到224中的寫數(shù)據(jù)的高位字節(jié)被寫入存儲器陣列11中。
相應地，當?shù)臀蛔止?jié)被使能時，寫釋放標志W(wǎng)RL0到WRL4被使能，而釋放標志W(wǎng)RL5到WRL15保持為復位。響應被使能的寫釋放標志W(wǎng)RL0到WRL4，包含在寫寄存器220到224中的寫數(shù)據(jù)的低位字節(jié)被寫入存儲器陣列11中。
寫數(shù)據(jù)的有關數(shù)據(jù)字節(jié)被并行地寫入存儲器陣列11中；在單個時鐘周期中執(zhí)行對存儲器陣列11的訪問。這對于減少寫訪問時間是重要的。
在寫周期的最后，寫使能信號WE2被去激活。響應寫使能信號WE2的去激活，寄存器初始化信號/RINIT被激活以復位寫釋放標志W(wǎng)RU0-WRU15和WRL0-WRL15。這實現(xiàn)了寫釋放寄存器25的初始化以為下一個寫周期做好準備。
如這些所述，在該實施例中的虛擬SRAM 20適用于突發(fā)周期的中斷，和實現(xiàn)在相關突發(fā)內有選擇地寫入所希望的數(shù)據(jù)，而無需數(shù)據(jù)掩碼信號DQM。
另外，在該實施例中的虛擬SRAM 20包括與高位和低位字節(jié)有關的一對寫釋放寄存器，虛擬SRAM 20提供了高位和低位字節(jié)到存儲器陣列11的單獨的寫訪問。
顯然，本發(fā)明不局限于上述實施例，在不脫離本發(fā)明的范圍的情況下，這些實施例可以被修改和變化。
尤其應該注意，雖然上述實施例針對于將本發(fā)明用于虛擬SRAM，但是本領域技術人員將領會到本發(fā)明也適用于其他的半導體存儲器件；本發(fā)明有利地應用于存儲器陣列的訪問速度低的半導體存儲器件。
權利要求
1.一種半導體存儲器件，包括存儲器陣列；一組寫寄存器；輸入緩沖器，用于在突發(fā)周期期間順序地接收一系列寫數(shù)據(jù)，并且將所述寫數(shù)據(jù)寫入到所述寫寄存器的有關寫寄存器中；寫釋放寄存器，其包含分別與所述寫寄存器有關的一組寫釋放標志；寫釋放寄存器控制器，其響應被寫入到所述寫寄存器的所述有關的寫寄存器中的所述寫數(shù)據(jù)來置位所述寫釋放標志中的有關的寫釋放標志；以及寫放大器，其用于當響應控制信號中斷所述突發(fā)周期時，有選擇地并行寫入所述寫數(shù)據(jù)，該寫數(shù)據(jù)包含在與所述寫釋放標志中的被置位的寫釋放標志有關的所述寫寄存器中。
2.根據(jù)權利要求1所述的半導體存儲器件，其中當所述突發(fā)周期沒被中斷時，所述寫放大器用于寫入包含在所有的所述寫寄存器中的整組的所述寫數(shù)據(jù)。
3.根據(jù)權利要求2所述的半導體存儲器件，其中當所述突發(fā)周期開始時，所述寫釋放標志組被復位。
4.根據(jù)權利要求3所述的半導體存儲器件，進一步包括寄存器初始化信號發(fā)生器，用于為所述寫釋放寄存器提供寄存器初始化信號，其中在所述突發(fā)周期開始之前激活所述寄存器初始化信號，以及其中響應被激活的所述寄存器初始化信號，所述寫釋放寄存器復位所有的所述寫釋放標志。
5.根據(jù)權利要求1所述的半導體存儲器件，進一步包括用于產生突發(fā)地址的突發(fā)地址發(fā)生器，其中所述寫釋放寄存器控制器響應所述突發(fā)地址，其用于選擇要寫入所述寫數(shù)據(jù)的所述寫寄存器，并且用于產生一組寫開關地址信號以使能所述寫寄存器中的所選寫寄存器；其中響應所述寫開關地址信號組，所述寫釋放寄存器置位與所述寫寄存器中的所述所選寫寄存器有關的所述寫釋放標志中的寫釋放標志。
6.根據(jù)權利要求1所述的半導體存儲器件，其中所述控制信號是用于使能所述半導體存儲器件的芯片使能信號。
7.一種半導體存儲器件，包括存儲器陣列；一組寫寄存器；輸入緩沖器，其用于在突發(fā)周期期間順序地接收一系列寫數(shù)據(jù)，并且將所述寫數(shù)據(jù)寫入到所述寫寄存器的有關寫寄存器中；高位寫釋放寄存器，其包含分別與所述寫寄存器有關的一組高位寫釋放標志；低位寫釋放寄存器，其包含分別與所述寫寄存器有關的一組低位寫釋放標志；寫釋放寄存器控制器，其用于響應被寫入到所述寫寄存器的所述有關的寫寄存器中的所述寫數(shù)據(jù)的高位字節(jié)來置位所述高位寫釋放標志中的有關的寫釋放標志，并且響應被寫入到所述寫寄存器的所述有關的寫寄存器中的所述寫數(shù)據(jù)的低位字節(jié)來置位所述低位寫釋放標志中的有關的寫釋放標志；以及寫放大器，其用于當響應控制信號中斷所述突發(fā)周期時，有選擇地并行寫入所述寫數(shù)據(jù)的所述高位字節(jié)和所述寫數(shù)據(jù)的所述低位字節(jié)，其中所述高位字節(jié)包含在與所述高位寫釋放標志中的被置位的寫釋放標志有關的所述寫寄存器中，所述低位字節(jié)包含在與所述低位寫釋放標志中的被置位的寫釋放標志有關的所述寫寄存器中。
8.一種半導體存儲器件的操作方法，該半導體存儲器件包括一組寫寄存器和包含分別與所述寫寄存器有關的一組寫釋放標志的寫釋放寄存器，所述方法包括在突發(fā)周期期間將寫數(shù)據(jù)寫入到所述寫寄存器的有關寫寄存器中；置位所述寫釋放標志，該寫釋放標志與將所述寫數(shù)據(jù)寫入其中的所述寫寄存器有關；輸入控制信號以中斷所述突發(fā)周期；以及響應所述控制信號將包含在與所述寫釋放標志中的被置位的寫釋放標志有關的所述寫寄存器中的所述寫數(shù)據(jù)并行地并且有選擇地寫入到存儲器陣列中。
全文摘要
一種適合于突發(fā)傳輸?shù)陌雽w存儲器件，其用于改善數(shù)據(jù)寫操作的靈活性。該半導體存儲器件包括存儲器陣列(11)；一組寫寄存器(22)；輸入緩沖器(21)，其用于在突發(fā)周期期間順序地接收一系列寫數(shù)據(jù)，并且將所述寫數(shù)據(jù)寫入到所述寫寄存器(22)的有關的寫寄存器中；寫釋放寄存器(25)，其包含分別與所述寫寄存器(22)有關的一組寫釋放標志；寫釋放寄存器控制器(3、24)，其響應被寫入到所述寫寄存器(22)的所述有關的寫寄存器中的所述寫數(shù)據(jù)來置位所述寫釋放標志中的有關的寫釋放標志；以及寫放大器(23)，其用于當響應控制信號中斷所述突發(fā)周期時，有選擇地并行寫入所述寫數(shù)據(jù)，該寫數(shù)據(jù)包含在與所述寫釋放標志中的被置位的寫釋放標志有關的所述寫寄存器(22)中。
文檔編號G11C11/407GK1702771SQ20051007437
公開日2005年11月30日 申請日期2005年5月26日 優(yōu)先權日2004年5月26日
發(fā)明者石崎達也 申請人:恩益禧電子股份有限公司