專利名稱：讀等待時(shí)間控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于初始化一個(gè)讀等待時(shí)間的方法以及電路布置，其特別用于DDR圖形存儲(chǔ)器中。
雖然能用于任意的半導(dǎo)體存儲(chǔ)器，但以下將關(guān)于DDR半導(dǎo)體存儲(chǔ)器、并且這里特別關(guān)于圖形存儲(chǔ)器，說(shuō)明本發(fā)明及本發(fā)明所涉及的問(wèn)題。
在現(xiàn)代計(jì)算機(jī)和軟件應(yīng)用中對(duì)在更短的時(shí)間內(nèi)處理更大的數(shù)據(jù)量的需求迅速增加。使用例如DRAM存儲(chǔ)器的大規(guī)模集成存儲(chǔ)器來(lái)存儲(chǔ)數(shù)據(jù)。在這樣的半導(dǎo)體存儲(chǔ)器，特別是在例如DRAM存儲(chǔ)器的動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器的制造中，使用了各種實(shí)施例以及變型，各個(gè)實(shí)施例由于其各自操作特性的緣故而彼此不同。
因此，為了滿足以上所述的處理數(shù)據(jù)對(duì)高速的需求，有必要生產(chǎn)這樣一種半導(dǎo)體存儲(chǔ)器，其能迅速地將所述的數(shù)據(jù)寫(xiě)入存儲(chǔ)器并能相應(yīng)快速地將數(shù)據(jù)從存儲(chǔ)器中讀出。這能通過(guò)逐步地增加從半導(dǎo)體存儲(chǔ)器讀出數(shù)據(jù)以及將數(shù)據(jù)寫(xiě)入半導(dǎo)體的操作頻率而實(shí)現(xiàn)。
還可能使用特別為高數(shù)據(jù)率而設(shè)計(jì)的半導(dǎo)體存儲(chǔ)器。這種半導(dǎo)體存儲(chǔ)器的一種典型代表就是所謂的DDR-DRAM存儲(chǔ)器，其中DDR代表“雙數(shù)據(jù)率”(Double Data Rate)。而在傳統(tǒng)的半導(dǎo)體存儲(chǔ)器中寫(xiě)和讀操作僅僅在時(shí)鐘信號(hào)的上升沿或下降沿執(zhí)行，在本發(fā)明所涉及的DDR半導(dǎo)體存儲(chǔ)器中，數(shù)據(jù)在時(shí)鐘信號(hào)的上升沿和下降沿都能從該半導(dǎo)體存儲(chǔ)器讀出和寫(xiě)入。這樣的半導(dǎo)體存儲(chǔ)器因此稱之為雙數(shù)據(jù)率。
在同步的，即時(shí)鐘控制的數(shù)據(jù)通信中，特定的時(shí)間周期，即所謂的等待時(shí)間，通常存在于發(fā)起數(shù)據(jù)傳送的命令和實(shí)際數(shù)據(jù)傳送之間。在包括了一個(gè)處理器和存儲(chǔ)器芯片的計(jì)算機(jī)系統(tǒng)中，如果所述的存儲(chǔ)器芯片從處理器一起接收一個(gè)讀取命令和所需的地址，該存儲(chǔ)器芯片隨后將所請(qǐng)求的數(shù)據(jù)發(fā)送回處理器。然而，在這種情況下，讀取的數(shù)據(jù)并不會(huì)立即發(fā)送到處理器，而是在經(jīng)過(guò)預(yù)先設(shè)置的、固定的時(shí)鐘周期，即所謂的讀等待時(shí)間后再發(fā)送。相應(yīng)的情況也同樣發(fā)生在寫(xiě)操作中。
讀等待時(shí)間以及寫(xiě)等待時(shí)間尤其取決于存儲(chǔ)器芯片提供數(shù)據(jù)所需的絕對(duì)時(shí)間，同時(shí)也取決于系統(tǒng)時(shí)鐘的時(shí)鐘周期的持續(xù)時(shí)間。在傳統(tǒng)的DRAM半導(dǎo)體存儲(chǔ)器中，讀等待時(shí)間被程序化于該半導(dǎo)體存儲(chǔ)器的模式寄存器中。例如，在第二代DDR-DRAM半導(dǎo)體存儲(chǔ)器(DDR-II)中，寫(xiě)等待時(shí)間連接到讀等待時(shí)間并且通常比讀等待時(shí)間要短一個(gè)時(shí)鐘周期。因此存在以下關(guān)系寫(xiě)等待時(shí)間＝讀等待時(shí)間減1。
等待時(shí)間發(fā)生器的結(jié)構(gòu)和功能以及讀等待時(shí)間電路都是公知的，在以下將不再進(jìn)行詳細(xì)地描述。這種等待時(shí)間電路的通用背景可以參考DE10239322A1、DE10208715A1、DE10208716A1以及DE10210726A1號(hào)專利文獻(xiàn)。
涉及“IEEE國(guó)際固態(tài)電路會(huì)議2003(International Solid StateCircuits Conference 2003)”的會(huì)議公開(kāi)文獻(xiàn)ISSCC 2003/17期/SRAM和DRAM/17.8號(hào)文章說(shuō)明了一種用于SDRAM半導(dǎo)體存儲(chǔ)器的讀等待時(shí)間控制電路。這樣的讀等待時(shí)間控制電路的基本原理如文章中的圖17.8.4所示，其包括了產(chǎn)生以及提供了兩個(gè)內(nèi)部時(shí)鐘信號(hào)CLKDQ、CLKRD。這些時(shí)鐘信號(hào)用來(lái)驅(qū)動(dòng)FIFO電路，通過(guò)該電路，關(guān)于給定的讀信號(hào)的信息變得對(duì)于半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)路徑是可用的，其中半導(dǎo)體存儲(chǔ)器具有使用由DLL電路提供的時(shí)鐘信號(hào)CLKDQ的正確計(jì)時(shí)。
已知的讀等待時(shí)間控制電路具有一個(gè)設(shè)計(jì)用來(lái)將來(lái)自于讀入數(shù)據(jù)的第一時(shí)間參考信號(hào)(時(shí)間域)的兩個(gè)時(shí)鐘信號(hào)轉(zhuǎn)換成讀出數(shù)據(jù)的第二時(shí)間參考信號(hào)--與第一時(shí)間參考信號(hào)不同--的FIFO電路。在每個(gè)情況中，一個(gè)時(shí)鐘信號(hào)用于輸出指針和還有由此衍生的時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)用于FIFO電路的輸入指針，因此該FIFO電路通過(guò)兩個(gè)反饋到相應(yīng)的環(huán)形計(jì)數(shù)器的不同時(shí)鐘信號(hào)驅(qū)動(dòng)。讀命令反饋到FIFO電路的輸入端。等待時(shí)間控制信號(hào)在該FIFO電路的輸出端輸出。
雖然在該介紹中所引證的ISSCC 2003文獻(xiàn)中描述了為等待時(shí)間控制而使用FIFO電路，但其中并未描述該輸入指針以及輸出指針的初始化以及這兩個(gè)指針的同步。然而，F(xiàn)IFO電路的初始化對(duì)這樣的等待時(shí)間控制電路正確實(shí)施功能是最重要的。
在初始化階段，為了在通過(guò)輸入指針寫(xiě)入FIFO單元和通過(guò)輸出指針從所述單元讀出之間的時(shí)間響應(yīng)所需的存儲(chǔ)在模式寄存器中的讀等待時(shí)間，所以輸入指針和輸出指針的相位關(guān)系必須以定義的方式指定。
在用于FIFO電路的輸入和輸出指針的不充分初始化的情況下所產(chǎn)生的問(wèn)題是，提供輸入指針的開(kāi)始計(jì)數(shù)器不清楚在何進(jìn)開(kāi)始計(jì)數(shù)以及它該訪問(wèn)什么鎖存器。這在特定的環(huán)境下，對(duì)相對(duì)較低的半導(dǎo)體存儲(chǔ)器頻率來(lái)說(shuō)，還不是什么大問(wèn)題，。然而，不充分的初始化，特別是隨著時(shí)鐘信號(hào)頻率的增加，會(huì)導(dǎo)致如下的結(jié)果，在特定的環(huán)境下，F(xiàn)IFO電路的輸入指針和輸出指針彼此不再同步，也就是說(shuō)對(duì)于另一個(gè)不再具有一個(gè)定義的很好的時(shí)間間隔。但是，這對(duì)于存儲(chǔ)器操作的可靠性來(lái)說(shuō)是必須的。
由于目前和今后半導(dǎo)體存儲(chǔ)器發(fā)展的趨勢(shì)是向著更高的頻率發(fā)展，以第三代DDR-DRAM存儲(chǔ)器(DDR-III)為例，上述提及的問(wèn)題將會(huì)越來(lái)越明顯。從半導(dǎo)體存儲(chǔ)器對(duì)數(shù)據(jù)進(jìn)行所定義的讀出不再可能，或僅在很高的電路開(kāi)支的情況下才有可能。
在這方面，也可以參考W.Dally所著的課本，“數(shù)字系統(tǒng)工程”(Digital System Engineering)Cambridge 1998，第477-480頁(yè)。它闡明了基于FIFO的相應(yīng)于在ISSCC公開(kāi)文獻(xiàn)中所描述的等待時(shí)間控制電路，但它也未公開(kāi)任何初始化過(guò)程。

發(fā)明內(nèi)容
在此背景下，本發(fā)明在客觀上的技術(shù)目的是提供一個(gè)可靠的，也就是說(shuō)盡可能沒(méi)有錯(cuò)誤的對(duì)于讀等待時(shí)間控制電路，特別是對(duì)于半導(dǎo)體存儲(chǔ)器的初始化。尤其是基于FIFO讀等待時(shí)間控制電路的FIFO電路的輸入和輸出指針根據(jù)初始化彼此而產(chǎn)生一個(gè)合適定義的時(shí)間間隔。
根據(jù)本發(fā)明，這些目的中的至少一個(gè)通過(guò)具有權(quán)利要求1的特征的方法以及通過(guò)具有權(quán)利要求16的特征的讀等待時(shí)間控制電路而實(shí)現(xiàn)。
根據(jù)一個(gè)優(yōu)選實(shí)施例，共用的時(shí)鐘信號(hào)由DLL電路產(chǎn)生的時(shí)鐘信號(hào)。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，第二時(shí)鐘信號(hào)為延遲第一時(shí)鐘信號(hào)所取得的信號(hào)。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，第一時(shí)鐘信號(hào)響應(yīng)共用時(shí)鐘信號(hào)。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，該延遲以這樣的方式設(shè)定，其響應(yīng)提供相應(yīng)的用來(lái)讀取讀數(shù)據(jù)的讀命令的讀信號(hào)的持續(xù)時(shí)間和半導(dǎo)體存儲(chǔ)器輸出驅(qū)動(dòng)的傳播時(shí)間的總和。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，通過(guò)控制信號(hào)而設(shè)定讀等待時(shí)間。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，設(shè)定的讀等待時(shí)間決定輸出指針的開(kāi)始點(diǎn)和/或輸入指針的開(kāi)始點(diǎn)。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，讀等待時(shí)間存儲(chǔ)在模式寄存器中，而分別存儲(chǔ)的讀等待時(shí)間用于定義在輸入指針和輸出指針之間的開(kāi)始間隔。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，在DLL電路重新啟動(dòng)的情況下執(zhí)行輸入指針和輸出指針的初始化。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，DLL電路的至少一個(gè)輸出由于復(fù)位事件而中斷。特別地，在差分信號(hào)或輸出的情況下，這具有如下的優(yōu)點(diǎn)，即輸出終端能置于特定的電勢(shì)位，而第二信號(hào)組件繼續(xù)執(zhí)行，從而能表示控制序列而無(wú)需提供額外的控制信號(hào)。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，該中斷是同步發(fā)生的。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，由DLL電路所產(chǎn)生的時(shí)鐘信號(hào)的時(shí)鐘周期數(shù)在DLL電路復(fù)位后計(jì)數(shù)，僅在時(shí)鐘信號(hào)的時(shí)鐘周期的第一個(gè)計(jì)數(shù)后開(kāi)始初始化，而該第一計(jì)數(shù)比由半導(dǎo)體存儲(chǔ)器的參數(shù)預(yù)先設(shè)定的、在復(fù)位后再允許的讀訪問(wèn)開(kāi)始的所述時(shí)鐘信號(hào)的時(shí)鐘周期的數(shù)要少。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，初始化進(jìn)行于DLL電路已經(jīng)設(shè)定之后，而且是在可以對(duì)半導(dǎo)體存儲(chǔ)器進(jìn)行訪問(wèn)之前。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，通過(guò)分別由兩個(gè)時(shí)鐘信號(hào)之一所驅(qū)動(dòng)的環(huán)形計(jì)數(shù)器設(shè)定固定的預(yù)定時(shí)間的偏移量。
根據(jù)一個(gè)進(jìn)一步優(yōu)選的實(shí)施例，選擇讀信號(hào)的數(shù)據(jù)寬度以便輸出指針能驅(qū)動(dòng)一個(gè)輸出驅(qū)動(dòng)器。
本發(fā)明的優(yōu)點(diǎn)和改進(jìn)能從進(jìn)一步的從屬權(quán)利要求以及參考附圖所進(jìn)行的描述中體現(xiàn)出來(lái)。
本發(fā)明從基于FIFO的讀等待時(shí)間控制電路開(kāi)始。
本發(fā)明的要點(diǎn)包括，一方面在于，用于輸入指針和輸出指針的兩個(gè)時(shí)鐘信號(hào)彼此均從作為基準(zhǔn)的通用時(shí)鐘信號(hào)而得到。此處所包括的是一個(gè)從在集成電路或半導(dǎo)體存儲(chǔ)器中的DLL電路(DLL表示延遲鎖定環(huán)(Delay Locked Loop))所產(chǎn)生的的內(nèi)部時(shí)鐘信號(hào)。另一方面，要點(diǎn)在于，用于FIFO的輸入指針的一個(gè)時(shí)鐘信號(hào)(CLKRD)和用于FIFO的輸出指針的其它時(shí)鐘信號(hào)(CLKDQ)彼此不同。然而，在用于輸入指針和輸出指針的這兩個(gè)時(shí)鐘信號(hào)之間存在有一個(gè)固定的時(shí)間偏移量。該偏移量，也就是說(shuō)在這兩個(gè)時(shí)鐘信號(hào)之間的時(shí)間長(zhǎng)度是以固定的方式指定的并由于在低頻和高頻上的異步而總是相同。
根據(jù)本發(fā)明的用于初始化FIFO電路的輸入指針和輸出指針的方法是基于指定給輸入指針和輸出指針的時(shí)鐘信號(hào)(CLDRD，CLKDQ)的初始化序列。該初始化順序在相應(yīng)的用于提供基準(zhǔn)時(shí)鐘信號(hào)(DLLCLK)的DLL電路設(shè)定后但仍在實(shí)際訪問(wèn)半導(dǎo)體存儲(chǔ)器之前的任何時(shí)候執(zhí)行。
本發(fā)明的思想還在于先關(guān)閉DLL電路的相應(yīng)的一對(duì)差分終端的輸出。特別地，為了防止DLL時(shí)鐘信號(hào)的高或低相位變短的情況的發(fā)生，在這種情況下該輸出同時(shí)關(guān)閉。同時(shí)，即DLL輸出關(guān)閉的時(shí)候，DLL電路繼續(xù)運(yùn)行從而仍保持在被鎖定的狀態(tài)，即所謂的鎖定狀態(tài)。如果只有差分輸出中的一個(gè)斷開(kāi)，或在固定的電勢(shì)而第二輸出仍舊提供由DLL電路所產(chǎn)生的相應(yīng)的差分時(shí)鐘信號(hào)的第二部分，則初始化序列發(fā)出信號(hào)。該“編碼”使得它得以省卻額外的控制線。在一個(gè)預(yù)定的時(shí)間后，優(yōu)選地在DLL電路的瞬間恢復(fù)相位的末端，發(fā)生用于讀等待時(shí)間控制電路的FIFO電路的輸入和輸出指針的時(shí)鐘信號(hào)的本發(fā)明的初始化。以這種方式執(zhí)行初始化能確保指定給輸入和輸出指針的時(shí)鐘信號(hào)在其之間具有一個(gè)固定的偏移量。同時(shí)以這種方式也能確保FIFO電路的輸入和輸出指針能通過(guò)該初始化而重新設(shè)置。
特殊優(yōu)點(diǎn)在于，在初始化的末端，輸入指針開(kāi)始位置的起始指針和輸出指針開(kāi)始位置的起始指針用于設(shè)定一個(gè)合適的數(shù)據(jù)傳輸。只要出現(xiàn)了兩個(gè)時(shí)鐘信號(hào)，即用于輸入指針的時(shí)鐘信號(hào)CLKRD和用于輸出指針的時(shí)鐘信號(hào)CLKDQ，的邊緣，則兩個(gè)環(huán)形計(jì)數(shù)器就開(kāi)始運(yùn)行并且起始指針和輸出指針根據(jù)彼此固定的時(shí)間間隔離開(kāi)原始位置開(kāi)始移動(dòng)。此外，本發(fā)明的特殊優(yōu)點(diǎn)還在于，以這樣的方式定義在輸入指針和輸出指針之間的固定間隔。
在特定的有益改進(jìn)中，只要DLL電路重新啟動(dòng)，則進(jìn)行FIFO電路的輸入和輸出指針的初始化并且從而進(jìn)行它們的同步。以這樣的方式可以確保，依據(jù)以此方式重新生成每個(gè)DLL時(shí)鐘信號(hào)，F(xiàn)IFO電路的輸入指針和輸出指針以及相應(yīng)的指定給所述指針的時(shí)鐘信號(hào)的相位關(guān)系在每次重新啟動(dòng)時(shí)都能以固定的方式指定。
而且，與本發(fā)明的有益改進(jìn)相同，選擇讀信號(hào)的數(shù)據(jù)寬度以便能直接使用FIFO電路的輸出指針，即對(duì)于驅(qū)動(dòng)半導(dǎo)體芯片的輸出驅(qū)動(dòng)器來(lái)說(shuō)沒(méi)有任何迂回之處。
在類似的特定有益改進(jìn)中，存儲(chǔ)在模式寄存器中的等待時(shí)間，即所謂的CAS等待時(shí)間(CAS表示列地址選擇，Column Address Select)，用來(lái)定義在輸入和輸出指針之間的開(kāi)始間隔。例如其可以通過(guò)所謂的“擾亂(scrambling)”或通過(guò)為FIFO電路的兩個(gè)環(huán)形計(jì)數(shù)器至少之一選擇不同的起始值而實(shí)現(xiàn)。
在本發(fā)明類似的特定有益改進(jìn)中，將計(jì)數(shù)器連接到DLL電路的輸出來(lái)使用它。所述的計(jì)數(shù)器接著對(duì)由在輸出端的DLL電路所產(chǎn)生的DLL時(shí)鐘信號(hào)的時(shí)鐘周期數(shù)從復(fù)位開(kāi)始進(jìn)行記數(shù)。許多半導(dǎo)體存儲(chǔ)器，如SDRAM說(shuō)明書(shū)中所提及的，在DLL電路復(fù)位后再次允許進(jìn)行讀訪問(wèn)之前指定時(shí)鐘周期的預(yù)定數(shù)。根據(jù)SDRAM說(shuō)明書(shū)該數(shù)可以是DLL時(shí)鐘信號(hào)的200個(gè)時(shí)鐘周期。在根據(jù)本發(fā)明的方法中，在特定的時(shí)鐘周期數(shù)(例如180個(gè)時(shí)鐘周期)少于預(yù)定的時(shí)鐘周期(這里是200個(gè)時(shí)鐘周期)后所述的計(jì)數(shù)器接著為相應(yīng)的FIFO電路的輸入和輸出指針觸發(fā)初始化序列。對(duì)這樣的初始化，仍留有足夠的、在當(dāng)前狀態(tài)下20個(gè)時(shí)鐘周期相應(yīng)的時(shí)間來(lái)彼此同步輸入指針和輸出指針。
根據(jù)本發(fā)明，分別考慮到所請(qǐng)求或所需的讀等待時(shí)間，F(xiàn)IFO電路具有一個(gè)確定初始化序列并校正FIFO電路的輸入和輸出指針。代之以在FIFO電路中確定初始化序列的電路的實(shí)施方式，其也可以連接到FIFO電路。


本發(fā)明將在以下基于參考附圖的示意圖所指定的典型實(shí)施例進(jìn)行更為詳細(xì)的描述，其中圖1A、1B示出了在典型的操作環(huán)境(1A)中在輸出端用于產(chǎn)生DLL時(shí)鐘信號(hào)的DLL電路的方框圖以及相應(yīng)于由DLL電路(1B)所產(chǎn)生的時(shí)鐘信號(hào)的信號(hào)時(shí)序圖；圖2示出了根據(jù)本發(fā)明的在初始化序列期間由DLL電路所產(chǎn)生的時(shí)鐘信號(hào)CLKDQ，CLKRD的基本輪廓；圖3示出了基于FIFO的讀等待時(shí)間控制電路的示意性結(jié)構(gòu)圖；圖4基于詳細(xì)的功能電路圖示出了相應(yīng)于圖3的讀等待時(shí)間控制電路的結(jié)構(gòu)和功能；圖5示出了在圖4所示的功能電路圖的FIFO電路中出現(xiàn)的信號(hào)的信號(hào)時(shí)序圖；圖6示出了具有等待時(shí)間FIFO的根據(jù)本發(fā)明的讀等待時(shí)間控制電路的方框圖；圖7示出了用于相應(yīng)的等待時(shí)間FIFO的輸入和輸出指針的初始化的信號(hào)時(shí)序圖。
在附圖中，除非另外指定，相同的或者說(shuō)在功能上相同的元件、特征以及信號(hào)用相同的附圖標(biāo)記進(jìn)行標(biāo)注。
附圖標(biāo)記列表1電路結(jié)構(gòu)2DLL電路3復(fù)制電路，用于tDP的延遲電路4復(fù)制電路，用于tRD的延遲電路5輸入6輸出7輸出8反饋路徑11 讀等待時(shí)間控制電路12 輸入13 輸出14 鎖存裝置15 開(kāi)關(guān)裝置16-19鎖存器20-23開(kāi)關(guān)，多路復(fù)用器24 反相電路25、26 反相器27 反饋反相器28 用于輸入指針的環(huán)形計(jì)數(shù)器29 用于輸出指針的環(huán)形計(jì)數(shù)器30 擾頻器，混頻電路31-35FIFO單元36 等待時(shí)間FIFO的輸出40 用于同步關(guān)閉的電路41 計(jì)數(shù)器42 復(fù)位輸入43 DLL電路的輸出44 檢測(cè)電路100 接收電路101 時(shí)鐘分叉樹(shù)
102 狀態(tài)機(jī)103 讀信號(hào)分配器104 順序控制器CLK#反相外部時(shí)鐘信號(hào)CLK 外部時(shí)鐘信號(hào)CLKDQ 內(nèi)部時(shí)鐘信號(hào)CLKRD 延遲內(nèi)部時(shí)鐘信號(hào)CLKVE 延遲內(nèi)部時(shí)鐘信號(hào)DLLCLK DLL電路輸出端的時(shí)鐘信號(hào)INP<0>...<4>輸入指針L 等待時(shí)間L0-L3 數(shù)據(jù)信號(hào)LATINFO 等待時(shí)間控制信號(hào)LT 等待時(shí)間控制信號(hào)O<0>...<4> 輸出信號(hào)OUTEN 輸出信號(hào)OUTP<0>...<4> 輸出指針PREAD 讀信號(hào)R1 關(guān)閉控制信號(hào)R2 復(fù)位信號(hào)RESET 復(fù)位信號(hào)Δt 延遲周期，時(shí)間偏移量t1，t1’ 第一時(shí)刻t2，t2’ 第二時(shí)刻tDP 第一延遲tRD 第二延遲tCLK時(shí)鐘周期t 時(shí)間D0-D3 數(shù)據(jù)DQ 數(shù)據(jù)信號(hào)CMD 命令信號(hào)
RD 讀命令RAS控制信號(hào)CAS控制信號(hào)WE 控制信號(hào)CS 控制信號(hào)具體實(shí)施方式
圖1A、1B示出了在典型的操作環(huán)境(1A)中在輸出端用于產(chǎn)生DLL時(shí)鐘信號(hào)的DLL電路的方框圖以及相應(yīng)于由DLL電路(1B)所產(chǎn)生的時(shí)鐘信號(hào)的信號(hào)時(shí)序圖。
在圖1A中，附圖標(biāo)記1表示用于提供差分時(shí)鐘信號(hào)的基于DLL的電路結(jié)構(gòu)。電路結(jié)構(gòu)1具有一個(gè)DLL電路2。該DLL電路2連接到輸入5和輸出6。外部信號(hào)CLK，例如系統(tǒng)時(shí)鐘的時(shí)鐘信號(hào)，可以通過(guò)輸入5而連接到DLL電路2。在鎖定狀態(tài)，DLL電路2在輸出6產(chǎn)生一個(gè)DLL時(shí)鐘信號(hào)CLKDQ。電路結(jié)構(gòu)1還具有一個(gè)反饋路徑8，在其上布置一個(gè)設(shè)計(jì)為一個(gè)OCD電路(OCD，芯片外驅(qū)動(dòng)器，OffChip Driver)的延遲電路3。所述的OCD電路3從DLL時(shí)鐘信號(hào)CLKDQ產(chǎn)生，在輸出端，獲取一個(gè)延遲時(shí)鐘信號(hào)CLKVE，該信號(hào)反饋到DLL電路2的另一個(gè)輸入。所述時(shí)鐘信號(hào)CLKVE進(jìn)一步反饋到連接到另一個(gè)時(shí)鐘輸出7的又一個(gè)延遲電路4。從而該延遲電路4在輸出端產(chǎn)生時(shí)鐘信號(hào)CLKRD。根據(jù)本發(fā)明，時(shí)鐘信號(hào)CLKDQ和CLKRD通常反饋到讀等待時(shí)間控制電路結(jié)構(gòu)10，其細(xì)節(jié)將在以下更詳盡地說(shuō)明。讀等待時(shí)間控制電路10接收一個(gè)讀信號(hào)PREAD并輸出等待時(shí)間控制信號(hào)LT。該讀信號(hào)PREAD由外部時(shí)鐘信號(hào)CLK鎖定的順序控制器104所產(chǎn)生。該產(chǎn)生的讀信號(hào)PREAD從外部時(shí)鐘信號(hào)CLK通過(guò)順序控制器104中的接收電路100時(shí)開(kāi)始關(guān)于時(shí)鐘信號(hào)CLK而延遲，并經(jīng)歷時(shí)鐘分叉樹(shù)101和讀信號(hào)分配器103以及狀態(tài)機(jī)102的寫(xiě)傳播時(shí)序，其中狀態(tài)機(jī)102接收相關(guān)的控制信號(hào)RAS、CAS、WE、CS等，并產(chǎn)生特定的信號(hào)延遲。該由順序控制器104偏移，偏移量為所提供的讀信號(hào)PREAD由與外部時(shí)鐘信號(hào)CLK比較所得的時(shí)間tRD。
延遲電路3、4也可設(shè)計(jì)為所謂的復(fù)制電路，復(fù)制電路4用于在順序控制器104中的信號(hào)路徑的模擬以及在tRD期間的時(shí)間延遲。由控制信號(hào)發(fā)送給順序控制器104的讀命令RD用外部時(shí)鐘信號(hào)CLK提供，在其上讀信號(hào)PREAD在時(shí)間tRD后準(zhǔn)備好。從而該延遲tRD相應(yīng)于在由順序控制器104請(qǐng)求讀命令RD和提供讀信號(hào)PREAD之間的時(shí)間周期。
復(fù)制電路3模擬偏移驅(qū)動(dòng)器的電路結(jié)構(gòu)并實(shí)現(xiàn)由所述的偏移驅(qū)動(dòng)器tDP的傳播時(shí)間的延遲。
圖1B示出了在輸出端的電路結(jié)構(gòu)1或DLL電路2所產(chǎn)生的時(shí)鐘信號(hào)CLKDQ，CLKVE，CLKRD的相應(yīng)的信號(hào)時(shí)序圖。由于復(fù)制電路3，時(shí)鐘信號(hào)CLKVE具有關(guān)于時(shí)鐘信號(hào)CLKDQ的tDP延遲。時(shí)鐘信號(hào)CLKRD具有關(guān)于時(shí)鐘信號(hào)CLKVE的延遲tRD。因此，時(shí)鐘偏移Δt＝tDP+tRD的結(jié)果為在輸出6，7所提供的時(shí)鐘信號(hào)CLKDQ、CLKRD的總和。
圖2示出了根據(jù)本發(fā)明的在初始化序列期間由DLL電路所產(chǎn)生的時(shí)鐘信號(hào)CLKDQ、CLKRD的基本輪廓。
在此情況下，DLL電路2的輸出的時(shí)刻與斷開(kāi)的時(shí)鐘信號(hào)CLKDQ通過(guò)圖2中的t1而指定。時(shí)鐘信號(hào)CLKRD的相應(yīng)時(shí)刻由t1’指定。例如對(duì)時(shí)刻t2，其值為20，則時(shí)鐘周期(t＝20*tCK)，DLL電路2再次打開(kāi)并再次在輸出端提供整個(gè)時(shí)鐘信號(hào)CLKDQ。時(shí)鐘信號(hào)CLKRD相應(yīng)的時(shí)刻--在Δt期間所延遲的--通過(guò)t2’指定。
兩個(gè)時(shí)鐘信號(hào)CLKDQ、CLKRD用于讀等待時(shí)間控制電路的FIFO電路的各個(gè)輸入和輸出指針的同步。該讀等待時(shí)間控制電路或相應(yīng)的等待時(shí)間FIFO的結(jié)構(gòu)和功能將在以下參考圖3、4、6詳細(xì)描述。通過(guò)電路結(jié)構(gòu)1，通過(guò)對(duì)數(shù)據(jù)路徑的相關(guān)部分和內(nèi)部讀信號(hào)，即所謂的PREAD信號(hào)，的產(chǎn)生和分配的相關(guān)部分的模擬而傳輸輸出時(shí)鐘信號(hào)CLKDQ，以此產(chǎn)生時(shí)鐘信號(hào)CLKRD。從而根據(jù)本發(fā)明的用于初始化等待時(shí)間FIFO的輸入和輸出指針的方法基于兩個(gè)時(shí)鐘信號(hào)CLKDQ、CLKRD的根據(jù)本發(fā)明的初始化序列。在穩(wěn)定也就是說(shuō)鎖定DLL電路2后，但仍然在實(shí)現(xiàn)讀訪問(wèn)半導(dǎo)體存儲(chǔ)器之前，執(zhí)行該初始化序列。
在本發(fā)明的優(yōu)選實(shí)施例中，DLL電路與在重置DLL電路2后對(duì)時(shí)鐘周期數(shù)計(jì)數(shù)的計(jì)數(shù)器連接。在預(yù)定的DLL電路瞬時(shí)恢復(fù)相位的時(shí)鐘周期之后，所述計(jì)數(shù)器觸發(fā)根據(jù)本發(fā)明的所述用于等待時(shí)間FIFO的初始化序列。舉個(gè)實(shí)際的范例，所述初始化序列首先包括DLL電路2的輸出并同步斷開(kāi)時(shí)鐘信號(hào)CLKDQ。僅由于其輸出已被關(guān)閉因此DLL電路2一直運(yùn)行，但DLL電路仍然處于鎖定狀態(tài)。作為DLL電路2的輸出所出現(xiàn)的時(shí)鐘信號(hào)CLKDQ的結(jié)果，在預(yù)定數(shù)的時(shí)鐘周期后，DLL電路2再次同步斷開(kāi)。在延遲時(shí)間Δt＝tDP+tRD后，時(shí)鐘信號(hào)CLKRD接著也出現(xiàn)在輸出7。
圖3基于方框圖示出了基于FIFO的讀等待時(shí)間控制電路的示意性結(jié)構(gòu)圖。基于所引證的ISSCC公開(kāi)文本中和其中的圖17.8.4中所描述的電路結(jié)構(gòu)而構(gòu)建圖3所描述的電路結(jié)構(gòu)。
讀等待時(shí)間控制電路由圖3中的附圖標(biāo)記10來(lái)表示。該讀等待時(shí)間控制電路10具有一個(gè)安排在輸入12和輸出13之間的等待時(shí)間FIFO電路11。在這種情況下，在輸入12出現(xiàn)讀信號(hào)PREAD，且等待時(shí)間控制信號(hào)LT可以在輸出13被輸出。等待時(shí)間FIFO 11具有一個(gè)鎖存裝置14和一個(gè)開(kāi)關(guān)裝置15。在本發(fā)明的優(yōu)選實(shí)施例中，鎖存裝置14包括四個(gè)彼此并聯(lián)安放的鎖存器16-19。數(shù)據(jù)信號(hào)L0-L3分別在各個(gè)鎖存器16-19的輸出端輸出。開(kāi)關(guān)裝置15為所連接的鎖存裝置14的下端并包括彼此并聯(lián)的四個(gè)開(kāi)關(guān)20-23，例如多路復(fù)用器。在這種情況下，各個(gè)鎖存器16-19的輸入端連接到讀等待時(shí)間控制電路10的輸入12，而其輸出端串聯(lián)連接到開(kāi)關(guān)20-23的下端。開(kāi)關(guān)20-23的輸出端連接到輸出13。從而等待時(shí)間FIFO 11具有四個(gè)FIFO單元。
在開(kāi)關(guān)裝置15和輸出13之間還提供有一個(gè)反相裝置24。該反相裝置24在所有情況下均具有彼此串聯(lián)的兩個(gè)反相器25、26，以及一個(gè)與一個(gè)反相器反相連接的反饋反相器27。
電路結(jié)構(gòu)10還具有兩個(gè)計(jì)數(shù)器28、29，其優(yōu)選地設(shè)計(jì)為環(huán)形計(jì)數(shù)器28、29。計(jì)數(shù)器28的輸入端連接到終端7，以便時(shí)鐘信號(hào)CLKRD反饋到所述的計(jì)數(shù)器28。該計(jì)數(shù)器28的輸出端在每種情況下均連接到每個(gè)鎖存器16-19的控制端。從而計(jì)數(shù)器28在輸出端為四個(gè)不同的鎖存器16-19產(chǎn)生四個(gè)不同的輸入指針，這將在以下參考圖4進(jìn)行描述。
環(huán)形計(jì)數(shù)器29用時(shí)鐘信號(hào)CLKDQ將其輸入端連接到終端6。在輸出端，在每種情況下均將計(jì)數(shù)器29連接到開(kāi)關(guān)20-23。而且，所謂的擾頻器30，即所謂的混頻器30，插入在計(jì)數(shù)器29和開(kāi)關(guān)裝置15之間?；祛l器30在輸出端產(chǎn)生四個(gè)反饋到四個(gè)不同開(kāi)關(guān)20-23的輸出指針。這樣的混頻器30的簡(jiǎn)要結(jié)構(gòu)和功能是公知的，因此就不在以下進(jìn)行更為詳細(xì)的描述。
在等待時(shí)間FIFO 11中提供有初始化確定電路(在圖3中未示出)，該電路用于確定初始化序列，如圖2所示，并根據(jù)所需的讀等待時(shí)間而設(shè)定等待時(shí)間FIFO 11的輸出指針。
圖4基于詳細(xì)的功能電路圖示出了相應(yīng)于圖3中的讀等待時(shí)間控制電路的結(jié)構(gòu)和功能。
與圖3中的優(yōu)選實(shí)施例相反，在讀等待時(shí)間控制電路中配置有具有四個(gè)FIFO單元的等待時(shí)間FIFO 11從而FIFO深度為四，在圖4中的等待時(shí)間FIFO具有的FIFO深度為五。進(jìn)一步假定圖4中的讀等待時(shí)間控制電路10設(shè)計(jì)為L(zhǎng)＝5的等待時(shí)間的情況。
環(huán)形計(jì)數(shù)器28在輸出端產(chǎn)生五個(gè)輸入指針I(yè)NP<0>-INP<4>。環(huán)形計(jì)數(shù)器29在輸出端產(chǎn)生五個(gè)輸入指針I(yè)NP<0>-INP<4>，其連接到下游的混頻器30的輸入。兩個(gè)環(huán)形計(jì)數(shù)器28、29能通過(guò)復(fù)位信號(hào)RESET而復(fù)位。
在控制端，混頻器30通過(guò)存儲(chǔ)在于例如控制端連接到混頻器30的模式寄存器中的等待時(shí)間值而反饋一個(gè)控制信號(hào)LATINFO。該混頻器30用來(lái)設(shè)定不同的等待時(shí)間?；祛l器30在輸出端產(chǎn)生五個(gè)不同的輸出指針OUTP<0>-OUTP<4>。
通過(guò)環(huán)形計(jì)數(shù)器28、29而產(chǎn)生輸入和輸出指針I(yè)NP<0>-INP<4>，OUTP<0>-OUTP<4>，同時(shí)混頻器30連接到等待時(shí)間FIFO11的相應(yīng)的控制輸入。所述的等待時(shí)間FIFO 11具有總共五個(gè)FIFO單元31-35，其中在各種情況下每個(gè)單元都具有一個(gè)鎖存器和一個(gè)下游連接到所述鎖存器的開(kāi)關(guān)(參見(jiàn)圖3)。而且，內(nèi)部讀輸入信號(hào)PREAD會(huì)反饋給各個(gè)FIFO單元31-35。依靠所述的讀輸入信號(hào)PREAD以及各個(gè)輸入指針輸入INP<0>-INP<4>，以及輸出指針OUTP<0>-OUTP<4>，等待時(shí)間FIFO 11在輸入產(chǎn)生一個(gè)輸出信號(hào)OUTEN。
圖5示出了相應(yīng)于圖4的功能電路圖的時(shí)序圖。在該情況下，信號(hào)CLK指定外部時(shí)鐘信號(hào)，例如系統(tǒng)時(shí)鐘的時(shí)鐘信號(hào)。信號(hào)CMD指定命令信號(hào)，也就是說(shuō)指定讀命令RD。信號(hào)DQ指定要從例如半導(dǎo)體存儲(chǔ)器讀取的外部數(shù)據(jù)信號(hào)。
根據(jù)本發(fā)明的初始化序列將在下面參考圖5和2來(lái)簡(jiǎn)要說(shuō)明。
時(shí)鐘信號(hào)CLKRD是使用復(fù)制電路3、4將相應(yīng)的時(shí)鐘信號(hào)CLKDQ延遲Δt＝tDP+tRD而構(gòu)建的。在用于同步的初始化相位的開(kāi)始，時(shí)鐘信號(hào)CLKDQ、CLKRD均在預(yù)定的時(shí)間期間調(diào)到低邏輯電平(“0”，LOW)，在圖2中的優(yōu)選實(shí)施例的情況下大約是20個(gè)時(shí)鐘周期。一旦兩個(gè)時(shí)鐘信號(hào)CLKDQ、CLKRD所謂的LOW相位在初始時(shí)由為此提供的檢測(cè)電路確定，則依照所需的等待時(shí)間，各個(gè)輸出指針OUTP<0>-OUTP<4>均設(shè)定為初始狀態(tài)。在圖4和5中圖示出了對(duì)于優(yōu)選實(shí)施例所提出的L＝5的等待時(shí)間。在這種情況下，必須選擇輸出指針OUTP<4>作為開(kāi)始指針。根據(jù)時(shí)鐘信號(hào)CLKDQ的邊界“5”，輸出指針相應(yīng)地可以從OUTP<4>到OUTP<0>轉(zhuǎn)換。所述的輸出指針OUTP<0>打開(kāi)FIFO單元31并包含關(guān)于讀命令RD是否接收時(shí)鐘信號(hào)CLKRD的邊界“0”的信息項(xiàng)。
圖5表示了用于圖示目的的三個(gè)讀命令。在輸入指針I(yè)NP<0>-INP<4>中，標(biāo)示的“0”或標(biāo)示的“1”表示內(nèi)部產(chǎn)生的讀信號(hào)PREAD是否確定為“1”或“0”。在PREAD信號(hào)的高邏輯電平或“1”情況下所確定的讀命令RD以及在PREAD信號(hào)的低邏輯電平或“0”情況下不存在讀命令，則該內(nèi)部讀信號(hào)PREAD因此提供一個(gè)關(guān)于讀命令的存在情況的信息項(xiàng)。
等待時(shí)間FIFO 11的輸出36上的輸出信號(hào)OUTEN包含瞬間作用的信息項(xiàng)，在該時(shí)刻半導(dǎo)體存儲(chǔ)器的輸出驅(qū)動(dòng)器為讀取數(shù)據(jù)而接收可以得到的信號(hào)。在當(dāng)前的優(yōu)選實(shí)施例中，讀信號(hào)PREAD的整個(gè)長(zhǎng)度為兩個(gè)時(shí)鐘周期，從而滿足在每個(gè)讀訪問(wèn)中，在向外部的半個(gè)時(shí)鐘周期的數(shù)據(jù)寬度中提供四個(gè)數(shù)據(jù)的需求。該讀操作通常也優(yōu)選地為預(yù)取-4的訪問(wèn)。通過(guò)依照所使用的預(yù)取訪問(wèn)的寬度而進(jìn)行的對(duì)PREAD信號(hào)的數(shù)據(jù)寬度的選取，等待時(shí)間FIFO 11的輸出能很有利地直接用于驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器的輸出驅(qū)動(dòng)器。本發(fā)明的有益結(jié)構(gòu)將在下面參考表1圖示，表1闡釋了PREAD信號(hào)的寬度和預(yù)取訪問(wèn)的關(guān)系

表1擾頻器30在初始化的瞬間估算存儲(chǔ)在模式寄存器(未示出)中的讀等待時(shí)間并以等待時(shí)間控制信號(hào)LATINFO的形式反饋給擾頻器30。在很有益的結(jié)構(gòu)中，根據(jù)本發(fā)明的讀等待時(shí)間控制電路10具有一個(gè)可調(diào)整的讀等待時(shí)間L。舉例來(lái)說(shuō)，取決于等待時(shí)間控制信號(hào)LATINFO的值，此處可以設(shè)定讀等待時(shí)間為5、6和7。下面的表2圖示了分別對(duì)于等待時(shí)間為5、6、7的輸出指針OUTP<0>-OUTP<4>的各個(gè)開(kāi)始點(diǎn)的關(guān)系。

表2上面的表2僅僅提供給了深度為5的等待時(shí)間FIFO，也就是說(shuō)如圖4所示的等待時(shí)間FIFO。等待時(shí)間FIFO 11的深度取決于能選擇的最高的等待時(shí)間以及延遲時(shí)間tDP、tRD。在這種情況下，延遲時(shí)間tDP實(shí)質(zhì)上相應(yīng)于DLL電路的超前時(shí)間。時(shí)間tRD指定了在接收外部讀信號(hào)和在等待時(shí)間FIFO上出現(xiàn)信號(hào)PREAD之間的時(shí)間。
圖6示出了根據(jù)本發(fā)明的讀等待時(shí)間控制電路的方框圖。
根據(jù)本發(fā)明的圖6所示的讀等待時(shí)間控制電路首先具有一個(gè)用于關(guān)閉DLL電路2的的輸出的裝置。而且，讀等待時(shí)間控制電路10同時(shí)包含一個(gè)確定初始化序列并根據(jù)所需的讀等待時(shí)間正確設(shè)定輸出指針的電路。在這種情況下，在圖6所示的優(yōu)選實(shí)施例中的電路結(jié)構(gòu)構(gòu)建圖1中的DLL電路2以及圖3和4中的電路結(jié)構(gòu)上。
輸出6和在DLL電路2的輸出之間提供有一個(gè)電路40，該電路40用于在輸出端執(zhí)行由DLL電路2所提供的DLL時(shí)鐘信號(hào)DLLCLK的同步關(guān)閉。該電路結(jié)構(gòu)40通過(guò)關(guān)閉控制信號(hào)R1而驅(qū)動(dòng)。所述的關(guān)閉控制信號(hào)R1由計(jì)數(shù)器41提供。在輸入端計(jì)數(shù)器41連接到復(fù)位輸入42以及DLL電路2的差分輸出終端對(duì)43。復(fù)位信號(hào)RESET通過(guò)復(fù)位輸入42而連接。所述的復(fù)位信號(hào)RESET一方面連接到DLL電路2，另一方面連接到計(jì)數(shù)器41。計(jì)數(shù)器41還輸入DLL電路2的輸出信號(hào)DLLCLK。為了以后的關(guān)閉，計(jì)數(shù)器41從這兩個(gè)信號(hào)產(chǎn)生所述的饋送到電路結(jié)構(gòu)40的關(guān)閉控制信號(hào)R1。
還進(jìn)一步提供有檢測(cè)裝置44。檢測(cè)裝置44通過(guò)能復(fù)位的等待時(shí)間FIFO 11而指定來(lái)產(chǎn)生一個(gè)復(fù)位信號(hào)R2。為了該目的，檢測(cè)裝置44在輸入端連接到輸出6而在輸出端連接到等待時(shí)間FIFO 11的控制輸入。因此檢測(cè)裝置44在輸入端輸入時(shí)鐘信號(hào)CLKDQ。
在圖6中，與圖3相反，兩個(gè)復(fù)制電路3，4在單個(gè)電路模塊中實(shí)現(xiàn)。
依照?qǐng)D6，根據(jù)本發(fā)明的讀等待時(shí)間控制電路10的功能將在以下簡(jiǎn)要描述。
DLL電路2的輸出信號(hào)DLLCLK連接到計(jì)數(shù)器41。在外部預(yù)定的DLL復(fù)位后，相應(yīng)的復(fù)位信號(hào)RESET類似地連接到計(jì)數(shù)器41。
在可選的實(shí)施例中，在第二個(gè)信號(hào)用做控制或復(fù)位信號(hào)時(shí)，通過(guò)向計(jì)數(shù)器僅僅傳送一個(gè)差分的部分信號(hào)DLLCLK而發(fā)生的復(fù)位，通過(guò)傳達(dá)該復(fù)位而對(duì)在復(fù)位輸入42和計(jì)數(shù)器41之間的控制線進(jìn)行分配。
例如，在連接所述的復(fù)位信號(hào)RESET后，計(jì)數(shù)器41對(duì)時(shí)鐘信號(hào)DLLCLK的時(shí)鐘周期計(jì)數(shù)直到達(dá)到預(yù)定的數(shù)180。DLL電路2因此處于穩(wěn)定狀態(tài)。從而根據(jù)本發(fā)明仍然保留大約20個(gè)時(shí)鐘周期的時(shí)間來(lái)執(zhí)行等待時(shí)間FIFO的初始化。假定存在關(guān)閉控制信號(hào)R1，其相應(yīng)于計(jì)數(shù)器值180，用于同步關(guān)閉的電路結(jié)構(gòu)40中斷DLL電路2的輸出43，以使得沒(méi)有時(shí)鐘信號(hào)CLKDQ通過(guò)輸出6傳送到等待時(shí)間FIFO11。結(jié)果，時(shí)鐘信號(hào)CLKRD也從而被中斷。與計(jì)數(shù)器41連接的關(guān)閉裝置40的功能上的特別優(yōu)點(diǎn)在于時(shí)鐘信號(hào)CLKDQ為幾個(gè)時(shí)鐘周期就可以中斷時(shí)鐘信號(hào)CLKDQ而不會(huì)出現(xiàn)半個(gè)時(shí)鐘周期或部分時(shí)鐘周期。
檢測(cè)電路44發(fā)現(xiàn)了多個(gè)時(shí)鐘信號(hào)CLKDQ的高相位的缺失并在輸出端產(chǎn)生用于驅(qū)動(dòng)等待時(shí)間FIFO 11的復(fù)位信號(hào)R2。檢測(cè)電路44和連接到DLL電路2的輸出43的計(jì)數(shù)器41的結(jié)構(gòu)和功能都是公知的，因此在以下就不在累述。
圖7使用了序列圖來(lái)示出根據(jù)本發(fā)明的用于初始化以及同步等待時(shí)間FIFO 11的輸出和輸入指針的方法。在該方法中，用來(lái)實(shí)現(xiàn)半導(dǎo)體電路的偏移驅(qū)動(dòng)器的傳播時(shí)間的功能的延遲時(shí)間tDP和用來(lái)指定為提供讀出數(shù)據(jù)的讀信號(hào)PREAD的延遲tRD均是為了初始化而考慮的。
圖7示出了等待時(shí)間L＝5的優(yōu)選實(shí)施例。在時(shí)刻t10發(fā)送讀命令RD。為了考慮等待時(shí)間L＝5而讀出的讀數(shù)據(jù)D0-D3也同步讀出，必須考慮相應(yīng)的延遲時(shí)間tRD，tDP?？梢岳斫馔阶x出就意味著根據(jù)外部提供的時(shí)鐘信號(hào)CLK或從其上所獲取的例如反相的時(shí)鐘信號(hào)CLK#的時(shí)鐘信號(hào)，讀數(shù)據(jù)D0-D4是同步的。
在圖7的實(shí)例中，讀數(shù)據(jù)D0-D4的第一數(shù)據(jù)D0要被讀出，因此在時(shí)刻t11開(kāi)始。在這種情況下，時(shí)刻t11相應(yīng)于外部時(shí)鐘信號(hào)CLK的上升沿或相應(yīng)的反相時(shí)鐘信號(hào)CLK#的下降沿。然而，該讀出操作或該讀出操作的控制以及更特別的對(duì)所需的等待時(shí)間L＝4的設(shè)定并不基于所述的外部時(shí)鐘信號(hào)CLK發(fā)生作用。用來(lái)設(shè)定讀等待時(shí)間的內(nèi)部時(shí)鐘信號(hào)DLLCLK，CLKDQ在此應(yīng)用。由DLL電路2獲得該內(nèi)部時(shí)鐘信號(hào)DLLCLK，CLKDQ。然而，問(wèn)題是這里必須考慮延遲時(shí)間tRD和tDP。這就意味著，一方面，對(duì)于在等待時(shí)間L＝5之后而同步數(shù)據(jù)D0-D4的讀出，相應(yīng)的為數(shù)據(jù)讀出的輸出指針必須同時(shí)考慮延遲tDP，即偏移驅(qū)動(dòng)器的規(guī)定傳送時(shí)間周期。在這種考量下，為了同步初始化該讀出操作，相應(yīng)的用于與時(shí)鐘信號(hào)同步讀出的數(shù)據(jù)D0-D4的時(shí)鐘信號(hào)CLKDQ的上升沿必須暫時(shí)提前延遲時(shí)間tDP的時(shí)間長(zhǎng)度。時(shí)鐘信號(hào)CLKDQ的輸出指針因此必須指向時(shí)刻t12。時(shí)刻t12暫時(shí)以t11和t12之間的差相應(yīng)于延遲時(shí)間tDP的方式超前于時(shí)刻t11。
而且，時(shí)間tRD也需考慮同步讀出。在相對(duì)于時(shí)刻t10的時(shí)刻tRD之后，輸出內(nèi)部讀信號(hào)PREAD，其請(qǐng)求了一個(gè)讀操作。該讀信號(hào)PREAD通過(guò)讀命令RD而從外部請(qǐng)求。
為了相對(duì)于外部時(shí)鐘信號(hào)CLK能同步地讀出，由DLL電路2所提供的內(nèi)部時(shí)鐘信號(hào)CLKDQ必須相應(yīng)地在考慮時(shí)間周期Δt＝tDP+tRD的情況下設(shè)定。由于延遲時(shí)間tRD相對(duì)于時(shí)刻t10是固定的，為了確定內(nèi)部時(shí)鐘信號(hào)CLKDQ具有上升沿的時(shí)刻t14，有必要從時(shí)刻t10中減去延遲tDP，以便在時(shí)刻t13和t14之間的差恰好相應(yīng)于時(shí)間周期Δt＝tDP與tRD的和。因此內(nèi)部時(shí)鐘信號(hào)CLKDQ在時(shí)刻t14上具有上升沿，從而確?？紤]等待時(shí)間L＝5的情況，在時(shí)刻t11，數(shù)據(jù)可以同步讀出。
雖然本發(fā)明已經(jīng)以優(yōu)選實(shí)施例為基礎(chǔ)而進(jìn)行了詳細(xì)解釋，但也并不局限于此，而可以以其他方法進(jìn)行修改。
特別的，根據(jù)本發(fā)明的讀等待時(shí)間控制電路以及相應(yīng)的FIFO、環(huán)形計(jì)數(shù)器以及混頻器刻意以非常簡(jiǎn)單的方式圖示。也就是說(shuō)任意改變所描述的電路結(jié)構(gòu)而不會(huì)背離本發(fā)明的原理。因此，在以上所描述的優(yōu)選實(shí)施例中，可以為提供各個(gè)輸出指針而將混頻器分配給環(huán)形計(jì)數(shù)器。但，此外混頻器也可以可選地分配給用來(lái)提供輸入指針的環(huán)形計(jì)數(shù)器。
在原理上，這些讀等待時(shí)間控制電路的功能當(dāng)然也是用程序控制的裝置來(lái)實(shí)現(xiàn)的，該程序控制的裝置例如可以是微處理器或微控制器，或像PLD或FPGA電路的可編程的邏輯電路。但以上參考附圖所描述的結(jié)構(gòu)具有特別的益處，因此從電路以及性能方面考慮都是優(yōu)選的。而且，無(wú)需一定要提供在每個(gè)讀訪問(wèn)中分別將四個(gè)數(shù)據(jù)包寫(xiě)入存儲(chǔ)器的所謂的預(yù)取-4的讀訪問(wèn)。在每個(gè)寫(xiě)訪問(wèn)中也可以提供更多或更少的預(yù)取讀訪問(wèn)，例如預(yù)取-2或預(yù)取-8的讀訪問(wèn)。
在以上的優(yōu)選實(shí)施例中，讀等待時(shí)間控制電路圖示了一個(gè)具有深度4或5的等待時(shí)間FIFO。然而，當(dāng)然也可以提供具有更大或更小的深度的等待時(shí)間FIFO 11的任意不同配置。而且，與圖5和7中的優(yōu)選實(shí)施例不同，讀等待時(shí)間并不限于等于5的讀等待時(shí)間。當(dāng)然這里也能提供更大或更小的讀等待時(shí)間。其僅僅需要一個(gè)相應(yīng)的FIFO單元或等待時(shí)間FIFO的電路改變。
雖然在圖中僅僅示意了單信號(hào)或單路徑，但根據(jù)本發(fā)明的等待時(shí)間控制還可以包括差分信號(hào)的設(shè)定和產(chǎn)生。因此，圖示的終端和信號(hào)路徑也可以作為差分終端對(duì)和信號(hào)路徑。
權(quán)利要求
1.一種通過(guò)用于對(duì)半導(dǎo)體存儲(chǔ)器進(jìn)行讀訪問(wèn)的基于FIFO的讀等待時(shí)間控制電路(10)而設(shè)定和控制讀等待時(shí)間(L)的方法，該方法包括步驟提供通用內(nèi)部時(shí)鐘信號(hào)(DLLCLK)；由通用時(shí)鐘信號(hào)(DLLCLK)產(chǎn)生內(nèi)部第一時(shí)鐘信號(hào)(CLKDQ)以及一個(gè)與第一時(shí)鐘信號(hào)(CLKDQ)不同的內(nèi)部第二時(shí)鐘信號(hào)(CLKRD)；為讀出讀數(shù)據(jù)(DQ)而從第一時(shí)鐘信號(hào)(CLKDQ)產(chǎn)生輸出指針(INP<0>…<4>)；為讀入讀數(shù)據(jù)(DQ)而從第二時(shí)鐘信號(hào)(CLKRD)產(chǎn)生輸入指針(INP<0>…<4>)；通過(guò)在輸出指針(OUTP<0>…<4>)和輸入指針(INP<0>…<4>)間定位一個(gè)所定義的、固定的預(yù)定時(shí)間偏移量(Δt)而初始化輸入和輸出指針。
2.如權(quán)利要求1所述的方法，其中所述通用時(shí)鐘信號(hào)(DLLCLK)為由DLL電路(2)所產(chǎn)生的時(shí)鐘信號(hào)。
3.如前述權(quán)利要求中任一個(gè)所述的方法，其中所述第二時(shí)鐘信號(hào)(CLKRD)源于對(duì)第一時(shí)鐘信號(hào)(CLKDQ)的延遲。
4.如前述權(quán)利要求中任一個(gè)所述的方法，其中第一時(shí)鐘信號(hào)(CLKDQ)相應(yīng)于通用時(shí)鐘信號(hào)(DLLCLK)。
5.如前述權(quán)利要求中任一個(gè)所述的方法，其中所述延遲(Δt)以這樣的方式設(shè)定，其相應(yīng)于提供用于讀出讀數(shù)據(jù)(DQ)的相應(yīng)讀命令(RD)所相應(yīng)的的讀信號(hào)(PREAD)的時(shí)間周期(tRD)和半導(dǎo)體存儲(chǔ)器的輸出驅(qū)動(dòng)器的傳送時(shí)間(tDP)的總和。
6.如前述權(quán)利要求中任一個(gè)所述的方法，其中所述的讀等待時(shí)間(L)由控制信號(hào)(LATINFO)來(lái)設(shè)定。
7.如前述權(quán)利要求中任一個(gè)所述的方法，其中讀等待時(shí)間(L)組確定輸出指針(OUTP<0>…<4>)的開(kāi)始點(diǎn)和/或輸入指針(INP<0>…<4>)的開(kāi)始點(diǎn)。
8.如前述權(quán)利要求中任一個(gè)所述的方法，其中讀等待時(shí)間(L)存儲(chǔ)在模式存儲(chǔ)器中，并且分別存儲(chǔ)的讀等待時(shí)間(L)用于定義在輸入指針(INP<0>…<4>)和輸出指針(OUTP<0>…<4>)之間的開(kāi)始間隔。
9.如前述權(quán)利要求中任一個(gè)所述的方法，其中當(dāng)在該DLL電路(2)中有重啟時(shí)執(zhí)行輸入指針(INP<0>…<4>)和輸出指針(OUTP<0>…<4>)的初始化。
10.如前述權(quán)利要求中任一個(gè)所述的方法，其中該DLL電路(2)的至少一個(gè)輸出(43)在復(fù)位事件中中斷。
11.如權(quán)利要求10所述的方法，其中同步地執(zhí)行中斷。
12.如前述權(quán)利要求中任一個(gè)所述的方法，其中由該DLL電路(2)產(chǎn)生的時(shí)鐘信號(hào)(DLLCLK)的時(shí)鐘周期數(shù)在所述DLL電路(2)復(fù)位后開(kāi)始計(jì)數(shù)，初始化在時(shí)鐘信號(hào)(DLLCLK)的第一個(gè)時(shí)鐘周期后進(jìn)行初始化，而該在復(fù)位后再次允許讀訪問(wèn)的所述時(shí)鐘信號(hào)(DLLCLK)的時(shí)鐘周期數(shù)比由半導(dǎo)體存儲(chǔ)器所預(yù)先設(shè)定的數(shù)要少。
13.如前述權(quán)利要求中任一個(gè)所述的方法，其中初始化僅僅在該DLL電路穩(wěn)定后以及在執(zhí)行對(duì)半導(dǎo)體存儲(chǔ)器的讀訪問(wèn)之前執(zhí)行。
14.如前述權(quán)利要求中任一個(gè)所述的方法，其中固定的預(yù)定時(shí)間偏移量(Δt)通過(guò)分別由兩個(gè)時(shí)鐘信號(hào)(CLKRD、CLKDQ)之一所驅(qū)動(dòng)的兩個(gè)環(huán)形計(jì)數(shù)器(28、29)設(shè)定。
15.如前述權(quán)利要求中任一個(gè)所述的方法，其中選擇讀信號(hào)的數(shù)據(jù)寬度以便輸出指針(OUTP<0>…<4>)能用來(lái)驅(qū)動(dòng)一個(gè)輸出驅(qū)動(dòng)器。
16.一種用來(lái)設(shè)定和控制對(duì)半導(dǎo)體存儲(chǔ)器的讀訪問(wèn)的讀等待時(shí)間(L)、特別適用于執(zhí)行前述權(quán)利要求中的任一個(gè)所述的方法的讀等待時(shí)間控制電路(10)，其特征在于，在可以應(yīng)用內(nèi)部讀信號(hào)(PREAD)的輸入(12)和輸出(36，13)之間具有等待時(shí)間FIFO(11)，具有提供內(nèi)部第一DLL時(shí)鐘信號(hào)(CLKDQ)的時(shí)鐘輸入(6)，具有至少一個(gè)在輸入端連接到時(shí)鐘輸入(6)的用來(lái)提供至少一個(gè)輸出指針(OUTP<0>…<4>)的第一計(jì)數(shù)器(29)，具有至少一個(gè)延遲電路(3，4)，其用來(lái)通過(guò)延遲第一DLL時(shí)鐘信號(hào)(CLKDQ)產(chǎn)生一個(gè)內(nèi)部第二DLL時(shí)鐘信號(hào)(CLKRD)，具有至少一個(gè)用來(lái)提供至少一個(gè)輸入指針(INP<0>…<4>)的第二計(jì)數(shù)器(28)，其在輸入端通過(guò)延遲電路(3，4)連接到時(shí)鐘輸入，具有一個(gè)初始化電路(40，41，44)，其執(zhí)行第一和第二內(nèi)部DLL時(shí)鐘信號(hào)(CLKDP，CLKDQ)的同步。
17.如權(quán)利要求16所述的讀等待時(shí)間控制電路，其中提供有至少一個(gè)等待時(shí)間設(shè)定裝置(30)，其可以通過(guò)等待時(shí)間控制信號(hào)(LATINFO)設(shè)定等待時(shí)間(L)。
18.如權(quán)利要求17所述的讀等待時(shí)間控制電路，其中等待時(shí)間設(shè)定裝置(30)安置在第一和/或第二計(jì)數(shù)器(28、29)和等待時(shí)間FIFO(11)的控制終端之間。
19.如權(quán)利要求16到18中的任一個(gè)所述的讀等待時(shí)間控制電路，其中計(jì)數(shù)器(28、29)中的至少一個(gè)是設(shè)計(jì)為環(huán)形計(jì)數(shù)器(28、29)的。
20.如權(quán)利要求16到19中的任一個(gè)所述的讀等待時(shí)間控制電路，其中所述初始化電路(40、41、44)具有一個(gè)用來(lái)同步關(guān)閉由DLL電路(2)所產(chǎn)生的時(shí)鐘信號(hào)(DLLCLK)的電路(40)。
21.如權(quán)利要求16到20中的任一個(gè)所述的讀等待時(shí)間控制電路，其中所述初始化電路(40、41、44)是以連接到DLL電路(2)的時(shí)鐘輸出(43)的下端的方式設(shè)置的。
22.如權(quán)利要求21所述的讀等待時(shí)間控制電路，其中進(jìn)一步在輸入端提供有連接到復(fù)位輸入(42)而在輸出端連接到時(shí)鐘輸出(43)的計(jì)數(shù)器(41)，其驅(qū)動(dòng)用于同步關(guān)閉電路(40)的控制輸入，而且計(jì)數(shù)器在給定復(fù)位信號(hào)(RESET)時(shí)，計(jì)算時(shí)鐘信號(hào)(DLLCLK)的時(shí)鐘周期，并且對(duì)于預(yù)定的計(jì)數(shù)器讀取，輸出用于中斷時(shí)鐘信號(hào)(DLLCLK)的控制信號(hào)(R1)給用于同步中斷的電路(40)。
23.如權(quán)利要求16到22中的任一個(gè)所述的讀等待時(shí)間控制電路，其中提供檢測(cè)器電路(44)，其以連接在用于同步斷開(kāi)的電路(40)的下端的方式安置并進(jìn)一步產(chǎn)生復(fù)位信號(hào)(R2)，該信號(hào)饋送到等待時(shí)間FIFO(11)的控制輸入而使等待時(shí)間FIFO(11)復(fù)位。
24.一種半導(dǎo)體存儲(chǔ)器，其特征在于它具有如權(quán)利要求16到23中的任一個(gè)所述的讀等待時(shí)間控制電路。
25.如權(quán)利要求24的半導(dǎo)體存儲(chǔ)器，其特征在于，所述半導(dǎo)體存儲(chǔ)器是一個(gè)DDR存儲(chǔ)器，特別是第2代和/或第3代的DDR存儲(chǔ)器。
全文摘要
通過(guò)用于對(duì)半導(dǎo)體存儲(chǔ)器讀訪問(wèn)的基于FIFO的讀等待時(shí)間控制電路(10)而設(shè)定和控制讀等待時(shí)間(L)的方法，該方法包括步驟提供一個(gè)通用內(nèi)部時(shí)鐘信號(hào)(DLLCLK)；由通用時(shí)鐘信號(hào)(DLLCLK)產(chǎn)生一個(gè)內(nèi)部第一時(shí)鐘信號(hào)(CLKDQ)以及一個(gè)與第一時(shí)鐘信號(hào)(CLKDQ)不同的內(nèi)部第二時(shí)鐘信號(hào)(CLKRD)；為讀出讀數(shù)據(jù)(DQ)而從第一時(shí)鐘信號(hào)(CLKDQ)產(chǎn)生一個(gè)輸出指針(INP<0>…<4>)；為讀入讀數(shù)據(jù)(DQ)而從第二時(shí)鐘信號(hào)(CLKRD)產(chǎn)生一個(gè)輸入指針(INP<0>…<4>)；通過(guò)在輸出指針(OUTP<0>…<4>)和輸入指針(INP<0>…<4>)間定位一個(gè)所定義的、固定的預(yù)定時(shí)間偏移量(Δt)而初始化輸入和輸出指針。本發(fā)明進(jìn)一步提供了一種用于執(zhí)行該方法的相應(yīng)的電路結(jié)構(gòu)。
文檔編號(hào)G11C11/4096GK1767056SQ200510081798
公開(kāi)日2006年5月3日 申請(qǐng)日期2005年5月27日 優(yōu)先權(quán)日2004年5月27日
發(fā)明者斯特凡·迪特里希, 托馬斯·海因, 帕特里克·海涅, 彼得·施羅格邁爾 申請(qǐng)人:印芬龍科技股份有限公司