專利名稱：不同工藝－電壓－溫度變化下穩(wěn)定的同步隨機(jī)存取存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，且尤其涉及采用有效電壓方案(virtual railscheme)、在不同工藝-電壓-溫度(PVT)變化下穩(wěn)定的同步隨機(jī)存取存儲(chǔ)器(SRAM)。
背景技術(shù)：
圖1是SRAM存儲(chǔ)陣列中通常使用的、包含6個(gè)晶體管的SRAM單元101電路圖。常將SRAM單元101稱作6T SRAM單元。在SRAM單元101中，將NMOS晶體管N1和N2分別連接在地電壓VSS與節(jié)點(diǎn)A以及在地電壓VSS與節(jié)點(diǎn)B之間，且將節(jié)點(diǎn)A和B分別通過PMOS晶體管P1和P2連接到電源電壓VDD。節(jié)點(diǎn)A與晶體管P2和N2的柵極連接，且節(jié)點(diǎn)B與晶體管P1和N1的柵極連接。
SRAM單元101存儲(chǔ)數(shù)據(jù)。具體而言，SRAM單元101將一電壓電平存儲(chǔ)在一由2個(gè)交叉連接的反相器形成的觸發(fā)器中。其中一交叉反相器由晶體管P1和N1組成，且另一交叉反相器由晶體管P2和N2組成。例如，當(dāng)節(jié)點(diǎn)A的電壓電平大約與地電壓VSS相同時(shí)，即為邏輯低電平時(shí)，晶體管P2導(dǎo)通，且晶體管N2截止，從而將節(jié)點(diǎn)B升為接近電源電壓VDD的電平，且進(jìn)入邏輯高狀態(tài)。當(dāng)節(jié)點(diǎn)B為邏輯高時(shí)，晶體管P1截止，且晶體管N1導(dǎo)通，從而將節(jié)點(diǎn)A降為地電壓VSS，且進(jìn)入邏輯低狀態(tài)。這樣，SRAM單元101被連續(xù)鎖存。
將節(jié)點(diǎn)A和B分別通過NMOS晶體管N3和N4與位線BL和反位線/BL連接。將NMOS晶體管N3和N4稱為存取(access)晶體管或傳送(pass)晶體管。將NMOS晶體管N3和N4的柵極與能夠?qū)崿F(xiàn)讀寫操作的字線WL連接。如果節(jié)點(diǎn)A為邏輯低且使字線WL處于邏輯高電平，則從位線BL經(jīng)存取晶體管N3和晶體管N1到地電壓VSS形成電流通路，且將節(jié)點(diǎn)A的邏輯低狀態(tài)讀出到位線BL上。
如果節(jié)點(diǎn)A為邏輯低且字線WL為邏輯低，則SRAM單元101中從位線BL經(jīng)存取晶體管N3和晶體管N1到地電壓VSS形成一漏電流通路103。
當(dāng)SRAM單元尺寸不斷減小時(shí)，SRAM單元提供的讀出電流大小下降。尤其是，由于技術(shù)進(jìn)步，使讀出電流隨電源電壓VDD降低而降低。與讀出電流下降對(duì)比，漏電流大小反而增加。隨漏電流增加，從SRAM單元中讀數(shù)據(jù)變得更困難，因而需要一種降低每個(gè)SRAM單元中漏電流的方法。
美國(guó)專利6,560,139和6,549,453中公布了降低SRAM單元中漏電流的技術(shù)。
圖2所示美國(guó)專利6,560,139的SRAM單元中，壓降(pull-down)晶體管N1和N2的源極沒有直接與地電壓VSS連接，但通過偏置器件203與與地電壓VSS連接。偏置器件203是一晶體管，并且通過選通電源電壓VDD而導(dǎo)通的偏置晶體管203的溝道兩端的壓降，將壓降晶體管N1和N2的源極電壓增加。當(dāng)壓降晶體管N1和N2的源極電壓增加時(shí)，晶體管N1和N2的柵極-源極電壓為負(fù)。因此，反向偏置源結(jié)使晶體管N1和N2溝道耗盡，從而增加了閾值電壓Vt。由于閾值電壓Vt增加，讀出電流稍微下降，但漏電流成指數(shù)下降。
圖3所示美國(guó)專利6,549,453的SRAM單元陣列200中，使NMOS晶體管208作為二極管與開關(guān)部分206連接，以將VL節(jié)點(diǎn)電壓從地電壓VSS增加一NMOS晶體管閾值電壓Vt。因此，如在上述美國(guó)專利′139中，漏電流下降，且將一單元節(jié)點(diǎn)中的一位從0到1反轉(zhuǎn)或反之所需的電壓擺幅寬度也下降。同樣，使PMOS晶體管214作為二極管與開關(guān)部分210連接，以將VH節(jié)點(diǎn)電壓從電源電壓VDD減小一PMOS晶體管閾值電壓Vt，且將該單元節(jié)點(diǎn)中的該位從0到1反轉(zhuǎn)或反之所需的電壓擺幅寬度下降。
在有效電壓技術(shù)中，將電源電壓降低到一預(yù)定電壓，且將地電壓VSS上升到一預(yù)定電壓，以實(shí)現(xiàn)低漏電流模式的SRAM，根據(jù)每個(gè)SRAM單元中的漏電流大小以及具有二極管特性的晶體管208和214的微弱導(dǎo)通電流，確定下降的電源電壓VH和上升的地電壓VL。
當(dāng)芯片系統(tǒng)(SOC)電路體系中采用低漏電流SRAM時(shí)，由于SOC工作時(shí)不同電壓和溫度特性的影響，使電源電壓VDD和地電壓VSS的有效電壓VH和VL范圍改變。此外，在制造SOC半導(dǎo)體器件期間，由于工藝參數(shù)的影響，使電源電壓VDD和地電壓VSS的有效電壓VH和VL范圍改變。根據(jù)工藝、電壓和溫度即PVT狀況所得有效電壓的模擬結(jié)果如圖4所示。
圖4表示有效電壓隨PVT狀況的分布，其中電源電壓VDD的電平按諸如1.35V、1.2V、1.1V、1.05V等變化，溫度按諸如-55℃、25℃、125℃等變化，且PMOS和NMOS晶體管的工作按諸如快-快(F-F)、快-慢(F-S)、慢-快(S-F)以及慢-慢(S-S)變化。參照?qǐng)D4，根據(jù)PVT狀況不同，有效電源電壓VH和有效地電壓VL有極大波動(dòng)。尤其是，有效電源電壓VH和有效地電壓VL間的最大差異為ΔA，且最小差異為ΔB。在ΔA部分，SRAM單元的讀出電流增加，從而SRAM單元工作穩(wěn)定但漏電流增加。在ΔB部分，漏電流小但SRAM單元的讀出電流下降，從而SRAM單元執(zhí)行不穩(wěn)定的讀出操作。

發(fā)明內(nèi)容
本發(fā)明提供一低漏電流SRAM，其提供的有效電壓在不同工藝-電壓-溫度(PVT)變化下穩(wěn)定。
根據(jù)本發(fā)明的一方面，提供一同步隨機(jī)存取存儲(chǔ)器(SRAM)。將多個(gè)SRAM單元與一字線、一位線、一反位線、一有效電源電壓、以及一有效地電壓連接。當(dāng)SRAM單元工作于低漏電流模式時(shí)，第一偏置器件以將電源電壓降低第一電壓值后所得電壓電平供給有效電源電壓，且當(dāng)SRAM單元工作于有源模式時(shí)，以電源電壓供給有效電源電壓。當(dāng)SRAM單元工作于低漏電流模式時(shí)，第二偏置器件以將地電壓提升第二電壓值后所得電壓電平供給有效地電壓，且當(dāng)SRAM單元工作于有源模式時(shí)，以地電壓供給有效地電壓。
具體而言，第一偏置器件包括一第一PMOS晶體管，包括一源極，其與電源電壓連接、一柵極，其與一實(shí)施例中的有源模式下起作用的一第一控制信號(hào)連接、以及一漏極，其與有效電源電壓連接；一第二PMOS晶體管，包括一源極，其與電源電壓連接、以及一柵極和一漏極，其與有效電源電壓連接；以及一第三NMOS晶體管，包括一源極和一柵極，其與電源電壓連接、以及一漏極，其與有效電源電壓連接。
第二偏置器件包括一第一NMOS晶體管，包括一源極，其與地電壓連接、一柵極，其與一實(shí)施例中的有源模式下起作用的一第二控制信號(hào)連接、以及一漏極，其與有效地電壓連接；一第二NMOS晶體管，包括一源極，其與有效地電壓連接、以及一柵極和一漏極，其與地電壓連接；以及一第三PMOS晶體管，包括一源極和一柵極，其與地電壓連接、以及一漏極，其與有效地電壓連接。
在一實(shí)施例中，每個(gè)SRAM單元為6T SRAM型單元。有效電源電壓具有通過將電源電壓降低第二PMOS晶體管的閾值電壓而得到的電壓電平。有效地電壓具有通過將地電壓提升第二NMOS晶體管的閾值電壓而得到的電壓電平。
另一方面，本發(fā)明中的SRAM包括多個(gè)SRAM單元，其與一字線、一位線、一反位線、一有效電源電壓、以及一有效地電壓連接；一第一PMOS晶體管，包括一源極，其與電源電壓連接、一柵極，其與有源模式下起作用的一第一控制信號(hào)連接、以及一漏極，其與有效電源電壓連接；一第二PMOS晶體管，包括一源極，其與電源電壓連接、以及一柵極和一漏極，其與有效電源電壓連接；以及一第三NMOS晶體管，包括一源極和一柵極，其與電源電壓連接、以及一漏極，其與有效電源電壓連接；一第一NMOS晶體管，包括一源極，其與地電壓連接、一柵極，其與有源模式下起作用的一第二控制信號(hào)連接、以及一漏極，其與有效地電壓連接；一第二NMOS晶體管，包括一源極，其與有效地電壓連接、以及一柵極和一漏極，其與地電壓連接；以及一第三PMOS晶體管，包括一源極和一柵極，其與地電壓連接、以及一漏極，其與有效地電壓連接。
在一實(shí)施例中，每個(gè)SRAM單元為6T SRAM型單元。有效電源電壓具有通過將電源電壓降低第二PMOS晶體管的閾值電壓而得到的電壓電平。有效地電壓具有通過將地電壓提升第二NMOS晶體管的閾值電壓而得到的電壓電平。
這樣，依靠本發(fā)明中的SRAM，即使在工藝-電壓-溫度(PVT)變化情況下，所提供的通過將電源電壓降低一晶體管的閾值電壓而得到的有效電源電壓以及通過將地電壓提升一晶體管的閾值電壓而得到的有效地電壓是穩(wěn)定的，從而為SRAM提供了穩(wěn)定的低漏電流特性。


通過參照附圖詳細(xì)描述其示例性實(shí)施例，本發(fā)明的上述及其他特性和優(yōu)點(diǎn)將變得更明顯，其中圖1是傳統(tǒng)6T SRAM單元的電路圖；圖2表示傳統(tǒng)低漏電流SRAM單元；圖3表示采用傳統(tǒng)有效電壓方案的SRAM單元陣列；
圖4表示圖3中SRAM單元陣列的有效電壓隨不同PVT狀況變化的模擬結(jié)果；圖5表示根據(jù)本發(fā)明實(shí)施例的采用有效電壓結(jié)構(gòu)的SRAM；圖6是根據(jù)本發(fā)明的圖5中SRAM的工作流圖；圖7表示根據(jù)本發(fā)明的圖5中SRAM單元陣列的有效電壓隨不同PVT狀況變化的模擬結(jié)果；以及圖8表示根據(jù)本發(fā)明的圖5中SRAM單元陣列的有效電壓隨不同PVT狀況變化的模擬結(jié)果。
具體實(shí)施例方式
將參照附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例描述，以對(duì)本發(fā)明的優(yōu)點(diǎn)以及實(shí)現(xiàn)本發(fā)明的目的獲得足夠的理解。
下文，將通過參照附圖解釋本發(fā)明的優(yōu)選實(shí)施例來詳細(xì)描述本發(fā)明。附圖中相同標(biāo)記表示相同部分。
圖5表示根據(jù)本發(fā)明實(shí)施例的采用有效電壓方案的SRAM。參照?qǐng)D5，除晶體管P1和P2的源極不是直接與電源電壓VDD連接而是與通過第一偏置器件510輸送的有效電源電壓V_VDD連接、且晶體管N1和N2的源極不是直接與地電壓VSS連接而是與通過第二偏置器件520輸送的有效地電壓V_VSS連接之外，SRAM單元501的結(jié)構(gòu)大體上與圖1中的SRAM單元101相同。
第一偏置器件510包括第一和第二PMOS晶體管511和512、以及第三NMOS晶體管513。第一PMOS晶體管511的源極與電源電壓VDD連接、柵極與第一控制信號(hào)SA_VDD連接、以及漏極與有效電源電壓V_VDD連接。第二PMOS晶體管512的源極與電源電壓VDD連接、以及柵極和漏極與有效電源電壓V_VDD連接。第三NMOS晶體管513的源極和柵極與電源電壓VDD連接、以及漏極與有效電源電壓V_VDD連接。
當(dāng)SRAM在有源模式下時(shí)，響應(yīng)于其為起作用的邏輯低的第一控制信號(hào)SA_VDD，第一PMOS晶體管511導(dǎo)通，并將電源電壓VDD提供給有效電源電壓V_VDD。當(dāng)SRAM在低漏電流模式下時(shí)，第一控制信號(hào)SA_VDD為不起作用的邏輯高，第一PMOS晶體管511截止。當(dāng)SRAM在低漏電流模式下時(shí)，將電源電壓VDD經(jīng)二極管型第二PMOS晶體管512下降了第二PMOS晶體管512的閾值電壓Vt后所得電壓電平提供給有效電源電壓V_VDD。第二PMOS晶體管512用于降低漏電流。第三NMOS晶體管513的作用將在下面與第三PMOS晶體管523一起作描述。
第二偏置器件520包括第一和第二NMOS晶體管521和522、以及第三PMOS晶體管523。第一NMOS晶體管521的源極與地電壓VSS連接、柵極與第二控制信號(hào)SA_VSS連接、以及漏極與有效地電壓V_VSS連接。第二NMOS晶體管522的源極與地電壓VSS連接、以及柵極和漏極與有效地電壓V_VSS連接。第三PMOS晶體管523的源極和柵極與地電壓VSS連接、以及漏極與有效地電壓V_VSS連接。
當(dāng)SRAM在有源模式下時(shí)，響應(yīng)于其為起作用的邏輯高的第二控制信號(hào)SA_VSS，第一NMOS晶體管521導(dǎo)通，并將地電壓VSS提供給有效地電壓V_VSS。當(dāng)SRAM在低漏電流模式下時(shí)，第二控制信號(hào)SA_VSS為不起作用的邏輯低電平，第一NMOS晶體管521截止。當(dāng)SRAM在低漏電流模式下時(shí)，二極管型第二NMOS晶體管522將有效地電壓V_VSS從地電壓VSS上升第二NMOS晶體管522的閾值電壓Vt。
圖5的SRAM的工作流圖示于圖6中。當(dāng)SRAM工作在有源模式時(shí)，有效電源電壓V_VDD為電源電壓VDD，且有效地電壓V_VSS為地電壓VSS。當(dāng)SRAM工作在低漏電流模式時(shí)，有效電源電壓V_VDD為電壓VDD-ΔV，且有效地電壓V_VSS為電壓ΔV。ΔV表示晶體管512和522的閾值電壓Vt。
現(xiàn)在參照?qǐng)D7和8分別表示的有效電源電壓V_VDD和有效地電壓V_VSS隨不同PVT狀況變化圖，描述第三NMOS和PMOS晶體管513和523的作用。與圖4中的圖類似，圖7和8表示有效電壓隨PVT狀況的分布，其中電源電壓VDD的電平按1.35V、1.2V、1.1V、1.05V等變化，溫度按-55℃、25℃、125℃等變化，且PMOS和NMOS晶體管的工作按快-快(F-F)、快-慢(F-S)、慢-快(S-F)以及慢-慢(S-S)變化。圖7和8根據(jù)不同的PVT狀況，將圖5中SRAM的有效電源電壓V_VDD和有效地電壓V_VSS與有效電源電壓VH和有效地電壓VL作比較。參照?qǐng)D7，根據(jù)本發(fā)明實(shí)施例的有效電源電壓V_VDD的波動(dòng)不比圖4有效電源電壓VH嚴(yán)重。參照?qǐng)D8，根據(jù)本發(fā)明實(shí)施例的有效地電壓V_VSS的波動(dòng)不比圖4有效地電壓VL嚴(yán)重。因此，使漏電流隨有效電源電壓V_VDD和有效地電壓V_VSS的PVT狀況變化的變化降低。
根據(jù)本發(fā)明的SRAM為SRAM單元提供的有效電源電壓是通過將電源電壓降低一晶體管的閾值電壓而得到的，且有效地電壓是通過將地電壓提升一晶體管的閾值電壓而得到的。由于使用二極管型的PMOS和NMOS晶體管連接在電源電壓與有效電源電壓之間，且使用二極管型的NMOS和PMOS晶體管連接在地電壓與有效地電壓之間，就提供了即使在不同PVT變化下仍穩(wěn)定的有效電源電壓電平和有效地電壓電平，因此SRAM有穩(wěn)定的低漏電流特性。
盡管參照其中的示例性實(shí)施例對(duì)本發(fā)明作了特別的展示和描述，本領(lǐng)域的技術(shù)人員應(yīng)理解可作形式和細(xì)節(jié)上的變化而不偏離如權(quán)利要求中所定義的本發(fā)明的實(shí)質(zhì)和范圍。
權(quán)利要求
1.一種同步隨機(jī)存取存儲(chǔ)器(SRAM)，包括多個(gè)SRAM單元，其與一字線、一位線、一反位線、一有效電源電壓、以及一有效地電壓連接；一第一偏置器件，當(dāng)SRAM單元工作于低漏電流模式時(shí)，將電源電壓降低第一電壓值后所得電壓電平供給有效電源電壓，且當(dāng)SRAM單元工作于有源模式時(shí)，以電源電壓供給有效電源電壓；以及一第二偏置器件，當(dāng)SRAM單元工作于低漏電流模式時(shí)，將地電壓提升第二電壓值后所得電壓電平供給有效地電壓，且當(dāng)SRAM單元工作于有源模式時(shí)，以地電壓供給有效地電壓。
2.根據(jù)權(quán)利要求1的SRAM，其中第一偏置器件包括一第一PMOS晶體管，包括一與電源電壓連接的源極，一與一第一控制信號(hào)連接的柵極，以及一與有效電源電壓連接的漏極；一第二PMOS晶體管，包括一與電源電壓連接的源極、以及與有效電源電壓連接的一柵極和一漏極；以及一第三NMOS晶體管，包括與電源電壓連接的一源極和一柵極，以及一與有效電源電壓連接的漏極。
3.根據(jù)權(quán)利要求2的SRAM，其中當(dāng)SRAM工作在有源模式時(shí)，第一控制信號(hào)起作用。
4.根據(jù)權(quán)利要求1的SRAM，其中第二偏置器件包括一第一NMOS晶體管，包括一與地電壓連接的源極，一與一第二控制信號(hào)連接的柵極，以及一與有效地電壓連接的漏極；一第二NMOS晶體管，包括一與有效地電壓連接的源極，以及與地電壓連接的一柵極和一漏極；以及一第三PMOS晶體管，包括與地電壓連接的一源極和一柵極，以及一與有效地電壓連接的漏極。
5.根據(jù)權(quán)利要求4的SRAM，其中當(dāng)SRAM工作在有源模式時(shí)，第二控制信號(hào)起作用。
6.根據(jù)權(quán)利要求1的SRAM，其中每個(gè)SRAM單元為6T SRAM型單元。
7.根據(jù)權(quán)利要求1的SRAM，其中有效電源電壓具有通過將電源電壓降低第二PMOS晶體管的閾值電壓而得到的電壓電平。
8.根據(jù)權(quán)利要求1的SRAM，其中有效地電壓具有通過將地電壓提升第二NMOS晶體管的閾值電壓而得到的電壓電平。
9.一種SRAM，包括多個(gè)SRAM單元，其與一字線、一位線、一反位線、一有效電源電壓、以及一有效地電壓連接；一第一PMOS晶體管，包括一與電源電壓連接的源極，一與有源模式下起作用的一第一控制信號(hào)連接的柵極，以及一與有效電源電壓連接的漏極；一第二PMOS晶體管，包括一與電源電壓連接的源極，以及與有效電源電壓連接的一柵極和一漏極；一第三NMOS晶體管，包括與電源電壓連接的一源極和一柵極，以及一與有效電源電壓連接的漏極；一第一NMOS晶體管，包括一與地電壓連接的源極，一與有源模式下起作用的一第二控制信號(hào)連接的柵極，以及一與有效地電壓連接的漏極；一第二NMOS晶體管，包括一與有效地電壓連接的源極，以及與地電壓連接的一柵極和一漏極；以及一第三PMOS晶體管，包括與地電壓連接的一源極和一柵極，以及一與有效地電壓連接的漏極。
10.根據(jù)權(quán)利要求9中的SRAM，其中當(dāng)SRAM工作在有源模式時(shí)，第一控制信號(hào)起作用。
11.根據(jù)權(quán)利要求9的SRAM，其中當(dāng)SRAM工作在有源模式時(shí)，第二控制信號(hào)起作用。
12.根據(jù)權(quán)利要求9的SRAM，其中每個(gè)SRAM單元為6T SRAM型單元。
13.根據(jù)權(quán)利要求9的SRAM，其中有效電源電壓具有通過將電源電壓降低第二PMOS晶體管的閾值電壓而得到的電壓電平。
14.根據(jù)權(quán)利要求9的SRAM，其中有效地電壓具有通過將地電壓提升第二NMOS晶體管的閾值電壓而得到的電壓電平。
全文摘要
一種采用有效電壓結(jié)構(gòu)的SRAM，其在工藝－電壓－溫度(PVT)改變時(shí)仍能穩(wěn)定。該SRAM為SRAM單元提供的有效電源電壓是通過將電源電壓降低一晶體管的閾值電壓而得到的，且有效地電壓是通過將地電壓提升一晶體管的閾值電壓而得到的。由于使用二極管型的PMOS和NMOS晶體管連接在電源電壓與有效電源電壓之間，且使用二極管型的NMOS和PMOS晶體管連接在地電壓與有效地電壓之間，就提供了即使在不同PVT變化下仍穩(wěn)定的有效電源電壓電平和有效地電壓電平，因此具有穩(wěn)定的低漏電流特性。
文檔編號(hào)G11C7/00GK1725373SQ20051008215
公開日2006年1月25日 申請(qǐng)日期2005年7月4日 優(yōu)先權(quán)日2004年7月2日
發(fā)明者宋泰中, 崔在承 申請(qǐng)人:三星電子株式會(huì)社