專利名稱：修改存儲(chǔ)器設(shè)備操作特征的方法及相關(guān)設(shè)備與系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)備領(lǐng)域，更特別地涉及集成電路存儲(chǔ)器設(shè)備、系統(tǒng)及方法。
背景技術(shù)：
如圖1所示，一種集成電路存儲(chǔ)器設(shè)備，例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)設(shè)備11，可以包括多個(gè)耦接至相應(yīng)的輸入/輸出緩沖器32-1至32-n的輸入/輸出引腳30-1至30-n。此外，輸入/輸出緩沖器32-1至32-n中的每個(gè)可以包括相應(yīng)的輸入電路10-1至10-n及相應(yīng)的輸出電路20-1至20-n。該輸入/輸出緩沖器因此可以在寫操作期間從數(shù)據(jù)引腳30-1至30-n寫數(shù)據(jù)DQ-1至DQ-n到存儲(chǔ)器單元陣列40時(shí)及在讀操作期間從存儲(chǔ)器單元陣列40讀數(shù)據(jù)DQ-1至DQ-n時(shí)使用。
存儲(chǔ)器設(shè)備11還可以包括可以生成用于設(shè)置輸出電路20-1至20-n的特征的單一模式設(shè)置信號(hào)MSS的模式設(shè)置解碼器36。更特別的，通過(guò)命令解碼器35接收到的命令信號(hào)/CS、/RAS、/CAS及/WE可以指定讀操作、寫操作或模式設(shè)置操作。在讀/寫操作期間，經(jīng)過(guò)地址緩沖器37的地址總線接收的信號(hào)ADDR可以定義陣列40中數(shù)據(jù)讀取或?qū)懭氲拇鎯?chǔ)器單元。在模式設(shè)置操作期間，經(jīng)過(guò)模式設(shè)置解碼器36的地址總線接收的信號(hào)ADDR可以定義模式設(shè)置代碼。響應(yīng)于在模式設(shè)置操作期間接收的模式設(shè)置代碼，同樣的模式設(shè)置信號(hào)MSS可以被提供給全部的輸出電路20-1至20-n，這樣全部的輸出電路20-1至20-n被設(shè)置為同樣的操作模式。然而，單一模式設(shè)置信號(hào)MSS，可能不能提供對(duì)個(gè)別的輸出電路的單獨(dú)的控制。
如上述參照?qǐng)D1討論的，圖2的集成電路存儲(chǔ)器設(shè)備12可以包括耦接在相應(yīng)的數(shù)據(jù)輸入/輸出引腳30-1至30-n與存儲(chǔ)器單元陣列40之間的輸入/輸出緩沖器32-1至32-n。此外，數(shù)據(jù)輸入/輸出緩沖器32-1至32-n中的每一個(gè)可以包括相應(yīng)的輸入電路10-1至10-n及相應(yīng)的輸出電路20-1至20-n。此外，存儲(chǔ)器設(shè)備12包括命令解碼器35、地址緩沖器36及模式設(shè)置控制器38。模式設(shè)置控制器38包括對(duì)應(yīng)于每個(gè)輸入/輸出緩沖器32-1至32-n的模式設(shè)置解碼器38-1至38-n，這樣為每個(gè)相應(yīng)的輸入/輸出緩沖器32-1至32-n生成單獨(dú)的模式設(shè)置信號(hào)MSS1至MSSn。從而，可以提供對(duì)輸入/輸出緩沖器的同樣特性的單獨(dú)的控制。然而，在模式設(shè)置控制器38和每個(gè)輸入/輸出緩沖器32-1至32-n之間的多個(gè)單獨(dú)的線可能就不需要了。
獨(dú)立的輸出驅(qū)動(dòng)器校準(zhǔn)也在例如美國(guó)專利公開(kāi)號(hào)2002/0049556中討論過(guò)，其公開(kāi)的內(nèi)容在此全部引入作為參考。如美國(guó)專利公開(kāi)號(hào)2002/0049556中討論的，用于輸出緩沖器電路的多個(gè)驅(qū)動(dòng)器的特征可以獨(dú)立地調(diào)整或校準(zhǔn)而不需要較大地增加相關(guān)的必需的電路。中央控制邏輯電路啟動(dòng)驅(qū)動(dòng)器的校準(zhǔn)進(jìn)程。在控制邏輯和輸出驅(qū)動(dòng)器的每個(gè)之間提供串行通信鏈路。該串行鏈路減少了在中央控制邏輯與多個(gè)輸出驅(qū)動(dòng)器間通信所需要的線路的數(shù)量。輸出驅(qū)動(dòng)器能夠一次被校準(zhǔn)一個(gè)，并且進(jìn)行從一個(gè)驅(qū)動(dòng)器向下一個(gè)的移交來(lái)開(kāi)始隨后的驅(qū)動(dòng)器的校準(zhǔn)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實(shí)施例，一種集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入/輸出引腳的輸入/輸出電路。該輸入/輸出電路可以被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接受將被寫入存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位。該輸入/輸出電路也可以被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳。此外，該輸入/輸出電路也可以被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收的控制位修改其操作特征。
每個(gè)輸入/輸出電路可以包括輸入電路、輸出電路及鎖存器電路。該輸入電路可以被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位，并在模式設(shè)置操作期間接收通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位。該輸出電路可以被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳。該鎖存器電路可以被配置為在模式設(shè)置操作期間鎖存由輸入電路接受的控制位。
更特別地，每個(gè)輸入/輸出電路可以被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。此外或作為替換，每個(gè)輸入/輸出電路可以被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的延遲。此外或作為另一替換，每個(gè)輸入/輸出電路可以被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸入電路的延遲。
輸入/輸出電路中的每個(gè)可以包括相應(yīng)的鎖存器電路，鎖存器電路被配置為在模式設(shè)置操作期間鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的相應(yīng)的控制位。此外，模式設(shè)置解碼器可以被配置為在模式設(shè)置操作期間接收模式設(shè)置代碼。該模式設(shè)置解碼器可以進(jìn)一步被配置為響應(yīng)模式設(shè)置代碼生成鎖存信號(hào)，并且該鎖存器電路可以被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位。該存儲(chǔ)器設(shè)備也可以包括多個(gè)地址引腳。在寫操作期間，在多個(gè)地址引腳接收到的寫地址可以定義從輸入/輸出電路接收到的數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置。在讀操作期間，在多個(gè)地址引腳接收到的讀地址可以定義被提供給數(shù)據(jù)輸入/輸出引腳的數(shù)據(jù)位被讀出的存儲(chǔ)器單元陣列的位置。在模式設(shè)置操作期間，模式設(shè)置代碼可以由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收。
根據(jù)本發(fā)明另外的實(shí)施例，一種存儲(chǔ)器系統(tǒng)可以包括集成電路存儲(chǔ)器設(shè)備和耦接到集成電路存儲(chǔ)器設(shè)備的控制器。該集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳及多個(gè)連接至相應(yīng)的數(shù)據(jù)輸入/輸出引腳的輸入/輸出電路。該輸入/輸出電路可以被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收用于寫入存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位。該輸入/輸出電路也可以被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的相應(yīng)的數(shù)據(jù)位至相應(yīng)的輸入/輸出引腳，并且該輸入/輸出電路可以被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的相應(yīng)的控制位修改其操作特征。該存儲(chǔ)器控制器可以被配置為在寫操作期間提供數(shù)據(jù)位至數(shù)據(jù)輸入/輸出引腳以便寫入存儲(chǔ)器單元，并在讀操作期間從數(shù)據(jù)輸入/輸出引腳接受數(shù)據(jù)位，并在模式設(shè)置操作期間提供控制位至輸入/輸出引腳從而修改輸入/輸出電路的操作特征。
更特別地，該輸入/輸出電路可以包括相應(yīng)的輸入電路、輸出電路及鎖存器電路。該輸入電路可以被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳中接受寫入存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位，并在模式設(shè)置操作期間接受通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的相應(yīng)的控制位。該輸出電路可以被配置為在讀操作期間提供從存儲(chǔ)器單元陣列讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳。該鎖存器電路可以被配置為在模式設(shè)置操作期間鎖存由輸入電路接受的相應(yīng)的控制位。
該輸入/輸出電路可以被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。此外或作為替換，該輸入/輸出電路可以被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的延遲。此外或作為另一替換，該輸入/輸出電路可以被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸入電路的延遲。
該輸入/輸出電路中可以包括相應(yīng)的鎖存器電路，鎖存器電路被配置為在模式設(shè)置操作期間鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位。此外，模式設(shè)置解碼器可以被配置為在模式設(shè)置操作期間接收模式設(shè)置代碼，并響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)。該鎖存器電路可以被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位。而且，該集成電路存儲(chǔ)器設(shè)備可以包括多個(gè)地址引腳，并且在寫操作期間，在多個(gè)地址引腳上接收到的寫地址可以定義在輸入/輸出電路接收到的數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置。在讀操作期間，在多個(gè)地址引腳上接收到的讀地址可以定義被提供給數(shù)據(jù)輸入/輸出引腳的數(shù)據(jù)位被讀出的存儲(chǔ)器單元陣列的位置，并且在模式設(shè)置操作期間，模式設(shè)置代碼可以由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收。
該存儲(chǔ)器系統(tǒng)也可以包括具有第二存儲(chǔ)器單元陣列、第二多個(gè)數(shù)據(jù)輸入/輸出引腳及第二多個(gè)輸入/輸出電路的第二集成電路存儲(chǔ)器設(shè)備。該第二多個(gè)輸入/輸出電路可以耦接至該第二集成電路存儲(chǔ)器設(shè)備的相應(yīng)的數(shù)據(jù)輸入/輸出引腳，并且該第二多個(gè)輸入/輸出電路可以被配置為在寫操作期間從第二多個(gè)數(shù)據(jù)輸入/輸出引腳中的相應(yīng)的一個(gè)接受用于寫入第二存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位。此外，該第二多個(gè)輸入/輸出電路可以被配置為在讀操作期間將從第二存儲(chǔ)器單元陣列中讀出的數(shù)據(jù)位提供至第二多個(gè)數(shù)據(jù)輸入/輸出引腳中的相應(yīng)的一個(gè)。該第二多個(gè)輸入/輸出電路可以被配置為在模式設(shè)置操作期間響應(yīng)于通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的相應(yīng)的控制位修改其操作特征。
根據(jù)本發(fā)明另外的實(shí)施例，一種集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳及連接在存儲(chǔ)器單元陣列和相應(yīng)的數(shù)據(jù)輸入/輸出引腳之間的多個(gè)輸入/輸出電路。操作這種集成電路存儲(chǔ)器設(shè)備的方法可以包括在寫操作期間從相應(yīng)的輸入/輸出電路上的數(shù)據(jù)輸入/輸出引腳接受數(shù)據(jù)位用于寫入存儲(chǔ)器單元陣列。數(shù)據(jù)位可以被從相應(yīng)的輸入/輸出電路提供給數(shù)據(jù)輸入/輸出引腳，其中在讀操作期間從存儲(chǔ)器單元陣列中讀取數(shù)據(jù)位。此外，該輸入/輸出電路中的至少一個(gè)的操作特征可以在模式設(shè)置操作期間響應(yīng)于通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位而被修改。
更特別地，該輸入/輸出電路可以包括相應(yīng)的輸入電路和相應(yīng)的輸出電路。在寫操作期間接受數(shù)據(jù)位可以包括接收在相應(yīng)的輸入電路上的數(shù)據(jù)位，在讀操作期間提供數(shù)據(jù)位可以包括提供來(lái)自相應(yīng)的輸出電路的數(shù)據(jù)位，且修改操作特征可以包括接受在相應(yīng)的輸入電路上的控制位。
此外，該輸入/輸出電路可以包括相應(yīng)的鎖存器電路，并且修改操作特征可以包括在相應(yīng)的鎖存器電路中鎖存控制位。例如，修改操作特征可以包括響應(yīng)該控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。此外或作為替換，修改操作特征可以包括響應(yīng)該控制位修改相應(yīng)的輸出電路的延遲。此外或作為另一替換，修改操作特征可以包括響應(yīng)該控制位修改相應(yīng)的輸入電路的延遲。
該輸入/輸出電路也可以包括相應(yīng)的鎖存器電路，并且修改操作特征可以包括在相應(yīng)的鎖存器電路中鎖存控制位。更特別地，修改操作特征可以包括在模式設(shè)置操作期間接收模式設(shè)置代碼，響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，并在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位。該集成電路存儲(chǔ)器設(shè)備可以進(jìn)一步包括多個(gè)地址引腳。在寫操作期間，寫地址可以在多個(gè)地址引腳被接收以便定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置。在讀操作期間，讀地址可以在多個(gè)地址引腳被接收以便定義數(shù)據(jù)位將被讀出的存儲(chǔ)器單元陣列的位置。在模式設(shè)置操作期間，模式設(shè)置代碼可以通過(guò)多個(gè)地址引腳被接收。
根據(jù)本發(fā)明的又一實(shí)施例，一種集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳、多個(gè)輸入/輸出電路及多個(gè)地址引腳，該輸入/輸出電路被連接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸入/輸出引腳之間。操作這樣的集成電路存儲(chǔ)器設(shè)備可以包括，在寫操作期間，提供寫地址至地址引腳并提供寫數(shù)據(jù)至數(shù)據(jù)輸入/輸出引腳以便寫入存儲(chǔ)器單元陣列，其中該寫地址定義該寫數(shù)據(jù)被寫入的存儲(chǔ)器單元陣列的位置。在讀操作期間，讀地址可以通過(guò)多個(gè)地址引腳被提供，并且讀數(shù)據(jù)可以從輸入/輸出引腳被接收，其中讀地址定義該讀數(shù)據(jù)被讀出的存儲(chǔ)器單元陣列的位置。在模式設(shè)置操作期間，模式設(shè)置代碼可以通過(guò)地址引腳被提供并且控制位可以被提供給輸入/輸出引腳的每一個(gè)。此外，每個(gè)控制位可以定義相應(yīng)的輸入/輸出電路的操作特征。該操作特征例如可以是驅(qū)動(dòng)器強(qiáng)度和/或相應(yīng)的輸入/輸出電路的延遲。
根據(jù)本發(fā)明的另一實(shí)施例，一種集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入引腳及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入引腳的輸入/輸出電路。該輸入/輸出電路可以被配置為在寫操作期間接受從相應(yīng)的數(shù)據(jù)輸入引腳正在被寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位，并且輸入/輸出電路可以被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳接收到的控制位修改其操作特征。此外，多個(gè)數(shù)據(jù)輸出引腳可以通過(guò)相應(yīng)的輸入/輸出電路被耦接至存儲(chǔ)器單元陣列。
該輸入/輸出電路可以包括相應(yīng)的輸入電路、輸出電路及鎖存器電路。該相應(yīng)的輸入電路可以被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接收數(shù)據(jù)位并在模式設(shè)置操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接收控制位。該相應(yīng)的輸出電路可以被配置為在讀操作期間提供正在被從存儲(chǔ)器陣列中讀出的數(shù)據(jù)至相應(yīng)的數(shù)據(jù)輸出引腳，并且該相應(yīng)的鎖存器電路可以被配置為在模式設(shè)置操作期間鎖存來(lái)自相應(yīng)的輸入電路的控制位。
例如，該輸入/輸出電路可以被配置為響應(yīng)該相應(yīng)的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。此外或作為替換，輸入/輸出電路可以被配置為響應(yīng)該相應(yīng)的控制位修改相應(yīng)的輸出電路的延遲。此外或作為另一替換，輸入/輸出電路可以被配置為響應(yīng)該相應(yīng)的控制位修改相應(yīng)的輸入電路的延遲。
該輸入/輸出電路中可以包括相應(yīng)的鎖存器電路，鎖存器電路被配置為在模式設(shè)置操作期間鎖存接收到的相應(yīng)的控制位。此外，模式設(shè)置解碼器可以被配置為在模式設(shè)置操作期間接收模式設(shè)置代碼并響應(yīng)該模式設(shè)置代碼產(chǎn)生一個(gè)鎖存信號(hào)，并且該鎖存器電路可以被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存相應(yīng)的控制位。此外，在寫操作期間，在多個(gè)地址引腳接收到的寫地址可以定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置，且在模式設(shè)置操作期間，模式設(shè)置代碼可以由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收。
根據(jù)本發(fā)明的更多實(shí)施例，一種集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入引腳及連接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸入引腳之間的多個(gè)輸入/輸出電路。在寫操作期間，來(lái)自數(shù)據(jù)輸入引腳的數(shù)據(jù)位可以在相應(yīng)的輸入/輸出電路被接收用于寫入存儲(chǔ)器單元陣列，并且在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳接收到的控制位修改輸入/輸出電路中的至少一個(gè)的操作特征。
該集成電路存儲(chǔ)器設(shè)備也可以包括通過(guò)相應(yīng)的輸入/輸出電路與存儲(chǔ)器單元陣列耦接的多個(gè)數(shù)據(jù)輸出引腳，并且在讀操作期間，隨著數(shù)據(jù)位正在從存儲(chǔ)器單元陣列讀出，數(shù)據(jù)位可以從相應(yīng)的輸入/輸出電路提供至數(shù)據(jù)輸出引腳。該輸入/輸出電路可以包括相應(yīng)的輸入和輸出電路，并且在寫操作期間接受數(shù)據(jù)位可以包括接受在相應(yīng)的輸入電路上的數(shù)據(jù)位。此外，在讀操作期間提供數(shù)據(jù)位可以包括提供來(lái)自相應(yīng)的輸出電路的數(shù)據(jù)位，及修改操作特征可以包括在模式設(shè)置操作期間在相應(yīng)的輸入電路上接受控制位。
該輸入/輸出電路中的每一個(gè)可以包括相應(yīng)的鎖存器電路，并且修改操作特征可以包括在模式設(shè)置操作期間在相應(yīng)的鎖存器電路中鎖存控制位。修改操作特征，例如可以包括響應(yīng)該控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。此外或作為替換，修改操作特征可以包括響應(yīng)該控制位修改相應(yīng)的輸出電路的延遲。此外或作為另一替換，修改操作特征可以包括響應(yīng)該控制位修改相應(yīng)的輸入電路的延遲。
該輸入/輸出電路中的每一個(gè)可以包括鎖存器電路，并且修改操作特征可以包括在相應(yīng)的鎖存器電路中鎖存控制位。更特別地，修改操作特征可以包括在模式設(shè)置操作期間接收模式設(shè)置代碼，響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，并在模式設(shè)置操作期間響應(yīng)鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出電路接收到的控制位。此外，該集成電路存儲(chǔ)器設(shè)備可以包括多個(gè)地址引腳，并且在寫操作期間，寫地址可以在多個(gè)地址引腳被接收以便定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置。在模式設(shè)置操作期間，模式設(shè)置代碼可以通過(guò)多個(gè)地址引腳被接收。


圖1為根據(jù)現(xiàn)有技術(shù)的第一集成電路存儲(chǔ)器設(shè)備的框圖。
圖2為根據(jù)現(xiàn)有技術(shù)的第二集成電路存儲(chǔ)器設(shè)備的框圖。
圖3A為根據(jù)本發(fā)明實(shí)施例的集成電路存儲(chǔ)器設(shè)備和存儲(chǔ)器控制器的框圖。
圖3B為根據(jù)本發(fā)明實(shí)施例的用于存儲(chǔ)器設(shè)備的引腳配置示意圖。
圖3C為提供根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器設(shè)備引腳的說(shuō)明的表。
圖4為根據(jù)本發(fā)明實(shí)施例的鎖存器的示意圖。
圖5為根據(jù)本發(fā)明的實(shí)施例的輸入/輸出緩沖器的框圖。
圖6A-C為根據(jù)本發(fā)明的實(shí)施例的延遲電路的示意6D為輸出驅(qū)動(dòng)器的示意圖。
圖7為根據(jù)本發(fā)明的另一實(shí)施例的輸入/輸出緩沖器的框圖。
圖8A為根據(jù)本發(fā)明的實(shí)施例的驅(qū)動(dòng)器電路的示意圖。
圖8B為延遲電路的示意圖。
圖9為根據(jù)本發(fā)明另一實(shí)施例的輸入/輸出緩沖器的框圖。
圖10為根據(jù)本發(fā)明的實(shí)施例的模式設(shè)置操作的時(shí)序圖。
圖11為根據(jù)本發(fā)明另一實(shí)施例的輸入/輸出緩沖器的框圖。
圖12為根據(jù)本發(fā)明的實(shí)施例的延遲電路的示意圖。
圖13為根據(jù)本發(fā)明的實(shí)施例的模式設(shè)置操作的時(shí)序圖。
圖14為根據(jù)本發(fā)明更多實(shí)施例的輸入/輸出緩沖器的框圖。
圖15為根據(jù)本發(fā)明更多實(shí)施例的輸入/輸出緩沖器的框圖。
圖16為根據(jù)本發(fā)明另一實(shí)施例的集成電路存儲(chǔ)器設(shè)備的框圖。
圖17為根據(jù)本發(fā)明的實(shí)施例的包括多個(gè)存儲(chǔ)器設(shè)備的存儲(chǔ)器系統(tǒng)的框圖。
具體實(shí)施例方式
在下文中將參考示出了本發(fā)明實(shí)施例的附圖詳細(xì)說(shuō)明本發(fā)明。然而本發(fā)明不應(yīng)該被解釋為限制為這里說(shuō)明的實(shí)施例。相反，提供這些實(shí)施例是為了本公開(kāi)可以徹底和完整，并且向本領(lǐng)域技術(shù)人員完全傳達(dá)本發(fā)明的內(nèi)容。在附圖中，為了清楚，層的厚度和區(qū)域被夸大化。同樣的數(shù)字代表同樣的部件。這里使用的術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)相關(guān)列出的項(xiàng)目的一些和全部組合。
這里使用術(shù)語(yǔ)的目的僅被用于描述特定的實(shí)施例，并不是打算限制本發(fā)明。如在這里使用的單數(shù)形式“一個(gè)”(“a”、“an”)和“該”(“the”)也包括復(fù)數(shù)形式，除非上下文中有清楚地其它指示?？梢赃M(jìn)一步理解的是術(shù)語(yǔ)“包括”和/或“包含”當(dāng)被用在本說(shuō)明書(shū)中時(shí)，規(guī)定存在所述的特征、整數(shù)、步驟、操作、元件和/或部件，但并不排除存在或增加一個(gè)或多個(gè)其它特征、整數(shù)、步驟、操作、元件、部件和/或它們的組。
可以理解的是，當(dāng)一個(gè)元件被提及與另一元件“連接”或“耦接”時(shí)，它可以是直接連接或表示耦接到其他元件或存在夾于介于中間的元件。相反，當(dāng)一個(gè)元件被提及被“直接連接”或“直接耦接”至另一個(gè)元件時(shí)，就沒(méi)有介于中間的元件出現(xiàn)。可以理解的是，盡管術(shù)語(yǔ)第一、第二等可能被用在這里來(lái)說(shuō)明不同的元件，這些元件不應(yīng)當(dāng)被這些術(shù)語(yǔ)所限制。這些術(shù)語(yǔ)僅被用于將一個(gè)元件與另一個(gè)元件區(qū)別。因此，第一元件可以被稱為第二元件而不背離本發(fā)明的教導(dǎo)。
除非另有定義，這里使用的所有術(shù)語(yǔ)(包括技術(shù)和科學(xué)術(shù)語(yǔ))具有本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員能夠理解的通常的含義?？梢赃M(jìn)一步理解的是，術(shù)語(yǔ)例如在字典里通常使用的那些定義，可以被解釋為具有與相關(guān)領(lǐng)域的范圍內(nèi)的意思一致的含義，而不應(yīng)被解釋為理想化的或過(guò)度正式意義的形式，除非這里有特別的定義。
如圖3A所示，根據(jù)本發(fā)明的實(shí)施例的集成電路存儲(chǔ)設(shè)備111可以包括存儲(chǔ)器單元陣列113、多個(gè)輸入/輸出緩沖器117-1至117-n、多個(gè)輸入/輸出引腳119-1至119-n、地址緩沖器121、模式設(shè)置控制器123及命令解碼器126。更特別地，輸入/輸出緩沖器117-1至117-n可以包括相應(yīng)的輸入電路115-1至115-n、輸出電路125-1至125-n及鎖存器127-1至127-n。此外，存儲(chǔ)器單元陣列113可以包括一個(gè)或多個(gè)存儲(chǔ)器單元的陣列、行解碼器、列解碼器和/或讀出放大器。此外，該存儲(chǔ)器設(shè)備111可以為動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器設(shè)備。
存儲(chǔ)器設(shè)備111的操作可以通過(guò)存儲(chǔ)器控制器151來(lái)控制，該控制器生成地址信號(hào)ADDR、時(shí)鐘信號(hào)CLK及命令信號(hào)(例如芯片選擇信號(hào)/CS、行地址信號(hào)/RAS、列地址信號(hào)/CAS及寫使能信號(hào)/WE)。在數(shù)據(jù)寫操作期間，數(shù)據(jù)位DQ<1>至DQ<n>可以從存儲(chǔ)器控制器151通過(guò)數(shù)據(jù)線DL-1至DL-n被提供至存儲(chǔ)器設(shè)備111的相應(yīng)的輸入/輸出引腳119-1至119-n。在數(shù)據(jù)讀操作期間，數(shù)據(jù)位DQ<1>至DQ<n>可以從存儲(chǔ)器設(shè)備111的相應(yīng)的輸入/輸出引腳119-1至119-n通過(guò)數(shù)據(jù)線DL-1至DL-n被提供至存儲(chǔ)器控制器151。此外，存儲(chǔ)器控制器151可以根據(jù)通過(guò)耦接至多個(gè)存儲(chǔ)器設(shè)備中的每一個(gè)的相應(yīng)的時(shí)鐘/命令/地址輸入的時(shí)鐘/命令/地址總線的各個(gè)線路提供的時(shí)鐘信號(hào)CLK、地址信號(hào)ADDR及命令信號(hào)(例如/CS、/RAS、/CAS及/WE)來(lái)控制多個(gè)存儲(chǔ)器設(shè)備的操作。然而，獨(dú)立的數(shù)據(jù)線DL-1至DL-n可以被提供在存儲(chǔ)器控制器和連接到存儲(chǔ)器控制器151的每個(gè)存儲(chǔ)器設(shè)備的輸入/輸出引腳119-1至119-n之間，這樣數(shù)據(jù)可以響應(yīng)同樣的時(shí)鐘/命令/地址信號(hào)寫入多個(gè)存儲(chǔ)器設(shè)備或從多個(gè)存儲(chǔ)器設(shè)備中讀出。
在寫操作期間，數(shù)據(jù)位DQ<1>至DQ<n>可以通過(guò)數(shù)據(jù)線DL-1至DL-n被提供至相應(yīng)的輸入/輸出引腳119-1至119-n。響應(yīng)于在命令解碼器126上接收到的寫命令信號(hào)和在地址緩沖器121上接收到的地址信號(hào)ADDR，數(shù)據(jù)位DQ<1>至DQ<n>由相應(yīng)的輸入電路115-1至115-n接受并寫入存儲(chǔ)器單元陣列113的與由地址信號(hào)ADDR定義的地址對(duì)應(yīng)的存儲(chǔ)器單元中。
讀操作可以由響應(yīng)在命令解碼器126中接收到的讀出命令信號(hào)和在地址緩沖器121中接收到的地址信號(hào)ADDR而啟動(dòng)。一旦讀操作被啟動(dòng)，來(lái)自存儲(chǔ)器單元陣列113的存儲(chǔ)器單元(對(duì)應(yīng)于由地址信號(hào)ADDR定義的地址)的數(shù)據(jù)位被作為數(shù)據(jù)位DQ<1>至DQ<n>通過(guò)相應(yīng)的輸出電路125-1至125-n、輸入/輸出引腳119-1至119-n及數(shù)據(jù)線DL-1至DL-n提供給存儲(chǔ)器控制器151。
通過(guò)模式設(shè)置命令信號(hào)(例如假設(shè)命令信號(hào)/CS、/RAS、/CAS及/WE都為低)和經(jīng)由在讀和寫操作期間被用來(lái)提供地址信號(hào)ADDR的時(shí)鐘/命令/地址總線的線路提供模式設(shè)置代碼到模式設(shè)置控制器123，模式設(shè)置操作可以由存儲(chǔ)器控制器151啟動(dòng)。該模式設(shè)置控制器123可以解碼定義不同存儲(chǔ)器設(shè)備操作的不同的模式設(shè)置代碼。根據(jù)本發(fā)明的實(shí)施例，輸入/輸出特征模式設(shè)置代碼可以被定義為在輸入/輸出特征模式設(shè)置操作期間，響應(yīng)通過(guò)相應(yīng)的輸入/輸出引腳119-1至119-n接收到的控制位來(lái)改變輸入/輸出緩沖器117-1到117-n的操作特征。
在根據(jù)本發(fā)明的一些實(shí)施例的模式設(shè)置操作期間，輸入/輸出特征模式設(shè)置代碼可以被提供至模式設(shè)置控制器123，并且相應(yīng)的控制位可以通過(guò)數(shù)據(jù)線DL-1至DL-n、數(shù)據(jù)引腳119-1至119-n及輸入電路115-1至115-n被提供至鎖存器127-1至127-n的輸入。響應(yīng)于輸入/輸出特征模式設(shè)置代碼，該模式設(shè)置控制器123可以生成應(yīng)用于鎖存器127-1至127-n中的每一個(gè)以鎖存其中的相應(yīng)的控制位的模式設(shè)置信號(hào)。鎖存器127-1至127-n中的每一個(gè)響應(yīng)其中被鎖存的控制位生成相應(yīng)的控制信號(hào)CON-1至CON-n。如圖所示，輸出電路125-1至125-n的操作特征可取決于相應(yīng)的控制信號(hào)CON-1至CON-n的值，并且該控制信號(hào)CON-1至CON-n可以應(yīng)用于相應(yīng)的輸入電路115-1至115-n或輸出電路125-1至125-n。
例如，控制信號(hào)CON-1至CON-n可以被應(yīng)用于相應(yīng)的輸出電路來(lái)確定輸出電路125-1至125-n的相應(yīng)的驅(qū)動(dòng)器強(qiáng)度和/或延遲。作為替換，控制信號(hào)CON-1至CON-n可以被應(yīng)用于相應(yīng)的輸入電路115-1至115-n來(lái)控制其操作特征。例如，控制信號(hào)CON-1至CON-n可以確定輸入電路115-1至115-n的相應(yīng)的延遲。此外，當(dāng)信號(hào)鎖存器電路127和控制信號(hào)CON被用于說(shuō)明每個(gè)輸入/輸出緩沖器117的，可以為每個(gè)輸入/輸出緩沖器117提供兩個(gè)或多個(gè)串聯(lián)的鎖存器，這樣在兩個(gè)連續(xù)的模式設(shè)置操作期間兩個(gè)或多個(gè)控制位可以被連續(xù)地接收，并且這樣兩個(gè)或多個(gè)控制信號(hào)可以被生成以控制每個(gè)輸入/輸出緩沖器117的兩個(gè)或多個(gè)操作特征。根據(jù)本發(fā)明的實(shí)施例在模式設(shè)置操作期間在相應(yīng)的輸入電路115-1至115-n接收到的控制位可以因此提供相應(yīng)的輸入電路或相關(guān)輸出電路的操作特征的有選擇的修改。
圖3B為用于圖3A的存儲(chǔ)器設(shè)備111的引腳配置的例子，圖3C為提供對(duì)該引腳的進(jìn)一步說(shuō)明的表。如圖所示，該存儲(chǔ)器設(shè)備可以包括兩個(gè)電源電壓引腳VDD，兩個(gè)參考電壓(如接地)引腳VSS；時(shí)鐘引腳CLK；命令引腳/CS，/RAS，/CAS和/WE；11個(gè)地址引腳A1至A11及16個(gè)數(shù)據(jù)輸入/輸出引腳DQ1至DQ16。命令信號(hào)可以從存儲(chǔ)器控制器提供至命令引腳/CS，/RAS，/CAS和/WE來(lái)定義由存儲(chǔ)器設(shè)備111執(zhí)行的操作。在寫操作期間，16個(gè)數(shù)據(jù)位可以從存儲(chǔ)器控制器被提供至數(shù)據(jù)輸入/輸出引腳DQ1至DQ16，并且該數(shù)據(jù)可以被寫入由從存儲(chǔ)器控制器提供至地址引腳A1至A11的地址定義的存儲(chǔ)器設(shè)備111中的存儲(chǔ)器單元。在讀操作期間，16個(gè)數(shù)據(jù)位可以從存儲(chǔ)器設(shè)備中的存儲(chǔ)器單元被提供至數(shù)據(jù)輸入/輸出引腳DQ1至DQ16。數(shù)據(jù)位被讀出的存儲(chǔ)器單元由從存儲(chǔ)器控制器提供至地址引腳A1至A11的地址定義。
在模式設(shè)置操作期間，在地址引腳A1至A11接收到的數(shù)據(jù)位可以定義模式設(shè)置代碼。當(dāng)根據(jù)本發(fā)明實(shí)施例的模式設(shè)置代碼在地址引腳A1至A11被接收時(shí)，與相應(yīng)的數(shù)據(jù)引腳DQ1至DQ16相關(guān)的輸入/輸出緩沖器的操作特征可以響應(yīng)由在模式設(shè)置操作期間在數(shù)據(jù)引腳DQ1至DQ16接收到的數(shù)據(jù)被控制。
如這里使用的，術(shù)語(yǔ)引腳被定義為包括提供電氣連接至其他設(shè)備、基片和/或電路板的集成電路存儲(chǔ)器設(shè)備的任何輸入或輸出結(jié)構(gòu)。例如，術(shù)語(yǔ)引腳可以包括雙列直插式組件(DIP)的導(dǎo)線、單列直插式組件(SIP)的導(dǎo)線、針柵陣列(PGA)的導(dǎo)線、四芯線小外面組件(QSOP，quad small outline package)的導(dǎo)線等；彈拋片的焊料擾動(dòng)(solder bump)、球柵陣列等；引線粘結(jié)；焊接墊；等。
根據(jù)本發(fā)明的一些實(shí)施例，鎖存器電路127-1至127-n中的每一個(gè)可以被由圖4說(shuō)明的鎖存器127實(shí)現(xiàn)。如圖所示，該鎖存器127可以包括NMOS(N溝道金屬氧化物半導(dǎo)體)選通晶體管T2和T3；PMOS(P溝道金屬氧化物半導(dǎo)體)選通晶體管T1和T4；包括反相器I1和I2的鎖存器電路L1；包括反相器I3和I4的鎖存器電路L2；反相器119。在根據(jù)本發(fā)明實(shí)施例的模式設(shè)置操作期間，當(dāng)模式設(shè)置信號(hào)在低邏輯狀態(tài)時(shí)，來(lái)自輸入電路115的控制位被首先提供在選通晶體管T1和T3上，這樣控制位的邏輯狀態(tài)的反(inverse)被生成在包括反相器I3和I4的鎖存器電路L2的輸出端。當(dāng)在選通晶體管T1和T3中保持該控制位時(shí)，該模式設(shè)置信號(hào)被轉(zhuǎn)換至邏輯高狀態(tài)，這樣該選通晶體管T1和T3被關(guān)閉并且該選通晶體管T2和T4被開(kāi)啟。因此，該鎖存器電路L1的輸出被傳送至鎖存器電路L2的輸入，并且控制位的邏輯狀態(tài)被作為在鎖存器電路L2的輸出上的控制信號(hào)CON被提供。當(dāng)該模式設(shè)置操作完成時(shí)，該模式設(shè)置信號(hào)可以被恢復(fù)為低邏輯狀態(tài)，并且該控制信號(hào)CON將被保持鎖存在鎖存器電路L2的輸出上。
只要該模式設(shè)置信號(hào)在低邏輯狀態(tài)，該選通晶體管T1和T3為開(kāi)啟并且該選通晶體管T2和T4為關(guān)閉，這樣該控制信號(hào)CON保持鎖存在鎖存器電路L2的輸出上，而與來(lái)自輸入電路的輸入無(wú)關(guān)。通過(guò)將模式設(shè)置信號(hào)從低邏輯狀態(tài)轉(zhuǎn)換至高邏輯狀態(tài)并且再返回至低邏輯狀態(tài)，來(lái)自輸入電路的新的控制位可以被作為控制信號(hào)CON被鎖存。因此，輸入/輸出緩沖器的第一操作特征可以響應(yīng)控制信號(hào)CON的低邏輯狀態(tài)被提供，并且該輸入/輸出緩沖器的第二操作特征可以響應(yīng)控制信號(hào)CON的高邏輯狀態(tài)被提供。例如，相應(yīng)的輸出電路的第一或第二延遲可以根據(jù)控制信號(hào)CON的邏輯狀態(tài)被選擇。此外或作為替換，相應(yīng)的輸出電路的第一或第二驅(qū)動(dòng)器強(qiáng)度可以根據(jù)控制信號(hào)CON的邏輯狀態(tài)被選擇。此外或作為另一替換，相應(yīng)的輸入電路的第一或第二延遲可以根據(jù)控制信號(hào)CON的邏輯狀態(tài)被選擇。此外，每個(gè)輸入/輸出緩沖器117-1至117-n的操作特征可以在同一模式設(shè)置操作期間被分別確定，因?yàn)榭刂莆槐环謩e從存儲(chǔ)器控制器151提供至輸入/輸出緩沖器117-1至117-n中的每一個(gè)的輸入電路115-1至115-n。
根據(jù)本發(fā)明的特定實(shí)施例，輸入/輸出緩沖器117-1至117-n中的每一個(gè)可以通過(guò)如圖5說(shuō)明的輸入/輸出緩沖器117A被實(shí)現(xiàn)。例如，該輸入/輸出緩沖器117A可以包括輸入電路115A、鎖存器127A及輸出電路125A，并且該輸出電路125A可以包括延遲電路161A和輸出驅(qū)動(dòng)器163A。進(jìn)一步如圖5所示，由鎖存器127A生成的控制信號(hào)CONA可以被應(yīng)用于延遲電路161A以控制其延遲。此外，該鎖存器127A可以被以如上面圖4中談到的方式實(shí)現(xiàn)。
在模式設(shè)置期間，控制位可以通過(guò)輸入/輸出引腳和輸入電路115A提供至鎖存器127A，并且該控制位可以響應(yīng)來(lái)自模式設(shè)置控制器123的模式設(shè)置信號(hào)被鎖存在鎖存器127A中?？刂菩盘?hào)CONA可以由鎖存器127A響應(yīng)其中鎖存的控制位被生成，并且延遲電路161A的不同延遲可以響應(yīng)控制信號(hào)CONA的不同值被提供。例如該延遲電路161A可以如圖6A-C中說(shuō)明的被實(shí)現(xiàn)。
例如，該延遲電路161A可以如圖6A中說(shuō)明的被實(shí)現(xiàn)。特別的，反相器I11(包括上拉晶體管T15和下拉晶體管T17)和反相器I12(包括上拉晶體管T15和下拉晶體管T17)可以被串聯(lián)在延遲電路161A的輸入IN和輸出OUT之間。反相器I11和I12中的每一個(gè)可以提供那里通過(guò)的信號(hào)的一些傳播延遲，并且這些傳播延遲可以使用包括晶體管T11、T12、T13和T14及負(fù)載電阻R1、R2、R3及R4的負(fù)載電路被變化。此外，可以以并聯(lián)于負(fù)載電阻R1、R2、R3及R4中的一個(gè)或多個(gè)的方式提供一個(gè)或多個(gè)電容。
更特別的，相對(duì)短的延遲可以通過(guò)提供具有高邏輯狀態(tài)的控制信號(hào)CONA被提供，這樣晶體管T11、T12、T13和T14被開(kāi)啟由此旁路負(fù)載電阻R1、R2、R3及R4。通過(guò)旁路負(fù)載電阻R1、R2、R3及R4，可以降低RC(電阻電容)時(shí)間常數(shù)，并由此降低延遲。相對(duì)長(zhǎng)的延遲可以通過(guò)提供具有低邏輯狀態(tài)的控制信號(hào)CONA被提供，這樣晶體管T11、T12、T13和T14被關(guān)閉，并且負(fù)載電阻R1、R2、R3及R4被耦接在反相器I11和I12及電源VDD及參考VSS電壓之間。通過(guò)耦接負(fù)載電阻R1、R2、R3及R4在反相器I11和I12及電源VDD之間，該延遲電路的RC時(shí)間常數(shù)可以被增加并由此增加延遲。該控制信號(hào)的反/CONA可以通過(guò)利用反相器反轉(zhuǎn)控制信號(hào)CONA被提供。
在一個(gè)可選方案中，該延遲電路161A可以如圖6B中說(shuō)明的被實(shí)現(xiàn)。特別的，反相器I21和I22可以被串聯(lián)在延遲電路161A的輸入IN和輸出OUT之間。反相器I21和I22中的每一個(gè)可以提供那里通過(guò)的信號(hào)的一些傳播延遲，并且這些傳播延遲可以利用包括晶體管T21、T22、負(fù)載電容C21、C22和負(fù)載電阻R21和R22的負(fù)載電路被變化。此外，可以以并聯(lián)于負(fù)載電容C21、C22中的一個(gè)或多個(gè)的方式提供一個(gè)或多個(gè)電阻。
更特別的，相對(duì)短的延遲可以通過(guò)提供具有高邏輯狀態(tài)的控制信號(hào)CONA被提供，這樣晶體管T21、T22被開(kāi)啟由此旁路負(fù)載電容C21、C22。通過(guò)旁路負(fù)載電容C21、C22，RC時(shí)間常數(shù)可以被降低并由此降低延遲。相對(duì)長(zhǎng)的延遲可以通過(guò)提供具有低邏輯狀態(tài)的控制信號(hào)CONA被提供，這樣晶體管T21、T22被關(guān)閉，并且負(fù)載電容C21、C22與負(fù)載電阻R21和R22被串聯(lián)在反相器I21和I22的輸出與參考電壓VSS之間。通過(guò)將負(fù)載電容C21、C22與負(fù)載電阻R21和R22串聯(lián)在反相器I21和I22的輸出與參考電壓VSS之間，RC時(shí)間常數(shù)可以被增加并由此增加延遲。
在另一個(gè)可選方案中，該延遲電路161A可以如圖6C中說(shuō)明的被實(shí)現(xiàn)。特別的，反相器I31和I32可以被串聯(lián)在延遲電路161A的輸入IN和輸出OUT之間。反相器I31和I32中的每一個(gè)可以提供那里通過(guò)的信號(hào)的一些傳播延遲，并且這些傳播延遲可以利用包括晶體管T31、T32、負(fù)載電容C31、C32的負(fù)載電路被變化。此外，可以以串聯(lián)和/或并聯(lián)于負(fù)載電容C31和C32中的一個(gè)或多個(gè)的方式提供一個(gè)或多個(gè)電阻。
更特別的，相對(duì)短的延遲可以通過(guò)提供具有邏輯狀態(tài)的控制信號(hào)CONA被提供，這樣晶體管T31和T32被關(guān)閉由此斷開(kāi)負(fù)載電容C31和C32與反相器I31和I32的輸出端的耦接。通過(guò)去負(fù)載電容C31和C32，RC時(shí)間常數(shù)可以被降低由此降低延遲。相對(duì)長(zhǎng)的延遲可以通過(guò)提供具有高邏輯狀態(tài)的控制信號(hào)CONA被提供，這樣晶體管T31和T32被開(kāi)啟，并且負(fù)載電容C31和C32被連接在反相器I31和I32的輸出與參考電壓VSS之間。通過(guò)將負(fù)載電容C31和C32連接在反相器I31和I32的輸出與參考電壓VSS之間，RC時(shí)間常數(shù)可以被增加由此增加延遲。
該輸出驅(qū)動(dòng)器163A可以使用例如如圖6D中說(shuō)明的驅(qū)動(dòng)器電路被實(shí)現(xiàn)。特別的，該驅(qū)動(dòng)器電路可以包括串聯(lián)在電源電壓VDD和參考電壓VSS之間的上拉晶體管T130和下拉晶體管T140。此外，來(lái)自延遲電路161A的數(shù)據(jù)信號(hào)DATA被提供至晶體管T130和T140的輸入(例如柵電極)，這樣輸出信號(hào)DQ相對(duì)于數(shù)據(jù)信號(hào)DATA被反相。盡管在圖6D中圖解了一個(gè)驅(qū)動(dòng)器電路(包括一個(gè)上拉晶體管和一個(gè)下拉晶體管)，但是該輸出驅(qū)動(dòng)器163A可以包括兩個(gè)或多個(gè)串聯(lián)的輸出驅(qū)動(dòng)器。
根據(jù)本發(fā)明的附加實(shí)施例，輸入/輸出緩沖器117-1至117-n中的每一個(gè)可以如圖7中說(shuō)明的輸入/輸出緩沖器117B被實(shí)現(xiàn)。例如，該輸入/輸出驅(qū)動(dòng)器117B可以包括輸入電路115B、鎖存器127B和輸出電路125B，并且該輸出電路125B可以包括延遲電路161B和輸出驅(qū)動(dòng)器163B。進(jìn)一步如圖7中所示，由鎖存器127B生成的控制信號(hào)CONB可以被應(yīng)用于延遲電路161B來(lái)控制其延遲。此外，該鎖存器127B可以被以如上面圖4中談到的方式實(shí)現(xiàn)。
在模式設(shè)置期間，控制位可以通過(guò)輸入/輸出引腳和輸入電路115B提供至鎖存器127B，并且該控制位可以響應(yīng)來(lái)自模式設(shè)置控制器123的模式設(shè)置信號(hào)被鎖存在鎖存器127B中?？刂菩盘?hào)CONB可以由鎖存器127B響應(yīng)其中鎖存的控制位被生成，并且驅(qū)動(dòng)器電路163B的不同驅(qū)動(dòng)器強(qiáng)度可以響應(yīng)控制信號(hào)CONB的不同值被提供。
該驅(qū)動(dòng)器電路163B可以例如如圖8中的說(shuō)明被實(shí)現(xiàn)。特別的，圖8A中的驅(qū)動(dòng)器電路可以包括具有上拉晶體管T41和下拉晶體管T42的初級(jí)驅(qū)動(dòng)器電路；和具有上拉晶體管T43和下拉晶體管T44的補(bǔ)充驅(qū)動(dòng)器電路及使能/禁止晶體管T45和T46。相對(duì)低的驅(qū)動(dòng)器強(qiáng)度可以通過(guò)提供具有低邏輯狀態(tài)的控制信號(hào)CONB而被提供，這樣使能/禁止晶體管T45和T46被關(guān)閉并且上拉和下拉晶體管T43和T44斷開(kāi)與電源電壓VDD和參考電壓VSS的耦接。相對(duì)高的驅(qū)動(dòng)器強(qiáng)度可以通過(guò)提供具有高邏輯狀態(tài)的控制信號(hào)CONB而被提供，這樣使能/禁止晶體管T45和T46被開(kāi)啟并且上拉和下拉晶體管T43和T44分別連接至電源電壓VDD和參考電壓VSS。該控制信號(hào)的反/CONB可以通過(guò)利用反相器使控制信號(hào)CONB反相而被提供。
當(dāng)控制信號(hào)CONB具有低邏輯狀態(tài)時(shí)，使能/禁止晶體管T45和T46被關(guān)閉并且上拉和下拉晶體管T43和T44斷開(kāi)與電源電壓VDD和參考電壓VSS的耦接。由此，具有低邏輯狀態(tài)的輸入信號(hào)IN將開(kāi)啟上拉晶體管T41并關(guān)閉下拉晶體管T42，這樣輸出信號(hào)OUT通過(guò)上拉晶體管T41被上拉至電源電壓VDD。在上拉晶體管T43也可以被開(kāi)啟的同時(shí)，該使能/禁止晶體管T45被關(guān)閉，這樣電流不流過(guò)上拉晶體管T43。具有高邏輯狀態(tài)的輸入信號(hào)IN將關(guān)閉上拉晶體管T41，并開(kāi)啟下拉晶體管T42，這樣輸出信號(hào)OUT通過(guò)下拉晶體管T42被下拉至參考電壓VSS。然而下拉晶體管T44也可以被開(kāi)啟，該使能/禁止晶體管T46被關(guān)閉，這樣電流不流過(guò)下拉晶體管T44。當(dāng)控制信號(hào)CONB具有低邏輯狀態(tài)時(shí)，該補(bǔ)充驅(qū)動(dòng)器電路(包括晶體管T43、T44、T45和T46)可以由此被禁止。
由于控制信號(hào)CONB具有高邏輯狀態(tài)，使能/禁止晶體管T45和T46被開(kāi)啟，這樣上拉和下拉晶體管T43和T44分別耦接至電源電壓VDD和參考電壓VSS。由此，具有低邏輯狀態(tài)的輸入信號(hào)IN將開(kāi)啟上拉晶體管T41和T43并關(guān)閉下拉晶體管T42和T44，這樣輸出信號(hào)OUT通過(guò)上拉晶體管T41和T43和使能/禁止晶體管T45被上拉至電源電壓VDD。具有高邏輯狀態(tài)的輸入信號(hào)IN將關(guān)閉上拉晶體管T41和T43，并開(kāi)啟下拉晶體管T42和T44，這樣輸出信號(hào)OUT通過(guò)下拉晶體管T42和T44和使能/禁止晶體管T46被下拉至參考電壓VSS。當(dāng)控制信號(hào)CONB具有高邏輯狀態(tài)時(shí)，該補(bǔ)充驅(qū)動(dòng)器電路(包括晶體管T43、T44、T45和T46)可能由此被使能，從而增加輸出驅(qū)動(dòng)器的驅(qū)動(dòng)器強(qiáng)度。
更特別的，圖8A中的輸出驅(qū)動(dòng)器的強(qiáng)度可以為初級(jí)和補(bǔ)充驅(qū)動(dòng)器電路的晶體管的通道寬度的函數(shù)。例如初級(jí)驅(qū)動(dòng)器電路的上拉和下拉晶體管T41和T42可以具有相對(duì)窄通道寬度來(lái)相對(duì)提供相對(duì)低電流容量，并且補(bǔ)充驅(qū)動(dòng)器電路的晶體管T43、T44、T45和T46可以具有相對(duì)寬的通道寬度來(lái)提供相對(duì)高的電流容量。由此，輸出驅(qū)動(dòng)器可以在補(bǔ)充驅(qū)動(dòng)器電路為使能時(shí)提供相對(duì)高的驅(qū)動(dòng)器強(qiáng)度，并且在補(bǔ)充驅(qū)動(dòng)器電路為禁止時(shí)提供相對(duì)低的驅(qū)動(dòng)器強(qiáng)度。
該延遲電路161B可以使用例如圖8B中說(shuō)明的延遲電路被實(shí)現(xiàn)。特別的，延遲電路可以包括兩個(gè)或多個(gè)串聯(lián)的反相器I111和I112。每個(gè)反相器可以提供通過(guò)那里傳送的信號(hào)的傳播延遲。雖然兩個(gè)反相器被示出，延遲電路161B可以包括一個(gè)反相器，或者也可能包括多于兩個(gè)的反相器。
根據(jù)本發(fā)明的另一實(shí)施例，輸入/輸出緩沖器117-1至117-n中的每一個(gè)可以由如圖9說(shuō)明的輸入/輸出緩沖器117C實(shí)現(xiàn)。例如，該輸入/輸出緩沖器117C可以包括輸入電路115C、鎖存器127C和輸出電路125C，并且該輸入電路115C可以包括輸入緩沖器118C和建立/保持電路120C。更特別的，該建立/保持電路120C可以包括延遲電路122C。進(jìn)一步如圖9所示，由鎖存器127C生成的控制信號(hào)CONC可以被應(yīng)用于延遲電路122C來(lái)控制其延遲。此外，該鎖存器127C可以被以如上面圖4中談到的方式實(shí)現(xiàn)。
在模式設(shè)置期間，控制位可以通過(guò)輸入/輸出引腳和輸入電路115C提供至鎖存器127C，并且該控制位可以響應(yīng)來(lái)自模式設(shè)置控制器123的模式設(shè)置信號(hào)被鎖存在鎖存器127C中?？刂菩盘?hào)CONC可以由鎖存器127C響應(yīng)其中鎖存的控制位被生成，并且延遲電路122C的不同延遲可以響應(yīng)控制信號(hào)CONC的不同值被提供?？梢砸匀缟厦鎴D6A-C中談到的方式實(shí)現(xiàn)延遲電路122C并改變其延遲。
根據(jù)本發(fā)明實(shí)施例的模式設(shè)置操作的時(shí)序圖在圖10中被說(shuō)明。如圖所示，可以通過(guò)將命令信號(hào)/CS、/RAS、/CAS和/WE中的每一個(gè)以低邏輯狀態(tài)提供至命令解碼器126和將模式設(shè)置代碼MSC提供至模式設(shè)置控制器123來(lái)啟動(dòng)模式設(shè)置操作。在模式設(shè)置代碼被應(yīng)用的同時(shí)，控制信號(hào)(即控制位)可以作為數(shù)據(jù)信號(hào)DQ<I>至DQ<n>被應(yīng)用。接收到模式設(shè)置代碼MSC時(shí)，模式設(shè)置控制器123生成應(yīng)用至鎖存器127-1至127-n中的每一個(gè)的模式設(shè)置信號(hào)。
如圖所示，在從模式設(shè)置控制器123接收到模式設(shè)置代碼MSC和在鎖存器127-1至127-n中接收到模式設(shè)置信號(hào)時(shí)起可能存在內(nèi)部傳播延遲。此外，從控制位被應(yīng)用作為數(shù)據(jù)信號(hào)DQ<1>至DQ<n>直到控制位被應(yīng)用至鎖存器127-1至127-n的時(shí)間起可能有通過(guò)輸入電路115-1至115-n的類似的延遲。由此，控制位和模式設(shè)置代碼可以同時(shí)被應(yīng)用至鎖存器，這樣控制位被鎖存在相應(yīng)的鎖存器來(lái)提供控制信號(hào)CON-1至CON-n。如圖10說(shuō)明的，在模式設(shè)置操作期間，可以為每個(gè)輸入/輸出緩沖器117-1至117-n鎖存控制位，并且在單獨(dú)模式設(shè)置操作期間可以為不同的輸入/輸出緩沖器鎖存不同的控制信號(hào)值。
根據(jù)本發(fā)明的特定實(shí)施例，輸入/輸出緩沖器117-1至117-n中的每一個(gè)可以以圖11中說(shuō)明的輸入/輸出緩沖器117D實(shí)現(xiàn)。例如，該輸入/輸出緩沖器117D可以包括輸入電路115D、輸出電路125D及兩個(gè)串聯(lián)的鎖存器127D和128D。此外該輸出電路125D可以包括延遲電路161D和輸出驅(qū)動(dòng)器163D。進(jìn)一步如圖11所示，鎖存器127D和128D生成可以被用于提供延遲電路161D的兩位控制的相應(yīng)的控制信號(hào)COND1和COND2。例如，響應(yīng)于控制信號(hào)COIND1和COND2可以得到4個(gè)延遲周期中的一個(gè)。此外，串聯(lián)的鎖存器127D和128D中的每一個(gè)可以被以如上面圖4中談到的方式實(shí)現(xiàn)，并且可以對(duì)兩個(gè)鎖存器應(yīng)用同樣的模式設(shè)置信號(hào)。
在模式設(shè)置操作期間，第一控制位可以通過(guò)輸入/輸出引腳和輸入電路115D被提供至鎖存器128D，并且該第一控制位可以響應(yīng)于來(lái)自模式設(shè)置控制器123的第一模式設(shè)置信號(hào)被鎖存在鎖存器128D中。第二控制位可以通過(guò)輸入/輸出引腳和輸入電路115D被提供至鎖存器128D中。響應(yīng)于來(lái)自模式設(shè)置控制器123的第二模式設(shè)置信號(hào)，來(lái)自鎖存器128D的第一控制位可以被鎖存在鎖存器127D中，并且來(lái)自輸入電路115D的第二控制位可以被鎖存在鎖存器128D中。由此，在兩個(gè)模式設(shè)置操作后，該第一控制位可以被鎖存在鎖存器127D中來(lái)提供第一控制信號(hào)COND1，并且第二控制位可以被鎖存在鎖存器128D中來(lái)提供第二控制信號(hào)COND2。
例如，該延遲電路161D可以以圖12中的說(shuō)明被實(shí)現(xiàn)。特別的，反相器I111和反相器I112可以被串聯(lián)在延遲電路161D的輸入IN和輸出OUT之間。反相器I111和I112中的每一個(gè)可以提供通過(guò)其的信號(hào)的一些傳播延遲，并且這些傳播延遲可以使用包括晶體管T121、T122、T123和T124和負(fù)載電阻R121、R122、R123和R124的負(fù)載電路被變化。此外，可以以與負(fù)載電阻R121、R122、R123和R124中的一個(gè)或多個(gè)并聯(lián)的方式提供一個(gè)或多個(gè)電容。
更特別的，相對(duì)短的延遲可以通過(guò)提供具有高邏輯狀態(tài)的控制信號(hào)COND1被提供給反相器I111，這樣晶體管T121和T122被開(kāi)啟由此旁路負(fù)載電阻R121和R122。通過(guò)旁路負(fù)載電阻R121和R122，RC(電阻-電容)時(shí)間常數(shù)可以被降低，由此降低延遲。相對(duì)長(zhǎng)的延遲可以通過(guò)提供具有低邏輯狀態(tài)的控制信號(hào)COND1被提供給反相器I111，這樣晶體管T121和T122被關(guān)閉，由此耦接在反相器和電源和參考電壓VDD和VSS間的負(fù)載電阻R121和R122。通過(guò)耦接在反相器I111和電源和參考電壓VDD和MSS間的負(fù)載電阻R121和R122，延遲電路的RC時(shí)間常數(shù)可以被增加并由此增加延遲?？梢酝ㄟ^(guò)利用反相器使控制信號(hào)COND1反相來(lái)提供控制信號(hào)的反/COND1。
類似地，相對(duì)短的延遲可以通過(guò)提供具有高邏輯狀態(tài)的控制信號(hào)COND2被提供給反相器I112，這樣晶體管T123和T124被開(kāi)啟由此旁路負(fù)載電阻R123和R124。通過(guò)旁路負(fù)載電阻R123和R124，RC(電阻-電容)時(shí)間常數(shù)可以被降低由此降低延遲。相對(duì)長(zhǎng)的延遲可以通過(guò)提供具有低邏輯狀態(tài)的控制信號(hào)COND2被提供給反相器I112，這樣晶體管T123和T124被關(guān)閉由此耦接在反相器和電源和參考電壓VDD和VSS間的負(fù)載電阻R123和R124。通過(guò)耦接在反相器I112和電源和參考電壓VDD和VSS間的負(fù)載電阻R123和R124，延遲電路的RC時(shí)間常數(shù)可以被增加由此增加延遲?？梢酝ㄟ^(guò)利用反相器使控制信號(hào)COND2反相來(lái)提供控制信號(hào)的反/COND2。
通過(guò)提供反相器I111和I112和/或提供具有不同值的電阻R121和R122及電阻R123和R124，可以使用控制信號(hào)COND1和COND2選擇4個(gè)不同的延遲。此外，電容可以以與電阻R121、R122、R123和R124之間的一個(gè)或多個(gè)并聯(lián)的方式被提供。此外，圖6B的延遲電路可以用于正被分別提供至晶體管T21和T22的輸入端的控制信號(hào)COND1和COND2。圖6C的延遲電路可以用于正被分別提供至晶體管T31和T32的輸入的控制信號(hào)COND1和COND2。
圖13是根據(jù)本發(fā)明的包括如上參考圖11所述的輸入/輸出緩沖器中的兩個(gè)鎖存器的實(shí)施例的模式設(shè)置操作的時(shí)序圖。模式設(shè)置操作可以通過(guò)提供在低邏輯狀態(tài)的命令信號(hào)/CS、/RAS、/CAS和/WE中的每一個(gè)至命令解碼器126來(lái)啟動(dòng)，并且第一模式設(shè)置代碼MSC1可以被提供至模式設(shè)置控制器123。在第一模式設(shè)置代碼被應(yīng)用的同時(shí)，第一控制信號(hào)(即控制位)可以作為數(shù)據(jù)信號(hào)DQ被應(yīng)用至輸入電路115D。在圖13的例子中，第一控制信號(hào)在高邏輯狀態(tài)H。接收第一模式設(shè)置代碼MSC1時(shí)，模式設(shè)置控制器123生成被應(yīng)用至鎖存器127D和128D的模式設(shè)置信號(hào)。
如圖所示，從第一模式設(shè)置代碼MSC1在模式設(shè)置控制器123中被接收以及模式設(shè)置信號(hào)在鎖存器127D和128D中被接收的時(shí)間起可能有內(nèi)部傳播延遲。此外，從第一控制位被應(yīng)用作為數(shù)據(jù)信號(hào)DQ直到第一控制位被應(yīng)用于鎖存器128D的時(shí)間起可能有類似延遲通過(guò)輸入電路115D。由此，第一控制位和第一模式設(shè)置代碼MSC1可以被同時(shí)應(yīng)用至鎖存器128D，這樣第一控制位被鎖存在鎖存器128D中以準(zhǔn)備由第一控制位初始設(shè)置控制信號(hào)COND2。如圖所示，控制信號(hào)COND2被應(yīng)用作為鎖存器127D的輸入。
第二模式設(shè)置代碼MSC2(具有于第一模式設(shè)置代碼MSC1相同的編碼)可以被提供至模式設(shè)置控制器123，并且第二控制信號(hào)(即控制位)可以作為數(shù)據(jù)信號(hào)DQ被同時(shí)應(yīng)用于輸入電路115D。在圖13的例子中，第二控制信號(hào)在低邏輯狀態(tài)L。當(dāng)接收到第二模式設(shè)置代碼MSC2時(shí)，模式設(shè)置控制器123生成應(yīng)用至鎖存器127D和128D的每一個(gè)的模式設(shè)置信號(hào)。
如圖所示，從第二模式設(shè)置代碼MSC2在模式設(shè)置控制器123中被接收以及模式設(shè)置信號(hào)在鎖存器127D和128D中被接收的時(shí)間起可能有內(nèi)部傳播延遲。此外，從第二控制位被應(yīng)用作為數(shù)據(jù)信號(hào)DQ直到第二控制位被應(yīng)用于鎖存器128D的時(shí)間起可能有類似延遲通過(guò)輸入電路115D。由此，第一控制位被最初鎖存在鎖存器128D中并且作為COND2被應(yīng)用至鎖存器127D。當(dāng)?shù)诙Ｊ皆O(shè)置代碼MSC2被應(yīng)用至鎖存器127D時(shí)，來(lái)自鎖存器128D的第一控制位被鎖存在鎖存器127D中以準(zhǔn)備由第一控制位設(shè)置的控制信號(hào)COND1。此外，第二控制位和第二模式設(shè)置代碼MSC2被應(yīng)用至鎖存器128D，這樣第二控制位被鎖存在鎖存器128D中以準(zhǔn)備由第二控制位設(shè)置的控制信號(hào)COND2。
如上參考圖11-13所述，兩個(gè)串聯(lián)鎖存器可以被提供在輸入/輸出緩沖器117-1至117-n中的每一個(gè)中，來(lái)提供兩個(gè)控制信號(hào)。更特別地，兩個(gè)控制信號(hào)COND1和COND2可以提供操作特征例如輸出電路的延遲的四個(gè)不同級(jí)別。在一個(gè)可選方案中，兩個(gè)控制信號(hào)可以提供兩個(gè)不同操作特征的二進(jìn)制控制。
如圖14所示，輸入/輸出緩沖器117E可以包括輸入電路115E、鎖存器127E和128E，以及包括延遲電路161E和輸出驅(qū)動(dòng)器163E的輸出電路125E。該控制信號(hào)CONE1可以提供如上參考圖5和6A-C所述的延遲電路161E的延遲的二進(jìn)制控制。該控制信號(hào)CONE2可以提供如上參考圖7和8A所述的輸出驅(qū)動(dòng)器163E的驅(qū)動(dòng)器強(qiáng)度的二進(jìn)制控制。
如圖15所示，輸入/輸出緩沖器117F可以包括輸入電路115F、鎖存器127F和128F，以及包括延遲電路161F和輸出驅(qū)動(dòng)器163F的輸出電路125F。該控制信號(hào)CONF1可以提供輸出電路的操作特征的二進(jìn)制控制，并且該控制信號(hào)CONF2可以提供輸入電路115F的操作特征的二進(jìn)制控制。例如，該控制信號(hào)CONF1可以提供如上參考圖5和6A-C所述的延遲電路161F的延遲的二進(jìn)制控制或如上參考圖7和8A所述的輸出驅(qū)動(dòng)器163F的驅(qū)動(dòng)器強(qiáng)度的二進(jìn)制控制。該二進(jìn)制控制信號(hào)CONF2可以提供如上參考圖9所述的輸入電路115F的建立/保持電路的延遲的二進(jìn)制控制。
如上參考圖3A所述，同一輸入/輸出緩沖器117的輸入電路115和輸出電路125可以被連接至一共享輸入/輸出引腳119。根據(jù)本發(fā)明實(shí)施例的集成電路存儲(chǔ)器設(shè)備可以以獨(dú)立輸出和輸出引腳實(shí)現(xiàn)。
如圖16所示，存儲(chǔ)器設(shè)備111′可以包括命令解碼器126′、模式設(shè)置控制器123′、地址緩沖器121′、存儲(chǔ)器單元陣列113′、輸入/輸出緩沖器117-1′至117-n′、數(shù)據(jù)輸入引腳119-1′至119-n′(配置為接收數(shù)據(jù)輸入DIQ<1>至DIQ<n>)及數(shù)據(jù)輸出引腳120-1′至120-n′(配置為提供數(shù)據(jù)輸出DOQ<1>至DOQ<n>)。，輸入/輸出緩沖器117-1′至117-n′中的每一個(gè)可以包括相應(yīng)的鎖存器127-1′至127-n′、輸出電路125-1′至125-n′(耦接至數(shù)據(jù)輸出引腳119-1′至119-n′)及輸入電路115-1′至115-n′(耦接至數(shù)據(jù)輸入引腳120-1′至120-n′)。此外該存儲(chǔ)器設(shè)備111′可以為靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器設(shè)備(SRAM)。
圖16的鎖存器127-1′至127-n′、輸出電路125-1′至125-n′及輸入電路115-1′至115-n′可以參考如上所述的圖3A操作。由此，同樣的模式設(shè)置信號(hào)可以被應(yīng)用至鎖存器127-1′至127-n′而相應(yīng)的控制位被應(yīng)用至數(shù)據(jù)輸入引腳119-1′至119-n′來(lái)在相應(yīng)的鎖存器127-1′至127-n′中鎖存該控制位。一旦模式設(shè)置操作完成，控制信號(hào)CON-1′至CON-n′可以由相應(yīng)的控制位設(shè)置。由此，每個(gè)控制信號(hào)CON-1′至CON-n′可以提供用于相應(yīng)的輸入/輸出緩沖器117-1′至117-n′的操作特征的二進(jìn)制控制。例如，控制信號(hào)可以提供輸出電路的延遲、輸出電路驅(qū)動(dòng)器強(qiáng)度和/或輸入電路的延遲的二進(jìn)制控制。如果兩個(gè)串聯(lián)的鎖存器被提供在每個(gè)輸入/輸出緩沖器中，4路控制可以被提供給每個(gè)輸入/輸出緩沖器的操作特征，或二進(jìn)制控制可以被提供給每個(gè)輸入/輸出緩沖器的2個(gè)操作特征。
圖17說(shuō)明了根據(jù)本發(fā)明實(shí)施例的包括存儲(chǔ)器控制器151和具有多個(gè)集成電路存儲(chǔ)器設(shè)備111-1至111-n的存儲(chǔ)器模塊152的存儲(chǔ)器系統(tǒng)。如圖所示，同一地址總線ADDRESS可以被耦接在存儲(chǔ)器控制器151和存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)之間。該地址總線可以包括用于傳送地址信號(hào)(例如ADDR)至存儲(chǔ)器設(shè)備的地址線、用于傳送時(shí)鐘信號(hào)(例如CLK)的時(shí)鐘線、及用于傳送命令信號(hào)(例如/CS、/RAS、/CAS和/或/WE)的命令線。
相反，單獨(dú)的數(shù)據(jù)總線DATA-1至DATA-n可以被提供在存儲(chǔ)器控制器151和存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)之間。如果存儲(chǔ)器設(shè)備111-1至111-n被如上述參考圖3A的存儲(chǔ)器設(shè)備111所述的那樣實(shí)現(xiàn)，每個(gè)數(shù)據(jù)總線DATA-1至DATA-n可以包括多個(gè)傳送輸入/輸出數(shù)據(jù)DQ<1>至DQ<n>的數(shù)據(jù)線。如果存儲(chǔ)器設(shè)備111-1至111-n被如上述參考圖16的存儲(chǔ)器設(shè)備111′所述的那樣實(shí)現(xiàn)，每個(gè)數(shù)據(jù)總線DATA-1至DATA-n可以包括多個(gè)傳送輸入數(shù)據(jù)DIQ<1>至DIQ<n>的輸入數(shù)據(jù)線和多個(gè)傳送輸出數(shù)據(jù)DOQ<1>至DOQ<n>的輸出數(shù)據(jù)線。該數(shù)據(jù)總線DATA-1至DATA-n可以包括例如相應(yīng)的數(shù)據(jù)選通脈沖線(strobe line)和/或數(shù)據(jù)分幀線(mask line)的附加線。
在數(shù)據(jù)讀操作期間，數(shù)據(jù)讀命令可以由存儲(chǔ)器控制器151通過(guò)地址總線ADDRESS傳送至存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)。此外，地址信號(hào)可以通過(guò)地址總線的地址線路被傳送至存儲(chǔ)器設(shè)備111-1至111-n，來(lái)識(shí)別數(shù)據(jù)將被讀出的存儲(chǔ)器設(shè)備的存儲(chǔ)器單元。響應(yīng)于數(shù)據(jù)讀命令和通過(guò)地址總線ADDRESS接收到的地址信號(hào)，存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)可以通過(guò)相應(yīng)的數(shù)據(jù)總線DATA-1至DATA-n傳送數(shù)據(jù)至存儲(chǔ)器控制器151。由此，在同一讀操作期間，可以從多個(gè)存儲(chǔ)器設(shè)備中讀出數(shù)據(jù)。
在數(shù)據(jù)寫操作期間，數(shù)據(jù)寫命令可以由存儲(chǔ)器控制器151通過(guò)地址總線ADDRESS傳送至存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)。此外，地址信號(hào)可以通過(guò)地址總線的地址線路被傳送至存儲(chǔ)器設(shè)備111-1至111-n，來(lái)識(shí)別數(shù)據(jù)將被寫入的存儲(chǔ)器設(shè)備的存儲(chǔ)器單元，并且，將被寫入到存儲(chǔ)器設(shè)備的數(shù)據(jù)可以通過(guò)相應(yīng)的數(shù)據(jù)總線DATA-1至DATA-n提供。響應(yīng)于數(shù)據(jù)寫命令、地址信號(hào)和由存儲(chǔ)器控制器151通過(guò)數(shù)據(jù)總線提供的數(shù)據(jù)，在同一寫操作期間，存儲(chǔ)器設(shè)備可以寫入從存儲(chǔ)器控制器中接收到的數(shù)據(jù)。
在模式設(shè)置操作期間，模式設(shè)置命令和模式設(shè)置代碼可以由存儲(chǔ)器控制器151通過(guò)地址總線ADDRESS傳送至存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)。此外，控制位可以由存儲(chǔ)器控制器151通過(guò)數(shù)據(jù)總線DATA-1至DATA-n提供至存儲(chǔ)器設(shè)備111-1至111-n中的每一個(gè)的數(shù)據(jù)輸入端。響應(yīng)于模式設(shè)置命令、模式設(shè)置代碼及控制位，存儲(chǔ)器設(shè)備可以修改其輸入/輸出電路的操作特征，其中每個(gè)存儲(chǔ)器設(shè)備的每個(gè)輸入/輸出電路的操作特征由通過(guò)數(shù)據(jù)總線接收到的相應(yīng)的控制位定義。
盡管已經(jīng)參考其示例實(shí)施例對(duì)本發(fā)明進(jìn)行了專門的描述，但是本領(lǐng)域技術(shù)人員可以理解到，在不脫離本發(fā)明由下面權(quán)利要求定義的精神和范圍的情況下，可以對(duì)其進(jìn)行形式和細(xì)節(jié)上的改變。
本申請(qǐng)要求2004年6月3日提交的韓國(guó)專利申請(qǐng)N0.10-2004-0040324的優(yōu)先權(quán)。上述韓國(guó)申請(qǐng)公開(kāi)的全部?jī)?nèi)容在此引入作為參考。
權(quán)利要求
1.一種集成電路存儲(chǔ)器設(shè)備，包括存儲(chǔ)器單元陣列；多個(gè)數(shù)據(jù)輸入/輸出引腳；及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入/輸出引腳的輸入/輸出電路，其中該輸入/輸出電路被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接受將被寫入存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位，并且其中該輸入/輸出電路被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的相應(yīng)的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳，其中該輸入/輸出電路中的至少一個(gè)被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位修改其操作特征。
2.根據(jù)權(quán)利要求1的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路中的每一個(gè)包括輸入電路，被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接受被寫入存儲(chǔ)單元陣列的數(shù)據(jù)位，并被配置為在模式設(shè)置操作期間接受通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位；輸出電路，被配置為在讀操作期間提供從存儲(chǔ)器單元陣列讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳；鎖存器電路，被配置為在模式設(shè)置操作期間鎖存由輸入電路接收的控制位。
3.根據(jù)權(quán)利要求2的集成電路存儲(chǔ)器設(shè)備，其中，每個(gè)輸入/輸出電路被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
4.根據(jù)權(quán)利要求2的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路中的每一個(gè)被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的延遲。
5.根據(jù)權(quán)利要求2的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路中的每一個(gè)被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸入電路的延遲。
6.根據(jù)權(quán)利要求1的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路中的每一個(gè)包括相應(yīng)的鎖存器電路，鎖存器電路被配置為在模式設(shè)置操作期間鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的相應(yīng)的控制位。
7.根據(jù)權(quán)利要求6的集成電路存儲(chǔ)器設(shè)備，還包括模式設(shè)置解碼器，被配置為在模式設(shè)置操作期間接收模式設(shè)置代碼，該模式設(shè)置解碼器還被配置為響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，并且該鎖存器電路被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位。
8.根據(jù)權(quán)利要求7的集成電路存儲(chǔ)器設(shè)備，還包括多個(gè)地址引腳，其中，在寫操作期間，在多個(gè)地址引腳上收到的寫地址定義在輸入/輸出電路上接受的數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置；其中，在讀操作期間，在多個(gè)地址引腳上收到的讀地址定義被提供給數(shù)據(jù)輸入/輸出引腳的數(shù)據(jù)位被讀出的存儲(chǔ)單元陣列的位置；以及其中，在模式設(shè)置操作期間，由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
9.一種存儲(chǔ)器系統(tǒng)，包括集成電路存儲(chǔ)器設(shè)備，其包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入/輸出引腳的輸入/輸出電路，其中，該輸入/輸出電路被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接受相應(yīng)的數(shù)據(jù)位以寫入存儲(chǔ)器單元陣列，并且，其中，該輸入/輸出電路被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的相應(yīng)的數(shù)據(jù)位至相應(yīng)的輸入/輸出引腳，其中，至少一個(gè)輸入/輸出電路被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位修改其操作特征；以及耦接至集成電路存儲(chǔ)器設(shè)備的存儲(chǔ)器控制器，該存儲(chǔ)器控制器被配置為在寫操作期間提供數(shù)據(jù)位至數(shù)據(jù)輸入/輸出引腳以便被寫入存儲(chǔ)器單元，并被配置為在讀操作期間從數(shù)據(jù)輸入/輸出引腳接受數(shù)據(jù)位，以及被配置為在模式設(shè)置操作期間提供控制位至輸入/輸出引腳以便因此來(lái)修改至少一個(gè)輸入/輸出電路的操作特征。
10.根據(jù)權(quán)利要求9的存儲(chǔ)器系統(tǒng)，其中，該輸入/輸出電路中的每一個(gè)包括，輸入電路，被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接受將被寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位，并被配置為在模式設(shè)置操作期間接受通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位，輸出電路，被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳，及鎖存器電路，被配置為在模式設(shè)置操作期間鎖存由輸入電路接受的控制位。
11.根據(jù)權(quán)利要求10的存儲(chǔ)器系統(tǒng)，其中，每個(gè)輸入/輸出電路被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
12.根據(jù)權(quán)利要求10的存儲(chǔ)器系統(tǒng)，其中，每個(gè)輸入/輸出電路被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸出電路的延遲。
13.根據(jù)權(quán)利要求10的存儲(chǔ)器系統(tǒng)，其中，每個(gè)輸入/輸出電路被配置為響應(yīng)鎖存在相應(yīng)的鎖存器電路中的控制位修改相應(yīng)的輸入電路的延遲。
14.根據(jù)權(quán)利要求9的存儲(chǔ)器系統(tǒng)，其中，每個(gè)輸入/輸出電路包括相應(yīng)的鎖存器電路，鎖存器電路被配置為在模式設(shè)置操作期間鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位。
15.根據(jù)權(quán)利要求14的存儲(chǔ)器系統(tǒng)，還包括模式設(shè)置解碼器，被配置為在模式設(shè)置操作期間接收模式設(shè)置代碼，該模式設(shè)置解碼器還被配置為響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，并且該鎖存器電路被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位。
16.根據(jù)權(quán)利要求15的存儲(chǔ)器系統(tǒng)，其中，該集成電路存儲(chǔ)器設(shè)備包括多個(gè)地址引腳，其中，在寫操作期間，在多個(gè)地址引腳上收到的寫地址定義在輸入/輸出電路接收到的數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置；其中，在讀操作期間，在多個(gè)地址引腳上收到的讀地址定義讀出提供給數(shù)據(jù)輸入/輸出引腳的數(shù)據(jù)位的存儲(chǔ)器單元陣列的位置；以及其中，在模式設(shè)置操作期間，由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
17.根據(jù)權(quán)利要求9的存儲(chǔ)器系統(tǒng)，還包括第二集成電路存儲(chǔ)器設(shè)備，包括第二存儲(chǔ)器單元陣列、第二多個(gè)數(shù)據(jù)輸入/輸出引腳及第二多個(gè)輸入/輸出電路，該第二多個(gè)輸入/輸出電路耦接至第二集成電路存儲(chǔ)器設(shè)備的相應(yīng)的數(shù)據(jù)輸入/輸出引腳，其中，該第二多個(gè)輸入/輸出電路被配置為在寫操作期間從相應(yīng)的多個(gè)第二多個(gè)數(shù)據(jù)輸入/輸出引腳接受相應(yīng)的數(shù)據(jù)位用于寫入第二存儲(chǔ)器單元陣列，并且，其中，第二多個(gè)輸入/輸出電路被配置為在讀操作期間將從第二存儲(chǔ)器單元陣列中讀出的數(shù)據(jù)位提供至第二多個(gè)數(shù)據(jù)輸入/輸出引腳中相應(yīng)的一個(gè)，其中第二多個(gè)輸入/輸出電路被配置為在模式設(shè)置操作期間響應(yīng)于通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的相應(yīng)的控制位修改其操作特征。
18.一種操作集成電路存儲(chǔ)器設(shè)備的方法，該集成電路存儲(chǔ)器設(shè)備包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳及多個(gè)耦接在存儲(chǔ)器單元陣列和相應(yīng)的數(shù)據(jù)輸入/輸出引腳之間的多個(gè)輸入/輸出電路，該方法包括在寫操作期間在相應(yīng)的輸入/輸出電路上接受來(lái)自數(shù)據(jù)輸入/輸出引腳的數(shù)據(jù)位用于寫入存儲(chǔ)器單元陣列；從相應(yīng)的輸入/輸出電路提供數(shù)據(jù)位至數(shù)據(jù)輸入/輸出引腳，該數(shù)據(jù)位在讀操作期間從存儲(chǔ)器單元陣列中讀??；及在模式設(shè)置操作期間響應(yīng)于通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位修改該輸入/輸出電路中的至少一個(gè)的操作特征。
19.根據(jù)權(quán)利要求18的方法，其中，該輸入/輸出電路包括相應(yīng)的輸入電路和相應(yīng)的輸出電路；其中，在寫操作期間接收數(shù)據(jù)位包括接受在相應(yīng)的輸入電路上的數(shù)據(jù)位；其中，在讀操作期間提供數(shù)據(jù)位包括提供來(lái)自相應(yīng)的輸出電路的數(shù)據(jù)位；其中，修改操作特征包括接受在相應(yīng)的輸入電路上的控制位。
20.根據(jù)權(quán)利要求19的方法，其中，該輸入/輸出電路包括相應(yīng)的鎖存器電路，其中，修改操作特征包括在相應(yīng)的鎖存器電路中鎖存控制位。
21.根據(jù)權(quán)利要求19的方法，其中，修改操作特征包括響應(yīng)該控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
22.根據(jù)權(quán)利要求19的方法，其中，修改操作特征包括響應(yīng)該控制位修改相應(yīng)的輸出電路的延遲。
23.根據(jù)權(quán)利要求19的方法，其中，修改操作特征包括響應(yīng)該控制位修改相應(yīng)的輸入電路的延遲。
24.根據(jù)權(quán)利要求18的方法，其中，輸入/輸出電路包括相應(yīng)的鎖存器電路，其中，修改操作特征包括在相應(yīng)的鎖存器電路中鎖存該控制位。
25.根據(jù)權(quán)利要求24的方法，其中修改操作特征還包括在模式設(shè)置操作期間接收模式設(shè)置代碼，響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳收到的控制位。
26.根據(jù)權(quán)利要求25的方法，其中該集成電路存儲(chǔ)器設(shè)備還包括多個(gè)地址引腳，該方法還包括在寫操作期間，在多個(gè)地址引腳上接收寫地址，以定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置；在讀操作期間，在多個(gè)地址引腳上接收讀地址，以定義數(shù)據(jù)位將被讀出的存儲(chǔ)器單元陣列的位置；及在模式設(shè)置操作期間，通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
27.一種控制集成電路存儲(chǔ)器設(shè)備的方法，該集成電路存儲(chǔ)器設(shè)備包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳、多個(gè)輸入/輸出電路及多個(gè)地址引腳，該輸入/輸出電路被耦接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸入/輸出引腳之間，該方法包括在寫操作期間，提供寫地址至地址引腳，并提供寫數(shù)據(jù)至數(shù)據(jù)輸入/輸出引腳以便被寫入存儲(chǔ)器單元陣列，其中該寫地址定義數(shù)據(jù)被寫入的存儲(chǔ)器單元陣列的位置；在讀操作期間，通過(guò)多個(gè)地址引腳提供讀地址，并且從輸入/輸出引腳接受讀數(shù)據(jù)，其中讀地址定義讀數(shù)據(jù)被讀出的存儲(chǔ)器單元陣列的位置；在模式設(shè)置操作期間，通過(guò)地址引腳提供模式設(shè)置代碼并且控制位被提供給輸入/輸出引腳的每一個(gè)，每一個(gè)控制位定義相應(yīng)的輸入/輸出電路的操作特征。
28.根據(jù)權(quán)利要求27的方法，其中，該操作特征包括相應(yīng)的輸入/輸出電路的驅(qū)動(dòng)器強(qiáng)度。
29.根據(jù)權(quán)利要求27的方法，其中，該操作特征包括相應(yīng)的輸入/輸出電路的延遲。
30.一種集成電路存儲(chǔ)器設(shè)備，包括存儲(chǔ)器單元陣列；多個(gè)數(shù)據(jù)輸入引腳；及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入引腳的輸入/輸出電路，其中，輸入/輸出電路被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接受正在被寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位；其中，輸入/輸出電路被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)字輸入引腳收到的控制位修改其操作特征。
31.根據(jù)權(quán)利要求30的集成電路存儲(chǔ)器設(shè)備，還包括多個(gè)數(shù)據(jù)輸出引腳，通過(guò)相應(yīng)的輸入/輸出電路耦接至存儲(chǔ)器單元陣列。
32.根據(jù)權(quán)利要求31的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路包括相應(yīng)的輸入電路、輸出電路及鎖存器電路，該相應(yīng)的輸入電路被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接受數(shù)據(jù)位并在模式設(shè)置操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接受控制位，該相應(yīng)的輸出電路被配置為在讀操作期間提供正在被從存儲(chǔ)器陣列中讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸出引腳，并且該相應(yīng)的鎖存器電路被配置為在模式設(shè)置操作期間鎖存來(lái)自相應(yīng)的輸入電路的控制位。
33.根據(jù)權(quán)利要求32的集成電路存儲(chǔ)器設(shè)備，其中，該輸入/輸出電路被配置為響應(yīng)相應(yīng)的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
34.根據(jù)權(quán)利要求32的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路被配置為響應(yīng)相應(yīng)的控制位修改相應(yīng)的輸出電路的延遲。
35.根據(jù)權(quán)利要求32的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路被配置為響應(yīng)相應(yīng)的控制位修改相應(yīng)的輸入電路的延遲。
36.根據(jù)權(quán)利要求30的集成電路存儲(chǔ)器設(shè)備，其中，輸入/輸出電路包括相應(yīng)的鎖存器電路，鎖存器電路被配置為在模式設(shè)置操作期間鎖存接受的相應(yīng)的控制位。
37.根據(jù)權(quán)利更求36的集成電路存儲(chǔ)器設(shè)備，還包括模式設(shè)置解碼器，被設(shè)置為在模式設(shè)置操作期間接收模式設(shè)置代碼，該模式設(shè)置解碼器還被配置為響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，并且該鎖存器電路被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存相應(yīng)的控制位。
38.根據(jù)權(quán)利要求37的集成電路存儲(chǔ)器設(shè)備，還包括多個(gè)地址引腳，其中，在寫操作期間，在多個(gè)地址引腳上接收的寫地址定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置，并且其中，在模式設(shè)置操作期間，由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
39.一種操作集成電路存儲(chǔ)器設(shè)備的方法，該集成電路存儲(chǔ)器設(shè)備包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入引腳及耦接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸入引腳之間的多個(gè)輸入/輸出電路，該方法包括在寫操作期間，在相應(yīng)的輸入/輸出電路上接受來(lái)自數(shù)據(jù)輸入引腳的用于寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位，在模式設(shè)置操作期間，響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳收到的控制位修改輸入/輸出電路中的至少一個(gè)的操作特征。
40.根據(jù)權(quán)利要求39的方法，其中，該集成電路存儲(chǔ)器設(shè)備還包括多個(gè)通過(guò)相應(yīng)的輸入/輸出電路與存儲(chǔ)器單元陣列耦接的數(shù)據(jù)輸出引腳，該方法還包括在讀操作期間，從相應(yīng)的輸入/輸出電路提供數(shù)據(jù)位至數(shù)據(jù)輸出引腳，數(shù)據(jù)位從存儲(chǔ)器單元陣列讀出。
41.根據(jù)權(quán)利要求40的方法，其中，該輸入/輸出電路包括相應(yīng)的輸入和輸出電路；其中，在寫操作期間接受數(shù)據(jù)位包括接受在相應(yīng)的輸入電路上的數(shù)據(jù)位；其中，在讀操作期間提供數(shù)據(jù)位包括提供來(lái)自相應(yīng)的輸出電路的數(shù)據(jù)位；及其中，修改操作特征包括在模式設(shè)置操作期間接受在相應(yīng)的輸入電路上的控制位。
42.根據(jù)權(quán)利要求41的方法，其中，該輸入/輸出電路中的每一個(gè)包括相應(yīng)的鎖存器電路，其中，修改操作特征包括在模式設(shè)置操作期間在相應(yīng)的鎖存器電路中鎖存控制位。
43.根據(jù)權(quán)利要求41的方法，其中，修改操作特征包括響應(yīng)控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
44.根據(jù)權(quán)利要求41的方法，其中，修改操作特征包括響應(yīng)控制位修改相應(yīng)的輸出電路的延遲。
45.根據(jù)權(quán)利要求41的方法，其中，修改操作特征包括響應(yīng)控制位修改相應(yīng)的輸入電路的延遲。
46.根據(jù)權(quán)利要求39的方法，其中，該輸入/輸出電路中的每一個(gè)包括鎖存器電路，其中，修改操作特征包括在相應(yīng)的鎖存器電路中鎖存控制位。
47.根據(jù)權(quán)利要求46的方法，其中，修改操作特征還包括，在模式設(shè)置操作期間接收模式設(shè)置代碼，響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，及在模式設(shè)定操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出電路收到的控制位。
48.根據(jù)權(quán)利要求47的方法，其中，該集成電路存儲(chǔ)器設(shè)備還包括多個(gè)地址引腳，該方法還包括在寫操作期間，在多個(gè)地址引腳接收寫地址，該寫地址定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置；及在模式設(shè)置操作期間，通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
49.一種集成電路存儲(chǔ)器設(shè)備，包括存儲(chǔ)器單元陣列；多個(gè)數(shù)據(jù)輸入引腳；及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入引腳的輸入電路，其中，該輸入電路被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接受將被寫入存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位；其中，該輸入電路被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳收到的控制位修改其操作特征。
50.根據(jù)權(quán)利要求49的集成電路存儲(chǔ)器設(shè)備，其中，輸入電路被配置為響應(yīng)相應(yīng)的控制位修改其延遲。
51.根據(jù)權(quán)利要求49的集成電路存儲(chǔ)器設(shè)備，還包括相應(yīng)于相應(yīng)的輸入電路的鎖存器電路，該鎖存器電路被配置為在模式設(shè)置操作期間鎖存所收到的相應(yīng)的控制位。
52.根據(jù)權(quán)利要求51的集成電路存儲(chǔ)器設(shè)備，還包括模式設(shè)置解碼器，被設(shè)置為在模式設(shè)置操作期間接收模式設(shè)置代碼，該模式設(shè)置解碼器還被配置為響應(yīng)模式設(shè)置代碼生成鎖存信號(hào)，并且該鎖存器電路被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存相應(yīng)的控制位。
53.根據(jù)權(quán)利要求52的集成電路存儲(chǔ)器設(shè)備，還包括多個(gè)地址引腳，其中，在寫操作期間，在多個(gè)地址引腳收到的寫地址定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置，并且其中，在模式設(shè)置期間，由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
54.一種操作集成電路存儲(chǔ)器設(shè)備的方法，該集成電路存儲(chǔ)器設(shè)備包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入引腳及耦接在存儲(chǔ)器單元陣列和相應(yīng)的數(shù)據(jù)輸入引腳之間的多個(gè)輸入電路，該方法包括在寫操作期間，從相應(yīng)的輸入電路上的數(shù)據(jù)輸入引腳接受用于寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位；及在模式設(shè)置操作期間，響應(yīng)于通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳收到的控制位修改該輸入電路中的至少一個(gè)的操作特征。
55.根據(jù)權(quán)利要求54的方法，其中，該集成電路存儲(chǔ)器設(shè)備還包括多個(gè)通過(guò)相應(yīng)的輸出電路耦接在存儲(chǔ)器單元陣列的數(shù)據(jù)輸出引腳，該方法還包括在讀操作期間，從相應(yīng)的輸出電路提供數(shù)據(jù)位至數(shù)據(jù)輸出引腳，該數(shù)據(jù)位從存儲(chǔ)器單元陣列中被讀出。
56.根據(jù)權(quán)利要求55的方法，其中，在寫操作期間，接收數(shù)據(jù)位包括接收在相應(yīng)的輸入電路的數(shù)據(jù)位；其中，在讀操作期間，提供數(shù)據(jù)位包括提供來(lái)自相應(yīng)的輸出電路的數(shù)據(jù)位；以及其中，修改操作特征包括在模式設(shè)置操作期間接受在相應(yīng)的輸入電路上的控制位。
57.根據(jù)權(quán)利要求54的方法，其中，該集成電路存儲(chǔ)器設(shè)備包括多個(gè)相應(yīng)于多個(gè)輸入電路的鎖存器電路，其中，修改操作特征包括在模式設(shè)置操作期間在相應(yīng)的鎖存器電路中鎖定控制位。
58.根據(jù)權(quán)利要求54的方法，其中，修改操作特征包括響應(yīng)該控制位修改相應(yīng)的輸入電路的延遲。
59.根據(jù)權(quán)利要求54的方法，其中，修改操作特征還包括在模式設(shè)置操作期間接收模式設(shè)置代碼，響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，及在模式設(shè)定操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入電路收到的控制位。
60.根據(jù)權(quán)利要求59的方法，其中，該集成電路存儲(chǔ)器設(shè)備還包括多個(gè)地址引腳，該方法還包括在寫操作期間，在多個(gè)地址引腳接收寫地址，該寫地址定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置；及在模式設(shè)置操作期間，通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
61.一種集成電路存儲(chǔ)器設(shè)備，包括存儲(chǔ)器單元陣列；多個(gè)數(shù)據(jù)輸出引腳；多個(gè)數(shù)據(jù)輸入引腳；多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸出引腳的輸出電路，其中，該輸出電路被配置為在讀操作期間提供從存儲(chǔ)器單元陣列讀取的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸出引腳；及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入引腳的輸入電路，其中，該輸入電路被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入引腳接受將被寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位，其中，該輸入電路被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳收到的控制位修改相應(yīng)的輸出電路的操作特征。
62.根據(jù)權(quán)利要求61的集成電路存儲(chǔ)器設(shè)備，其中，該輸入電路被配置為響應(yīng)相應(yīng)的控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
63.根據(jù)權(quán)利要求61的集成電路存儲(chǔ)器設(shè)備，其中，該輸入電路被配置為響應(yīng)相應(yīng)的控制位修改相應(yīng)的輸出電路的延遲。
64.根據(jù)權(quán)利要求61的集成電路存儲(chǔ)器設(shè)備，還包括鎖存器電路，被配置為在模式設(shè)置操作期間鎖存所收到的相應(yīng)的控制位。
65.根據(jù)權(quán)利要求64的集成電路存儲(chǔ)器設(shè)備，進(jìn)一步包括模式設(shè)置解碼器，被配置為在模式設(shè)置操作期間接收模式設(shè)置代碼，模式設(shè)置解碼器還被配置為響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，并且該鎖存器電路被配置為在模式設(shè)置操作期間響應(yīng)該鎖存信號(hào)鎖存相應(yīng)的控制位。
66.根據(jù)權(quán)利要求65的集成電路存儲(chǔ)器設(shè)備，還包括多個(gè)地址引腳，其中，在寫操作期間，在多個(gè)地址引腳接收到的寫地址定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置，并且其中，在模式設(shè)置期間，由模式設(shè)置解碼器通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
67.一種操作集成電路存儲(chǔ)器設(shè)備的方法，該集成電路存儲(chǔ)器包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入引腳、多個(gè)數(shù)據(jù)輸出引腳、多個(gè)耦接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸入引腳之間的輸入電路、以及多個(gè)耦接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸出引腳之間的輸出電路，該方法包括在讀操作期間，從相應(yīng)的輸出電路提供數(shù)據(jù)位至數(shù)據(jù)輸出引腳，該數(shù)據(jù)位從存儲(chǔ)器單元陣列中被讀出；在寫操作期間，從相應(yīng)的輸入電路上的數(shù)據(jù)輸入引腳接收用于寫入存儲(chǔ)器單元陣列的數(shù)據(jù)位；及在模式設(shè)置操作期間，響應(yīng)于通過(guò)數(shù)據(jù)輸入引腳中的至少一個(gè)收到的控制位修改該輸出電路中的至少一個(gè)的操作特征。
68.根據(jù)權(quán)利要求67的方法，其中，修改操作特征包括響應(yīng)控制位修改相應(yīng)的輸出電路的驅(qū)動(dòng)器強(qiáng)度。
69.根據(jù)權(quán)利要求67的方法，其中，修改操作特征包括響應(yīng)控制位修改相應(yīng)的輸出電路的延遲。
70.根據(jù)權(quán)利要求67的方法，其中，該集成電路存儲(chǔ)器設(shè)備包括多個(gè)相應(yīng)于輸入電路的鎖存器電路，其中，修改操作特征包括在模式設(shè)置操作期間在相應(yīng)的鎖存器電路中鎖存控制位。
71.根據(jù)權(quán)利要求70的方法，其中，修改操作特征還包括在模式設(shè)置操作期間接收模式設(shè)置代碼，響應(yīng)該模式設(shè)置代碼生成鎖存信號(hào)，及在模式設(shè)定操作期間響應(yīng)該鎖存信號(hào)鎖存通過(guò)相應(yīng)的數(shù)據(jù)輸入引腳收到的控制位。
72.根據(jù)權(quán)利要求71的方法，其中，該集成電路存儲(chǔ)器設(shè)備還包括多個(gè)地址引腳，該方法還包括在寫操作期間，在多個(gè)地址引腳接收寫地址，該寫地址定義數(shù)據(jù)位將被寫入的存儲(chǔ)器單元陣列的位置；及在模式設(shè)置操作期間，通過(guò)多個(gè)地址引腳接收模式設(shè)置代碼。
73.一種操作集成電路存儲(chǔ)器設(shè)備的方法，該集成電路存儲(chǔ)器設(shè)備包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳、以及多個(gè)耦接在存儲(chǔ)器單元陣列與相應(yīng)的數(shù)據(jù)輸入/輸出引腳之間的輸入/輸出電路，其中輸入/輸出電路中的每一個(gè)都包括一對(duì)串聯(lián)的鎖存器，該方法包括在寫操作期間，在相應(yīng)的輸入/輸出電路接受來(lái)自數(shù)據(jù)輸入/輸出引腳的數(shù)據(jù)位，用于寫入存儲(chǔ)器單元陣列；在讀操作期間，從相應(yīng)的輸入/輸出電路提供數(shù)據(jù)位至數(shù)據(jù)輸入/輸出引腳，該數(shù)據(jù)位從存儲(chǔ)器單元陣列中被讀出，在模式設(shè)置操作期間，響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳連續(xù)收到的第一控制位和第二控制位修改輸入/輸出電路的操作特征，其中，修改操作特征包括在模式設(shè)置操作期間，通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳和輸入/輸出電路接收第一控制位，在模式設(shè)置操作期間，接收到第一控制位后，通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳和輸入/輸出電路接收第二控制位，及在模式設(shè)置操作期間，在相應(yīng)的成對(duì)的串聯(lián)鎖存器中鎖存第一控制位和第二控制位。
全文摘要
一種集成電路存儲(chǔ)器設(shè)備可以包括存儲(chǔ)器單元陣列、多個(gè)數(shù)據(jù)輸入/輸出引腳及多個(gè)耦接至相應(yīng)的數(shù)據(jù)輸入/輸出引腳的輸入/輸出電路。該輸入/輸出電路可以被配置為在寫操作期間從相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收將被寫入存儲(chǔ)器單元陣列的相應(yīng)的數(shù)據(jù)位，且該輸入/輸出電路可以被配置為在讀操作期間提供從存儲(chǔ)器單元陣列中讀出的數(shù)據(jù)位至相應(yīng)的數(shù)據(jù)輸入/輸出引腳。此外，該輸入/輸出電路可以被配置為在模式設(shè)置操作期間響應(yīng)通過(guò)相應(yīng)的數(shù)據(jù)輸入/輸出引腳接收到的控制位修改其操作特征。還涉及相關(guān)的方法和系統(tǒng)。
文檔編號(hào)G11C7/10GK1734673SQ200510083770
公開(kāi)日2006年2月15日 申請(qǐng)日期2005年6月3日 優(yōu)先權(quán)日2004年6月3日
發(fā)明者玄東昊, 黃錫元 申請(qǐng)人:三星電子株式會(huì)社