專利名稱：邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯電路，特別是涉及適用于數(shù)據(jù)比較電路、一致檢測(cè)電路的邏輯電路。
背景技術(shù)：
圖6是表示以前的比較判斷電路(異或電路)的構(gòu)成的一個(gè)例子的圖(參照后述專利文獻(xiàn)1)。該電路為異或電路，由NOR門、AND門等多級(jí)門電路構(gòu)成，用于解決傳輸延遲時(shí)間變長(zhǎng)，不能對(duì)應(yīng)高速化這種問題，具有由連接在輸入端子RD和輸出端子CD間，分別從柵極輸入比較數(shù)據(jù)信號(hào)φ1和經(jīng)反相器INV的比較數(shù)據(jù)信號(hào)φ1的反相信號(hào)而接受導(dǎo)通·截止控制的nMOS晶體管NM11、pMOS晶體管PM11組成的傳輸門，還具有源極與電源VDD連接，柵極與輸入端子RD連接的pMOS晶體管PM12；源極與pMOS晶體管PM12的漏極連接，柵極與反相器INV的輸出連接，漏極與輸出端子CD連接的pMOS晶體管PM13；漏極與輸出端子CD連接，柵極與比較數(shù)據(jù)信號(hào)φ1的輸入端子連接的nMOS晶體管NM12；以及源極與地連接，漏極與nMOS晶體管NM12的源極連接，柵極與輸入端子RD連接的nMOS晶體管NM13。圖6所示的電路實(shí)現(xiàn)了異或的運(yùn)算功能CD＝XOR(φ1，RD)。
即，在比較數(shù)據(jù)信號(hào)φ1為低電平、輸入端子RD為低電平時(shí)，構(gòu)成傳輸門的晶體管PM11、NM11導(dǎo)通，輸出端子CD被置于低電平。另外，此時(shí)晶體管PM13、NM12、NM13被置于截止?fàn)顟B(tài)。
在比較數(shù)據(jù)信號(hào)φ1為低電平、輸入端子RD為高電平時(shí)，構(gòu)成傳輸門的晶體管PM11、NM11導(dǎo)通，輸出端子CD被置于高電平。此時(shí)，晶體管PM12、PM13、NM12被置于截止?fàn)顟B(tài)。
在比較數(shù)據(jù)信號(hào)φ1為高電平、輸入端子RD為低電平時(shí)，構(gòu)成傳輸門的晶體管PM11、NM11被置于截止?fàn)顟B(tài)，輸出端子CD和電源VDD間的晶體管PM12、PM13導(dǎo)通，輸出端子CD和地GND間的晶體管NM13被置于截止?fàn)顟B(tài)，輸出端子CD被置于高電平。
在比較數(shù)據(jù)信號(hào)φ1為高電平、輸入端子RD為高電平時(shí)，構(gòu)成傳輸門的晶體管PM11、NM11截止，輸出端子CD和電源VDD間的晶體管PM12、PM13截止，輸出端子CD和地GND間的晶體管NM12、NM13被置于導(dǎo)通狀態(tài)，輸出端子CD被置于低電平。
專利文獻(xiàn)1特開平2-3144號(hào)公報(bào)(圖1)非專利文獻(xiàn)1影像信息介質(zhì)學(xué)會(huì)編輯，江藤良純，金子敏信監(jiān)修，「錯(cuò)誤訂正碼及其應(yīng)用」，第26頁，第34頁，歐姆公司，平成13年7月20日發(fā)行發(fā)明內(nèi)容此處，在圖6所示的異或電路中，比較數(shù)據(jù)信號(hào)φ1為低電平時(shí)，由互補(bǔ)的晶體管PM11、NM11構(gòu)成的傳輸門導(dǎo)通，輸入端子RD和輸出端子CD被置于電導(dǎo)通狀態(tài)。因此，例如如圖7(A)所示，在把圖6所示的異或電路按多級(jí)連接而成的電路結(jié)構(gòu)中，比較數(shù)據(jù)信號(hào)φ1、φ2、φ3、…為低電平時(shí)，如圖7(B)所示，從初級(jí)的異或電路XOR1的輸入端子RD可以看到，傳輸門TG1、TG2、TG3、…為導(dǎo)通狀態(tài)的XOR1、XOR2、XOR3、…的信號(hào)路徑成為長(zhǎng)的負(fù)載(負(fù)載變大)，信號(hào)的傳輸延遲時(shí)間增大。對(duì)此，如圖8所示，需要在圖6所示的電路的輸出級(jí)設(shè)置由2級(jí)反相器INV2、INV3構(gòu)成的正相緩沖電路。另外，在圖7(A)中，XOR1、XOR2、XOR3這3級(jí)構(gòu)成的電路構(gòu)成了4輸入一致檢測(cè)電路。還有，圖7(B)的傳輸門TG1、TG2、TG3與圖6的傳輸門(PM11、NM11)對(duì)應(yīng)。
然而，如圖8所示，在異或電路的輸出級(jí)設(shè)置緩沖電路的構(gòu)成的場(chǎng)合，在像ECC(Error Correcting Code)電路那樣把異或電路按多級(jí)連接起來的構(gòu)成的場(chǎng)合，傳輸延遲時(shí)間至少增大2級(jí)反相器的量，很難對(duì)應(yīng)高速化。另外，奇偶檢查碼的編碼器、解碼器等(ECC電路)是把多個(gè)異或電路(XOR)按多級(jí)配備而構(gòu)成的(參照上述非專利文獻(xiàn)1)。
還有，在圖6所示的電路中，在·作為2輸入異或電路的一方輸入的信號(hào)φ1的變化·作為2輸入異或電路的另一方輸入的RD的變化·2輸入異或電路的兩方輸入φ1和RD都變化的各個(gè)場(chǎng)合，傳輸延遲時(shí)間不同，因此，時(shí)滯就會(huì)發(fā)生。
因此，本發(fā)明是鑒于上述問題點(diǎn)而提出的，其目的在于提供一種實(shí)現(xiàn)傳輸延遲時(shí)間的縮短，可對(duì)應(yīng)高速化的邏輯電路。還有，本發(fā)明的另一目的在于提供一種具有在一致檢測(cè)等邏輯運(yùn)算中可抑制時(shí)滯的發(fā)生的構(gòu)成的邏輯電路。
本申請(qǐng)所披露的發(fā)明，為了達(dá)成上述目的，大體上構(gòu)成如下。
本發(fā)明的1個(gè)側(cè)面(方面)所涉及的邏輯電路，具有分別把邏輯信號(hào)作為輸入的多個(gè)輸入端子，具有第1信號(hào)端子分別與對(duì)應(yīng)的輸入端子連接，控制端子與上述第1信號(hào)端子所連接的上述輸入端子之外的輸入端子連接的多個(gè)晶體管。
在本發(fā)明中，也可以構(gòu)成為，上述多個(gè)晶體管的各晶體管的第2信號(hào)端子直接或通過另外的晶體管而與一節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)連接，上述共用節(jié)點(diǎn)通過基于從控制端子輸入的信號(hào)而受到導(dǎo)通·截止控制的開關(guān)而與第1電源連接，具有輸入端與上述共用節(jié)點(diǎn)連接，輸出端與輸出端子連接的正相或反相電路。
在本發(fā)明中，也可以構(gòu)成為，上述多個(gè)晶體管的第2信號(hào)端子直接或通過另外的晶體管而與一節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)連接，包含在上述第1電源和上述共用節(jié)點(diǎn)間以串聯(lián)方式連接，分別從控制端子輸入來自上述多個(gè)輸入端子的信號(hào)而受到導(dǎo)通·截止控制的第1組開關(guān)。
在本發(fā)明中，也可以構(gòu)成為，包含在上述輸出端子和第2電源間以串聯(lián)方式連接，分別從控制端子輸入來自上述多個(gè)輸入端子的信號(hào)，與上述第1組開關(guān)互補(bǔ)而受到導(dǎo)通·截止控制的第2組開關(guān)。
在本發(fā)明中，也可以構(gòu)成為，包含在上述正相或反相電路的電源側(cè)和上述第1電源間并聯(lián)連接，分別從控制端子輸入來自上述多個(gè)輸入端子的信號(hào)而受到導(dǎo)通·截止控制的第3組開關(guān)。
在本發(fā)明中，也可以構(gòu)成為，上述多個(gè)晶體管的第2信號(hào)端子與一節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)連接，上述共用節(jié)點(diǎn)通過在從控制端子輸入的復(fù)位信號(hào)為激活狀態(tài)時(shí)導(dǎo)通，非激活狀態(tài)時(shí)截止地受到控制的開關(guān)而與第1電源連接，具有輸入端與上述共用節(jié)點(diǎn)連接，輸出端與輸出端子連接的正相或反相電路。
在本發(fā)明中，也可以構(gòu)成為，上述多個(gè)晶體管的各晶體管的第2信號(hào)端子通過另外的晶體管而與一節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)連接，上述另外的晶體管的控制端子與上述另外的晶體管所對(duì)應(yīng)的上述各晶體管的第1信號(hào)端子所連接的輸入端子不同的輸入端子連接，包含在上述第1電源和上述共用節(jié)點(diǎn)間以串聯(lián)方式連接，控制端子以復(fù)位信號(hào)為輸入而受到導(dǎo)通·截止控制的開關(guān)，在第1電源和第2電源間串聯(lián)連接的2個(gè)互補(bǔ)晶體管的控制端子分別與上述共用節(jié)點(diǎn)和以上述復(fù)位信號(hào)的互補(bǔ)為輸入的端子連接，包含在上述2個(gè)互補(bǔ)晶體管的連接點(diǎn)和第1電源間以串聯(lián)方式連接，控制端子以來自上述多個(gè)輸入端子的信號(hào)為輸入而受到導(dǎo)通·截止控制的多個(gè)開關(guān)。
在本發(fā)明中，縮減了級(jí)數(shù)，從而實(shí)現(xiàn)了傳輸延遲時(shí)間的縮短，可對(duì)應(yīng)高速化。即，在把本發(fā)明所涉及的邏輯電路按多級(jí)連接而構(gòu)成了ECC電路的場(chǎng)合，ECC運(yùn)算處理的高速化就成為可能。
還有，根據(jù)本發(fā)明，由于電路中輸入信號(hào)的通路的對(duì)稱性，使得與多個(gè)輸入信號(hào)各自的跳變有關(guān)的輸出信號(hào)的傳輸延遲時(shí)間相同，可抑制時(shí)滯的發(fā)生。


圖1是表示本發(fā)明的第1實(shí)施例的構(gòu)成的圖。
圖2是表示本發(fā)明的第2實(shí)施例的構(gòu)成的圖。
圖3是表示具有多個(gè)圖2的電路的構(gòu)成的圖。
圖4是表示本發(fā)明的第3實(shí)施例的構(gòu)成的圖。
圖5是表示具有多個(gè)圖4的電路的構(gòu)成的圖。
圖6是表示具有以前的異或電路的構(gòu)成的圖。
圖7(A)是把圖6的異或電路按多級(jí)連接起來的場(chǎng)合的構(gòu)成，(B)是用于說明比較信號(hào)φ1為高電平時(shí)的狀態(tài)的圖。
圖8是表示圖6的電路的變形的圖。
具體實(shí)施例方式
為了更加詳細(xì)述說上述本發(fā)明，以下參照附圖來說明。本發(fā)明所涉及的邏輯電路，在其優(yōu)選的一實(shí)施方式中，具有分別把邏輯信號(hào)作為輸入的輸入端子A、B，具有第1信號(hào)端子(例如源極)分別與對(duì)應(yīng)的輸入端子A、B連接，控制端子(例如柵極)分別與第1信號(hào)端子所連接的輸入端子之外的輸入端子B、A連接的晶體管NM1、NM2。
在本發(fā)明中，參照?qǐng)D1，也可以構(gòu)成為，包括在第1電源VDD和共用節(jié)點(diǎn)N1間以串聯(lián)方式連接，控制端子把來自輸入端子A、B的信號(hào)作為輸入而接受導(dǎo)通·截止控制的第1組開關(guān)PM1、PM2。也可以構(gòu)成為，包括在輸出端子OUT和第2電源GND間以串聯(lián)方式連接，控制端子把來自輸入端子A、B的信號(hào)作為輸入而接受導(dǎo)通·截止控制，與第1組開關(guān)互補(bǔ)地接受導(dǎo)通·截止控制的第2組開關(guān)NN4、NM5，包括在反相電路(PM3、NM3)的電源端子和第1電源VDD間以并聯(lián)方式連接，控制端子分別把來自輸入端子A、B的信號(hào)作為輸入而接受導(dǎo)通·截止控制的第3組開關(guān)PM4、PM5。
在本發(fā)明中，參照?qǐng)D2，多個(gè)晶體管NM1、NM2的第2信號(hào)端子與共用節(jié)點(diǎn)N1連接，共用節(jié)點(diǎn)N1通過基于從控制端子輸入的信號(hào)RESET而接受導(dǎo)通·截止控制的晶體管PM1而與第1電源VDD連接。并且具有輸入端與共用節(jié)點(diǎn)N1連接，輸出端與輸出端子OUT連接的反相電路INV。另外，也可以按照邏輯，用正相電路代替反相電路INV。
在本發(fā)明中，參照?qǐng)D4，具有分別把邏輯信號(hào)作為輸入的輸入端子A、B、C，具有第1信號(hào)端子分別與對(duì)應(yīng)的輸入端子A、B、C連接，控制端子(柵極)與第1信號(hào)端子所連接的輸入端子之外的輸入端子C、C、B連接的晶體管NM1、NM2、NM3。各晶體管NM1、NM2、NM3的第2信號(hào)端子通過另外的晶體管NM4、NM5、NM6而與共用節(jié)點(diǎn)N1連接，上述的晶體管NM4、NM5、NM6的控制端子與上述晶體管所對(duì)應(yīng)的上述各晶體管的第1信號(hào)端子所連接的輸入端子之外的輸入端子B、A、A連接，在第1電源VDD和共用節(jié)點(diǎn)N1間以串聯(lián)方式連接。并且，設(shè)置了控制端子以復(fù)位信號(hào)/RESET為輸入而接受導(dǎo)通·截止控制的開關(guān)PM1，在第1電源VDD和第2電源GND間以串聯(lián)方式連接的2個(gè)互補(bǔ)晶體管PM2、NM7的控制端子分別與共用節(jié)點(diǎn)N1和以上述復(fù)位信號(hào)/RESET的互補(bǔ)的信號(hào)為輸入的端子RESET連接，包含在上述2個(gè)互補(bǔ)晶體管PM2、NM7的連接點(diǎn)和第1電源VDD間以串聯(lián)方式連接，控制端子以來自輸入端子A、B、C的信號(hào)為輸入而接受導(dǎo)通·截止控制的多個(gè)開關(guān)PM3、PM4、PM5，包含輸入端與2個(gè)互補(bǔ)晶體管PM2、NM7的連接點(diǎn)連接，輸出端與輸出端子OUT連接的反相電路。以下，就實(shí)施例進(jìn)行說明。
實(shí)施例圖1是表示本發(fā)明的一實(shí)施例的邏輯電路的構(gòu)成的圖。參照?qǐng)D1，本發(fā)明的一實(shí)施例，具有分別把邏輯信號(hào)作為輸入的輸入端子A、B，具有源極分別與對(duì)應(yīng)的輸入端子A、B連接，柵極與輸入端子B、A交叉連接的nMOS晶體管NM1、NM2，nMOS晶體管NM1、NM2的漏極共連。并且，具有在電源VDD和nMOS晶體管NM1、NM2的漏極共連的節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)N1之間以串聯(lián)方式連接，柵極分別與輸入端子B、A連接的pMOS晶體管PM1、PM2，還具有由源極與地連接的nMOS晶體管NM3和漏極與nMOS晶體管NM3的漏極連接，柵極與nMOS晶體管NM3的柵極一起與共用節(jié)點(diǎn)N1連接的pMOS晶體管PM3構(gòu)成的反相器，具有在pMOS晶體管PM3的源極和電源VDD間以并聯(lián)方式連接，柵極與輸入端子B、A連接的pMOS晶體管PM4、PM5和在輸出端子OUT和地GND間以串聯(lián)方式連接，柵極與輸入端子A、B連接的nMOS晶體管NM4、NM5。另外，也可以做成輸入端子A、B分別連接pMOS晶體管PM1、PM2的柵極的構(gòu)成。還有，也可以做成輸入端子A、B分別連接pMOS晶體管PM4、PM5的柵極的構(gòu)成。其次，對(duì)于圖1所示的電路的動(dòng)作進(jìn)行說明。
在端子A、端子B都為低電平時(shí)，pMOS晶體管PM1、PM2和pMOS晶體管PM4、PM5都被置于導(dǎo)通狀態(tài)，nMOS晶體管NM1、NM2、NM4、NM5被置于截止?fàn)顟B(tài)，由晶體管PM3、NM3構(gòu)成的反相器的輸入電壓變?yōu)殡娫措娢籚DD，經(jīng)該反相器反相，輸出端子OUT被置于低電平。
在端子A為低電平、端子B為高電平時(shí)，pMOS晶體管PM1、PM4、nMOS晶體管NM2被置于截止?fàn)顟B(tài)，nMOS晶體管NM1被置于導(dǎo)通狀態(tài)，由晶體管PM3、NM3構(gòu)成的反相器的輸入電壓變?yōu)榈碗娖?，?jīng)該反相器反相，輸出端子OUT被置于高電平。
在端子A為高電平、端子B為低電平時(shí)，pMOS晶體管PM2、PM5、nMOS晶體管NM5被置于截止?fàn)顟B(tài)，nMOS晶體管NM2被置于導(dǎo)通狀態(tài)，由晶體管PM3、NM3構(gòu)成的反相器的輸入電壓變?yōu)榈碗娖?，?jīng)該反相器反相，輸出端子OUT被置于高電平。
在端子A為高電平、端子B為高電平時(shí)，pMOS晶體管PM1、PM2、PM4、PM5、nMOS晶體管NM5都被置于截止?fàn)顟B(tài)，nMOS晶體管NM4、NM5被置于導(dǎo)通狀態(tài)，輸出端子OUT被置于低電平。
這樣，在本實(shí)施例中，端子A、B為同一邏輯電平時(shí)，輸出端子OUT被置于低電平，為不同的邏輯電平時(shí)，輸出端子OUT被置于高電平，作為異或電路(一致檢測(cè)電路)來發(fā)揮作用。還有，端子A、B都為低電平時(shí)，把nMOS晶體管NM1、NM2的漏極的共用節(jié)點(diǎn)N1復(fù)位為高電平，進(jìn)行共用節(jié)點(diǎn)N1的初始化。
在本實(shí)施例中，像圖6電路那樣，在輸入端子和輸出端子間變?yōu)閷?dǎo)通狀態(tài)的傳輸門(通路晶體管)不存在，即使在按多級(jí)連接了異或電路的場(chǎng)合，從初級(jí)的輸入端子側(cè)，多級(jí)異或電路也不會(huì)看作負(fù)載。
并且，在本實(shí)施例中，相對(duì)于端子A、端子B的信號(hào)對(duì)稱地構(gòu)成了電路，傳輸延遲時(shí)間不會(huì)隨端子A、端子B的信號(hào)的跳變而不同。即，端子A、B都從低電平的狀態(tài)開始，端子A成為高電平時(shí)的，從端子A的輸入信號(hào)的上升到從輸出端子OUT的輸出信號(hào)的上升跳變?yōu)橹沟膫鬏斞舆t時(shí)間和端子B為高電平時(shí)的，從端子B的輸入信號(hào)的上升到從輸出端子OUT的輸出信號(hào)的上升跳變?yōu)橹沟膫鬏斞舆t時(shí)間端子A、B相同。還有，端子A、B都變?yōu)楦唠娖綍r(shí)，通過在輸出端子OUT和地間以串聯(lián)方式連接的nMOS晶體管NM4、NM5，直接把輸出端子OUT設(shè)定為低電平，縮短了延遲時(shí)間。
圖2是表示本發(fā)明的另外的實(shí)施例的構(gòu)成的圖。參照?qǐng)D2，本實(shí)施例的邏輯電路，具有源極分別與對(duì)應(yīng)的輸入端子A、B連接，柵極與輸入端子B、A交叉連接的nMOS晶體管NM1、NM2，nMOS晶體管NM1、NM2的漏極共連。并且，具有源極與電源VDD連接，漏極與MOS晶體管NM1、NM2的共連的節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)連接，柵極接受復(fù)位信號(hào)/RESET，在復(fù)位時(shí)導(dǎo)通的pMOS晶體管PM1和輸入端與共用節(jié)點(diǎn)N1連接的反相器INV。復(fù)位信號(hào)/RESET的記號(hào)/表示以低電平為激活狀態(tài)(活性狀態(tài))。另外，也可以按照要實(shí)現(xiàn)的邏輯運(yùn)算功能，用正相電路代替反相器(反相電路)INV。其次，對(duì)于圖2所示的電路的動(dòng)作進(jìn)行說明。
首先，作為初始化，在端子A、B都在同一電平(例如為低電平)的狀態(tài)下，在以單脈沖等給出的復(fù)位信號(hào)/RESET為低電平期間，pMOS晶體管PM1導(dǎo)通，通過導(dǎo)通狀態(tài)的pMOS晶體管PM1，由電源VDD對(duì)共用節(jié)點(diǎn)N1進(jìn)行充電，將其設(shè)定為高電平，經(jīng)接受共用節(jié)點(diǎn)N1的電壓的反相器INV反相，輸出端子OUT被置于低電平。接著，把復(fù)位信號(hào)/RESET從低電平設(shè)定為高電平的話，共用節(jié)點(diǎn)N1就被置于懸浮狀態(tài)(共用節(jié)點(diǎn)N1存儲(chǔ)、保持著充電電荷)，通過反相器INV把輸出端子OUT維持在低電平。
在把復(fù)位信號(hào)/RESET充電為高電平，共用節(jié)點(diǎn)N1充電為高電平的狀態(tài)下，在端子A為低電平，端子B為低電平時(shí)，nMOS晶體管NM1、NM2都截止(因?yàn)闁艠O·源極電位VGS為0V)，共用節(jié)點(diǎn)N1被置于高電平，經(jīng)反相器INV反相，輸出端子OUT被置于低電平。
在把復(fù)位信號(hào)/RESET充電為高電平，共用節(jié)點(diǎn)N1充電為高電平的狀態(tài)下，在端子A為低電平，端子B為高電平時(shí)，nMOS晶體管NM1導(dǎo)通，共用節(jié)點(diǎn)N1被置于低電平，經(jīng)反相器INV反相，輸出端子OUT被置于高電平。
在把復(fù)位信號(hào)/RESET充電為高電平，共用節(jié)點(diǎn)N1充電為高電平的狀態(tài)下，在端子A為高電平，端子B為低電平時(shí)，nMOS晶體管NM2導(dǎo)通，共用節(jié)點(diǎn)N1被置于低電平，經(jīng)反相器INV反相，輸出端子OUT被置于高電平。
在把復(fù)位信號(hào)/RESET充電為高電平，共用節(jié)點(diǎn)N1充電為高電平的狀態(tài)下，在端子A為高電平，端子B為高電平時(shí)，nMOS晶體管NM1、NM2都截止(柵極·源極電位VGS為0V，不到閾值電壓)，共用節(jié)點(diǎn)N1變?yōu)楦唠娖?，?jīng)反相器INV反相，輸出端子OUT變?yōu)榈碗娖?。這樣，圖2所示的構(gòu)成也構(gòu)成了異或電路。
在本實(shí)施例中，從端子A的信號(hào)電壓的上升到輸出端子OUT的輸出電壓的上升(端子B固定為低電平)，從端子B的信號(hào)電壓的上升到輸出端子OUT的輸出電壓的上升(端子A固定為低電平)的傳輸延遲時(shí)間，由于信號(hào)路徑的對(duì)稱性而成為完全相同的值。這樣，時(shí)滯就變?yōu)?。
圖3是示意地表示由圖2所示的異或電路按多級(jí)連接而成的構(gòu)成的圖。多個(gè)異或電路XOR1～XOR4中輸入的復(fù)位信號(hào)/RESET從高電平變?yōu)榈碗娖降脑?，各異或電路的輸出就被置于低電平。例如接受異或電路XOR1、XOR2的輸出的異或電路XOR3按照低電平(單脈沖)的復(fù)位信號(hào)/RESET而把其輸出置于低電平時(shí)，接受了低電平的復(fù)位信號(hào)/RESET的異或電路XOR1、XOR2的輸出都為低電平，因而異或電路XOR3的輸出在復(fù)位時(shí)就固定為低電平。即，各級(jí)的異或電路的輸出在復(fù)位時(shí)全部固定為低電平。另外，圖3的左端的異或電路XOR1、XOR2的輸入端子A、B在復(fù)位信號(hào)/RESET為低電平時(shí)(復(fù)位時(shí))被設(shè)定為低電平或高電平。該控制也可以通過設(shè)置根據(jù)復(fù)位信號(hào)/RESET而把異或電路XOR1、XOR2的輸入端子A、B的連接目標(biāo)切換為地或輸入信號(hào)的切換開關(guān)的構(gòu)成來實(shí)現(xiàn)。
圖1、圖2所示的構(gòu)成的電路能與高速化對(duì)應(yīng)，抑制時(shí)滯，適用于ECC電路或存儲(chǔ)器電路搭載的ECC電路。特別是元件數(shù)少的圖2的構(gòu)成適用于在片ECC電路(編碼電路、解碼電路)。
圖4是表示本發(fā)明的又另外的實(shí)施例的構(gòu)成的圖，是3輸入的偶數(shù)(奇偶)檢查電路。參照?qǐng)D4，本實(shí)施例所涉及的電路具有源極分別與對(duì)應(yīng)的輸入端子A、B、C連接，柵極分別與輸入端子C、C、B連接的nMOS晶體管NM1、NM2、NM3和源極分別與MOS晶體管NM1、NM2、NM3的漏極連接，柵極分別與輸入端子B、A、A連接的nMOS晶體管NM4、NM5、NM6，nMOS晶體管NM4、NM5、NM6的漏極共同與節(jié)點(diǎn)(稱為「共用節(jié)點(diǎn)」)N1連接。還具有源極與電源VDD連接，漏極與共用節(jié)點(diǎn)N1連接，柵極與復(fù)位端子/RESET連接的pMOS晶體管PM1；源極與電源VDD連接，柵極與共用節(jié)點(diǎn)N1連接的pMOS晶體管PM2；源極與地連接，漏極與pMOS晶體管PM2的漏極連接，柵極與復(fù)位端子RESET(/RESET的互補(bǔ)信號(hào))連接的nMOS晶體管NM7；在pMOS晶體管PM2的漏極和nMOS晶體管NM7的漏極的連接點(diǎn)和電源VDD間以串聯(lián)方式連接，柵極分別與輸入端子A、B、C連接的pMOS晶體管PM3、PM4、PM5；以及輸入端與pMOS晶體管PM2的漏極和nMOS晶體管NM7的漏極的連接點(diǎn)連接的反相器INV。另外，當(dāng)然也可以不設(shè)置復(fù)位端子RESET，而是把來自復(fù)位端子/RESET的信號(hào)經(jīng)未圖示的反相器反相后的信號(hào)供給nMOS晶體管NM7的柵極。其次，對(duì)于圖4電路的動(dòng)作進(jìn)行說明。
在復(fù)位信號(hào)/RESET被置于低電平，信號(hào)RESET被置于高電平，使共用節(jié)點(diǎn)N1成為高電平，使pMOS晶體管PM2成為截止，nMOS晶體管NM7成為導(dǎo)通的狀態(tài)，通過反相器INV使輸出端子OUT成為高電平。
以下，復(fù)位信號(hào)/RESET被置于低電平，進(jìn)行了復(fù)位后，即，復(fù)位信號(hào)/RESET為高電平，信號(hào)RESET為低電平。
在端子A、B、C都為低電平的場(chǎng)合，pMOS晶體管PM3、PM4、PM5導(dǎo)通，pMOS晶體管PM1、nMOS晶體管NM1～NM7截止，通過反相器INV使輸出端子OUT成為低電平。
在端子A、B、C分別為低電平、高電平、高電平的場(chǎng)合，nMOS晶體管NM1、NM4導(dǎo)通，nMOS晶體管NM2、NM3、NM5～NM7截止，共用節(jié)點(diǎn)N1變?yōu)榈碗娖?，pMOS晶體管PM2導(dǎo)通，輸出端子OUT變?yōu)榈碗娖健?br> 在端子A、B、C分別為高電平、低電平、高電平的場(chǎng)合，nMOS晶體管NM2、NM5導(dǎo)通，nMOS晶體管NM1、NM3、NM4、NM6、NM7截止，共用節(jié)點(diǎn)N1變?yōu)榈碗娖?，pMOS晶體管PM2導(dǎo)通，輸出端子OUT變?yōu)榈碗娖健?br> 在端子A、B、C分別為高電平、高電平、低電平的場(chǎng)合，nMOS晶體管NM3、NM6導(dǎo)通，nMOS晶體管NM1、NM2、NM4、NM5、NM7截止，共用節(jié)點(diǎn)N1變?yōu)榈碗娖?，pMOS晶體管PM2導(dǎo)通，輸出端子OUT變?yōu)榈碗娖健?br> 在端子A、B、C都為高電平的場(chǎng)合，nMOS晶體管NM1～NM6被置于截止?fàn)顟B(tài)，pMOS晶體管PM3、PM4、PM5被置于截止?fàn)顟B(tài)，nMOS晶體管NM7為導(dǎo)通狀態(tài)，因而輸出端子OUT被置于高電平。
在端子A、B、C分別為低電平、低電平、高電平的場(chǎng)合，nMOS晶體管NM1～NM6被置于截止?fàn)顟B(tài)，共用節(jié)點(diǎn)N1被置于高電平，pMOS晶體管PM2被置于截止?fàn)顟B(tài)，nMOS晶體管NM7也被置于截止?fàn)顟B(tài)，把pMOS晶體管PM2的漏極和nMOS晶體管NM7的漏極的復(fù)位時(shí)的電壓作為輸入的反相器INV從輸出端子OUT輸出高電平。同樣，在端子A、B、C的電平分別為低、高、低的場(chǎng)合和分別為高、低、低的場(chǎng)合，也能從輸出端子OUT輸出高電平。
即，圖4所示的電路是在3輸入A、B、C的組合中的高電平的輸入端子為偶數(shù)個(gè)(0個(gè)或2個(gè))時(shí)輸出低電平，此外輸出(奇數(shù)個(gè)時(shí))高電平的偶數(shù)判斷電路。另外，圖4的電路也可以用作檢查來自存儲(chǔ)器的讀出數(shù)據(jù)或接收語(received word)中有偶數(shù)個(gè)還是奇數(shù)個(gè)1的奇偶檢查電路。
圖5是表示按多級(jí)配設(shè)了圖4的電路的構(gòu)成的圖，圖5的電路EVEN1～EVEN4由圖4所示的3輸入的偶數(shù)判斷電路組成。使復(fù)位信號(hào)/RESET成為低電平(從而信號(hào)RESET為高電平)的話，各電路EVEN1～EVEN4就都被復(fù)位而輸出高電平。例如在偶數(shù)判斷電路EVEN3的輸出被低電平(單脈沖)的復(fù)位信號(hào)/RESET置于低電平的場(chǎng)合，前級(jí)的偶數(shù)判斷電路EVEN1、EVEN2等的輸出都為高電平，因而接受它的偶數(shù)判斷電路EVEN3的輸出在復(fù)位時(shí)就固定為高電平。另外，圖5的左端的偶數(shù)判斷電路EVEN1、EVEN2的3個(gè)輸入端子A、B、C在復(fù)位時(shí)(在該時(shí)刻不輸入信號(hào))預(yù)先固定為低電平或固定為高電平。該控制也可以通過設(shè)置根據(jù)復(fù)位信號(hào)/RESET而把偶數(shù)判斷電路EVEN1、EVEN2的輸入端子A、B、C的連接目標(biāo)切換為地或輸入信號(hào)的切換開關(guān)的構(gòu)成來實(shí)現(xiàn)。
另外，在上述各實(shí)施例中，說明了用由nMOS晶體管和pMOS晶體管構(gòu)成的CMOS電路來構(gòu)成的邏輯電路的例子，當(dāng)然也可以用雙極晶體管來構(gòu)成開關(guān)晶體管。
以上就上述實(shí)施例說明了本發(fā)明，不過，本發(fā)明不限于上述實(shí)施例的構(gòu)成，當(dāng)然還包括在本發(fā)明的范圍內(nèi)本領(lǐng)域技術(shù)人員能做的各種變形、修正。
權(quán)利要求
1.一種邏輯電路，其特征在于具有分別把邏輯信號(hào)作為輸入的多個(gè)輸入端子；以及第1信號(hào)端子分別與對(duì)應(yīng)的所述輸入端子連接，控制端子與所述第1信號(hào)端子所連接的所述輸入端子之外的所述輸入端子連接的多個(gè)晶體管。
2.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管的第2信號(hào)端子直接或通過另外的晶體管而與一節(jié)點(diǎn)連接，具有連接在所述節(jié)點(diǎn)和第1電源間的開關(guān)，所述開關(guān)基于從其控制端子輸入的信號(hào)而受到導(dǎo)通·截止控制，具有輸入端與所述節(jié)點(diǎn)連接，輸出端與輸出端子連接的反相電路。
3.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管的第2信號(hào)端子直接或通過另外的晶體管而與一節(jié)點(diǎn)連接，具有連接在所述節(jié)點(diǎn)和第1電源間的開關(guān)，所述開關(guān)基于從其控制端子輸入的信號(hào)而受到導(dǎo)通·截止控制，具有輸入端與所述節(jié)點(diǎn)連接，輸出端與輸出端子連接的正相電路。
4.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管的第2信號(hào)端子直接或通過另外的晶體管而與一節(jié)點(diǎn)連接，包含在所述第1電源和所述節(jié)點(diǎn)間以串聯(lián)方式連接，分別從控制端子輸入來自所述多個(gè)輸入端子的信號(hào)而受到導(dǎo)通·截止控制的第1組開關(guān)。
5.根據(jù)權(quán)利要求4所述的邏輯電路，其特征在于，包含在所述輸出端子和第2電源間以串聯(lián)方式連接，分別從控制端子輸入來自所述多個(gè)輸入端子的信號(hào)，與所述第1組開關(guān)互補(bǔ)而受到導(dǎo)通·截止控制的第2組開關(guān)。
6.根據(jù)權(quán)利要求2所述的邏輯電路，其特征在于，包含在所述正相電路的電源側(cè)和所述第1電源間并聯(lián)連接，分別從控制端子輸入來自所述多個(gè)輸入端子的信號(hào)而受到導(dǎo)通·截止控制的第3組開關(guān)。
7.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管的第2信號(hào)端子與一節(jié)點(diǎn)連接，具有連接在所述節(jié)點(diǎn)和第1電源間的開關(guān)，所述開關(guān)在從控制端子輸入的復(fù)位信號(hào)為激活狀態(tài)時(shí)導(dǎo)通，非激活狀態(tài)時(shí)截止地受到控制，具有輸入端與所述節(jié)點(diǎn)連接，輸出端與輸出端子連接的反相電路。
8.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管的第2信號(hào)端子與一節(jié)點(diǎn)連接，具有連接在所述節(jié)點(diǎn)和第1電源間的開關(guān)，所述開關(guān)在從控制端子輸入的復(fù)位信號(hào)為激活狀態(tài)時(shí)導(dǎo)通，非激活狀態(tài)時(shí)截止地受到控制，具有輸入端與所述節(jié)點(diǎn)連接，輸出端與輸出端子連接的正相電路。
9.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管的各晶體管的第2信號(hào)端子通過另外的晶體管而與一節(jié)點(diǎn)連接，所述另外的晶體管的控制端子與所述另外的晶體管所對(duì)應(yīng)的所述各晶體管的第1信號(hào)端子所連接的輸入端子之外的輸入端子連接，包含在所述第1電源和所述節(jié)點(diǎn)間以串聯(lián)方式連接，控制端子以復(fù)位信號(hào)為輸入而受到導(dǎo)通·截止控制的開關(guān)，在第1電源和第2電源間串聯(lián)連接的2個(gè)互補(bǔ)晶體管的控制端子分別與所述節(jié)點(diǎn)和以所述復(fù)位信號(hào)的互補(bǔ)為輸入的端子連接，包含在所述2個(gè)互補(bǔ)晶體管的連接點(diǎn)和第1電源間以串聯(lián)方式連接，控制端子以來自所述多個(gè)輸入端子的信號(hào)為輸入而受到導(dǎo)通·截止控制的多個(gè)開關(guān)。
10.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)晶體管包含第1和第2MOS晶體管，所述第1和第2MOS晶體管的漏極共連，源極分別與對(duì)應(yīng)的輸入端子連接，柵極與所述各MOS晶體管的源極所連接輸入端子之外的輸入端子連接。
11.一種邏輯電路，其特征在于具有分別以邏輯信號(hào)為輸入的第1和第2輸入端子；源極分別與對(duì)應(yīng)的所述第1和第2輸入端子連接，柵極與所述第2和第1輸入端子交叉連接，漏極與一節(jié)點(diǎn)共連的第1和第2MOS晶體管；在第1電源和所述節(jié)點(diǎn)之間以串連方式連接，柵極分別與所述第2和第1輸入端子連接的第3和第4MOS晶體管；輸入端與所述節(jié)點(diǎn)連接的反相器；以及在所述反相器的電源和所述第1電源間并聯(lián)連接，柵極分別與所述第1和第2輸入端子連接的第5和第6MOS晶體管。
12.根據(jù)權(quán)利要求11所述的邏輯電路，其特征在于，所述第3和第4MOS晶體管、所述第5和第6MOS晶體管是與所述第1和第2MOS晶體管相反的導(dǎo)電型。
13.根據(jù)權(quán)利要求11所述的邏輯電路，其特征在于，還具有在所述反相器的輸出端和第2電源間以串聯(lián)方式連接，柵極分別與所述第1和第2輸入端子連接的第7和第8MOS晶體管，在所述第1和第2輸入端子的信號(hào)都為預(yù)定的邏輯值時(shí)，所述第7和第8MOS晶體管導(dǎo)通，把所述輸入端子置于與所述第2電源對(duì)應(yīng)的邏輯電平。
14.根據(jù)權(quán)利要求1所述的邏輯電路，其特征在于，所述多個(gè)輸入端子包含分別以邏輯信號(hào)為輸入的第1和第2輸入端子，所述多個(gè)晶體管包含第1和第2MOS晶體管，所述第1和第2MOS晶體管的源極分別與對(duì)應(yīng)的所述第1和第2輸入端子連接，柵極與所述第2和第1輸入端子交叉連接，漏極與一節(jié)點(diǎn)共連，具有在第1電源和所述節(jié)點(diǎn)之間連接，從控制端子接受激活狀態(tài)的復(fù)位信號(hào)而導(dǎo)通的第3MOS晶體管；以及輸入端與所述節(jié)點(diǎn)連接的反相電路。
15.根據(jù)權(quán)利要求14所述的邏輯電路，其特征在于，所述第3MOS晶體管是與所述第1和第2MOS晶體管相反的導(dǎo)電型。
16.一種邏輯電路，其特征在于具有分別以邏輯信號(hào)為輸入的第1至第3輸入端子；源極分別與對(duì)應(yīng)的所述第1至第3輸入端子連接，柵極分別與所述第3、第3、第2輸入端子連接的第1至第3MOS晶體管；源極分別與所述第1至第3MOS晶體管的漏極連接，柵極分別與所述第2、第1、第1輸入端子連接，漏極與一節(jié)點(diǎn)共連的第4至第6MOS晶體管；在第1電源和所述節(jié)點(diǎn)之間連接，柵極與復(fù)位端子連接的第7MOS晶體管；柵極與所述節(jié)點(diǎn)連接，源極與所述第1電源連接的第8MOS晶體管；源極與第2電源連接，漏極與所述第8MOS晶體管的漏極連接，從柵極輸入在所述復(fù)位端子上施加的信號(hào)的互補(bǔ)信號(hào)的第9MOS晶體管；在所述第8和第9MOS晶體管的漏極的連接點(diǎn)和所述第1電源間串聯(lián)連接，柵極分別與第1至第3輸入端子連接的第10至第12MOS晶體管；以及輸入端與所述第8和第9MOS晶體管的漏極的連接點(diǎn)連接的反相器。
17.根據(jù)權(quán)利要求16所述的邏輯電路，其特征在于，所述第7、第8、第10至第12MOS晶體管是與所述第1至第6、第9MOS晶體管相反的導(dǎo)電型。
18一種ECC電路，其特征在于，具有權(quán)利要求9所述的邏輯電路，將其作為異或電路。
全文摘要
一種邏輯電路，實(shí)現(xiàn)了傳輸延遲時(shí)間的縮短，可對(duì)應(yīng)高速化。具有以邏輯信號(hào)為輸入的第1和第2輸入端子(A、B)，具有源極分別與對(duì)應(yīng)的第1和第2輸入端子(A、B)連接，柵極與第2和第1輸入端子(B、A)交叉連接的第1和第2MOS晶體管(NM1、NM2)，第1和第2MOS晶體管(NM1、NM2)的漏極共連，具有在第1電源VDD和第1、第2MOS晶體管(NM1、NM2)的漏極的共用節(jié)點(diǎn)(N1)之間連接，柵極接受復(fù)位信號(hào)(/RESET)，在復(fù)位時(shí)導(dǎo)通的MOS晶體管(PM1)，還具有輸入端與共用節(jié)點(diǎn)N1連接的反相器(INV)。
文檔編號(hào)G11C11/401GK1783718SQ200510125200
公開日2006年6月7日 申請(qǐng)日期2005年11月24日 優(yōu)先權(quán)日2004年11月24日
發(fā)明者高橋弘行, 高野將 申請(qǐng)人:恩益禧電子股份有限公司