專利名稱：信號處理電路與方法以及存儲裝置系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種適用于來源同步(source synchronization)的信號處理電路與方法，特別涉及一種適用于雙倍數(shù)據(jù)速率(Double data rate，DDR)同步動態(tài)隨機(jī)存取存儲裝置(synchronous dynamic random access memory，SDRAM)的信號處理電路與方法。
背景技術(shù)：
某些類型的存儲裝置會產(chǎn)生時脈選通(strobe)信號，時脈選通信號的邊緣會根據(jù)讀取數(shù)據(jù)的改變而對齊(aligned)。DDR SDRAM于每個時脈選通信號的上升緣(rising edge)與下降緣(falling edge)傳送數(shù)據(jù)，因此每一個時脈周期(clock cycle)可以傳送兩字符的數(shù)據(jù)。
讀取數(shù)據(jù)同步電路通常是用來調(diào)整數(shù)據(jù)至存儲裝置之間的傳輸，例如DDRSDRAM，讀取數(shù)據(jù)同步電路提供存儲裝置一個本地時脈信號，使得存儲裝置的讀寫操作得以同步。由有讀取數(shù)據(jù)的存儲裝置所產(chǎn)生的時脈選通信號具有預(yù)先定義的相位(phase)限制，預(yù)先定義的相位限制是關(guān)于由讀取數(shù)據(jù)同步電路所提供的本地時脈信號。讀取數(shù)據(jù)同步電路是通過時脈選通信號來決定何時讀取數(shù)據(jù)為有效以及何時讀取數(shù)據(jù)可以被鎖定(latched)。讀取數(shù)據(jù)被鎖定的時間即為時脈選通信號最佳同步的時機(jī)，以便于有效數(shù)據(jù)窗期間鎖定讀取數(shù)據(jù)。
在一般的操作中，存儲單元控制器可通過發(fā)布讀取指令給DDR SDRAM來初始讀取操作。DDR SDRAM首先會根據(jù)讀取指令中所記錄的內(nèi)存地址，開始擷取儲存于DDR SDRAM中預(yù)先決定的數(shù)據(jù)。當(dāng)準(zhǔn)備好傳送從DDR SDRAM中所擷取的數(shù)據(jù)時，DDR SDRAM首先會產(chǎn)生數(shù)據(jù)控制信號(DQS)前導(dǎo)(preamble)，接著傳送從DDR SDRAM中所擷取與數(shù)據(jù)控制信號的上升緣以及下降緣邊緣對齊(edge-aligned)的數(shù)據(jù)，最后產(chǎn)生數(shù)據(jù)控制信號后同步指令(postamble)。然而，當(dāng)噪聲進(jìn)入數(shù)據(jù)控制信號DQS時，此序列會產(chǎn)生問題。存儲單元控制器會錯誤地接收具有噪聲的數(shù)據(jù)控制信號DQS，并且把具有噪聲的數(shù)據(jù)控制信號DQS當(dāng)作真正的數(shù)據(jù)控制信號DQS。因此造成存儲單元控制器過早起作用而取得錯誤(spurious)的數(shù)據(jù)。換句話說，即存儲單元控制器無法取得正確的數(shù)據(jù)。如果數(shù)據(jù)控制信號DQS受到由系統(tǒng)處理控制段(system PCB)、其它信號或是DDR存儲裝置干擾所產(chǎn)生的噪聲影響時，某些狀態(tài)機(jī)會進(jìn)入錯誤狀態(tài)，且系統(tǒng)會因為存儲裝置不正常的存取而引起系統(tǒng)癱瘓。
當(dāng)下一代的DDR存儲裝置的系統(tǒng)時脈速率越來越快時，這樣的問題會越來越嚴(yán)重。協(xié)調(diào)兩個設(shè)置于不同芯片上的電子電路為固有的難題，例如DDRSDRAM與存儲裝置控制器之間的協(xié)調(diào)，由于缺乏使用在高速電信裝置中常見的混合信號時脈轉(zhuǎn)送(forwarding)/恢復(fù)(recovery)技術(shù)，類似這樣芯片間的互動(transaction)的問題，并不具有令人完全滿意解決方法。具有DDR SDRAM的系統(tǒng)，需要替代的解決方法來改善抵抗噪聲的能力。
Jacobs于美國專利第6785189號中提出在DDR SDRAM系統(tǒng)中，改善噪聲抵抗能力的方法與裝置。如圖1所示，顯示Jacobs所揭示的裝置示意圖。
Jacobs揭示一種數(shù)據(jù)控制信號DQS限定電路，用以篩選(frame)DDR SDRAM所發(fā)送的數(shù)據(jù)控制信號DQS。DQSQ產(chǎn)生器12包括兩個接腳以及一個冗余負(fù)載(dummy load)，冗余負(fù)載相當(dāng)于DDR SDRAM的負(fù)載。DQSQ產(chǎn)生器12從其中一個接腳傳送數(shù)據(jù)控制信號DQS限定信號DQSQ，并且于相同于數(shù)據(jù)控制信號DQS的一段時間后，接收來自現(xiàn)行控制電路14的延遲數(shù)據(jù)控制信號DQS限定信號。因此，Jacobs所提出的存儲裝置控制器使用延遲數(shù)據(jù)控制信號DQS的限定信號以適應(yīng)來自DDR SDRAM 16的數(shù)據(jù)控制信號DQS。

發(fā)明內(nèi)容
本發(fā)明提供一種信號處理電路，適用于由存儲裝置所輸出的數(shù)據(jù)選通信號，包括第一正反器，用以于數(shù)據(jù)選通信號的上升緣取樣參考信號，并且輸出第一取樣信號；第二正反器，用以于數(shù)據(jù)選通信號的下降緣取樣第一取樣信號，并且輸出第二取樣信號；或邏輯門，耦接至第一取樣信號、第二取樣信號以及參考信號，并且產(chǎn)生邏輯信號；以及時脈門控電路，根據(jù)數(shù)據(jù)選通信號以及邏輯信號產(chǎn)生修正數(shù)據(jù)選通信號。
所述時脈門控電路包括一閂鎖電路，耦接至所述邏輯信號，并根據(jù)所述邏輯信號以及數(shù)據(jù)選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數(shù)據(jù)選通信號，并輸出所述修正數(shù)據(jù)選通信號。
所述閂鎖電路于所述數(shù)據(jù)選通信號為低邏輯位準(zhǔn)時，輸出具有邏輯位準(zhǔn)相當(dāng)于所述邏輯信號的所述閂鎖信號。
所述參考信號根據(jù)一列地址選通信號所產(chǎn)生。
本發(fā)明還提供一種存儲裝置系統(tǒng)包括存儲裝置，根據(jù)存儲裝置存取要求輸出與數(shù)據(jù)選通信號同步的數(shù)據(jù)；信號處理電路，包括第一正反器，用以于數(shù)據(jù)選通信號的上升緣取樣參考信號，并且輸出第一取樣信號；第二正反器，用以于數(shù)據(jù)選通信號的下降緣取樣第一取樣信號，并且輸出第二取樣信號；或邏輯門，耦接至第一取樣信號、第二取樣信號以及參考信號，并且產(chǎn)生邏輯信號；時脈門控電路，用以根據(jù)數(shù)據(jù)選通信號以及邏輯信號產(chǎn)生修正數(shù)據(jù)選通信號；以及存儲裝置控制器，用以提供存儲裝置存取要求，并且使用修正數(shù)據(jù)選通信號來取樣數(shù)據(jù)。
所述時脈門控電路包括
一閂鎖電路，耦接至所述邏輯信號，并根據(jù)所述邏輯信號以及數(shù)據(jù)選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數(shù)據(jù)選通信號，并且輸出所述修正數(shù)據(jù)選通信號。
所述閂鎖電路于所述數(shù)據(jù)選通信號為低邏輯位準(zhǔn)時，輸出具有邏輯位準(zhǔn)相當(dāng)于所述邏輯信號的所述閂鎖信號。
所述信號處理電路設(shè)置于所述存儲裝置控制器內(nèi)。
所述信號處理電路設(shè)置于所述存儲裝置控制器外。
本發(fā)明還提供一種信號處理方法，適用于存儲裝置，存儲裝置根據(jù)存儲裝置存取要求輸出數(shù)據(jù)以及與數(shù)據(jù)同步的數(shù)據(jù)選通信號，包括于數(shù)據(jù)選通信號的上升緣取樣參考信號，并且輸出第一取樣信號；于數(shù)據(jù)選通信號的下降緣取樣第一取樣信號，并且輸出第二取樣信號；對第一取樣信號、第二取樣信號以及參考信號執(zhí)行或邏輯運(yùn)算，并且產(chǎn)生邏輯信號；以及根據(jù)數(shù)據(jù)選通信號的邏輯位準(zhǔn)以及邏輯信號產(chǎn)生修正數(shù)據(jù)選通信號。
還包括鎖定所述邏輯信號；根據(jù)所述數(shù)據(jù)選通信號的邏輯位準(zhǔn)輸出一閂鎖信號；以及對所述閂鎖信號以及所述數(shù)據(jù)選通信號執(zhí)行一與邏輯運(yùn)算，并輸出所述修正數(shù)據(jù)選通信號。
當(dāng)所述數(shù)據(jù)選通信號為低邏輯位準(zhǔn)時，所述閂鎖信號具有相當(dāng)于所述邏輯信號的邏輯位準(zhǔn)。本發(fā)明的有益效果在于本發(fā)明提出的信號處理電路不需要額外的接腳即可移除存在于數(shù)據(jù)選通信號DQS中的噪聲，適用于大部分有接腳限制的特殊應(yīng)用集成電路(Application Specific Integrated Circuit，ASIC)；根據(jù)本發(fā)明提出的信號處理電路，可降低硬件花費(fèi)以及空間；
根據(jù)本發(fā)明的電路可應(yīng)用于其它類型的來源同步總線，例如1394總線、通用序列總線(Universal Serial Bus，USB)、先進(jìn)附加技術(shù)(AdvancedTechnology Attachment，ATA)或是加速圖形連接端口(Accelerated GraphicsPort，AGP)等接口。


圖1為Jacobs所揭示的裝置示意圖；圖2為本發(fā)明存儲裝置系統(tǒng)的示意圖；圖3為本發(fā)明信號處理電路；圖4為信號處理電路的時序圖。
具體實施例方式
以下參照附圖和較佳實施例，對本發(fā)明作詳細(xì)說明。
實施例圖2為本發(fā)明存儲裝置系統(tǒng)20的示意圖，包括存儲裝置控制器22以及DDR存儲裝置24。存儲裝置控制器22通過多路(multiple)控制信號發(fā)布讀取或是寫入指令至DDR存儲裝置24。在接收到讀取指令后，DDR存儲裝置24會分別從DQ端口26以及DQS端口28驅(qū)動多路數(shù)據(jù)DQ以及數(shù)據(jù)選通DQS至存儲裝置控制器22。存儲裝置控制器22使用數(shù)據(jù)控制信號DQS取樣DQ信號以取得讀取存儲裝置的數(shù)據(jù)。一般來說，一個數(shù)據(jù)控制信號DQS會取樣4或8個DQ信號。
圖3為本發(fā)明實施例所述的信號處理電路，用來處理DDR存儲裝置24所輸出的數(shù)據(jù)選通信號DQS。圖4為本發(fā)明實施例所述的信號處理電路的時序圖。假設(shè)數(shù)據(jù)選通信號DQS中參有噪聲。在讀取周期期間，DDR存儲裝置24會驅(qū)動數(shù)據(jù)信號DQ以及數(shù)據(jù)選通信號DQS至存儲裝置控制器22。在圖4中，于數(shù)據(jù)選通信號DQS前導(dǎo)或/以及后同步指令的過程中可能會引起噪聲45。
第一正反器32于數(shù)據(jù)選通信號DQS的上升緣取樣參考信號S0，并輸出第一取樣信號S1。具體的來說，第一取樣信號S1于參考信號S0為高邏輯位準(zhǔn)時(logic level)，通過數(shù)據(jù)選通信號DQS的上升緣設(shè)定(assert)，且于參考信號S0為低邏輯位準(zhǔn)時，通過數(shù)據(jù)選通信號DQS的上升緣解除設(shè)定(deassert)。根據(jù)本發(fā)明實施例，參考信號S0由存儲裝置控制器22根據(jù)列地址控制器(column address strobe，CAS)的延遲所提供。
第二正反器34于數(shù)據(jù)選通信號DQS的下降緣，取樣第一取樣信號S1，并且輸出第二取樣信號S2。具體的來說，第二取樣信號S2于第一取樣信號S1為高邏輯位準(zhǔn)時(logic level)，通過數(shù)據(jù)選通信號DQS的下降緣設(shè)定，且于第一取樣信號S1為低邏輯位準(zhǔn)時，通過數(shù)據(jù)選通信號DQS的下降緣解除設(shè)定。或邏輯門36耦接于第一取樣信號S1、第二取樣信號S2以及參考信號S0，用來對第一取樣信號S1、第二取樣信號S2以及參考信號S0執(zhí)行或邏輯運(yùn)算，以產(chǎn)生邏輯信號S3。時脈門控電路(clock gating circuit)38根據(jù)數(shù)據(jù)選通信號DQS以及邏輯信號S3，產(chǎn)生修正數(shù)據(jù)選通信號MDQS。根據(jù)本發(fā)明實施例，時脈門控電路38為一集成時脈門控(integrated clock gating，ICG)單元。
時脈門控電路38包括閂鎖電路(latch circuit)42以及與邏輯門44。閂鎖電路42耦接至邏輯信號S3，并且當(dāng)數(shù)據(jù)選通信號DQS于預(yù)定的邏輯位準(zhǔn)時，輸出具有邏輯位準(zhǔn)為邏輯信號S3的閂鎖信號S4。具體的來說，邏輯信號S3首先通過閂鎖電路42，且當(dāng)數(shù)據(jù)選通信號DQS為低邏輯位準(zhǔn)時，輸出為閂鎖信號S4。
與邏輯門44耦接至閂鎖信號S4以及數(shù)據(jù)選通信號DQS，并且通過對閂鎖信號S4以及數(shù)據(jù)選通信號DQS執(zhí)行與邏輯運(yùn)算而輸出修正后的數(shù)據(jù)選通信號MDQS。因而產(chǎn)生修正后的數(shù)據(jù)選通信號MDQS。圖4為噪聲45于數(shù)據(jù)選通信號DQS前導(dǎo)或/以及后同步指令期間被移除。
因此，本發(fā)明提出的信號處理電路不需要額外的接腳即可移除存在于數(shù)據(jù)選通信號DQS中的噪聲，適用于大部分有接腳限制的特殊應(yīng)用集成電路(Application Specific Integrated Circuit，ASIC)；可降低硬件花費(fèi)以及空間；另外，本發(fā)明所揭示的電路可應(yīng)用于其它類型的來源同步總線，例如1394總線、通用序列總線(Universal Serial Bus，USB)、先進(jìn)附加技術(shù)(Advanced Technology Attachment，ATA)或是加速圖形連接端口(Accelerated Graphics Port，AGP)等接口。
上述實施例僅用于說明本發(fā)明，而非用于限定本發(fā)明。
權(quán)利要求
1.一種信號處理電路，適用于由一存儲裝置所輸出的一數(shù)據(jù)選通信號，其特征在于，包括一第一正反器，用以于所述數(shù)據(jù)選通信號的上升緣取樣一參考信號，并且輸出一第一取樣信號；一第二正反器，用以于所述數(shù)據(jù)選通信號的下降緣取樣所述第一取樣信號，并且輸出一第二取樣信號；一或邏輯門，耦接至所述第一取樣信號、第二取樣信號以及參考信號，并且產(chǎn)生一邏輯信號；以及一時脈門控電路，根據(jù)所述數(shù)據(jù)選通信號以及邏輯信號產(chǎn)生一修正數(shù)據(jù)選通信號。
2.如權(quán)利要求1所述的信號處理電路，其特征在于，所述時脈門控電路包括一閂鎖電路，耦接至所述邏輯信號，并根據(jù)所述邏輯信號以及數(shù)據(jù)選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數(shù)據(jù)選通信號，并輸出所述修正數(shù)據(jù)選通信號。
3.如權(quán)利要求2所述的信號處理電路，其特征在于，所述閂鎖電路于所述數(shù)據(jù)選通信號為低邏輯位準(zhǔn)時，輸出具有邏輯位準(zhǔn)相當(dāng)于所述邏輯信號的所述閂鎖信號。
4.如權(quán)利要求1所述的信號處理電路，其特征在于，所述參考信號根據(jù)一列地址選通信號所產(chǎn)生。
5.一種存儲裝置系統(tǒng)，其特征在于，包括一存儲裝置，根據(jù)一存儲裝置存取要求輸出一數(shù)據(jù)，且所述數(shù)據(jù)與一數(shù)據(jù)選通信號同步；一信號處理電路，包括一第一正反器，用以于所述數(shù)據(jù)選通信號的上升緣取樣一參考信號，并且輸出一第一取樣信號；一第二正反器，用以于所述數(shù)據(jù)選通信號的下降緣取樣所述第一取樣信號，并且輸出一第二取樣信號；一或邏輯門，耦接至所述第一取樣信號、第二取樣信號以及參考信號，并且產(chǎn)生一邏輯信號；一時脈門控電路，用以根據(jù)所述數(shù)據(jù)選通信號以及邏輯信號產(chǎn)生一修正數(shù)據(jù)選通信號；以及一存儲裝置控制器，用以提供所述存儲裝置存取要求，并且使用所述修正數(shù)據(jù)選通信號來取樣所述數(shù)據(jù)。
6.如權(quán)利要求5所述的存儲裝置系統(tǒng)，其特征在于，所述時脈門控電路包括一閂鎖電路，耦接至所述邏輯信號，并根據(jù)所述邏輯信號以及數(shù)據(jù)選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數(shù)據(jù)選通信號，并且輸出所述修正數(shù)據(jù)選通信號。
7.如權(quán)利要求6所述的存儲裝置系統(tǒng)，其特征在于，所述閂鎖電路于所述數(shù)據(jù)選通信號為低邏輯位準(zhǔn)時，輸出具有邏輯位準(zhǔn)相當(dāng)于所述邏輯信號的所述閂鎖信號。
8.如權(quán)利要求5所述的存儲裝置系統(tǒng)，其特征在于，所述信號處理電路設(shè)置于所述存儲裝置控制器內(nèi)。
9.如權(quán)利要求5所述的存儲裝置系統(tǒng)，其特征在于，所述信號處理電路設(shè)置于所述存儲裝置控制器外。
10.一種信號處理方法，適用于一存儲裝置，其特征在于，所述存儲裝置根據(jù)一存儲裝置存取要求輸出一數(shù)據(jù)以及與所述數(shù)據(jù)同步的一數(shù)據(jù)選通信號，包括于所述數(shù)據(jù)選通信號的上升緣取樣一參考信號，并且輸出一第一取樣信號；于所述數(shù)據(jù)選通信號的下降緣取樣所述第一取樣信號，并且輸出一第二取樣信號；對所述第一取樣信號、第二取樣信號以及參考信號執(zhí)行一或邏輯運(yùn)算，并且產(chǎn)生一邏輯信號；以及根據(jù)所述數(shù)據(jù)選通信號的邏輯位準(zhǔn)以及邏輯信號產(chǎn)生一修正數(shù)據(jù)選通信號。
11.如權(quán)利要求10所述的信號處理方法，其特征在于，還包括鎖定所述邏輯信號；根據(jù)所述數(shù)據(jù)選通信號的邏輯位準(zhǔn)輸出一閂鎖信號；以及對所述閂鎖信號以及所述數(shù)據(jù)選通信號執(zhí)行一與邏輯運(yùn)算，并輸出所述修正數(shù)據(jù)選通信號。
12.如權(quán)利要求11所述的信號處理方法，其特征在于，當(dāng)所述數(shù)據(jù)選通信號為低邏輯位準(zhǔn)時，所述閂鎖信號具有相當(dāng)于所述邏輯信號的邏輯位準(zhǔn)。
全文摘要
本發(fā)明提供一種信號處理電路與方法以及存儲裝置系統(tǒng)。適用于由一存儲裝置所輸出的一數(shù)據(jù)選通信號，包括一第一正反器，用以于所述數(shù)據(jù)選通信號的上升緣取樣一參考信號，并且輸出一第一取樣信號；一第二正反器，用以于所述數(shù)據(jù)選通信號的下降緣取樣所述第一取樣信號，并且輸出一第二取樣信號；一或邏輯門，耦接至所述第一取樣信號、第二取樣信號以及參考信號，并且產(chǎn)生一邏輯信號；以及一時脈門控電路，根據(jù)所述數(shù)據(jù)選通信號以及邏輯信號產(chǎn)生一修正數(shù)據(jù)選通信號。通過本發(fā)明可移除存在于數(shù)據(jù)選通信號DQS中的噪聲，適用于大部分有接腳限制的特殊應(yīng)用集成電路；可降低硬件花費(fèi)以及空間；可應(yīng)用于其它類型的來源同步總線接口。
文檔編號G11C7/00GK1858856SQ20051013546
公開日2006年11月8日 申請日期2005年12月27日 優(yōu)先權(quán)日2005年5月2日
發(fā)明者黃祥毅 申請人:聯(lián)發(fā)科技股份有限公司