專利名稱：Nand閃存裝置及其編程方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及存儲(chǔ)裝置。更具體地說，本發(fā)明涉及NAND閃存裝置和編程它的方法。
背景技術(shù)：
NAND閃存裝置包括以矩陣排列的多個(gè)存儲(chǔ)單元。矩陣分為多個(gè)存儲(chǔ)塊，并且多個(gè)存儲(chǔ)塊中的每一個(gè)又分為多個(gè)頁。NAND閃存裝置每次執(zhí)行一個(gè)塊的擦除操作，并且它每次執(zhí)行一頁的讀取和編程操作。
圖1是在韓國專利申請2001-56526中公開的常規(guī)NAND閃存裝置的圖。
參照圖1，NAND閃存裝置100包括存儲(chǔ)單元陣列110、行解碼器120、開關(guān)電路130、控制電路140、頁緩沖器150和列選通器(column pass gate)160。
存儲(chǔ)單元陣列110包括連接到多條第一位線BLe0到BLeN的第一串112e(string)和連接到多條第二位線BLo0到BLoN的第二串112o。以稱為屏蔽位線架構(gòu)的交替布置(alternating arrangement)形成第一和第二串。屏蔽位線架構(gòu)的目的是降低第一和第二位線之間的耦合電容。
每個(gè)串包括第一和第二選擇晶體管ST和GT以及多個(gè)單元晶體管M0到MM。第一和第二選擇晶體管ST和GT以及多個(gè)單元晶體管M0到MM串聯(lián)連接。
第一和第二選擇晶體管ST和GT的柵極分別連接到串和地選擇線SSL和GSL。單元晶體管M0到MM的柵極分別連接到對應(yīng)的字線WL0到WLm。線SSL、GSL和WL0到WLm連接到行解碼器電路120。第二選擇晶體管GT的源極電連接到公共源線CSL。
行解碼器電路120響應(yīng)預(yù)定的輸入地址選擇存儲(chǔ)塊和字線，并且將字線電壓作為編程電壓施加到所選擇的字線。行解碼器電路120通過激活(即，設(shè)置邏輯“高”電平)塊選擇線BLKWL來選擇存儲(chǔ)塊。當(dāng)塊選擇線BLKWL激活時(shí)，字線電壓施加到所選擇的字線。
NAND閃存裝置100還包括PMOS晶體管P4和NMOS晶體管N4。PMOS晶體管P4響應(yīng)控制信號(hào)VIRPWRP將節(jié)點(diǎn)VIRPWR預(yù)充電到電源電壓Vcc。NMOS晶體管N4響應(yīng)控制信號(hào)VIRPWRN將節(jié)點(diǎn)VIRPWR放電到地電壓。
NAND閃存裝置100包括將節(jié)點(diǎn)X1連接到頁緩沖器150的第三位線。如圖1所示，節(jié)點(diǎn)X1連接到第一和第二位線對。第一NMOS晶體管Ne1響應(yīng)控制信號(hào)BLSHFe選擇性地將第一位線BLe0到BLeN連接到對應(yīng)的節(jié)點(diǎn)X1。
第二NMOS晶體管No1響應(yīng)控制信號(hào)BLSHFo選擇性地將第二位線BLo0到BLoN連接到對應(yīng)的節(jié)點(diǎn)X1。第三NMOS晶體管N2響應(yīng)控制信號(hào)BLSLT選擇性地將第一位線連接到頁緩沖器150?？刂齐娐?40使用圖2所示的定時(shí)模式產(chǎn)生控制信號(hào)BLSHFe、BLSHFo和BLSLT。
頁緩沖器150包括用于存儲(chǔ)要在存儲(chǔ)單元陣列110中編程的數(shù)據(jù)的鎖存器151。鎖存器151連接到第三位線。列選通器將預(yù)定的輸入數(shù)據(jù)提供到頁緩沖器150。
圖2是圖解圖1中的NAND閃存裝置的程序操作的波形定時(shí)圖。使用下面描述的二級位線設(shè)置技術(shù)來執(zhí)行圖2的編程操作。在二級位線設(shè)置技術(shù)中，通過根據(jù)存儲(chǔ)在頁緩沖器150中的輸入數(shù)據(jù)首先預(yù)充電位線到電源電壓Vcc，然后選擇性放電某些位線來建立或“設(shè)置”位線電壓。換句話說，術(shù)語“位線設(shè)置”用于指示在半導(dǎo)體裝置的編程操作中使用的建立位線電壓的處理。一旦“設(shè)置”了位線電壓，字線電壓就施加到字線來編程N(yùn)AND閃存裝置。
參照圖2，在第一位線設(shè)置時(shí)間間隔SETUP1期間預(yù)充電第一和第二位線BLe0到BLeN和BLo0到BLoN。在時(shí)間間隔SETUP1，控制信號(hào)VBLe和VBLo設(shè)置為電源電壓Vcc。結(jié)果，第一和第二位線BLe0到BLeN和BLo0到BLoN驅(qū)動(dòng)到電源電壓Vcc。在第一時(shí)間間隔SETUP1期間控制信號(hào)BLSLT保持在邏輯“低”電平。由控制信號(hào)BLSLT截止NMOS晶體管N2，使得第三位線從頁緩沖器150斷開。
在第二位線設(shè)置時(shí)間間隔SETUP2期間，第三控制信號(hào)BLSLT具有低于電源電壓Vcc的參考電壓VREF，并且控制信號(hào)BLSHFe處于邏輯“高”電平。由控制信號(hào)BLSHFe導(dǎo)通所有NMOS晶體管Ne1，來將頁緩沖器150中的鎖存器151連接到相應(yīng)第一位線BLe0到BLeN。根據(jù)存儲(chǔ)在鎖存器151中的數(shù)據(jù)選擇性放電第一位線。例如，若一個(gè)鎖存器151存儲(chǔ)邏輯‘0’，對應(yīng)的位線BLe0到BLeN之一放電。相反，若一個(gè)鎖存器151存儲(chǔ)邏輯‘1’，對應(yīng)的位線BLe0到BLeN之一保持在電源電壓Vcc。
在時(shí)間間隔SETUP2后，在編程時(shí)間間隔期間，編程電壓施加到所選擇的字線。在編程時(shí)間間隔后，所有第一和第二位線BLe0到BLeN和BLo0到BLoN放電。
在為線設(shè)置時(shí)間間隔SETUP2期間，各第三NMOS晶體管N2同時(shí)導(dǎo)通，并且在時(shí)間間隔SETUP1期間第一或第二NMOS晶體管Ne1或No1導(dǎo)通。由于第三NMOS晶體管N2同時(shí)導(dǎo)通，所以根據(jù)存儲(chǔ)在鎖存器151中的數(shù)據(jù)，對應(yīng)于晶體管N2的位線同時(shí)放電。換句話說，由對應(yīng)的存儲(chǔ)數(shù)據(jù)‘0’的鎖存器151放電位線。
在位線同時(shí)放電的情況下，由于在位線和串選擇線SSL之間的耦合電容，在串選擇線SSL中的電壓降低。隨著在串選擇線SSL中的電壓降低，在塊選擇線BLKWL的電壓也會(huì)因?yàn)榇x擇線SSL和塊選擇線BLKWL之間的耦合電容而降低。降低在塊選擇線BLKWL中的電壓防止了由塊選擇線BLKWL控制的塊選擇晶體管導(dǎo)通。在由塊選擇線BLKWL控制的塊選擇晶體管不導(dǎo)通的情況下，編程電壓不能驅(qū)動(dòng)所選擇的字線。
編程電壓驅(qū)動(dòng)所選擇的字線失敗可以導(dǎo)致編程失敗，如不編程存儲(chǔ)單元。為了克服編程失敗，經(jīng)常使用升高的編程電壓對所選擇的存儲(chǔ)單元執(zhí)行多個(gè)編程循環(huán)。典型地，對于每個(gè)額外的編程循環(huán)，以步進(jìn)方式升高編程電壓。不幸的是，編程電壓升高可以引起某些不希望或不期望的結(jié)果。例如，在由于只有很少存儲(chǔ)單元放電而耦合電容低的情況下，某些存儲(chǔ)單元可能被升高的編程電壓過度編程。
為了避免耦合電容引起的問題，需要具有降低的耦合電容的NAND閃存裝置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個(gè)實(shí)施例，提供一種NAND閃存裝置。該NAND閃存裝置包括連接到多條位線的存儲(chǔ)單元陣列。存儲(chǔ)要在存儲(chǔ)單元陣列中編程的輸入數(shù)據(jù)的頁緩沖器經(jīng)由多條位線連接到存儲(chǔ)單元陣列。位線設(shè)置電路根據(jù)連接到位線的輸入數(shù)據(jù)順序放電位線。
位線設(shè)置電路通常包括開關(guān)電路，用于將位線與頁緩沖器連接和斷開；和控制電路，用于控制開關(guān)電路來將位線與頁緩沖器連接和斷開。
根據(jù)輸入數(shù)據(jù)順序放電位線包括首先放電至少一條位線，然后放電至少一個(gè)或更多位線。典型地，如果位線連接到頁緩沖器中存儲(chǔ)邏輯‘0’的鎖存器，則放電位線。否則，位線通常保持在電源電壓。
根據(jù)本發(fā)明的另一實(shí)施例，提供另一NAND閃存裝置。NAND閃存裝置包括存儲(chǔ)單元陣列、以交替布置形成、并連接到存儲(chǔ)單元陣列的多條第一和第二位線、在第一和第二位線之間的連接點(diǎn)連接到第一和第二位線的多條第三位線、存儲(chǔ)要在存儲(chǔ)單元陣列中編程的輸入數(shù)據(jù)并連接到第三位線的頁緩沖器和根據(jù)輸入數(shù)據(jù)順序放電第一、第二和第三位線的位線設(shè)置電路。
根據(jù)本發(fā)明又一實(shí)施例，提供一種編程N(yùn)AND閃存裝置的方法。該方法包括在通過多條位線連接到存儲(chǔ)單元陣列的頁緩沖器中存儲(chǔ)輸入數(shù)據(jù)、順序設(shè)置在編程操作中使用的位線電壓，和一旦順序設(shè)置位線電壓，將編程電壓施加到存儲(chǔ)單元陣列的所選擇的字線。


圖1是常規(guī)NAND閃存裝置的圖；圖2是圖解常規(guī)NAND閃存裝置的編程操作的波形定時(shí)圖；圖3是根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存裝置的方框圖；圖4是圖解根據(jù)本發(fā)明實(shí)施例的NAND閃存裝置的編程操作的波形定時(shí)圖；和圖5是根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存裝置的方框圖。
具體實(shí)施例方式
圖3是根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存裝置的方框圖。
參照圖3，NAND閃存裝置300包括存儲(chǔ)單元陣列310、行解碼器電路320、第一和第二開關(guān)電路330和340、第一和第二控制電路335和345、頁緩沖器350和列選通器360。
存儲(chǔ)單元陣列310包括連接到多條第一位線BLe00到BLe0N的多個(gè)第一串311e、連接到多條第二位線BLo00到BLo0N的多個(gè)第二串311o、連接到多條第三位線BLe10到BLe1N的多個(gè)第三串312e和連接到多條第四位線BLo10到BLo1N的多個(gè)第四串312o。
第一到第四串311e、311o、312e和312o中每一個(gè)包括第一和第二選擇晶體管ST和GT和多個(gè)單元晶體管M0到MM。在每個(gè)串中，晶體管ST、M0到MM和GT串聯(lián)。第一和第二選擇晶體管ST和GT的柵極連接到相應(yīng)的串和地選擇線SSL和GSL。單元晶體管M0到MM的柵極分別連接到相應(yīng)字線WL0到WLm。線SSL、GSL和WL0到WLm連接到行解碼器電路320。第二選擇晶體管GT的源極電連接到公共源線CSL。
第一位線BLe00到BLe0N與第二位線BLo00到BLo0N交替布置地形成，而第三位線BLe10到BLe1N與第四位線BLo10到BLo1N交替布置地形成。交替位線布置被稱為屏蔽位線架構(gòu)，并且意欲降低位線之間的耦合電容。
行解碼器320響應(yīng)預(yù)定的輸入地址來選擇存儲(chǔ)塊和對應(yīng)的字線。行解碼器電路320將字線電壓作為編程電壓施加到所選擇的字線。通過激活塊選擇線BLKWL來選擇塊選擇線BLKWL。當(dāng)塊選擇線BLKWL激活時(shí)，編程電壓施加到所選擇的字線。
第一開關(guān)電路330連接到第一和第二位線BLe00到BLe0N和BLo00到BLo0N。第二開關(guān)電路340連接到第三和第四位線BLe10到BLe1N和BLo10到BLo1N。
第一開關(guān)電路330包括第一和第二NMOS晶體管Ne1和No1。每個(gè)第一和第二NMOS晶體管通常具有高于電源電壓Vcc的閾值電壓。由第一控制電路335產(chǎn)生的第一控制信號(hào)BLSHFe0導(dǎo)通第一NMOS晶體管Ne1，并且由第一控制電路335產(chǎn)生的第二控制信號(hào)BLSHFo0導(dǎo)通第二NMOS晶體管No1。第一開關(guān)電路330還包括第五位線連接節(jié)點(diǎn)Y1和鎖存器351。每個(gè)節(jié)點(diǎn)Y1形成在第一和第二位線BLe00到BLe0N和BLo00到BLo0N對之間的連接上。NMOS晶體管N3形成在節(jié)點(diǎn)Y1和鎖存器351之間的第五位線上。響應(yīng)來自第一控制電路335的第五控制信號(hào)BLSLT0導(dǎo)通NMOS晶體管N3。
第二開關(guān)電路340包括第三和第四NMOS晶體管Ne2和No2。第三和第四NMOS晶體管Ne2和No2通常都具有高于電源電壓Vcc的閾值電壓。由第二控制電路345產(chǎn)生的第三控制信號(hào)BLSHFe1導(dǎo)通第三NMOS晶體管Ne2，并且由第二控制電路345產(chǎn)生的第四控制信號(hào)BLSHFo1導(dǎo)通第四NMOS晶體管No2。第二開關(guān)電路340還包括連接節(jié)點(diǎn)Y2和鎖存器352的第六位線。每個(gè)節(jié)點(diǎn)Y2形成在第三和第四位線BLe10到BLe1N和BLo10到BLo1N對之間的連接上。NMOS晶體管N4形成在節(jié)點(diǎn)Y2和鎖存器352之間的第六位線上。響應(yīng)來自第二控制電路345的第六控制信號(hào)BLSLT1導(dǎo)通NMOS晶體管N4。
第一控制電路335產(chǎn)生控制信號(hào)BLSHFe0、BLSHFo0和BLSLT0，并且第二控制電路345產(chǎn)生控制信號(hào)BLSHFe1、BLSHFo1和BLSLT1。在下面參照圖4描述由第一和第二控制電路335和345產(chǎn)生的控制信號(hào)之間的定時(shí)關(guān)系。
第一開關(guān)電路330、第一控制電路335、第二開關(guān)電路340和第二控制電路345組成位線設(shè)置電路，用于為閃存裝置300的編程操作設(shè)置位線。
閃存裝置300還包括PMOS晶體管P6和NMOS晶體管N6。PMOS晶體管P6響應(yīng)控制信號(hào)VIRPWRP將節(jié)點(diǎn)VIRPWR預(yù)充電到電源電壓Vcc，并且NMOS晶體管N6響應(yīng)控制信號(hào)VIRPWRN將節(jié)點(diǎn)VIRPWR放電到地電壓。
NMOS晶體管Ne5連接在節(jié)點(diǎn)VIRPWR與第一和第三位線BLe00到BLe0N和BLe10到BLe1N之間。由控制信號(hào)VBLe控制NMOS晶體管Ne5。每個(gè)NMOS晶體管Ne5通常具有高于電源電壓Vcc的閾值電壓。
NMOS晶體管Ne6連接在節(jié)點(diǎn)VIRPWR與第二和第四位線BLo00到BLo0N和BLo10到BLo1N之間。由控制信號(hào)VBLo控制NMOS晶體管Ne6。每個(gè)NMOS晶體管Ne6通常具有高于電源電壓Vcc的閾值電壓。下面參照圖4描述控制信號(hào)VBLe、VBLo、VIRPWRP和VIRPWRN之間的定時(shí)關(guān)系。
頁緩沖器350包括用于存儲(chǔ)要在存儲(chǔ)單元陣列310中編程的數(shù)據(jù)的鎖存器351和352。第一鎖存器351經(jīng)由相應(yīng)NMOS晶體管N3連接到第五位線，即節(jié)點(diǎn)Y1。第二鎖存器352經(jīng)由相應(yīng)NMOS晶體管N4連接到第六位線，即節(jié)點(diǎn)Y2。列選通器360選擇性將外部提供的數(shù)據(jù)傳送到頁緩沖器350。
圖4是圖解根據(jù)本發(fā)明實(shí)施例的NAND閃存裝置的編程操作的波形定時(shí)圖。在下面參照圖3和4描述編程操作。
參照圖4，編程操作使用二級位線設(shè)置技術(shù)，其中要在存儲(chǔ)單元陣列310中編程的數(shù)據(jù)存儲(chǔ)在頁緩沖器350的鎖存器351和352中。
在第一位線設(shè)置時(shí)間間隔B/L SETUP(1)期間，第一到第四位線BLe00到BLe0N、BLo00到BLo0N、BLe10到BLe1N和BLo10到BLo1N預(yù)充電到電源電壓Vcc。在時(shí)間間隔B/L SETUP(1)期間，PMOS晶體管P6響應(yīng)控制信號(hào)VIRPWRP導(dǎo)通。一旦PMOS晶體管P6導(dǎo)通，節(jié)點(diǎn)VIRPWR的電壓電平提高到電源電壓Vcc。
NMOS晶體管Ne5和No5響應(yīng)控制信號(hào)VBLe和VBLo的激活而導(dǎo)通。這使得第一到第四位線預(yù)充電到電源電壓Vcc。在時(shí)間間隔B/L SETUP(1)期間，控制信號(hào)BLST0和BLST1保持在邏輯“低”電平，使得第一和第二開關(guān)電路330和340的NMOS晶體管N3和N4截止。結(jié)果，在時(shí)間間隔B/LSETUP(1)期間，第五和第六位線與頁緩沖器350隔離。
在時(shí)間間隔B/L SETUP(1)期間，控制信號(hào)BLSHFo0和BLSHFo1保持在邏輯“低”電平。結(jié)果，在時(shí)間間隔B/L SETUP(1)期間，第二和第四位線與節(jié)點(diǎn)Y1和Y2電隔離。在時(shí)間間隔B/L SETUP(1)的開始激活控制信號(hào)BLSHFe0，并且在控制信號(hào)BLSHFe0激活經(jīng)過時(shí)間t1后，激活控制信號(hào)BLSHFe1。因此，順序?qū)ǖ谝籒MOS晶體管Ne1和第三NMOS晶體管Ne2。
在第二位線設(shè)置間隔B/L SETUP(2)期間，根據(jù)存儲(chǔ)在頁緩沖器350中的數(shù)據(jù)順序放電第一位線BLe00到BLe0N和第二位線BLe10到BLe1N。在時(shí)間間隔B/L SETUP(2)的開始放電第一位線BLe00到BLe0N，并且在第一位線BLe00到BLe0N放電經(jīng)過時(shí)間t2后放電第二位線BLe10到BLe1N。
在時(shí)間間隔B/L SETUP(2)期間，控制信號(hào)BLST0和BLST1設(shè)置到低于電源電壓Vcc的參考電壓VREF。在時(shí)間間隔B/L SETUP(2)的開始將控制信號(hào)BLST0設(shè)置到參考電壓VREF，并且在時(shí)間間隔B/L SETUP(2)的開始經(jīng)過時(shí)間t2后將控制信號(hào)BLST1設(shè)置到參考電壓VREF。
NMOS晶體管N3和N4響應(yīng)控制信號(hào)BLST0和BLST1順序?qū)?。通過將低于電源電壓Vcc的參考電壓VREF提供給晶體管N3和N4，可以限制流過晶體管N3和N4的電流。限制通過晶體管N3和N4的電流來防止在鎖存器351和352中出現(xiàn)電流峰值。
在時(shí)間間隔B/L SETUP(2)期間，控制信號(hào)BLSHFe0和BLSHFe1保持在邏輯“高”電平。當(dāng)控制信號(hào)BLSHFe0和BLSHFe1保持在邏輯“高”電平時(shí)，晶體管Ne1和Ne2導(dǎo)通，使得根據(jù)存儲(chǔ)在鎖存器351中的數(shù)據(jù)放電第一位線BLe00到BLe0N。在過去時(shí)間t2后，根據(jù)存儲(chǔ)在鎖存器352中的數(shù)據(jù)放電第三位線BLe10到BLe1N。只有在對應(yīng)的鎖存器中存儲(chǔ)的數(shù)據(jù)是邏輯‘0’的情況下，才放電特定的位線。
在時(shí)間間隔B/L SETUP(2)后，編程電壓在編程時(shí)間間隔期間施加到所選擇的字線。一旦編程時(shí)間間隔過去，就放電所有第一到第六位線。
在上述NAND閃存裝置中，根據(jù)存儲(chǔ)在頁緩沖器中的數(shù)據(jù)建立或“設(shè)置”用于編程閃存裝置的位線電壓。根據(jù)存儲(chǔ)在鎖存器351中的數(shù)據(jù)設(shè)置第一位線BLe00到BLe0N，然后根據(jù)存儲(chǔ)在鎖存器352中的數(shù)據(jù)設(shè)置第三位線BLe10到BLe1N。
換句話說，順序而不是同時(shí)設(shè)置第一和第三位線BLe00到BLe0N和BLe10到BLe1N。這降低了在編程操作的位線設(shè)置時(shí)間間隔中引發(fā)的位線耦合電容。這反過來降低在串選擇線SSL和塊選擇線BLKWL之間的耦合電容。
為了便于描述，在存儲(chǔ)單元陣列310中的位線分為兩組。然而，位線可以分成兩組以上。通過將存儲(chǔ)單元陣列310中的位線分成“N”組，以按因數(shù)1/“N”降低位線耦合電容。由于位線耦合電容降低，并且在串選擇線SSL和塊選擇線BLKWL之間的、對應(yīng)的耦合電容也降低，因此避免了施加到所選擇的字線上的編程電壓降低。
圖5是根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存裝置的方框圖；參照圖5，NAND閃存裝置500包括關(guān)于存儲(chǔ)單元陣列510對稱布置的第一頁緩沖器550和第二頁緩沖器560。該布置稱為TOP/DOWN頁緩沖器布置。
在TOP/DOWN頁緩沖器布置中，由第一控制電路535控制的第一開關(guān)電路530形成在存儲(chǔ)單元陣列510和第一頁緩沖器550之間。由第二控制電路545控制的第二開關(guān)電路540形成在存儲(chǔ)單元陣列510和第二頁緩沖器560之間。此外，行解碼器520形成在存儲(chǔ)單元陣列510附近。
與圖5的設(shè)備中具有兩個(gè)頁緩沖器相比，圖3的設(shè)備僅具除了有一個(gè)頁緩沖器之外，圖5的NAND閃存裝置實(shí)際上與圖3的相同。因此省略了圖5的NAND閃存裝置的進(jìn)一步描述來避免重復(fù)。
在具有常規(guī)TOP/DOWN頁緩沖器布置的NAND閃存裝置中，由第一控制電路535和545輸出的控制信號(hào)BLSHFe0、BLSHFe1、BLSHFo0、BLSHFo1、BLSLT0和BLSLT1同時(shí)激活。結(jié)果，在存儲(chǔ)裝置中的位線同時(shí)放電。這通常引起耦合電容，這可能導(dǎo)致編程失敗。然而，在圖5中所示的閃存裝置被配置成使得BLSHFe0、BLSHFe1、BLSHFo0、BLSHFo1、BLSLT0和BLSLT1順序激活。結(jié)果，降低了耦合電容，進(jìn)而降低編程失敗。
上述優(yōu)選實(shí)施例是教導(dǎo)實(shí)例。本領(lǐng)域技術(shù)人員將理解的是，可在不背離由所附權(quán)利要求書限定的本發(fā)明宗旨和范圍的前提下對本發(fā)明進(jìn)行各種形式和細(xì)節(jié)上的修改。
權(quán)利要求
1.一種NAND閃存裝置，包括連接到多條位線的存儲(chǔ)單元陣列；頁緩沖器，用于存儲(chǔ)要在存儲(chǔ)單元陣列中編程的輸入數(shù)據(jù)，并經(jīng)由多條位線連接到存儲(chǔ)單元陣列；和連接到位線的位線設(shè)置電路，用于根據(jù)輸入數(shù)據(jù)順序放電位線。
2.如權(quán)利要求1所述的NAND閃存裝置，其中位線設(shè)置電路包括開關(guān)電路，用于將位線與頁緩沖器連接和斷開；和控制電路，用于控制開關(guān)電路來將位線與頁緩沖器連接和斷開。
3.如權(quán)利要求2所述的NAND閃存裝置，其中開關(guān)電路包括形成在位線上的開關(guān)。
4.如權(quán)利要求3所述的NAND閃存裝置，其中至少一個(gè)開關(guān)包括負(fù)金屬氧化物半導(dǎo)體(NMOS)晶體管。
5.如權(quán)利要求1所述的NAND閃存裝置，其中頁緩沖器包括形成在單元陣列相對側(cè)的第一頁緩沖器和第二頁緩沖器；和其中位線設(shè)置電路包括連接在單元陣列和第一頁緩沖器之間的第一位線設(shè)置電路，用于設(shè)置第一位線；和連接在單元陣列和第二頁緩沖器之間的第二位線設(shè)置電路，用于設(shè)置第二位線。
6.如權(quán)利要求1所述的NAND閃存裝置，其中頁緩沖器包括連接到多條位線的多個(gè)鎖存器，用于存儲(chǔ)輸入數(shù)據(jù)。
7.如權(quán)利要求5所述的NAND閃存裝置，其中第一位線在第二位線放電后放電。
8.一種NAND閃存裝置，包括存儲(chǔ)單元陣列；以交替布置形成并連接到存儲(chǔ)單元陣列的多條第一和第二位線；在第一和第二位線之間的連接點(diǎn)處連接到第一和第二位線的多條第三位線；存儲(chǔ)要在存儲(chǔ)單元陣列中編程的輸入數(shù)據(jù)并連接到第三位線的頁緩沖器；和位線設(shè)置電路，用于根據(jù)輸入數(shù)據(jù)順序放電第一、第二和第三位線。
9.如權(quán)利要求8所述的NAND閃存裝置，其中所述順序放電第一、第二和第三位線包括在編程操作的第一時(shí)間間隔前放電第一、第二和第三位線中至少之一；和在編程操作的第一時(shí)間間隔后放電第一、第二和第三位線中至少一條以上。
10.如權(quán)利要求8所述的NAND閃存裝置，其中位線設(shè)置電路包括開關(guān)電路，用于將位線與頁緩沖器連接和斷開；和控制電路，用于控制開關(guān)電路來將位線與頁緩沖器連接和斷開。
11.如權(quán)利要求10所述的NAND閃存裝置，其中開關(guān)電路包括形成在第一、第二和第三位線上的開關(guān)。
12.如權(quán)利要求11所述的NAND閃存裝置，其中形成在第一和第二位線上的每個(gè)開關(guān)包括負(fù)金屬氧化物半導(dǎo)體(NMOS)晶體管。
13.如權(quán)利要求12所述的NAND閃存裝置，其中控制電路控制NMOS晶體管順序放電第一和第二位線。
14.如權(quán)利要求11所述的NAND閃存裝置，其中形成在第三和第四位線上的每個(gè)開關(guān)包括NMOS晶體管。
15.如權(quán)利要求11所述的NAND閃存裝置，其中每個(gè)開關(guān)包括負(fù)金屬氧化物半導(dǎo)體(NMOS)晶體管。
16.如權(quán)利要求8所述的NAND閃存裝置，其中頁緩沖器包括連接到多條第一和第二位線的多個(gè)鎖存器，用于存儲(chǔ)輸入數(shù)據(jù)。
17.一種編程N(yùn)AND閃存裝置的方法，該方法包括在通過多條位線連接到存儲(chǔ)單元陣列的頁緩沖器中存儲(chǔ)輸入數(shù)據(jù)；順序設(shè)置在編程操作中使用的位線電壓；和一旦順序設(shè)置了位線電壓，就將編程電壓施加到存儲(chǔ)單元陣列中所選擇的字線。
18.如權(quán)利要求17所述的方法，其中所述順序設(shè)置位線電壓包括預(yù)充電位線到電源電壓；和根據(jù)輸入數(shù)據(jù)順序放電位線。
19.如權(quán)利要求18所述的方法，其中所述根據(jù)輸入數(shù)據(jù)順序放電位線包括放電連接到在頁緩沖器中用于存儲(chǔ)邏輯‘0’的鎖存器的位線。
20.如權(quán)利要求18所述的方法，其中所述根據(jù)輸入數(shù)據(jù)順序放電位線包括將連接到在頁緩沖器中用于存儲(chǔ)邏輯‘1’的鎖存器的位線保持在電源電壓。
全文摘要
公開一種NAND閃存裝置，該裝置包括經(jīng)由多條位線連接到頁緩沖器的存儲(chǔ)單元陣列。頁緩沖器存儲(chǔ)要在存儲(chǔ)單元陣列中編程的輸入數(shù)據(jù)。通過根據(jù)輸入數(shù)據(jù)為多條位線建立位線電壓并將字線電壓施加到存儲(chǔ)單元陣列來編程存儲(chǔ)單元陣列。通過將位線首先預(yù)充電到電源電壓然后根據(jù)輸入數(shù)據(jù)選擇性放電位線來建立位線電壓。順序放電位線，即某些位線在其它位線放電之前放電。
文檔編號(hào)G11C16/24GK1832024SQ20051013571
公開日2006年9月13日 申請日期2005年12月28日 優(yōu)先權(quán)日2004年12月31日
發(fā)明者李鎮(zhèn)旭, 張枰汶 申請人:三星電子株式會(huì)社